JP2965002B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2965002B2 JP2965002B2 JP9180514A JP18051497A JP2965002B2 JP 2965002 B2 JP2965002 B2 JP 2965002B2 JP 9180514 A JP9180514 A JP 9180514A JP 18051497 A JP18051497 A JP 18051497A JP 2965002 B2 JP2965002 B2 JP 2965002B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- signal
- test
- test mode
- key input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型電界効果
トランジスタによって構成された半導体記憶装置に関す
る。
トランジスタによって構成された半導体記憶装置に関す
る。
【０００２】
【従来の技術】ＭＯＳ型電界効果トランジスタによって
構成されたＤＲＡＭ（ダイナミックランダムアクセスメ
モリ）は、通常の書き込み／読み出しの動作モードのほ
かにデバイスの評価や不良解析あるいは、選別テスト時
間を短縮するために各種のテストモードを具備してい
る。複数のテストモードを区別する方法としてアドレス
キー入力方式がある。
構成されたＤＲＡＭ（ダイナミックランダムアクセスメ
モリ）は、通常の書き込み／読み出しの動作モードのほ
かにデバイスの評価や不良解析あるいは、選別テスト時
間を短縮するために各種のテストモードを具備してい
る。複数のテストモードを区別する方法としてアドレス
キー入力方式がある。
【０００３】図６に、従来のアドレスキー入力回路の構
成を示す。このアドレスキー入力回路はＸアドレスバッ
ファも兼ねている。図６において、ＮＡ６０１〜ＮＡ６
０４はＮＡＮＤ回路、ＮＯＲ６０１はＮＯＲ回路、ＩＮ
Ｖ６０１〜ＩＮＶ６０９は反転回路、ＴＧ６０１〜ＴＧ
６０３はトランスファゲート、Ｎ６０１〜Ｎ６１１は節
点（ノード）、Ａｉは外部アドレス入力信号、ＸＡＴ／
Ｎｉは内部Ｒｏｗアドレス出力信号、ＡＤＫＴｉはアド
レスキー信号をあらわす。
成を示す。このアドレスキー入力回路はＸアドレスバッ
ファも兼ねている。図６において、ＮＡ６０１〜ＮＡ６
０４はＮＡＮＤ回路、ＮＯＲ６０１はＮＯＲ回路、ＩＮ
Ｖ６０１〜ＩＮＶ６０９は反転回路、ＴＧ６０１〜ＴＧ
６０３はトランスファゲート、Ｎ６０１〜Ｎ６１１は節
点（ノード）、Ａｉは外部アドレス入力信号、ＸＡＴ／
Ｎｉは内部Ｒｏｗアドレス出力信号、ＡＤＫＴｉはアド
レスキー信号をあらわす。
【０００４】また図２は、アドレスキー信号ＡＤＫＴ
０、１（外部アドレスＡ０、Ａ１に対応）から、４つの
テストモードのうち１つを選択する信号ＴＭＯＤＥ１〜
４をデコードする回路の構成を示す図であり、ＮＡ２０
１〜ＮＡ２０４はＮＡＮＤ回路、ＩＮＶ２０１〜ＩＮＶ
２０６は反転回路、Ｎ２０１〜Ｎ２０６は節点を表わ
す。
０、１（外部アドレスＡ０、Ａ１に対応）から、４つの
テストモードのうち１つを選択する信号ＴＭＯＤＥ１〜
４をデコードする回路の構成を示す図であり、ＮＡ２０
１〜ＮＡ２０４はＮＡＮＤ回路、ＩＮＶ２０１〜ＩＮＶ
２０６は反転回路、Ｎ２０１〜Ｎ２０６は節点を表わ
す。
【０００５】次に図７のタイミングチャートを用いて、
動作について説明を行う。
動作について説明を行う。
【０００６】テストモードに入るためには、４Ｍｂｉｔ
ＤＲＡＭから標準化されているＷＣＢＲ（ＷＥＢ ＣＡ
ＳＢ ｂｅｆｏｒｅ ＲＡＳＢ；ライトイネーブル・キ
ャス・ビフォア・ラス）サイクルを行う。これにより、
テストモードに入るので、ローアドレスストローブ信号
ＲＡＳＢが“Ｈｉｇｈ”から“Ｌｏｗ”になった時に、
テスト信号ＴＥＳＴが“Ｌｏｗ”から“Ｈｉｇｈ”にな
る。
ＤＲＡＭから標準化されているＷＣＢＲ（ＷＥＢ ＣＡ
ＳＢ ｂｅｆｏｒｅ ＲＡＳＢ；ライトイネーブル・キ
ャス・ビフォア・ラス）サイクルを行う。これにより、
テストモードに入るので、ローアドレスストローブ信号
ＲＡＳＢが“Ｈｉｇｈ”から“Ｌｏｗ”になった時に、
テスト信号ＴＥＳＴが“Ｌｏｗ”から“Ｈｉｇｈ”にな
る。
【０００７】一方、アドレス信号ＡｉとともにＮＡＮＤ
回路ＮＡ６０１に入力されるＡＳＴＡ信号が“Ｌｏｗ”
から“Ｈｉｇｈ”のワンショット信号となると外部アド
レスＡｉを取り込むことができる。図７のタイミングチ
ャートでは、Ｒｏｗアドレスとして外部から入力されて
いる。この時、ＣＢＲサイクルと基本的に同一の動作を
するため、ＣＢＲＢ信号が“Ｈｉｇｈ”から“Ｌｏｗ”
になる。
回路ＮＡ６０１に入力されるＡＳＴＡ信号が“Ｌｏｗ”
から“Ｈｉｇｈ”のワンショット信号となると外部アド
レスＡｉを取り込むことができる。図７のタイミングチ
ャートでは、Ｒｏｗアドレスとして外部から入力されて
いる。この時、ＣＢＲサイクルと基本的に同一の動作を
するため、ＣＢＲＢ信号が“Ｈｉｇｈ”から“Ｌｏｗ”
になる。
【０００８】次にＡＥ１信号がすばやく“Ｌｏｗ”から
“Ｈｉｇｈ”になるので、トランスファゲートＴＧ６０
１は非導通となり、代わりにＡＣＢＲＴ信号が“Ｌｏ
ｗ”から“Ｈｉｇｈ”のワンショット信号となり、不図
示のＣＢＲカウンタ（内部リフレッシュカウンタ）の出
力であるＣＯＵＮＴｉ信号がトランスファゲートＴＧ６
０２を通して入力され、インバータＩＮＶ６０４とＩＮ
Ｖ６０６で構成されたフリップフロップにラッチされ
る。
“Ｈｉｇｈ”になるので、トランスファゲートＴＧ６０
１は非導通となり、代わりにＡＣＢＲＴ信号が“Ｌｏ
ｗ”から“Ｈｉｇｈ”のワンショット信号となり、不図
示のＣＢＲカウンタ（内部リフレッシュカウンタ）の出
力であるＣＯＵＮＴｉ信号がトランスファゲートＴＧ６
０２を通して入力され、インバータＩＮＶ６０４とＩＮ
Ｖ６０６で構成されたフリップフロップにラッチされ
る。
【０００９】その後、ＡＥ２信号が“Ｌｏｗ”から“Ｈ
ｉｇｈ”となり、ＣＢＲカウンタから出力された信号に
より、内部ＸアドレスＸＡＴ／ＸＡＮｉが出力される。
ｉｇｈ”となり、ＣＢＲカウンタから出力された信号に
より、内部ＸアドレスＸＡＴ／ＸＡＮｉが出力される。
【００１０】一方、ＣＢＲＢ信号が“Ｈｉｇｈ”から
“Ｌｏｗ”となり、ＡＥ２信号が“Ｌｏｗ”から“Ｈｉ
ｇｈ”となる間に、ＮＯＲ回路ＮＯＲ６０１により、ト
ランスファゲートＴＧ６０３が導通状態となり、外部Ｒ
ｏｗアドレスＡｉが、インバータＩＮＶ６０８とＩＮＶ
６０９によって構成されたフリップフロップにラッチさ
れる。
“Ｌｏｗ”となり、ＡＥ２信号が“Ｌｏｗ”から“Ｈｉ
ｇｈ”となる間に、ＮＯＲ回路ＮＯＲ６０１により、ト
ランスファゲートＴＧ６０３が導通状態となり、外部Ｒ
ｏｗアドレスＡｉが、インバータＩＮＶ６０８とＩＮＶ
６０９によって構成されたフリップフロップにラッチさ
れる。
【００１１】ＴＥＳＴ信号も、“Ｌｏｗ”から“Ｈｉｇ
ｈ”となるので、テストモード用アドレスキー信号ＡＤ
ＫＴｉが出力される。テストモード用アドレスキー信号
ＡＤＫＴｉは、図２に示すデコーダ回路に入力され、そ
の値が“Ｈｉｇｈ”か“Ｌｏｗ”かで、様々なテストモ
ードを選択することができる。
ｈ”となるので、テストモード用アドレスキー信号ＡＤ
ＫＴｉが出力される。テストモード用アドレスキー信号
ＡＤＫＴｉは、図２に示すデコーダ回路に入力され、そ
の値が“Ｈｉｇｈ”か“Ｌｏｗ”かで、様々なテストモ
ードを選択することができる。
【００１２】図２に示した例では、アドレスキー信号Ａ
ＤＫＴｉのｉ＝０、と１の時の２つのＡＤＫＴ０とＡＤ
ＫＴ１の状態により、ＴＭＯＤＥ１〜ＴＭＯＤＥ４のい
ずれか１つの信号が“Ｈｉｇｈ”となり、そのテストモ
ードが選択され、内部回路は、このモードに従い動作す
る。
ＤＫＴｉのｉ＝０、と１の時の２つのＡＤＫＴ０とＡＤ
ＫＴ１の状態により、ＴＭＯＤＥ１〜ＴＭＯＤＥ４のい
ずれか１つの信号が“Ｈｉｇｈ”となり、そのテストモ
ードが選択され、内部回路は、このモードに従い動作す
る。
【００１３】
【発明が解決しようとする課題】図６に示した上記従来
技術は、下記記載の問題点を有している。
技術は、下記記載の問題点を有している。
【００１４】（１）第１の問題点は、アドレスキー入力
回路とＸアドレスバッファが同一回路として構成されて
いるので、回路構成が複雑となり、またインバータＩＮ
Ｖ６０１の出力ノードである節点Ｎ６０２の負荷が重く
なり、内部アドレスＸＡＴ／Ｎｉの出力速度が遅くなる
という、問題点を有している。また、これを防ぐため
に、アドレスキー入力回路とＸアドレスバッファを分離
すると、素子数が多くなるという問題がある。
回路とＸアドレスバッファが同一回路として構成されて
いるので、回路構成が複雑となり、またインバータＩＮ
Ｖ６０１の出力ノードである節点Ｎ６０２の負荷が重く
なり、内部アドレスＸＡＴ／Ｎｉの出力速度が遅くなる
という、問題点を有している。また、これを防ぐため
に、アドレスキー入力回路とＸアドレスバッファを分離
すると、素子数が多くなるという問題がある。
【００１５】またＸアドレスを用いてテストモードの検
出を行う場合、テストモードエントリ時に、Ｘアドレス
はＣＢＲカウンタから生成されるためＹアドレスに制約
はないが、Ｙアドレスが入力されるまで、Ｘアドレスを
ラッチしておく必要があり、このため回路規模が増大す
る。
出を行う場合、テストモードエントリ時に、Ｘアドレス
はＣＢＲカウンタから生成されるためＹアドレスに制約
はないが、Ｙアドレスが入力されるまで、Ｘアドレスを
ラッチしておく必要があり、このため回路規模が増大す
る。
【００１６】（２）第２の問題点は、アドレスキー入力
アドレスとしてＲｏｗアドレスを用いているので、内部
のＴＥＳＴ信号（図２のＮＡＮＤ回路ＮＡ６０４に入力
される）が間に合わず、テストモード用アドレスキー信
号ＡＤＫＴｉ生成の信号パス上のトランスファゲート６
０３等をテストモードでないときも、動作させる必要が
あり、通常のＣＢＲサイクル時の消費電流が増大する、
という問題があった。
アドレスとしてＲｏｗアドレスを用いているので、内部
のＴＥＳＴ信号（図２のＮＡＮＤ回路ＮＡ６０４に入力
される）が間に合わず、テストモード用アドレスキー信
号ＡＤＫＴｉ生成の信号パス上のトランスファゲート６
０３等をテストモードでないときも、動作させる必要が
あり、通常のＣＢＲサイクル時の消費電流が増大する、
という問題があった。
【００１７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、通常動作時の信
号伝達速度を犠牲にしないでアドレスキー入力を可能と
し、テストモード時以外にはテストモードに関連する回
路を動作させないことで通常のＣＢＲサイクル時の消費
電流の増大を抑止するようにした半導体記憶装置を提供
することにある。
てなされたものであって、その目的は、通常動作時の信
号伝達速度を犠牲にしないでアドレスキー入力を可能と
し、テストモード時以外にはテストモードに関連する回
路を動作させないことで通常のＣＢＲサイクル時の消費
電流の増大を抑止するようにした半導体記憶装置を提供
することにある。
【００１８】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、ＷＣＢＲでテストモー
ドに入り、複数のテストモードのうち１つをアドレスキ
ー入力で選択する方式において、アドレスキー入力アド
レスとしてカラムアドレスを用い、内部カラムアドレス
をテスト信号のワンショット信号でラッチすることを特
徴とする。
め、本発明の半導体記憶装置は、ＷＣＢＲでテストモー
ドに入り、複数のテストモードのうち１つをアドレスキ
ー入力で選択する方式において、アドレスキー入力アド
レスとしてカラムアドレスを用い、内部カラムアドレス
をテスト信号のワンショット信号でラッチすることを特
徴とする。
【００１９】また本発明は、ＷＣＢＲ（ＷＥＢ ＣＡＳ
Ｂ ｂｅｆｏｒｅ ＲＡＳＢ）でテストモードに入り、
複数のテストモードのうち１つをアドレスキー入力で選
択する方式において、前記アドレスキー入力用のアドレ
スとして、データ入力バッファを用い、内部書き込みデ
ータを、テスト信号のワンシショット信号でラッチす
る、ことを特徴とする。
Ｂ ｂｅｆｏｒｅ ＲＡＳＢ）でテストモードに入り、
複数のテストモードのうち１つをアドレスキー入力で選
択する方式において、前記アドレスキー入力用のアドレ
スとして、データ入力バッファを用い、内部書き込みデ
ータを、テスト信号のワンシショット信号でラッチす
る、ことを特徴とする。
【００２０】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明の実施の形態においては、テストモード時
のアドレスキー入力を外部カラムアドレス信号を使用す
ることで、ロウアドレスバッファとカラムアドレスバッ
ファにテストモードのための余計な回路を設ける必要を
なくし、回路規模を縮減し、テストモード時の信号発生
を余裕をもってできるので、テストモード時以外は無駄
な回路の動作を防いで消費電流の低減を達成したもので
ある。
する。本発明の実施の形態においては、テストモード時
のアドレスキー入力を外部カラムアドレス信号を使用す
ることで、ロウアドレスバッファとカラムアドレスバッ
ファにテストモードのための余計な回路を設ける必要を
なくし、回路規模を縮減し、テストモード時の信号発生
を余裕をもってできるので、テストモード時以外は無駄
な回路の動作を防いで消費電流の低減を達成したもので
ある。
【００２１】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
【００２２】［実施例１］本発明の第一の実施例につい
て図面を参照して説明する。図１は、本発明の第一の実
施例の回路構成を示す図である。図１において、ＩＮＶ
１０１〜１０７は反転回路、ＴＧ１０１とＴＧ１０２は
トランスファゲート、Ｎ１０１〜Ｎ１０５は節点を表わ
す。ＹＡＴ０、ＹＡＴ１はカラムアドレスバッファから
発生された内部カラムアドレス信号であり、ＡＤＫＴ
０、ＡＤＫＴ１はテストモード用アドレスキー信号であ
る。
て図面を参照して説明する。図１は、本発明の第一の実
施例の回路構成を示す図である。図１において、ＩＮＶ
１０１〜１０７は反転回路、ＴＧ１０１とＴＧ１０２は
トランスファゲート、Ｎ１０１〜Ｎ１０５は節点を表わ
す。ＹＡＴ０、ＹＡＴ１はカラムアドレスバッファから
発生された内部カラムアドレス信号であり、ＡＤＫＴ
０、ＡＤＫＴ１はテストモード用アドレスキー信号であ
る。
【００２３】図１を参照すると、内部カラムアドレスＹ
ＡＴ０、及びＹＡＴ１は、それぞれＴＥＳＴ信号で導通
が制御されるトランスファゲートＴＧ１０１、及びＴＧ
１０２、反転回路ＩＮＶ１０１、１０３からなるフリッ
プフロップ、及びＩＮＶ１０５、１０７からなるフリッ
プフロップと、反転回路ＩＮＶ１０２、及びＩＮＶ１０
６を介して、アドレスキー信号ＡＤＫＴ０、ＡＤＫＴ１
として出力される。
ＡＴ０、及びＹＡＴ１は、それぞれＴＥＳＴ信号で導通
が制御されるトランスファゲートＴＧ１０１、及びＴＧ
１０２、反転回路ＩＮＶ１０１、１０３からなるフリッ
プフロップ、及びＩＮＶ１０５、１０７からなるフリッ
プフロップと、反転回路ＩＮＶ１０２、及びＩＮＶ１０
６を介して、アドレスキー信号ＡＤＫＴ０、ＡＤＫＴ１
として出力される。
【００２４】図２は、アドレスキー入力信号ＡＤＫＴ
０、ＡＤＫＴ１をデコードし、複数のテストモード信号
ＴＭＯＤＥ１〜４のうち１つを選択するための回路であ
る。この回路については説明済みであるので、説明は省
略する。
０、ＡＤＫＴ１をデコードし、複数のテストモード信号
ＴＭＯＤＥ１〜４のうち１つを選択するための回路であ
る。この回路については説明済みであるので、説明は省
略する。
【００２５】図３は、本発明の第一の実施例の動作を説
明するためのタイミングチャートである。図１及び図３
を参照して、本発明の第一の実施例の動作について説明
する。まず、テストモードに入るタイミングは、従来技
術と同様に、ＷＣＢＲサイクルである。これによりテス
トモードに入ったことが内部的に検知され、その後、Ｃ
ＡＳＢが“Ｌｏｗ”から“Ｈｉｇｈ”となり、再び“Ｌ
ｏｗ”となることで、“Ｌｏｗ”から“Ｈｉｇｈ”のワ
ンショット（１ｓｈｏｔ）のＴＥＳＴ信号が発生され
る。
明するためのタイミングチャートである。図１及び図３
を参照して、本発明の第一の実施例の動作について説明
する。まず、テストモードに入るタイミングは、従来技
術と同様に、ＷＣＢＲサイクルである。これによりテス
トモードに入ったことが内部的に検知され、その後、Ｃ
ＡＳＢが“Ｌｏｗ”から“Ｈｉｇｈ”となり、再び“Ｌ
ｏｗ”となることで、“Ｌｏｗ”から“Ｈｉｇｈ”のワ
ンショット（１ｓｈｏｔ）のＴＥＳＴ信号が発生され
る。
【００２６】その前に、最初にＣＡＳＢが“Ｌｏｗ”か
ら“Ｈｉｇｈ”になった時に、カラムアドレスバッファ
が活性化され、内部カラムアドレスＹＡＴｉが出力され
る。この時、入力したカラムアドレスをアドレスキー入
力信号とすると、ＴＥＳＴ信号のワンショットによりト
ランスファゲートＴＧ２０１とトランスファゲートＴＧ
１０２が導通状態になり、インバータＩＮＶ１０１とＩ
ＮＶ１０３で構成されたフリップフロップ、及びインバ
ータＩＮＶ１０５とＩＮＶ１０７で構成されたフリップ
フロップにより、それぞれアドレスキー入力信号がラッ
チされる。その時、ラッチされたＡＤＫＴｉ信号（この
場合、ｉ＝０、１）は、図２の回路によりデコードさ
れ、１つのテストモード信号ＴＭＯＤＥｉ（ｉ＝１〜４
の一つが選択され、そのテストモードで内部が動作する
ようになる。
ら“Ｈｉｇｈ”になった時に、カラムアドレスバッファ
が活性化され、内部カラムアドレスＹＡＴｉが出力され
る。この時、入力したカラムアドレスをアドレスキー入
力信号とすると、ＴＥＳＴ信号のワンショットによりト
ランスファゲートＴＧ２０１とトランスファゲートＴＧ
１０２が導通状態になり、インバータＩＮＶ１０１とＩ
ＮＶ１０３で構成されたフリップフロップ、及びインバ
ータＩＮＶ１０５とＩＮＶ１０７で構成されたフリップ
フロップにより、それぞれアドレスキー入力信号がラッ
チされる。その時、ラッチされたＡＤＫＴｉ信号（この
場合、ｉ＝０、１）は、図２の回路によりデコードさ
れ、１つのテストモード信号ＴＭＯＤＥｉ（ｉ＝１〜４
の一つが選択され、そのテストモードで内部が動作する
ようになる。
【００２７】たとえば、ＡＤＫＴ０＝“Ｌｏｗ”、ＡＤ
ＫＴ１＝“Ｌｏｗ”の時は、ＴＭＯＤＥ４信号のみが
“Ｈｉｇｈ”で、それ以外は“Ｌｏｗ”となり、テスト
モード４が選択されたこととなる。
ＫＴ１＝“Ｌｏｗ”の時は、ＴＭＯＤＥ４信号のみが
“Ｈｉｇｈ”で、それ以外は“Ｌｏｗ”となり、テスト
モード４が選択されたこととなる。
【００２８】［実施例２］図４は、本発明の第二の実施
例の回路構成を示す図である。図４において、ＩＮＶ４
０１〜ＩＮＶ４０７は反転回路、ＴＧ４０１、ＴＧ４０
２はトランスファゲート、Ｎ４０１〜Ｎ４０５は節点を
表わす。ＤＩＴ０、ＤＩＴ１は、データインバッファか
ら発生された内部データイン信号であり、ＡＤＫＴ０、
ＡＤＫＴ１は、テストモード用アドレスキー信号をあら
わす。
例の回路構成を示す図である。図４において、ＩＮＶ４
０１〜ＩＮＶ４０７は反転回路、ＴＧ４０１、ＴＧ４０
２はトランスファゲート、Ｎ４０１〜Ｎ４０５は節点を
表わす。ＤＩＴ０、ＤＩＴ１は、データインバッファか
ら発生された内部データイン信号であり、ＡＤＫＴ０、
ＡＤＫＴ１は、テストモード用アドレスキー信号をあら
わす。
【００２９】図５は、本発明の第二の実施例の動作を説
明するためのタイミングチャートである。図４及び図５
を参照して、本発明の第二の実施例の動作について説明
する。テストモードに入るタイミングは、前記第一の実
施例と同じＷＣＢＲサイクルである。これによりテスト
モードに入ったことが内部的に検知され、その後ＣＡＳ
Ｂが“Ｌｏｗ”から“Ｈｉｇｈ”となり、再び“Ｌｏ
ｗ”となることで“Ｌｏｗ”から“Ｈｉｇｈ”の１ｓｈ
ｏｔのＴＥＳＴ信号が発生される。
明するためのタイミングチャートである。図４及び図５
を参照して、本発明の第二の実施例の動作について説明
する。テストモードに入るタイミングは、前記第一の実
施例と同じＷＣＢＲサイクルである。これによりテスト
モードに入ったことが内部的に検知され、その後ＣＡＳ
Ｂが“Ｌｏｗ”から“Ｈｉｇｈ”となり、再び“Ｌｏ
ｗ”となることで“Ｌｏｗ”から“Ｈｉｇｈ”の１ｓｈ
ｏｔのＴＥＳＴ信号が発生される。
【００３０】この時、書き込み制御信号（ライトイネー
ブル）ＷＥＢも“Ｈｉｇｈ”から“Ｌｏｗ”とすること
で、書き込みサイクルに入り、データインバッファが活
性化される。この時、取り込んだ、ＩＯｉデータによ
り、内部書き込みデータＤＩＴｉが発生される。このＤ
ＩＴｉ信号を前記のワンショットのＴＥＳＴ信号で、ト
ランスファゲートＴＧ４０１とＴＧ４０２が導通状態と
なり、インバータＩＮＶ４０１とＩＮＶ４０３で構成さ
れたフリップフロップ及びインバータＩＮＶ４０５とＩ
ＮＶ４０７で構成されたフリップフロップにラッチされ
る。ラッチされたデータはＡＤＫＴ０、ＡＤＫＴ１のア
ドレスキー信号となる。その後、前記信号をデコード
し、１つのテストモードを選択するのは前記第一の実施
例と同じである。
ブル）ＷＥＢも“Ｈｉｇｈ”から“Ｌｏｗ”とすること
で、書き込みサイクルに入り、データインバッファが活
性化される。この時、取り込んだ、ＩＯｉデータによ
り、内部書き込みデータＤＩＴｉが発生される。このＤ
ＩＴｉ信号を前記のワンショットのＴＥＳＴ信号で、ト
ランスファゲートＴＧ４０１とＴＧ４０２が導通状態と
なり、インバータＩＮＶ４０１とＩＮＶ４０３で構成さ
れたフリップフロップ及びインバータＩＮＶ４０５とＩ
ＮＶ４０７で構成されたフリップフロップにラッチされ
る。ラッチされたデータはＡＤＫＴ０、ＡＤＫＴ１のア
ドレスキー信号となる。その後、前記信号をデコード
し、１つのテストモードを選択するのは前記第一の実施
例と同じである。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
回路の構成を簡易なものとし、且つ通常動作に対する影
響が小さいという効果を奏する。その理由は、本発明に
おいては、アドレスキー用の選択信号を、外部カラムア
ドレス信号を用い、しかも内部で発生されたカラムアド
レスをそのままラッチして使用しており、従来方式のよ
うにＹアドレスが入力されるまでＸアドレスをラッチし
ておく必要がないためである。
回路の構成を簡易なものとし、且つ通常動作に対する影
響が小さいという効果を奏する。その理由は、本発明に
おいては、アドレスキー用の選択信号を、外部カラムア
ドレス信号を用い、しかも内部で発生されたカラムアド
レスをそのままラッチして使用しており、従来方式のよ
うにＹアドレスが入力されるまでＸアドレスをラッチし
ておく必要がないためである。
【００３２】また本発明によれば、通常動作時に、余計
な回路が動かないので、消費電流が小さい、という効果
を奏する。
な回路が動かないので、消費電流が小さい、という効果
を奏する。
【図１】本発明の第一の実施例の回路構成を示す図であ
る。
る。
【図２】アドレスキーデコードの回路構成の一例を示す
図である。
図である。
【図３】本発明の第一の実施例の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図４】本発明の第二の実施例の回路構成を示す図であ
る。
る。
【図５】本発明の第二の実施例の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図６】従来例の回路構成を示す図である。
【図７】従来例の動作を説明するためのタイミングチャ
ートである。
ートである。
ＩＮＶ１０１〜ＩＮＶ１０７、ＩＮＶ２０１〜ＩＮＶ２
０６、ＩＮＶ４０１〜ＩＮＶ４０７、ＩＮＶ６０１〜Ｉ
ＮＶ６０９ 反転回路 ＴＧ１０１、ＴＧ１０２、ＴＧ４０１、ＴＧ４０２、Ｔ
Ｇ６０１〜ＴＧ６０３トランスファゲート ＮＡ２０１〜ＮＡ２０４、ＮＡ６０１〜ＮＡ６０４ Ｎ
ＡＮＤ回路 ＮＯＲ６０１ ＮＯＲ回路 Ｎ１０１〜Ｎ１０５、Ｎ２０１〜Ｎ２０６、Ｎ４０１〜
Ｎ４０５、Ｎ６０１〜Ｎ６１１ 節点
０６、ＩＮＶ４０１〜ＩＮＶ４０７、ＩＮＶ６０１〜Ｉ
ＮＶ６０９ 反転回路 ＴＧ１０１、ＴＧ１０２、ＴＧ４０１、ＴＧ４０２、Ｔ
Ｇ６０１〜ＴＧ６０３トランスファゲート ＮＡ２０１〜ＮＡ２０４、ＮＡ６０１〜ＮＡ６０４ Ｎ
ＡＮＤ回路 ＮＯＲ６０１ ＮＯＲ回路 Ｎ１０１〜Ｎ１０５、Ｎ２０１〜Ｎ２０６、Ｎ４０１〜
Ｎ４０５、Ｎ６０１〜Ｎ６１１ 節点
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G01R 31/28 G01R 31/3185 G11C 11/413 G11C 11/401
Claims (4)
- 【請求項１】ＷＣＢＲ（ＷＥＢ ＣＡＳＢ ｂｅｆｏｒ
ｅ ＲＡＳＢ）でテストモードに入り、複数のテストモ
ードのうち１つをアドレスキー入力で選択する方式にお
いて、 アドレスキー入力アドレスとしてカラムアドレスを用
い、内部カラムアドレスを、テスト信号のワンショット
信号でラッチする、ことを特徴とする半導体集積回路。 - 【請求項２】ＷＣＢＲ（ＷＥＢ ＣＡＳＢ ｂｅｆｏｒ
ｅ ＲＡＳＢ）でテストモードに入り、複数のテストモ
ードのうち１つをアドレスキー入力で選択する方式にお
いて、 前記アドレスキー入力用のアドレスとして、データ入力
バッファを用い、内部書き込みデータを、テスト信号の
ワンシショット信号でラッチする、ことを特徴とする半
導体集積回路。 - 【請求項３】ＷＣＢＲ（ＷＥＢ ＣＡＳＢ ｂｅｆｏｒ
ｅ ＲＡＳＢ）でテストモードに入り、複数のテストモ
ードのうち１つをアドレスキー入力で選択する構成の半
導体記憶装置において、 アドレスキー入力用のアドレスとして内部カラムアドレ
スを用い、 テストモードエントリ時に生成されるワンショット・パ
ルスのテスト信号で前記内部カラムアドレスをラッチす
る手段を備え、 該ラッチされた信号をデコードしてテストモードを選択
する、ことを特徴とする半導体記憶装置。 - 【請求項４】ＷＣＢＲ（ＷＥＢ ＣＡＳＢ ｂｅｆｏｒ
ｅ ＲＡＳＢ）でテストモードに入り、複数のテストモ
ードのうち１つをアドレスキー入力で選択する構成の半
導体記憶装置において、 アドレスキー入力用のアドレスとして内部データ入力信
号を用い、 テストモードエントリ時に生成されるワンショット・パ
ルスのテスト信号で前記内部データ入力信号をラッチす
る手段を備え、 該ラッチされた信号をデコードしてテストモードを選択
する、ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9180514A JP2965002B2 (ja) | 1997-06-20 | 1997-06-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9180514A JP2965002B2 (ja) | 1997-06-20 | 1997-06-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1116397A JPH1116397A (ja) | 1999-01-22 |
| JP2965002B2 true JP2965002B2 (ja) | 1999-10-18 |
Family
ID=16084596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9180514A Expired - Fee Related JP2965002B2 (ja) | 1997-06-20 | 1997-06-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2965002B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6684122B1 (en) | 2000-01-03 | 2004-01-27 | Advanced Micro Devices, Inc. | Control mechanism for matching process parameters in a multi-chamber process tool |
| JP2007018710A (ja) * | 2006-09-05 | 2007-01-25 | Fujitsu Ltd | 半導体装置及びその試験方法 |
-
1997
- 1997-06-20 JP JP9180514A patent/JP2965002B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1116397A (ja) | 1999-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7372768B2 (en) | Memory with address management | |
| US6178133B1 (en) | Method and system for accessing rows in multiple memory banks within an integrated circuit | |
| US7185173B2 (en) | Column address path circuit and method for memory devices having a burst access mode | |
| US6078527A (en) | Pipelined dual port integrated circuit memory | |
| US6002615A (en) | Clock shift circuit and synchronous semiconductor memory device using the same | |
| US6256240B1 (en) | Semiconductor memory circuit | |
| US6122220A (en) | Circuits and methods for generating internal signals for integrated circuits by dynamic inversion and resetting | |
| JP3406698B2 (ja) | 半導体装置 | |
| JPH07192470A (ja) | 半導体メモリの出力回路 | |
| KR20000023160A (ko) | 데이터출력타이밍을 제어하는 회로를 갖는 반도체메모리장치 | |
| US6693844B2 (en) | Sending signal through integrated circuit during setup time | |
| JP4685997B2 (ja) | パイプラインド・デュアル・ポート集積回路メモリ | |
| US6166970A (en) | Priority determining apparatus using the least significant bit and CAS latency signal in DDR SDRAM device | |
| US6038648A (en) | Semiconductor memory device having the same access timing over clock cycles | |
| JP2965002B2 (ja) | 半導体記憶装置 | |
| US6259646B1 (en) | Fast accessing of a memory device | |
| US5940330A (en) | Synchronous memory device having a plurality of clock input buffers | |
| US5602782A (en) | Pipeline-operating type memory system capable of reading data from a memory array having data width larger than the output data width | |
| US6353575B2 (en) | Echo clock generating circuit of semiconductor memory device and method thereof | |
| US5479111A (en) | Signal transmitting device in a semiconductor apparatus | |
| KR100510458B1 (ko) | 동기식 반도체 기억 장치를 위한 어드레스 래치장치 및 방법 | |
| US5347184A (en) | Dual receiver edge-triggered digital signal level detection system | |
| US6317379B1 (en) | Determine output of a read/write port | |
| JPH09261021A (ja) | 信号遷移検出回路 | |
| JP2001344977A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990713 |
|
| LAPS | Cancellation because of no payment of annual fees |