JP2007018710A - 半導体装置及びその試験方法 - Google Patents
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Abstract
【解決手段】試験を行うためのテストモードを有する半導体装置において、複数回入力される第1のダミーコマンド信号と、前記第1のダミーコマンド信号とは異なる第2のダミーコマンド信号及び第3のダミーコマンド信号とに基づいて第1の信号を生成し、前記第1の信号に基づいて、対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第2の信号を生成する第1の回路を備えるように構成する。
【選択図】図1
Description
2 アドレスパッド群
3 コマンドパッド群
7 テストモード判定回路
8 論理回路
9 制御回路
13 電源パッド群
Claims (10)
- 試験を行うためのテストモードを有する半導体装置において、
複数回入力される第1のダミーコマンド信号と、前記第1のダミーコマンド信号とは異なる第2のダミーコマンド信号及び第3のダミーコマンド信号とに基づいて第1の信号を生成し、
前記第1の信号に基づいて、対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第2の信号を生成する第1の回路を備えたこと
を特徴とする半導体装置。 - 前記第1のダミーコマンド信号、前記第2のダミーコマンド信号及び前記第3のダミーコマンド信号は、チップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号、アッパーバイト信号又はローワバイト信号の何れかであること
を特徴とする、請求項1に記載の半導体装置。 - 試験を行うためのテストモードを有する半導体装置において、
複数回入力される第1のダミーコマンド信号と、前記第1のダミーコマンド信号とは異なる第2のダミーコマンド信号とに基づいて第1の信号を生成し、
前記第1の信号に基づいて、対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第2の信号を生成する第1の回路を備え、
前記第1のダミーコマンド信号及び前記第2のダミーコマンド信号は、チップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号、アッパーバイト信号又はローワバイト信号の何れかであること
を特徴とする半導体装置。 - 前記第1の回路は、ダミーコマンド信号を順次格納する複数のレジスタを有すること
を特徴とする、請求項1、2又は3に記載の半導体装置。 - 前記第1の信号とアドレス信号とに基づいて、テストモードへのエントリを判断する第2の回路を有すること
を特徴とする、請求項1、2、3又は4に記載の半導体装置。 - 前記半導体装置は、同期型又は非同期型のメモリであること
を特徴とする、請求項1、2、3、4又は5に記載の半導体装置。 - 半導体装置の動作モードをテストモードに移行させて試験を行う半導体装置の試験方法において、
複数回入力される第1のダミーコマンド信号と、前記第1のダミーコマンド信号とは異なる第2のダミーコマンド信号及び第3のダミーコマンド信号とに基づいて第1の信号を出力するステップと、
前記第1の信号に基づいて、対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第2の信号を出力する第1のステップとを含むこと
を特徴とする半導体装置の試験方法。 - 前記第1のダミーコマンド信号、前記第2のダミーコマンド信号、及び前記第3のダミーコマンド信号は、チップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号、アッパーバイト信号又はローワバイト信号の何れかであること
を特徴とする、請求項7に記載の半導体装置の試験方法。 - 半導体装置の動作モードをテストモードに移行させて試験を行う半導体装置の試験方法において、
複数回入力される第1のダミーコマンド信号と、前記第1のダミーコマンド信号とは異なる第2のダミーコマンド信号とに基づいて第1の信号を出力するステップと、
前記第1の信号に基づいて、対応するテストモードへのエントリ又は対応するテストモードからのエクジットを指示する第2の信号を出力するステップとを含み、
前記第1のダミーコマンド信号及び前記第2のダミーコマンド信号は、チップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号、アッパーバイト信号又はローワバイト信号の何れかであること
を特徴とする半導体装置の試験方法。 - 前記第1の信号とアドレス信号とに基づいて、テストモードへのエントリを判断するステップを含むこと
を特徴とする、請求項7、8又は9に記載の半導体装置の試験方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006240081A JP2007018710A (ja) | 2006-09-05 | 2006-09-05 | 半導体装置及びその試験方法 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023233472A1 (ja) * | 2022-05-30 | 2023-12-07 | 日清紡マイクロデバイス株式会社 | 電子回路とその検査方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS6237480B2 (ja) * | 1982-04-20 | 1987-08-12 | Mostek Corp | |
JPH0547200A (ja) * | 1991-08-14 | 1993-02-26 | Nec Corp | ダイナミツクram |
JPH06267297A (ja) * | 1993-03-10 | 1994-09-22 | Toshiba Corp | ダイナミック型半導体メモリ |
JPH1116397A (ja) * | 1997-06-20 | 1999-01-22 | Nec Corp | 半導体記憶装置 |
-
2006
- 2006-09-05 JP JP2006240081A patent/JP2007018710A/ja active Pending
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