JPH06267297A - ダイナミック型半導体メモリ - Google Patents

ダイナミック型半導体メモリ

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JPH06267297A
JPH06267297A JP5049700A JP4970093A JPH06267297A JP H06267297 A JPH06267297 A JP H06267297A JP 5049700 A JP5049700 A JP 5049700A JP 4970093 A JP4970093 A JP 4970093A JP H06267297 A JPH06267297 A JP H06267297A
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semiconductor memory
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dynamic semiconductor
special function
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隆 大沢
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    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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  • Microelectronics & Electronic Packaging (AREA)
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  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【目的】複数種類の特殊ファンクションモードを搭載し
たＤＲＡＭにおいて、従来から標準化されているＷＣＢ
Ｒエントリー方式と矛盾することなく、各モードに区別
して簡単にエントリーでき、ユーザーに受け入れられ易
いエントリー方式を実現する。 【構成】複数種類の特殊ファンクションモードを搭載し
たＤＲＡＭにおいて、／ＷＣＢＲサイクルが開始された
後で／ＲＡＳ信号がアクティブ状態のときに／ＷＥ信号
がアクティブになる回数をカウントするカウンタ回路Ｆ
Ｆと、このカウント結果に応じて複数の特殊ファンクシ
ョンモードに区別してエントリーするエントリー回路１
８１、１８２を内蔵したことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ダイナミック型半導体
メモリ（ＤＲＡＭ）に係り、特に複数種類の特殊ファン
クションモードを搭載したＤＲＡＭにおいて各モードに
区別してエントリーする回路に関する。
【０００２】
【従来の技術】従来、ＤＲＡＭの特殊ファンクションモ
ードとしては、例えば並列ビットテストモードがある。
例えば４Ｍワード×１ビット構成の４ＭＤＲＡＭでは８
ビット並列テストモード、１６Ｍワード×１ビット構成
の１６ＭＤＲＡＭでは１６ビット並列テストモードが標
準化されている。
【０００３】この並列ビットテストモードにエントリー
する方式は、図４３に示すような通常では用いられない
ＷＣＢＲサイクルで行うことが標準となっている。この
ＷＣＢＲサイクルは、／ＷＥ（ライトイネーブル信号）
と／ＣＡＳ（カラムアドレスストローブ信号）を／ＲＡ
Ｓ（ローアドレスストローブ信号）より先にアクティブ
にするＷＥ・ＣＡＳビフォアＲＡＳサイクルの略であ
る。この場合、アドレス入力Ａ０〜Ａ１２および書込み
データ入力Ｄｉｎはどのような状態であってもよく、出
力データＤｏｕｔは開放状態（ハイインピーダンス状
態）である。
【０００４】さらに、ＤＲＡＭに２種類以上の特殊ファ
ンクションモードが搭載されている場合には、図４４に
示すように、ＷＣＢＲサイクル時にアドレス入力を設定
することにより区別する方式が一般的に考えられてき
た。
【０００５】しかし、この後者のエントリー方式は、Ｗ
ＣＢＲサイクルの際にアドレス入力を無視することがで
きず、標準となっている前者のエントリー方式（アドレ
スはどのような状態でもよい）に制限がつくことは否め
ず、使い勝手が必ずしもよくないので、ユーザーに必ず
しも受け入れられていないのが現状である。
【０００６】また、標準となっているＷＣＢＲサイクル
では、内部ローアドレスカウンタによる自動リフレッシ
ュを行うように規定されているが、ＷＣＢＲサイクル時
にアドレスをみる後者のエントリー方式では、ローアド
レスバッファーを動かす必要があるので、従来の回路方
式をかなり変更しないと内部アドレスカウンタによる自
動リフレッシュができないという問題もある。
【０００７】
【発明が解決しようとする課題】上記したように従来の
ＤＲＡＭは、２種類以上の特殊ファンクションモードが
搭載されている場合に各モードに区別してエントリーす
る方式の使い勝手が必ずしもよくないという問題があっ
た。
【０００８】本発明は上記の問題点を解決すべくなされ
たもので、複数種類の特殊ファンクションモードを搭載
した場合に、従来から標準化されているＷＣＢＲエント
リー方式と矛盾することなく（従来のＷＣＢＲに制限を
つけることなく）、各モードに区別して簡単にエントリ
ーでき、ユーザーに受け入れられ易いエントリー方式を
実現し得るダイナミック型半導体メモリを提供すること
を目的とする。
【０００９】
【課題を解決するための手段】本発明は、複数種類の特
殊ファンクションモードを搭載したＤＲＡＭにおいて、
／ＣＡＳ信号と／ＷＥ信号を／ＲＡＳ信号よりも先にア
クティブにするＷＣＢＲサイクルが開始された後で／Ｒ
ＡＳ信号がアクティブ状態のときに／ＷＥ信号がアクテ
ィブになる回数をカウントし、カウント結果に応じて複
数種類の特殊ファンクションモードに区別してエントリ
ーするエントリー回路を内蔵したことを特徴とする。
【００１０】また、本発明は、複数種類の特殊ファンク
ションモードを搭載したＤＲＡＭにおいて、／ＣＡＳ信
号と／ＷＥ信号を／ＲＡＳ信号よりも先にアクティブに
するＷＣＢＲサイクルが開始された後で／ＣＡＳ信号が
アクティブ状態のときに／ＲＡＳ信号がアクティブにな
る回数をカウントし、カウント結果に応じて複数種類の
特殊ファンクションモードに区別してエントリーするエ
ントリー回路を内蔵したことを特徴とする。
【００１１】また、本発明は、複数種類の特殊ファンク
ションモードを搭載したＤＲＡＭにおいて、／ＣＡＳ信
号と／ＷＥ信号を／ＲＡＳ信号よりも先にアクティブに
するＷＣＢＲサイクルが開始された後で／ＲＡＳ信号が
アクティブ状態のときに／ＣＡＳ信号がアクティブにな
る回数をカウントし、カウント結果に応じて複数種類の
特殊ファンクションモードに区別してエントリーするエ
ントリー回路を内蔵したことを特徴とする。
【００１２】
【作用】エントリー回路は、ＷＣＢＲサイクルが開始さ
れた後で、／ＲＡＳ信号がアクティブ状態のときに／Ｗ
Ｅ信号がアクティブになる回数、あるいは／ＣＡＳ信号
がアクティブ状態のときに／ＲＡＳ信号がアクティブに
なる回数、あるいは／ＲＡＳ信号がアクティブ状態のと
きに／ＣＡＳ信号がアクティブになる回数をカウント
し、カウント結果に応じて複数種類の特殊ファンクショ
ンモードに区別してエントリーする。
【００１３】また、エントリーに際してアドレス入力は
どのような状態でもよく、ローアドレスバッファーとそ
れに接続されるアドレス取り込み系において従来回路か
らの変更はなく、簡単な回路で実現できる。
【００１４】ユーザーは、ＷＣＢＲサイクル開始後に、
／ＲＡＳを低レベルに保ったまま／ＷＥを何回低レベル
にするかによって、あるいは／ＣＡＳ信号を低レベルに
保ったまま／ＲＡＳ信号を何回低レベルにするかによっ
て、あるいは／ＲＡＳを低レベルに保ったまま／ＣＡＳ
を何回低レベルにするかによって、簡単に各モードに区
別してエントリーさせることができる。
【００１５】従って、従来から標準化されているＷＣＢ
Ｒエントリー方式と矛盾することなく（従来のＷＣＢＲ
に制限を殆んどつけることなく）、各モードに区別して
エントリーさせることができ、ユーザーに容易に受け入
れられると考えられる。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
【００１７】まず、本発明の複数の実施例における基本
動作について図１乃至図１５を参照して説明する。な
お、本発明のＤＲＡＭは、複数種類の特殊ファンクショ
ンモードを搭載しているものとし、／ＣＡＳ信号と／Ｗ
Ｅ信号を／ＲＡＳ信号よりも先にアクティブ（低レベ
ル）にするＷＣＢＲサイクルの受け入れが可能であるも
のとする。
【００１８】図１は、第１実施例における基本動作の一
例を示す。
【００１９】この第１実施例では、ＷＣＢＲサイクルが
開始された後で／ＲＡＳ信号が低レベルのときに／ＷＥ
信号が低レベルになる回数をカウントし、カウント結果
に応じて複数の特殊ファンクションモードに区別してエ
ントリーする。本例では、／ＷＥを３回だけ低レベルに
する場合を示している。
【００２０】／ＷＥを１回だけ低レベルにした場合は、
従来のＷＣＢＲサイクルに相当するＪＥＤＥＣ（Joint
Electron Device Engineering Council ）標準のテスト
モードにエントリーするように設計しておけば、ユーザ
ーに容易に受け入れられる。さらに、別のテストモード
で行いたいユーザーは、クロックを複数回低レベルにす
ることにより所望のモードにエントリーできる。例え
ば、／ＷＥを２回だけ低レベルにした場合は第１の特殊
ファンクションモードにエントリーし、／ＷＥを３回だ
け低レベルにした場合は第２の特殊ファンクションモー
ドにエントリーするという様にモードを増やしていくこ
とができる。
【００２１】図２は、第２実施例における基本動作の一
例を示す。
【００２２】この第２実施例では、ＷＣＢＲサイクルが
開始された後で／ＣＡＳ信号が低レベルのときに／ＲＡ
Ｓ信号が低レベルになる回数をカウントし、カウント結
果に応じて複数の特殊ファンクションモードに区別して
エントリーする。本例では、／ＲＡＳを３回だけアクテ
ィブにする場合を示している。
【００２３】図３は、第３実施例における基本動作の一
例を示す。
【００２４】この第３実施例では、ＷＣＢＲサイクルが
開始された後で／ＲＡＳ信号が低レベルのときに／ＣＡ
Ｓ信号が低レベルになる回数をカウントし、カウント結
果に応じて複数の特殊ファンクションモードに区別して
エントリーする。本例では、／ＣＡＳを３回だけアクテ
ィブにする場合を示している。
【００２５】さらに、特殊ファンクションモードの数が
増えた場合、あるいは特に複数の特殊ファンクションモ
ードが更にいくつかの種類を持つような階層特殊ファン
クションモードを区別する場合には、第１実施例の拡張
として図４に示すように、あるいは第２実施例の拡張と
して図５に示すように、あるいは第３実施例の拡張とし
て図６に示すように実施することにより、区別出来るモ
ードの数を飛躍的に増やしたり、階層的な特殊ファンク
ションモードに紛れなくエントリーすることが可能とな
る。
【００２６】図４は、第４実施例における基本動作の一
例を示す。
【００２７】この第４実施例では、ＷＣＢＲサイクルが
開始された後で／ＲＡＳ信号が低レベルのときに／ＷＥ
信号のカウントの２回目以降の最終回目に／ＷＥ信号が
低レベルになるタイミングにおけるアドレス入力を参照
し、参照結果に応じて複数の特殊ファンクションモード
に区別してエントリーする。
【００２８】図５は、第５実施例における基本動作の一
例を示す。
【００２９】この第５実施例では、ＷＣＢＲサイクルが
開始された後で／ＣＡＳ信号が低レベルのときに／ＲＡ
Ｓ信号のカウントの２回目以降の最終回目に／ＲＡＳ信
号が低レベルになるタイミングにおけるアドレス入力を
参照し、参照結果に応じて複数の特殊ファンクションモ
ードに区別してエントリーする。
【００３０】図６は、第６実施例における基本動作の一
例を示す。
【００３１】この第６実施例では、ＷＣＢＲサイクルが
開始された後で／ＲＡＳ信号が低レベルのときに／ＣＡ
Ｓ信号のカウントの２回目以降の最終回目に／ＣＡＳ信
号が低レベルになるタイミングにおけるアドレス入力を
参照し、参照結果に応じて複数の特殊ファンクションモ
ードに区別してエントリーする。
【００３２】第４実施例乃至第６実施例においては、何
れも、ＷＣＢＲの開始時期にはアドレスはどのような状
態でもよいので、従来のＷＣＢＲへの制限は実際上ない
といえる。
【００３３】また、多ビット構成のＤＲＡＭの場合に
は、前記第４実施例乃至第６実施例におけるアドレス入
力の代わりにＩ／Ｏ（入／出力パッド）入力を参照する
ように変更することも可能である（第７実施例乃至第９
実施例）。
【００３４】図７は、第７実施例における基本動作の一
例を示す。
【００３５】この第７実施例では、ＷＣＢＲサイクルが
開始された後で／ＲＡＳ信号が低レベルのときに／ＷＥ
信号のカウントの２回目以降の最終回目に／ＷＥ信号が
低レベルになるタイミングにおけるＩ／Ｏ入力を参照
し、参照結果に応じて複数の特殊ファンクションモード
に区別してエントリーする。
【００３６】図８は、第８実施例における基本動作の一
例を示す。
【００３７】この第８実施例では、ＷＣＢＲサイクルが
開始された後で／ＣＡＳ信号が低レベルのときに／ＲＡ
Ｓ信号のカウントの２回目以降の最終回目に／ＲＡＳ信
号が低レベルになるタイミングにおけるＩ／Ｏ入力を参
照し、参照結果に応じて複数の特殊ファンクションモー
ドに区別してエントリーする。
【００３８】図９は、第９実施例における基本動作の一
例を示す。
【００３９】この第９実施例では、ＷＣＢＲサイクルが
開始された後で／ＲＡＳ信号が低レベルのときに／ＣＡ
Ｓ信号のカウントの２回目以降の最終回目に／ＣＡＳ信
号が低レベルになるタイミングにおけるＩ／Ｏ入力を参
照し、参照結果に応じて複数の特殊ファンクションモー
ドに区別してエントリーする。
【００４０】さらに、前記アドレス入力またはＩ／Ｏ入
力の設定タイミングを、カウントの対象である信号（／
ＷＥ、／ＲＡＳ、／ＣＡＳ）の最終回目のカウント時の
立ち下がりとする代わりに、最終回目のカウントの終了
後の／ＲＡＳあるいは／ＣＡＳの立ち上がり（つまり、
最終カウントであることを規定する信号）とすることも
可能である（第１０実施例乃至第１５実施例）。
【００４１】図１０は、第１０実施例における基本動作
の一例を示す。
【００４２】この第１０実施例では、ＷＣＢＲサイクル
が開始された後で／ＲＡＳ信号が低レベルのときに／Ｗ
Ｅ信号が２回以上低レベルになる回数を最終回までカウ
ントした後に／ＲＡＳ信号が高レベルに戻るタイミング
におけるアドレス入力を参照し、参照結果に応じて複数
の特殊ファンクションモードに区別してエントリーす
る。
【００４３】図１１は、第１１実施例における基本動作
の一例を示す。
【００４４】この第１１実施例では、ＷＣＢＲサイクル
が開始された後で／ＣＡＳ信号が低レベルのときに／Ｒ
ＡＳ信号が２回以上低レベルになる回数を最終回までカ
ウントした後に／ＣＡＳ信号が高レベルに戻るタイミン
グにおけるアドレス入力を参照し、参照結果に応じて複
数の特殊ファンクションモードに区別してエントリーす
る。
【００４５】図１２は、第１２実施例における基本動作
の一例を示す。
【００４６】この第１２実施例では、ＷＣＢＲサイクル
が開始された後で／ＲＡＳ信号が低レベルのときに／Ｃ
ＡＳ信号が２回以上低レベルになる回数を最終回までカ
ウントした後に／ＲＡＳ信号が高レベルに戻るタイミン
グにおけるアドレス入力を参照し、参照結果に応じて複
数の特殊ファンクションモードに区別してエントリーす
る。
【００４７】図１３は、第１３実施例における基本動作
の一例を示す。
【００４８】この第１３実施例では、ＷＣＢＲサイクル
が開始された後で／ＲＡＳ信号が低レベルのときに／Ｗ
Ｅ信号が２回以上低レベルになる回数を最終回までカウ
ントした後に／ＲＡＳ信号が高レベルに戻るタイミング
におけるＩ／Ｏ入力を参照し、参照結果に応じて複数の
特殊ファンクションモードに区別してエントリーする。
【００４９】図１４は、第１４実施例における基本動作
の一例を示す。
【００５０】この第１４実施例では、ＷＣＢＲサイクル
が開始された後で／ＣＡＳ信号が低レベルのときに／Ｒ
ＡＳ信号が２回以上低レベルになる回数を最終回までカ
ウントした後に／ＣＡＳ信号が高レベルに戻るタイミン
グにおけるＩ／Ｏ入力を参照し、参照結果に応じて複数
の特殊ファンクションモードに区別してエントリーす
る。
【００５１】図１５は、第１５実施例における基本動作
の一例を示す。
【００５２】この第１５実施例では、ＷＣＢＲサイクル
が開始された後で／ＲＡＳ信号が低レベルのときに／Ｃ
ＡＳ信号が２回以上低レベルになる回数を最終回までカ
ウントした後に／ＲＡＳ信号が高レベルに戻るタイミン
グにおけるＩ／Ｏ入力を参照し、参照結果に応じて複数
の特殊ファンクションモードに区別してエントリーす
る。
【００５３】次に、第１実施例について詳細に説明す
る。
【００５４】図１６は、本発明で使用されるカウンタ回
路の一例を示す。
【００５５】図１７は、第１実施例で使用されるカウン
タ制御回路の一例を示す。
【００５６】図１８は、第１実施例に係るエントリー回
路の一例を示す。
【００５７】図１９は、第１実施例における動作の一例
（／ＷＥを３回カウントする場合）を示すタイミング波
形図である。
【００５８】第１実施例の回路は、例えば図１９に示す
ように、ＷＣＢＲサイクルが開始された後で／ＲＡＳ信
号がアクティブ状態のときに／ＷＥ信号がアクティブに
なる回数をカウントし、カウント結果に応じて複数の特
殊ファンクションモードに区別してエントリーするよう
に構成されている。本例では、ＪＥＤＥＣ標準のテスト
モード（あるいは、広く認められている一般的なテスト
モード）を含めて複数（例えば３つ）の特殊ファンクシ
ョンモードに区別してエントリーする回路を示してい
る。４つ以上のモードに区別してエントリーする回路も
これに準じて構成できる。
【００５９】次に、図１６乃至図１８の回路について詳
細に説明する。
【００６０】図１６のカウンタ回路は、カウンタ制御回
路からの制御信号を受けて動作（本例では／ＷＥがアク
ティブになる回数をカウント）し、ＷＣＢＲＣＴ１〜Ｗ
ＣＢＲＣＴ３信号をエントリー回路に出力するものであ
る。
【００６１】このカウンタ回路は、３個のマスター・ス
レーブ型フリップフロップ回路ＦＦがリング状に接続さ
れている。このマスター・スレーブ型フリップフロップ
回路は、マスター段のＣＭＯＳクロックドインバータ１
６１およびフリップフロップ１６２、スレーブ段のクロ
ックドインバータ１６３およびＣＭＯＳフリップフロッ
プ１６４からなる。
【００６２】図１７のカウンタ制御回路において、１７
１は二入力ナンドゲート、１７２、１７３は二入力ノア
ゲート、１７４〜１７９はインバータである。
【００６３】／ＷＥＩＮは、外部信号である／ＷＥを受
けて発生される内部ライトイネーブル信号であり、／Ｗ
Ｅに対して僅かに遅延されるがほぼ同期している。
【００６４】また、／ＲＳＴＲは、外部信号である／Ｒ
ＡＳを受けて発生される信号であり、／ＲＡＳから僅か
に遅延される（特に、／ＲＡＳが高レベルに移行してか
ら／ＲＳＴＲが高レベルになるまでが）が、／ＲＡＳに
ほぼ同期している。
【００６５】また、ＷＣＢＲは、ＷＣＢＲサイクルを開
始した時に高レベルになる信号であり、／ＲＡＳを高レ
ベル（非アクティブレベル）に戻すまで高レベルを保
つ。
【００６６】ＳＨＦＴ、／ＳＨＦＴは、図１６のカウン
タ回路を歩進させるために必要な互いに相補的な基本信
号であり、／ＲＥＳＥＴおよびＤＷＣＢＲは、上記カウ
ンタ回路を動かす前にその初期値を設定するために必要
な信号である。
【００６７】ここで、図１６および図１７の回路の動作
を述べる。
【００６８】いま、ＷＣＢＲサイクルに入ったと判断さ
れると（／ＲＡＳが低レベルになった時にＷＣＢＲサイ
クルが判断される）、ＷＣＢＲ信号が立ち上がり、それ
まで低レベルであった／ＲＥＳＥＴ信号が高レベルに移
行する。また、この／ＲＥＳＥＴ信号の立ち上がりから
２段のインバータ回路１７８、１７９による遅延後にＤ
ＷＣＢＲ信号が立ち上がる。
【００６９】この時、カウンタ回路は、初段（ＷＣＢＲ
ＣＴ１出力段）の入力ＡｉにのみＤＷＣＢＲ信号が入力
されており、他段の入力Ａｉには電源電圧Ｖccが与えら
れているので、ＷＣＢＲＣＴ１信号のみが高レベルに立
ち上がり、他のＷＣＢＲＣＴ２信号、ＷＣＢＲＣＴ３信
号は低レベルのままを保つ。
【００７０】なお、カウンタ制御回路において、／ＷＥ
ＩＮ信号が低レベルの間はＳＨＦＴ＝低レベル、／ＳＨ
ＦＴ＝高レベルである。これにより、カウンタ回路の各
段において、マスター段のクロックドインバータ１６１
はオフ、スレーブ段のクロックドインバータ１６３はオ
ンになるので、／ＲＥＳＥＴ信号と入力Ａｉは前段の出
力信号に影響されることなくＷＣＢＲＣＴｉ信号として
伝わることができる。
【００７１】／ＲＡＳを低レベルに保った状態で／ＷＥ
を高レベルに戻すと、これと同期して、ＳＨＦＴ信号＝
高レベル、／ＳＨＦＴ信号＝低レベルへと遷移する。こ
れにより、カウンタ回路の各段において、マスター段の
クロックドインバータ１６１はオン、スレーブ段のクロ
ックドインバータ１６３はオフになるので、各段のＷＣ
ＢＲＣＴｉ信号がスレーブ段フリップフロップ１６４に
記憶されると同時に、マスター段フリップフロップ１６
２には前段からのＷＣＢＲＣＴｉ信号が反転されて伝わ
ることになる。
【００７２】さらに、／ＲＡＳが低レベルを保って／Ｗ
Ｅを再び低レベルに落とすと、これに同期して、ＳＨＦ
Ｔ＝低レベル、／ＳＨＦＴ＝高レベルに遷移し、カウン
タ回路の各段において、マスター段のクロックドインバ
ータ１６１はオフ、スレーブ段のクロックドインバータ
１６３はオンになるので、結局、前段からのＷＣＢＲＣ
Ｔｉ信号が次段に伝わるように切り換わる。
【００７３】このように／ＲＡＳが低レベルのときに／
ＷＥを低レベルにする毎にＷＣＢＲＣＴｉ信号はｉ＝１
から３まで順番に高レベル状態が伝わることになる。
【００７４】一方、図１８のエントリー回路において、
１８１〜１８４はフリップフロップ、１８５は二入力ナ
ンドゲート、１８６は三入力ナンドゲート、１８７は二
入力ノアゲート、１８８〜１９４はインバータ、１９５
はＣＭＯＳトランスファゲートである。
【００７５】ＲＩＮＴは／ＲＡＳの反転信号、ＲＡＣＰ
は／ＲＡＳが低レベルになった直後に高レベルのパルス
信号を出す信号、ＸＶＬＤは／ＲＡＳが低レベルになっ
た後でローアドレスが確定した後に低レベルから高レベ
ルに移行する信号である。
【００７６】また、／ＰＲＣＨは、／ＲＡＳにほぼ同期
した信号であるが、／ＲＡＳが高レベルに戻ってから／
ＰＲＣＨが高レベルになるまでには若干の遅延がある。
【００７７】また、ＲＯＲは、／ＣＡＳを高レベルに保
ち／ＲＡＳだけを一度低レベルにするサイクル（ＲＡＳ
オンリーリフレッシュサイクルと呼び、ＲＯＲと略す）
で高レベルになる信号である。つまり、／ＲＡＳを高レ
ベルに戻してから／ＰＲＣＨが高レベルに戻る僅かな時
間内でのみ高レベルになる信号である。
【００７８】また、ＣＢＲは、／ＷＥを高レベルに保ち
／ＣＡＳを／ＲＡＳよりも先に低レベルに落とすサイク
ル（ＣＡＳビフォアＲＡＳサイクルと呼び、ＣＢＲと略
す）で高レベルになる信号である。
【００７９】また、ＰＷＲＯＮは、電源投入時に低レベ
ルを暫く保ち、実際にＤＲＡＭを動作するまでには高レ
ベルになり、この後は電源を切るまで高レベルを保つパ
ワーオン信号である。このＰＷＲＯＮ信号は、これを入
力とするセットリセットフリップフロップを所定の状態
（この場合はＷＣＢＲＬが低レベルになる状態）に初期
化するために必要であり、その後は高レベルを保つの
で、ＤＲＡＭの動作には何等影響を与えないものであ
る。
【００８０】ＥＮＴＲＹ信号回路部１８０は、ＷＣＢＲ
サイクルになった後で／ＲＡＳを高レベルに戻した時
に、ＷＣＢＲＣＴｉ信号をラッチするための相補的な信
号／ＥＮＴＲＹ、ＥＮＴＲＹを発生するものである。
【００８１】ＴＥＳＴｉ信号回路部１９６は、／ＲＡＳ
が高レベルに戻った時に、前記カウンタ回路のどのＷＣ
ＢＲＣＴｉ信号が高レベルとなっているか（つまり、何
回／ＷＥをアクティブにしたか）を判断するために、Ｗ
ＣＢＲＣＴｉの状態を／ＥＮＴＲＹ、ＥＮＴＲＹ信号に
よりラッチし、ＴＥＳＴｉ（ｉ＝１、２、３）として出
力するものである。このＴＥＳＴｉは、３種類のテスト
モードを区別する出力信号であり、ＴＥＳＴｉが高レベ
ルのときにｉ番目のテストモードにエントリーすること
を示す。
【００８２】次に、図１８のエントリー回路の動作を述
べる。
【００８３】通常のサイクルを繰り返した後では、フリ
ップフロップ１８１の出力ノードＮ１は低レベルである
ので、三入力ナンドゲート１８６の出力ノードＮ６は高
レベルである。また、この時、二入力ナンドゲート１８
５の出力ノードＮ５も高レベルであるが、フリップフロ
ップ１８２の出力ノードＮ２のＷＣＢＲＬ信号はＰＷＲ
ＯＮ信号により低レベルにセットされている。この状態
でＷＣＢＲ信号が立ち上がると、少し遅れてＸＶＬＤ信
号が立ち上がった時点でフリップフロップ１８２の出力
ノードＮ２は高レベルになる。しかし、ＲＩＮＴ信号が
高レベルである限り、フリップフロップ１８３の出力ノ
ードＮ３の／ＥＮＴＲＹ信号およびその反転信号ＥＮＴ
ＲＹは変化しない。
【００８４】上記動作において、仮に、ＷＣＢＲの立ち
上がりだけでフリップフロップ１８２の出力ノードＮ２
を高レベルにした場合、ＷＣＢＲが立ち上がる時期とＲ
ＩＮＴが立ち上がる時期とは接近しているので、最悪の
場合にはＲＩＮＴの方がＷＣＢＲよりも遅く低レベルに
なったりすると、この時点ですぐに／ＥＮＴＲＹが低レ
ベルになってしまい、本来の動作をしなくなってしま
う。
【００８５】そこで、ＲＩＮＴがしっかり低レベルにな
り、これが入力するフリップフロップ１８３のナンドゲ
ートを閉じてから前記フリップフロップ１８２の出力ノ
ードＮ２を高レベルにするように、ＷＣＢＲより少し遅
れてＸＶＬＤを立ち上げることによりフリップフロップ
１８２の出力ノードＮ２を少し遅らせて高レベルにする
ように配慮してある。
【００８６】この後、／ＲＡＳを高レベルに上げてＲＩ
ＮＴが低レベルになった途端、／ＥＮＴＲＹは低レベル
に、ＥＮＴＲＹは高レベルに遷移する。そして、／ＲＡ
Ｓが高レベルに戻った時のＷＣＢＲＣＴｉの状態は、／
ＥＮＴＲＹ、ＥＮＴＲＹ信号によりラッチされ、ノアゲ
ート１８７の出力ノードＮ７に伝達される。
【００８７】しかし、この時は、／ＰＲＣＨがまだ低レ
ベルであり、ＴＥＳＴｉ（ｉ＝１、２、３）は全て低レ
ベルのままである。そして、暫くしてから／ＰＲＣＨが
高レベルになると、高レベルになっているＷＣＢＲＣＴ
ｉに対応するＴＥＳＴｉのみが高レベルになり、そのテ
ストモードにエントリーすることになる。
【００８８】このようにテストモードに実際にエントリ
ーするのは、エントリーサイクル中ではなく、エントリ
ーサイクイルを終えて／ＲＡＳをプリチャージ状態に戻
した後で出力するようにし、ＤＲＡＭ内でのモード切り
換えをＤＲＡＭがアクティブ状態の途中で行うことによ
るデータ破壊などの不適格な動作を排除している。
【００８９】なお、／ＥＮＴＲＹ、ＥＮＴＲＹは、ＲＯ
ＲまたはＣＢＲリフレッシュサイクルがくると元に戻
る。
【００９０】以下、他の実施例について説明するが、各
実施例において参照する図面中、論理回路は図１６乃至
図１８の回路中と同様のあるいは準じる記号で表示して
おり、個々の参照符号の表示を省略する。
【００９１】次に、第２実施例について詳細に説明す
る。
【００９２】第２実施例では、カウンタ回路は図１６と
同じ回路が使用される。
【００９３】図２０は、第２実施例で使用されるカウン
タ制御回路の一例を示す。
【００９４】図２１は、第２実施例に係るエントリー回
路の一例を示す。
【００９５】図２２は、第２実施例の詳細な動作例を示
すタイミング波形図である。
【００９６】図２０のカウンタ制御回路は、第１実施例
で使用される図１７に示したカウンタ制御回路と比べ
て、カウンタ回路の基本信号ＳＨＦＴ、／ＳＨＦＴを発
生させるための信号が／ＷＥＩＮからＲＩＮＴ信号に変
更され、ＤＷＣＢＲをリセットするための信号が／ＲＳ
ＴＲから／ＣＩＮＴＤに変更されている点が異なる。こ
こで、／ＣＩＮＴＤは、／ＣＡＳに同期した信号／ＣＩ
ＮＴに適当な遅延がかかった信号である。
【００９７】図２１のエントリー回路は、図１８に示し
た第１実施例のエントリー回路と比べて、ＥＮＴＲＹを
判断するための信号をＲＩＮＴから／ＣＩＮＴに変更し
（これにより、ＸＶＬＤ信号は不要になる）、かつ、Ｗ
ＣＢＲをキャンセルするための信号としてＲＯＲのみを
用いており（ＣＢＲは使用しない）、実際にＴＥＳＴｉ
信号を立ち上げるタイミングを／ＣＩＮＴＤおよび／Ｐ
ＲＣＨが共に高レベルになった時に変更している。
【００９８】第２実施例の動作は、基本的には前述した
第１実施例の動作と同様であるので詳細な説明は省く
が、ＷＣＢＲのキャンセルはＣＢＲを含むことができな
い点に留意する必要がある。
【００９９】何故ならば、／ＷＥはどのような状態であ
ってもよいので、２回目以降のカウントでＣＢＲサイク
ルになる可能性があるからである。
【０１００】次に、第３実施例について詳細に説明す
る。
【０１０１】第３実施例では、カウンタ回路は図１６と
同じ回路が使用され、エントリー回路は図１８と同じ回
路が使用される。
【０１０２】図２３は、第３実施例で使用されるカウン
タ制御回路の一例を示す。
【０１０３】このカウンタ制御回路は、第１実施例で使
用される図１７に示したカウンタ制御回路と比べて、カ
ウンタ回路の基本信号／ＳＨＦＴ、ＳＨＦＴを発生させ
るための信号が／ＷＥＩＮから／ＣＩＮＴ信号に変更さ
れている点が異なる。
【０１０４】第３実施例の動作は、基本的には前述した
第１実施例の動作と同様であり、動作波形は図１９中の
／ＷＥＩＮを／ＣＩＮＴに変更したものとなる。
【０１０５】次に、第４実施例について詳細に説明す
る。
【０１０６】第４実施例では、カウンタ回路は図１６と
同じ回路が使用され、カウンタ制御回路は図１７と同じ
回路が使用される。
【０１０７】図２４は、第４実施例で使用されるカラム
アドレスバッファとその制御回路の一例を示す。
【０１０８】図２５（ａ）、（ｂ）は、第４実施例で使
用されるエントリー回路のＴＥＳＴｉｊ発生回路部の一
例および真理値表を示す。
【０１０９】図２６は、第４実施例の詳細な動作例（／
ＷＥを２回カウントする場合）を示すタイミング波形図
である。
【０１１０】第４実施例では、ＷＣＢＲサイクルに入っ
たら、ローアドレスバッファ（ＲＡＢと略す）またはカ
ラムアドレスバッファ（ＣＡＢと略す）の何れかを／Ｗ
Ｅに同期させて動かして／ＷＥの立ち下がりのタイミン
グでアドレス信号をラッチし、／ＲＡＳの立ち上がりで
エントリーする際にそのラッチされたアドレス情報も参
照し、各モードに区別してエントリーするように構成さ
れている。ここでは、ＣＡＢでアドレス情報をラッチす
る場合を示す。
【０１１１】図２４に示すＣＡＢ２４１とその制御回路
２４２において、ＣＡＢ２４１は従来と同様の回路であ
る。
【０１１２】このＣＡＢ２４１は、制御信号ＣＬＴＣ＝
低レベルの時に、インバータ回路２４３とカレントミラ
ー回路２４４との並列接続回路によってアドレス情報Ａ
ｉのレベルの高低を判断し、ＣＬＴＣが高レベルになっ
た瞬間にその時の情報Ａｉをフリップフロップ２４５に
ラッチして内部アドレス情報ＡｉＣ、ＡｉＣとして出力
するように構成されている。
【０１１３】ＣＬＴＣ発生回路部２４２は、図１８中の
ＥＮＴＲＹ信号発生回路１８０で発生されるＷＣＢＲＬ
が低レベルの時、つまりＷＣＢＲサイクル以外の時で
は、ＣＬＴＣはＣＩＮＴ（／ＣＡＳの反転信号）の制御
のみを受けて通常通りに／ＣＡＳでカラムアドレスをラ
ッチし、ＷＣＢＲサイクルに入り、ＷＣＢＲＬが高レベ
ルになると、ＣＬＴＣはＷＩＮＴ信号により制御される
ように構成されている。
【０１１４】図２５のＴＥＳＴｉｊ発生回路部は、第１
実施例で使用される図１８中に示したＴＥＳＴｉ発生回
路部１８１と比べて、カラムアドレス信号Ａ０Ｃ、／Ａ
０Ｃ、Ａ１Ｃ、／Ａ１Ｃを受けてテストモードにエント
リーするように変更されている。
【０１１５】この場合、Ａ０Ｃ、Ａ１Ｃの２アドレス情
報のみを参照する場合、つまりｉ番目のテストモードが
４種類ある場合を示しているが、一般的にカウンタの数
をｍ個、参照するアドレスの数をｎ個とすればｍ×２n
種類のテストモードに区別してエントリーすることが可
能となる。
【０１１６】ここで、留意することは、／ＲＡＳの立ち
上がりでＥＮＴＲＹ信号を発生してカウント数とアドレ
ス情報をラッチするので、／ＷＥ＝低レベルを／ＲＡＳ
の立ち上がり時点まで保つ必要があり、さらに、図２４
に示したようにＷＩＮＴの立ち下がりからＣＬＴＣの立
ち下がりまでには適当な遅延が必要になるという点であ
る。
【０１１７】次に、第５実施例について詳細に説明す
る。
【０１１８】第５実施例では、カウンタ回路は図１６と
同じ回路が使用され、カウンタ制御回路は図１７と同じ
回路が使用される。
【０１１９】図２７は、第５実施例で使用されるＲＡＢ
の一例を示す。
【０１２０】図２８は、図２７のＲＡＢの制御回路の一
例を示す。
【０１２１】図２９（ａ）、（ｂ）は、第５実施例で使
用されるエントリー回路のＴＥＳＴｉｊ発生回路部の一
例および真理値表を示す。
【０１２２】図３０および図３１は、第５実施例の詳細
な動作例（／ＲＡＳを２回カウントする場合）を示すタ
イミング波形図である。
【０１２３】第５実施例では、ＷＣＢＲサイクルに入っ
たら、ＲＡＢまたはＣＡＢの何れかを／ＷＥに同期させ
て動かして／ＲＡＳの立ち下がりのタイミングでアドレ
ス信号をラッチし、／ＣＡＳの立ち上がりでエントリー
する際にそのラッチされたアドレス情報も参照し、各モ
ードに区別してエントリーするように構成されている。
ここでは、ＲＡＢでアドレス情報をラッチする場合を示
す。
【０１２４】本来、ＲＡＢは、／ＲＡＳの立ち下がりに
同期してアドレスをラッチし、／ＲＡＳの立ち上がりか
らワード線が立ち下がるのを待って内部ローアドレスＡ
ｉＲ、／ＡｉＲを共に低レベルにリセットするので、本
発明でもＲＡＢとその制御回路は、従来回路を特に変更
する必要はなくそのまま使うことができる。
【０１２５】但し、／ＲＡＳの１回目のカウントにおい
ては、ローアドレスカウンタのアドレスを取り込んで自
動リフレッシュを行う必要があるが、／ＲＡＳの２回目
以降のカウントにおいては、ローアドレスカウンタは動
かさず、ローアドレスとしても外部のアドレスを取り込
むようにする必要がある。
【０１２６】また、２回目以降の／ＲＡＳサイクルにお
いては、ワード線を立てないようにすることも可能であ
る。これは特に必須ではないが、カウントのサイクルを
短くするためには、ワード線を立ててデータを増幅する
動作がないほうが好ましい。なお、図２８のＲＡＢ制御
回路において、ＷＤＯＷＮはワード線が立ち下がった後
で高レベルになる信号、ＣＲＥＦはＣＢＲサイクルまた
はＷＣＢＲサイクルでＲＩＮＴから直ぐに立ち上がる信
号である。
【０１２７】次に、第６実施例について詳細に説明す
る。
【０１２８】第６実施例では、カウンタ回路は図１６と
同じ回路が使用され、カウンタ制御回路は図１７と同じ
回路が使用され、エントリー回路のＴＥＳＴｉｊ発生回
路部は図２５と同じ回路が使用される。
【０１２９】図３２は、第６実施例で使用されるＣＡＢ
の一例を示す。
【０１３０】図３３は、第６実施例の詳細な動作例（／
ＣＡＳを２回カウントする場合）を示すタイミング波形
図である。
【０１３１】第６実施例では、ＷＣＢＲサイクルに入っ
たら、ＲＡＢまたはＣＡＢの何れかを／ＷＥに同期させ
て動かして／ＷＥの立ち下がりのタイミングでアドレス
信号をラッチし、／ＲＡＳの立ち上がりでエントリーす
る際にそのラッチされたアドレス情報も参照し、各モー
ドに区別してエントリーするように構成されている。こ
こでは、ＣＡＢでアドレス情報をラッチする場合を示
す。
【０１３２】本来、ＣＡＢは／ＣＡＳの立ち下がりに同
期してアドレス情報をラッチし、／ＣＡＳの立ち上がり
と共にアドレスラッチを解除し、スタティックに外部ア
ドレス情報Ａｉをそのまま内部カラムアドレスＡｉＣ、
／ＡｉＣとして取り込むので、本発明でもＣＡＢとその
制御回路は、従来回路を特に変更する必要はなくそのま
ま使うことができる。
【０１３３】但し、／ＲＡＳの立ち上がり直後に／ＣＡ
Ｓのトグルの回数と最終回の／ＣＡＳの立ち下がり時の
アドレス情報をラッチするために、／ＣＡＳが低レベル
の状態を／ＲＡＳの立ち上がりの時点まで保つ必要があ
り、／ＣＡＳの立ち上がり（ＣＩＮＴの立ち上がり）か
らＣＬＴＣの立ち上がりの間に適当な遅延が必要である
点に留意すべきである。
【０１３４】次に、第７実施例について説明する。
【０１３５】第７実施例では、カウンタ回路は図１６と
同じ回路が使用され、カウンタ制御回路は図１７と同じ
回路が使用される。
【０１３６】図３４は、第７実施例で使用されるデータ
入力バッファ回路の一例を示す。
【０１３７】図３５は、図３４の入力バッファ回路の制
御回路の一例を示す。
【０１３８】図３６は、第７実施例で使用されるエント
リー回路のＴＥＳＴｉｊ発生回路部の一例および真理値
表を示す。
【０１３９】図３７および図３８は、第７実施例の詳細
な動作例を示すタイミング波形図である。
【０１４０】図３５の入力バッファ制御回路および図３
４のデータ入力バッファ回路は、／ＷＥに同期した／Ｗ
ＥＩＮ信号により／ＷＲＴ信号の起動をかけて入力バッ
ファ回路を動かすように構成されている。
【０１４１】第７実施例では、／ＷＥの立ち上がりでＩ
／Ｏパッドのデータをラッチするものであり、通常の書
込みデータ入力バッファ（Ｄｉｎバッファ）の動きと同
じであり、従来の回路を特に変更する必要はない。
【０１４２】但し、通常動作ではライトタイムアウト機
能によってＤＲＡＭ内部で自動的に書込み期間（この期
間中に図３５中のＷＤＵＲ信号は高レベルを保つ）を作
り、／ＷＥの状態に拘らず（低レベルのままであって
も）、内部の相補的なＩ／Ｏデータ（ＷＤｉ、／ＷＤ
ｉ）を共に高レベルにリセットしてしまう。これに対し
て、このエントリーサイクルの場合は、／ＲＡＳの立ち
上がりの直後に得られるＥＮＴＲＹ信号により、／ＷＥ
のカウント数と最終回の／ＷＥの立ち下がりでのＩ／Ｏ
データ情報のラッチを行う必要があるので、相補的なＩ
／Ｏデータは／ＲＡＳの立ち上がりの後まで保持されて
いなければならないので、ＷＣＢＲサイクルでは図３５
中のＷＤＵＲ信号は低レベルを保つようになっている。
【０１４３】次に、第８実施例について説明する。
【０１４４】図３９は、第８実施例で使用される入力バ
ッファ制御回路の一例を示す。
【０１４５】第８実施例は、前記第７実施例と比べて、
入力バッファ制御回路を例えば図３９に示すように変更
したものであり、その他の回路は第７実施例と同じ回路
が使用されている。
【０１４６】この第８実施例における動作は、第７実施
例における動作と比べて、／ＲＡＳに同期した／ＲＩＮ
Ｔ信号により／ＷＲＴ信号の起動をかけて入力バッファ
回路を動かす点が異なり、その他はほぼ同様である。
【０１４７】次に、第９実施例について説明する。
【０１４８】図４０は、第９実施例で使用される入力バ
ッファ制御回路の一例を示す。
【０１４９】第９実施例では、前記第７実施例と比べ
て、入力バッファ制御回路を例えば図４０に示すように
変更したものであり、その他の回路は第７実施例と同じ
回路が使用されている。
【０１５０】この第９実施例における動作は、第７実施
例における動作と比べて、／ＣＡＳに同期した／ＣＳＩ
Ｎ信号により／ＷＲＴ信号の起動をかけて入力バッファ
回路を動かす点が異なり、その他はほぼ同様である。
【０１５１】次に、第１０実施例について説明する。
【０１５２】第１０実施例では、カウンタ回路は図１６
と同じ回路が使用され、カウンタ制御回路は図１７と同
じ回路が使用され、エントリー回路のＴＥＳＴｉｊ発生
回路部は第４実施例で使用された図２５と同じ回路が使
用される。
【０１５３】図４１は、第１０実施例で使用されるＣＡ
Ｂ４１１とその制御回路４１２の一例を示す。
【０１５４】図４２は、第１０実施例の詳細な動作例
（／ＷＥを２回カウントする場合）を示すタイミング波
形図である。
【０１５５】第１０実施例では、ＷＣＢＲサイクルが開
始された後で／ＲＡＳ信号が低レベルのときに／ＷＥ信
号が２回以上低レベルになる回数を最終回までカウント
し後に／ＲＡＳ信号が高レベルに戻るタイミングにおけ
るアドレス入力を参照し、参照結果に応じて複数の特殊
ファンクションモードに区別してエントリーするように
構成されている。
【０１５６】この構成を実現する具体的な回路はいろい
ろ考えられるが、本例では、／ＷＥが２回目以降にカウ
ントが進むとＣＡＢをスタティックにして外部アドレス
情報をそのまま取り込めるようにしておく場合を示す。
そして、エントリーが完了した後でＣＡＢの制御を通常
状態に戻す。勿論、最終回カウント終了後の／ＲＡＳの
立ち上がりのタイミングでＲＡＢなどで外部アドレス情
報をラッチする方法も考えられる。
【０１５７】なお、図４１中のＣＡＢ制御回路４１２に
おいては、図２８のＲＡＢ制御回路で生成される／ＷＣ
ＢＲ２の反転信号ＷＣＢＲ２が用いられている。
【０１５８】次に、第１１実施例について説明する。
【０１５９】第１１実施例では、ＷＣＢＲサイクルが開
始された後で／ＣＡＳ信号が低レベルのときに／ＲＡＳ
信号が２回以上アクティブになる回数を最終回までカウ
ントした後に／ＣＡＳ信号が非アクティブ状態に戻るタ
イミングにおけるアドレス入力を参照し、参照結果に応
じて複数の特殊ファンクションモードに区別してエント
リーするように構成されており、前記第１０実施例と同
じ回路を使用することができる。
【０１６０】但し、図４１中に示したＣＡＢ制御回路４
１２にＷＣＢＲ２信号を供給する図２８のＲＡＢ制御回
路においては、ＷＣＢＲ２を発生するためのフリップフ
ロップのリセット信号は／ＰＲＣＨではなく、／ＣＩＮ
Ｔに変更する必要がある。
【０１６１】次に、第１２実施例について説明する。
【０１６２】第１２実施例では、ＷＣＢＲサイクルが開
始された後で／ＲＡＳ信号が低レベルのときに／ＣＡＳ
信号が２回以上低レベルになる回数を最終回までカウン
トし後に／ＲＡＳ信号が高レベルに戻るタイミングにお
けるアドレス入力を参照し、参照結果に応じて複数の特
殊ファンクションモードに区別してエントリーするよう
に構成されており、前記第１０実施例と同じ回路を使用
することができる。
【０１６３】次に、第１３実施例について説明する。
【０１６４】第１３実施例では、ＷＣＢＲサイクルが開
始された後で／ＲＡＳ信号が低レベルのときに／ＷＥ信
号が２回以上低レベルになる回数を最終回までカウント
し、この後に／ＲＡＳ信号が高レベルに戻るタイミング
におけるＩ／Ｏ入力を参照し、参照結果に応じて複数の
特殊ファンクションモードに区別してエントリーするよ
うに構成すればよい。
【０１６５】この構成を実現する具体的な回路はいろい
ろ考えられるが、ダイナミックラッチ型のＤｉｎバッフ
ァ回路を使用している場合には、第１０実施例のように
ＣＡＢをスタティックにして外部情報をそのまま取り込
めるようにしておくことが困難であるので、例えば、最
終回カウント終了後の／ＲＡＳの立ち上がりのタイミン
グでＤｉｎバッファ回路を動作させてＩ／Ｏ情報をラッ
チすればよい。
【０１６６】次に、第１４実施例について説明する。
【０１６７】第１４実施例では、ＷＣＢＲサイクルが開
始された後で／ＣＡＳ信号が低レベルのときに／ＲＡＳ
信号が２回以上低レベルになる回数を最終回までカウン
トし、この後に／ＣＡＳ信号が高レベルに戻るタイミン
グにおけるＩ／Ｏ入力を参照し、参照結果に応じて複数
の特殊ファンクションモードに区別してエントリーする
ように構成すればよい。
【０１６８】次に、第１５実施例について説明する。
【０１６９】第１５実施例では、ＷＣＢＲサイクルが開
始された後で／ＲＡＳ信号が低レベルのときに／ＣＡＳ
信号が２回以上低レベルになる回数を最終回までカウン
トし、この後に／ＲＡＳ信号が高レベルに戻るタイミン
グにおけるＩ／Ｏ入力を参照し、参照結果に応じて複数
の特殊ファンクションモードに区別してエントリーする
ように構成すればよい。
【０１７０】
【発明の効果】上述したように本発明のＤＲＡＭによれ
ば、従来の標準化されているＷＣＢＲサイクルの制約を
厳しくすることなく、２種類以上のテストモードに区別
してエントリーすることができる。つまり、特別なテス
トモードの必要性を感じない一般ユーザーにとっては、
従来のＷＣＢＲのタイミングで標準化されたテストモー
ドにエントリーできるし、メーカーが用意した特別のテ
ストモードを使いたいユーザーは、本発明で示したよう
な特殊なエントリーサイクルでエントリーすることがで
き、使えるテストモードの種類を増やし、テストコスト
の低減に貢献することができる。
【図面の簡単な説明】
【図１】第１実施例における基本動作の一例を示すタイ
ミング波形図。
【図２】第２実施例における基本動作の一例を示すタイ
ミング波形図。
【図３】第３実施例における基本動作の一例を示すタイ
ミング波形図。
【図４】第４実施例における基本動作の一例を示すタイ
ミング波形図。
【図５】第５実施例における基本動作の一例を示すタイ
ミング波形図。
【図６】第６実施例における基本動作の一例を示すタイ
ミング波形図。
【図７】第７実施例における基本動作の一例を示すタイ
ミング波形図。
【図８】第８実施例における基本動作の一例を示すタイ
ミング波形図。
【図９】第９実施例における基本動作の一例を示すタイ
ミング波形図。
【図１０】第１０実施例における基本動作の一例を示す
タイミング波形図。
【図１１】第１１実施例における基本動作の一例を示す
タイミング波形図。
【図１２】第１２実施例における基本動作の一例を示す
タイミング波形図。
【図１３】第１３実施例における基本動作の一例を示す
タイミング波形図。
【図１４】第１４実施例における基本動作の一例を示す
タイミング波形図。
【図１５】第１５実施例における基本動作の一例を示す
タイミング波形図。
【図１６】本発明で使用されるカウンタ回路の一例を示
す回路図。
【図１７】第１実施例で使用されるカウンタ制御回路の
一例を示す回路図。
【図１８】第１実施例に係るエントリー回路の一例を示
す回路図。
【図１９】第１実施例における詳細な動作例を示すタイ
ミング波形図。
【図２０】第２実施例で使用されるカウンタ制御回路の
一例を示す回路図。
【図２１】第２実施例に係るエントリー回路の一例を示
す回路図。
【図２２】第２実施例の詳細な動作例を示すタイミング
波形図。
【図２３】第３実施例で使用されるカウンタ制御回路の
一例を示す回路図。
【図２４】第４実施例で使用されるカラムアドレスバッ
ファとその制御回路の一例を示す回路図。
【図２５】第４実施例で使用されるエントリー回路のＴ
ＥＳＴｉｊ発生回路部の一例を示す回路図および真理値
表を示す図。
【図２６】第４実施例の詳細な動作例を示すタイミング
波形図。
【図２７】第５実施例で使用されるローアドレスバッフ
ァの一例を示す回路図。
【図２８】図２７のローアドレスバッファの制御回路の
一例を示す回路図。
【図２９】第５実施例で使用されるエントリー回路のＴ
ＥＳＴｉｊ発生回路部の一例を示す回路図および真理値
表を示す図。
【図３０】第５実施例の詳細な動作例を示すタイミング
波形図。
【図３１】第６実施例で使用されるカラムアドレスバッ
ファの一例を示す回路図。
【図３２】第６実施例の詳細な動作例を示すタイミング
波形図。
【図３３】第６実施例の詳細な動作例を示すタイミング
波形図。
【図３４】第７実施例で使用されるデータ入力バッファ
回路の一例を示す回路図。
【図３５】図３３の入力バッファ回路の制御回路の一例
を示す回路図。
【図３６】第７実施例で使用されるエントリー回路のＴ
ＥＳＴｉｊ発生回路部の一例を示す回路図および真理値
表を示す図。
【図３７】第７実施例の詳細な動作例を示すタイミング
波形図。
【図３８】第７実施例の詳細な動作例を示すタイミング
波形図。
【図３９】第８実施例で使用される入力バッファ制御回
路の一例を示す回路図。
【図４０】第９実施例で使用される入力バッファ制御回
路の一例を示す回路図。
【図４１】第１０実施例で使用されるカラムアドレスバ
ッファとその制御回路の一例を示す回路図。
【図４２】第１０実施例の詳細な動作例を示すタイミン
グ波形図。
【図４３】従来のＤＲＡＭの標準化されているＷＣＢＲ
サイクルを示すタイミング波形図。
【図４４】従来のＤＲＡＭのアドレス設定を伴うＷＣＢ
Ｒサイクルのを示すタイミング波形図。
【符号の説明】
ＦＦ…カウンタ回路用フリップフロップ、１７１〜１７
９カウンタ制御回路用の論理回路、１８１…エントリー
回路のＥＮＴＲＹ信号回路部、１８２…エントリー回路
のＴＥＳＴｉ信号発生回路部。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 複数種類の特殊ファンクションモードを
    搭載したダイナミック型半導体メモリにおいて、 ／ＣＡＳ信号と／ＷＥ信号を／ＲＡＳ信号よりも先にア
    クティブにするＷＣＢＲサイクルが開始された後で／Ｒ
    ＡＳ信号がアクティブ状態のときに／ＷＥ信号がアクテ
    ィブになる回数をカウントし、カウント結果に応じて複
    数の特殊ファンクションモードに区別してエントリーす
    るエントリー回路を内蔵したことを特徴とするダイナミ
    ック型半導体メモリ。
  2. 【請求項２】 複数種類の特殊ファンクションモードを
    搭載したダイナミック型半導体メモリにおいて、 ／ＣＡＳ信号と／ＷＥ信号を／ＲＡＳ信号よりも先にア
    クティブにするＷＣＢＲサイクルが開始された後で／Ｃ
    ＡＳ信号がアクティブ状態のときに／ＲＡＳ信号がアク
    ティブになる回数をカウントし、カウント結果に応じて
    複数の特殊ファンクションモードに区別してエントリー
    するエントリー回路を内蔵したことを特徴とするダイナ
    ミック型半導体メモリ。
  3. 【請求項３】 複数種類の特殊ファンクションモードを
    搭載したダイナミック型半導体メモリにおいて、 ／ＣＡＳ信号と／ＷＥ信号を／ＲＡＳ信号よりも先にア
    クティブにするＷＣＢＲサイクルが開始された後で／Ｒ
    ＡＳ信号がアクティブ状態のときに／ＣＡＳ信号がアク
    ティブになる回数をカウントし、カウント結果に応じて
    複数の特殊ファンクションモードに区別してエントリー
    するエントリー回路を内蔵したことを特徴とするダイナ
    ミック型半導体メモリ。
  4. 【請求項４】 請求項１記載のダイナミック型半導体メ
    モリにおいて、 前記エントリー回路は、前記／ＷＥ信号のカウントの２
    回目以降の最終回目に／ＷＥ信号がアクティブになるタ
    イミングにおけるアドレス入力を参照し、参照結果に応
    じて複数の特殊ファンクションモードに区別してエント
    リーすることを特徴とするダイナミック型半導体メモ
    リ。
  5. 【請求項５】 請求項２記載のダイナミック型半導体メ
    モリにおいて、 前記エントリー回路は、前記／ＲＡＳ信号のカウントの
    ２回目以降の最終回目に／ＲＡＳ信号がアクティブにな
    るタイミングにおけるアドレス入力を参照し、参照結果
    に応じて複数の特殊ファンクションモードに区別してエ
    ントリーすることを特徴とするダイナミック型半導体メ
    モリ。
  6. 【請求項６】 請求項３記載のダイナミック型半導体メ
    モリにおいて、 前記エントリー回路は、前記／ＣＡＳ信号のカウントの
    ２回目以降の最終回目に／ＣＡＳ信号がアクティブにな
    るタイミングにおけるアドレス入力を参照し、参照結果
    に応じて複数の特殊ファンクションモードに区別してエ
    ントリーすることを特徴とするダイナミック型半導体メ
    モリ。
  7. 【請求項７】 請求項１記載のダイナミック型半導体メ
    モリにおいて、 前記エントリー回路は、前記／ＷＥ信号のカウントの２
    回目以降の最終回目に／ＷＥ信号がアクティブになるタ
    イミングにおけるＩ／Ｏ入力を参照し、参照結果に応じ
    て複数の特殊ファンクションモードに区別してエントリ
    ーすることを特徴とするダイナミック型半導体メモリ。
  8. 【請求項８】 請求項２記載のダイナミック型半導体メ
    モリにおいて、 前記エントリー回路は、前記／ＲＡＳ信号のカウントの
    ２回目以降の最終回目に／ＲＡＳ信号がアクティブにな
    るタイミングにおけるＩ／Ｏ入力を参照し、参照結果に
    応じて複数の特殊ファンクションモードに区別してエン
    トリーすることを特徴とするダイナミック型半導体メモ
    リ。
  9. 【請求項９】 請求項３記載のダイナミック型半導体メ
    モリにおいて、 前記エントリー回路は、前記／ＣＡＳ信号のカウントの
    ２回目以降の最終回目に／ＣＡＳ信号がアクティブにな
    るタイミングにおけるＩ／Ｏ入力を参照し、参照結果に
    応じて複数の特殊ファンクションモードに区別してエン
    トリーすることを特徴とするダイナミック型半導体メモ
    リ。
  10. 【請求項１０】 請求項１記載のダイナミック型半導体
    メモリにおいて、 前記エントリー回路は、前記／ＷＥ信号が２回以上アク
    ティブになる回数を最終回までカウントした後に／ＲＡ
    Ｓ信号が非アクティブ状態に戻るタイミングにおけるア
    ドレス入力を参照し、参照結果に応じて複数の特殊ファ
    ンクションモードに区別してエントリーすることを特徴
    とするダイナミック型半導体メモリ。
  11. 【請求項１１】 請求項２記載のダイナミック型半導体
    メモリにおいて、 前記エントリー回路は、前記／ＲＡＳ信号が２回以上ア
    クティブになる回数を最終回までカウントした後に／Ｃ
    ＡＳ信号が非アクティブ状態に戻るタイミングにおける
    アドレス入力を参照し、参照結果に応じて複数の特殊フ
    ァンクションモードに区別してエントリーすることを特
    徴とするダイナミック型半導体メモリ。
  12. 【請求項１２】 請求項３記載のダイナミック型半導体
    メモリにおいて、 前記エントリー回路は、前記／ＣＡＳ信号が２回以上ア
    クティブになる回数を最終回までカウントした後に／Ｒ
    ＡＳ信号が非アクティブ状態に戻るタイミングにおける
    アドレス入力を参照し、参照結果に応じて複数の特殊フ
    ァンクションモードに区別してエントリーすることを特
    徴とするダイナミック型半導体メモリ。
  13. 【請求項１３】 請求項１記載のダイナミック型半導体
    メモリにおいて、 前記エントリー回路は、前記／ＷＥ信号が２回以上アク
    ティブになる回数を最終回までカウントした後に／ＲＡ
    Ｓ信号が非アクティブ状態に戻るタイミングにおけるＩ
    ／Ｏ入力を参照し、参照結果に応じて複数の特殊ファン
    クションモードに区別してエントリーすることを特徴と
    するダイナミック型半導体メモリ。
  14. 【請求項１４】 請求項２記載のダイナミック型半導体
    メモリにおいて、 前記エントリー回路は、前記／ＲＡＳ信号が２回以上ア
    クティブになる回数を最終回までカウントした後に／Ｃ
    ＡＳ信号が非アクティブ状態に戻るタイミングにおける
    Ｉ／Ｏ入力を参照し、参照結果に応じて複数の特殊ファ
    ンクションモードに区別してエントリーすることを特徴
    とするダイナミック型半導体メモリ。
  15. 【請求項１５】 請求項３記載のダイナミック型半導体
    メモリにおいて、 前記エントリー回路は、前記／ＣＡＳ信号が２回以上ア
    クティブになる回数を最終回までカウントした後に／Ｒ
    ＡＳ信号が非アクティブ状態に戻るタイミングにおける
    Ｉ／Ｏ入力を参照し、参照結果に応じて複数の特殊ファ
    ンクションモードに区別してエントリーすることを特徴
    とするダイナミック型半導体メモリ。
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