JPH10208478A - アドレス遷移検出回路 - Google Patents
アドレス遷移検出回路Info
- Publication number
- JPH10208478A JPH10208478A JP9013521A JP1352197A JPH10208478A JP H10208478 A JPH10208478 A JP H10208478A JP 9013521 A JP9013521 A JP 9013521A JP 1352197 A JP1352197 A JP 1352197A JP H10208478 A JPH10208478 A JP H10208478A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- address
- signal
- transition detection
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 半導体記憶装置において用いられるアドレス
遷移検出回路に於ける電力消費の低減。 【解決手段】 入力アドレスに基づいてデータの読み出
し又は書き込みを実行する半導体記憶装置に於けるアド
レス遷移検出回路に於いて、入力アドレスを保持するラ
ッチ回路１８と、該ラッチ回路１８の出力アドレスｏｕ
ｔと、入力アドレスｉｎとの一致・不一致を検出する排
他的論理和回路１９とを備え、該排他的論理和回路１９
よりの不一致検出信号に基づいて、アドレス遷移検出信
号（動作開始パルスφ）を出力する構成としたことを特
徴とする。また、上記ラッチ回路１８は、電源投入時に
出力されるリセット信号ＲＥＳＥＴ、又は上記排他的論
理和回路１９よりの不一致検出信号を所定時間遅延させ
た信号ＬＡＴＣＫにより、入力アドレスｉｎをラッチす
る。
遷移検出回路に於ける電力消費の低減。 【解決手段】 入力アドレスに基づいてデータの読み出
し又は書き込みを実行する半導体記憶装置に於けるアド
レス遷移検出回路に於いて、入力アドレスを保持するラ
ッチ回路１８と、該ラッチ回路１８の出力アドレスｏｕ
ｔと、入力アドレスｉｎとの一致・不一致を検出する排
他的論理和回路１９とを備え、該排他的論理和回路１９
よりの不一致検出信号に基づいて、アドレス遷移検出信
号（動作開始パルスφ）を出力する構成としたことを特
徴とする。また、上記ラッチ回路１８は、電源投入時に
出力されるリセット信号ＲＥＳＥＴ、又は上記排他的論
理和回路１９よりの不一致検出信号を所定時間遅延させ
た信号ＬＡＴＣＫにより、入力アドレスｉｎをラッチす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、入力アドレスに基
づいてデータの読み出し又は書き込みを実行する半導体
記憶装置に於けるアドレス遷移検出回路に関するもので
ある。半導体記憶装置に於いては、低消費電力化のため
に、アドレスの入力に対応して、センスアンプ回路や、
出力バッファ回路の活性化を行っている。アドレス遷移
検出回路は、上記新規アドレスの入力を検出するもので
ある。
づいてデータの読み出し又は書き込みを実行する半導体
記憶装置に於けるアドレス遷移検出回路に関するもので
ある。半導体記憶装置に於いては、低消費電力化のため
に、アドレスの入力に対応して、センスアンプ回路や、
出力バッファ回路の活性化を行っている。アドレス遷移
検出回路は、上記新規アドレスの入力を検出するもので
ある。
【０００２】
【従来の技術】まず、従来のアドレス遷移検出回路につ
いて説明する。
いて説明する。
【０００３】図４は、従来のアドレス遷移検出回路の構
成図である。図において、Ａ０、Ａ１、…、Ａｉは、入
力アドレス信号の各ビット信号であり、１、…は、各ビ
ット信号のレベル変化の有無を検出する遷移検出回路
（ＡＴＤ）、２は、各遷移検出回路１、…の出力信号で
ある、ＰＵＬＳＥ０、ＰＵＬＳＥ１、…、ＰＵＬＳＥｉ
の論理和をとる論理和回路、３は、該論理和回路２の出
力信号であるＰＬＳＯＵＴに基づき、該信号の立ち上が
りをトリガとして動作開始パルスφを出力するパルス発
生回路である。半導体記憶装置は、このトリガパルスに
よって動作を開始する。
成図である。図において、Ａ０、Ａ１、…、Ａｉは、入
力アドレス信号の各ビット信号であり、１、…は、各ビ
ット信号のレベル変化の有無を検出する遷移検出回路
（ＡＴＤ）、２は、各遷移検出回路１、…の出力信号で
ある、ＰＵＬＳＥ０、ＰＵＬＳＥ１、…、ＰＵＬＳＥｉ
の論理和をとる論理和回路、３は、該論理和回路２の出
力信号であるＰＬＳＯＵＴに基づき、該信号の立ち上が
りをトリガとして動作開始パルスφを出力するパルス発
生回路である。半導体記憶装置は、このトリガパルスに
よって動作を開始する。
【０００４】上記遷移検出回路（ＡＴＤ）１の具体的構
成を図５に示す。ｉｎは、外部入力信号であり、図４の
Ａ０、Ａ１、…、Ａｉに相当する。４、５、６及び７は
インバータ、８、９、１０及び１１は、各インバータの
出力に接続されたコンデンサであり、各インバータの出
力波形を該コンデンサで鈍らせることにより入力信号を
遅らせる。１２は、排他的論理和回路であり、外部入力
信号ｉｎと、該入力信号を遅延させた信号ｏｕｔとを入
力として、入力信号のレベル変化時に遷移検出信号ＰＵ
ＬＳＥを出力する。該遷移検出信号ＰＵＬＳＥは、イン
バータ４、…、７と、コンデンサ８、…、１１とによっ
て発生する入力信号の遅延時間の幅を持ったパルス信号
となる。
成を図５に示す。ｉｎは、外部入力信号であり、図４の
Ａ０、Ａ１、…、Ａｉに相当する。４、５、６及び７は
インバータ、８、９、１０及び１１は、各インバータの
出力に接続されたコンデンサであり、各インバータの出
力波形を該コンデンサで鈍らせることにより入力信号を
遅らせる。１２は、排他的論理和回路であり、外部入力
信号ｉｎと、該入力信号を遅延させた信号ｏｕｔとを入
力として、入力信号のレベル変化時に遷移検出信号ＰＵ
ＬＳＥを出力する。該遷移検出信号ＰＵＬＳＥは、イン
バータ４、…、７と、コンデンサ８、…、１１とによっ
て発生する入力信号の遅延時間の幅を持ったパルス信号
となる。
【０００５】図６は、図４に示した従来のアドレス遷移
検出回路について、動作開始パルスφ発生のタイミング
チャートを示した図である。各遷移検出回路１は、入力
アドレスの各ビットＡ０、…、Ａｉの変化を検出して、
検出信号ＰＵＬＳＥ０、…、ＰＵＬＳＥｉを出力する。
論理和回路２は、これらの検出信号の論理和であるパル
ス信号ＰＬＳＯＵＴを出力する。パルス発生回路３は、
上記ＰＬＳＯＵＴ信号の立ち上がりをトリガとして、そ
の立ち下がりを遅延させた動作開始パルスφを出力す
る。
検出回路について、動作開始パルスφ発生のタイミング
チャートを示した図である。各遷移検出回路１は、入力
アドレスの各ビットＡ０、…、Ａｉの変化を検出して、
検出信号ＰＵＬＳＥ０、…、ＰＵＬＳＥｉを出力する。
論理和回路２は、これらの検出信号の論理和であるパル
ス信号ＰＬＳＯＵＴを出力する。パルス発生回路３は、
上記ＰＬＳＯＵＴ信号の立ち上がりをトリガとして、そ
の立ち下がりを遅延させた動作開始パルスφを出力す
る。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のアドレス遷移検出回路には、以下に示す問題点があ
った。
来のアドレス遷移検出回路には、以下に示す問題点があ
った。
【０００７】すなわち、アドレスの遷移時に、各遷移検
出回路（ＡＴＤ）１を構成する複数のインバータの入力
電圧が中間レベルとなる期間が存在し（各インバータの
出力にコンデンサが接続されているため、インバータ入
力が中間レベルとなる期間は、比較的長い時間とな
る）、該期間において、各インバータに貫通電流が流れ
るため、消費電力が増大するという問題点があった。上
記貫通電流は、読み出し或いは書き込みサイクル毎に流
れ、また、大容量メモリになるほど、アドレス信号のビ
ット数も増大するため、遷移検出回路の個数も増大し、
消費電力も、それに比例して増大する。
出回路（ＡＴＤ）１を構成する複数のインバータの入力
電圧が中間レベルとなる期間が存在し（各インバータの
出力にコンデンサが接続されているため、インバータ入
力が中間レベルとなる期間は、比較的長い時間とな
る）、該期間において、各インバータに貫通電流が流れ
るため、消費電力が増大するという問題点があった。上
記貫通電流は、読み出し或いは書き込みサイクル毎に流
れ、また、大容量メモリになるほど、アドレス信号のビ
ット数も増大するため、遷移検出回路の個数も増大し、
消費電力も、それに比例して増大する。
【０００８】本発明は、上記問題点を解決できるアドレ
ス遷移検出回路を得るべくなされたものであり、消費電
力を著しく低減させたアドレス遷移検出回路を提供する
ものである。
ス遷移検出回路を得るべくなされたものであり、消費電
力を著しく低減させたアドレス遷移検出回路を提供する
ものである。
【０００９】
【課題を解決するための手段】本発明（請求項１）のア
ドレス遷移検出回路は、入力アドレスに基づいてデータ
の読み出し又は書き込みを実行する半導体記憶装置に於
けるアドレス遷移検出回路に於いて、入力アドレスを保
持するラッチ回路と、該ラッチ回路の出力アドレスと、
入力アドレスとの一致・不一致を検出する検出回路とを
備え、該検出回路よりの不一致検出信号に基づいて、ア
ドレス遷移検出信号を出力する構成としたことを特徴と
するものである。
ドレス遷移検出回路は、入力アドレスに基づいてデータ
の読み出し又は書き込みを実行する半導体記憶装置に於
けるアドレス遷移検出回路に於いて、入力アドレスを保
持するラッチ回路と、該ラッチ回路の出力アドレスと、
入力アドレスとの一致・不一致を検出する検出回路とを
備え、該検出回路よりの不一致検出信号に基づいて、ア
ドレス遷移検出信号を出力する構成としたことを特徴と
するものである。
【００１０】また、本発明（請求項２）のアドレス遷移
検出回路は、上記請求項１に係るアドレス遷移検出回路
に於いて、上記ラッチ回路が、電源投入時に出力される
リセット信号又は上記一致・不一致検出回路よりの不一
致検出信号に基づいて、入力アドレスをラッチする構成
であることを特徴とするものである。
検出回路は、上記請求項１に係るアドレス遷移検出回路
に於いて、上記ラッチ回路が、電源投入時に出力される
リセット信号又は上記一致・不一致検出回路よりの不一
致検出信号に基づいて、入力アドレスをラッチする構成
であることを特徴とするものである。
【００１１】かかる本発明のアドレス遷移検出回路によ
れば、前回の入力アドレスを保持するラッチ回路の出力
と、今回のアドレス入力との間に不一致が生じたとき
に、アドレス遷移検出信号が出力される。また、上記ラ
ッチ回路に於けるアドレスラッチ動作は、電源投入時又
は新規アドレス入力時に実行される。
れば、前回の入力アドレスを保持するラッチ回路の出力
と、今回のアドレス入力との間に不一致が生じたとき
に、アドレス遷移検出信号が出力される。また、上記ラ
ッチ回路に於けるアドレスラッチ動作は、電源投入時又
は新規アドレス入力時に実行される。
【００１２】本発明によれば、入力アドレスの変化検出
に、従来のようなインバータ遅延回路を利用する構成で
はないため、その消費電力を著しく低減させることがで
きるものである。
に、従来のようなインバータ遅延回路を利用する構成で
はないため、その消費電力を著しく低減させることがで
きるものである。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００１４】図１は、本発明のアドレス遷移検出回路の
一実施形態の回路構成図である。
一実施形態の回路構成図である。
【００１５】図に於いて、Ａ０、Ａ１、…、Ａｉは、入
力アドレス信号の各ビット信号を示す。１３、…は、各
ビット信号のレベル変化を検出して、それぞれ、検出信
号ＰＵＬＳＥ０、ＰＵＬＳＥ１、…、ＰＵＬＳＥｉを出
力する遷移検出回路である。該遷移検出回路１３の具体
的構成を図２に示す。図に於いて、ｉｎは、入力信号で
あり、図１のＡ０、Ａ１、…、Ａｉに相当する。すなわ
ち、入力アドレス信号の各ビット信号である。１８は、
ラッチ回路（Ｄ型フリップフロップ）であり、クロック
信号ＣＫによって、入力信号ｉｎを取り込み、保持・出
力する。１９は、入力信号ｉｎと、ラッチ回路１８の出
力信号ｏｕｔとを、その入力とし、それらの間の一致・
不一致を検出して検出信号ＰＵＬＳＥを出力する排他的
論理和回路である。すなわち、入力信号ｉｎと、ラッチ
回路出力信号ｏｕｔとが不一致の場合は、ＰＵＬＳＥ信
号はＨレベルとなり、一致の場合は、Ｌレベルとなる。
力アドレス信号の各ビット信号を示す。１３、…は、各
ビット信号のレベル変化を検出して、それぞれ、検出信
号ＰＵＬＳＥ０、ＰＵＬＳＥ１、…、ＰＵＬＳＥｉを出
力する遷移検出回路である。該遷移検出回路１３の具体
的構成を図２に示す。図に於いて、ｉｎは、入力信号で
あり、図１のＡ０、Ａ１、…、Ａｉに相当する。すなわ
ち、入力アドレス信号の各ビット信号である。１８は、
ラッチ回路（Ｄ型フリップフロップ）であり、クロック
信号ＣＫによって、入力信号ｉｎを取り込み、保持・出
力する。１９は、入力信号ｉｎと、ラッチ回路１８の出
力信号ｏｕｔとを、その入力とし、それらの間の一致・
不一致を検出して検出信号ＰＵＬＳＥを出力する排他的
論理和回路である。すなわち、入力信号ｉｎと、ラッチ
回路出力信号ｏｕｔとが不一致の場合は、ＰＵＬＳＥ信
号はＨレベルとなり、一致の場合は、Ｌレベルとなる。
【００１６】再び、図１に戻り、１４は、各遷移検出回
路１３、…よりの検出信号ＰＵＬＳＥ０、ＰＵＬＳＥ
１、…、ＰＵＬＳＥｉの論理和信号ＰＬＳＯＵＴを出力
する論理和回路であり、１５は、該論理和回路１４の出
力信号であるＰＬＳＯＵＴに基づき、該信号の立ち上が
りをトリガとして動作開始パルスφを出力するパルス発
生回路である。半導体記憶装置は、このトリガパルスに
よって動作を開始する。
路１３、…よりの検出信号ＰＵＬＳＥ０、ＰＵＬＳＥ
１、…、ＰＵＬＳＥｉの論理和信号ＰＬＳＯＵＴを出力
する論理和回路であり、１５は、該論理和回路１４の出
力信号であるＰＬＳＯＵＴに基づき、該信号の立ち上が
りをトリガとして動作開始パルスφを出力するパルス発
生回路である。半導体記憶装置は、このトリガパルスに
よって動作を開始する。
【００１７】一方、１７は、偶数段（例えば、２段）の
インバータで構成され（図５に示す従来の遅延回路とは
異なり、コンデンサは有さない）、上記ＰＬＳＯＵＴ信
号の遅延信号であるＬＡＴＣＫ信号を出力する遅延回路
であり、１６は、該遅延回路１７の出力信号ＬＡＴＣＫ
及び電源投入時に出力されるリセット（初期化）信号Ｒ
ＥＳＥＴを、その入力とし、それらの論理和信号を出力
する論理和回路である。該論理和回路１６の出力信号
が、上記遷移検出回路中のラッチ回路１８のクロック信
号ＣＫとなる。
インバータで構成され（図５に示す従来の遅延回路とは
異なり、コンデンサは有さない）、上記ＰＬＳＯＵＴ信
号の遅延信号であるＬＡＴＣＫ信号を出力する遅延回路
であり、１６は、該遅延回路１７の出力信号ＬＡＴＣＫ
及び電源投入時に出力されるリセット（初期化）信号Ｒ
ＥＳＥＴを、その入力とし、それらの論理和信号を出力
する論理和回路である。該論理和回路１６の出力信号
が、上記遷移検出回路中のラッチ回路１８のクロック信
号ＣＫとなる。
【００１８】電源投入時に出力されるリセット信号ＲＥ
ＳＥＴにより、初期状態に於けるアドレス入力信号Ａ
０、Ａ１、…、Ａｉが、各遷移検出回路中のラッチ回路
１８、…にラッチされる。以後、アドレス入力が無い限
り、各遷移検出回路中の排他的論理和回路１９、…の２
入力が同一である状態が続くので、その出力信号ＰＵＬ
ＳＥ０、…はＬレベルを保持し、したがって、論理和回
路１４の出力信号ＰＬＳＯＵＴもＬレベルとなり、パル
ス発生回路１５よりのパルス信号出力も無い。
ＳＥＴにより、初期状態に於けるアドレス入力信号Ａ
０、Ａ１、…、Ａｉが、各遷移検出回路中のラッチ回路
１８、…にラッチされる。以後、アドレス入力が無い限
り、各遷移検出回路中の排他的論理和回路１９、…の２
入力が同一である状態が続くので、その出力信号ＰＵＬ
ＳＥ０、…はＬレベルを保持し、したがって、論理和回
路１４の出力信号ＰＬＳＯＵＴもＬレベルとなり、パル
ス発生回路１５よりのパルス信号出力も無い。
【００１９】次に、データの読み出し又は書き込みのた
めに、アドレスが入力されると、その時点では、各遷移
検出回路中のラッチ回路１８、…の記憶内容は変化せ
ず、何れかの遷移検出回路において、その入力信号とラ
ッチ回路出力信号との間に不一致が生じ、該遷移検出回
路よりの検出信号ＰＵＬＳＥがＨレベルとなる。これに
より、論理和回路１４の出力信号ＰＬＳＯＵＴもＨレベ
ルとなり、これを、トリガとして、パルス発生回路１５
より、動作開始パルスφが出力される。一方、論理和回
路１４の出力信号であるＰＬＳＯＵＴ信号の遅延信号で
あるＬＡＴＣＫ信号が、各遷移検出回路中のラッチ回路
１８、…のクロック信号として与えられ、該信号の立ち
上がりによって、今回のアドレス入力信号の各ビット信
号Ａ０、Ａ１、…、Ａｉが、各遷移検出回路中のラッチ
回路１８、…にラッチされる。これにより、各遷移検出
回路中の排他的論理和回路１９の２入力が等しくなるた
め、その出力信号ＰＵＬＳＥは、Ｌレベルとなり、論理
和回路１４の出力信号ＰＬＳＯＵＴもＬレベルとなる。
パルス発生回路１５は、このＰＬＳＯＵＴ信号の立ち下
がりを遅延させ、所定時間の後、パルス信号φは立ち下
がる。半導体記憶装置は、このパルス信号φによって、
動作を開始する。
めに、アドレスが入力されると、その時点では、各遷移
検出回路中のラッチ回路１８、…の記憶内容は変化せ
ず、何れかの遷移検出回路において、その入力信号とラ
ッチ回路出力信号との間に不一致が生じ、該遷移検出回
路よりの検出信号ＰＵＬＳＥがＨレベルとなる。これに
より、論理和回路１４の出力信号ＰＬＳＯＵＴもＨレベ
ルとなり、これを、トリガとして、パルス発生回路１５
より、動作開始パルスφが出力される。一方、論理和回
路１４の出力信号であるＰＬＳＯＵＴ信号の遅延信号で
あるＬＡＴＣＫ信号が、各遷移検出回路中のラッチ回路
１８、…のクロック信号として与えられ、該信号の立ち
上がりによって、今回のアドレス入力信号の各ビット信
号Ａ０、Ａ１、…、Ａｉが、各遷移検出回路中のラッチ
回路１８、…にラッチされる。これにより、各遷移検出
回路中の排他的論理和回路１９の２入力が等しくなるた
め、その出力信号ＰＵＬＳＥは、Ｌレベルとなり、論理
和回路１４の出力信号ＰＬＳＯＵＴもＬレベルとなる。
パルス発生回路１５は、このＰＬＳＯＵＴ信号の立ち下
がりを遅延させ、所定時間の後、パルス信号φは立ち下
がる。半導体記憶装置は、このパルス信号φによって、
動作を開始する。
【００２０】続いて、入力アドレスの変化が生じた場合
も、同様の動作により、動作開始パルスの出力と、新し
いアドレスのラッチ動作が行われる。
も、同様の動作により、動作開始パルスの出力と、新し
いアドレスのラッチ動作が行われる。
【００２１】本実施形態に於けるタイミングチャートを
図３に示す。
図３に示す。
【００２２】次に、本実施形態において、動作開始パル
スφの出力中に、入力アドレスの変化が生じた場合の動
作について説明する。
スφの出力中に、入力アドレスの変化が生じた場合の動
作について説明する。
【００２３】まず、図３に於けるサイクル１の間に、更
に他のアドレスが変化した場合について説明する。サイ
クル１の期間においては、図１に示す論理和回路１４の
入力信号のうち、少なくとも何れかの信号がＨレベルと
なっており、またトリガパルスφもＨレベルになってい
る。この状態で、新たに別のアドレスが変化しても、変
化したアドレスに対応する遷移検出回路が動作するだけ
であり、論理和回路以降の動作には影響を及ぼさない。
半導体記憶装置は、トリガパルスφの立ち上がり時より
動作を開始するが、この動作において使用するアドレス
データは、トリガパルス立ち上がり時点に於ける入力ア
ドレスデータである。
に他のアドレスが変化した場合について説明する。サイ
クル１の期間においては、図１に示す論理和回路１４の
入力信号のうち、少なくとも何れかの信号がＨレベルと
なっており、またトリガパルスφもＨレベルになってい
る。この状態で、新たに別のアドレスが変化しても、変
化したアドレスに対応する遷移検出回路が動作するだけ
であり、論理和回路以降の動作には影響を及ぼさない。
半導体記憶装置は、トリガパルスφの立ち上がり時より
動作を開始するが、この動作において使用するアドレス
データは、トリガパルス立ち上がり時点に於ける入力ア
ドレスデータである。
【００２４】次に、図３に示すサイクル２の期間に、他
のアドレスが変化した場合について説明する。この場合
は、図１のパルス発生回路１５が動作中であり、各遷移
検出回路中のラッチ回路１８には、最初の変化後のアド
レスがラッチされており、論理和回路１４の出力である
ＰＬＳＯＵＴ信号はＬレベルとなっている。このとき、
他のアドレスが変化すると、このアドレスに対応した遷
移検出回路が動作し、論理和回路１４の出力信号ＰＬＳ
ＯＵＴがＨレベルとなる。このＰＬＳＯＵＴ信号の立ち
上がりにより、所定時間の後に、ＬＡＴＣＫ信号が立ち
上がり、これにより、２度目の変化後のアドレスが、各
遷移検出回路中のラッチ回路にラッチされる。該アドレ
スが、ラッチ回路にラッチされると、図２に示す排他的
論理和回路１９の２入力が一致し、各遷移検出回路の出
力信号ＰＵＬＳＥがＬレベルになり、論理和回路１４の
出力信号ＰＬＳＯＵＴもＬレベルとなる。パルス発生回
路１５は、入力信号の立ち下がりだけを遅延させる回路
であるために、トリガパルスφは、２度目のＰＬＳＯＵ
Ｔ信号の立ち下がりから、所定時間後に立ち下がる。こ
のような、トリガパルス発生の動作は、従来技術と全く
同じであり、トリガパルス発生後の動作は従来と同じで
あることは明らかである。
のアドレスが変化した場合について説明する。この場合
は、図１のパルス発生回路１５が動作中であり、各遷移
検出回路中のラッチ回路１８には、最初の変化後のアド
レスがラッチされており、論理和回路１４の出力である
ＰＬＳＯＵＴ信号はＬレベルとなっている。このとき、
他のアドレスが変化すると、このアドレスに対応した遷
移検出回路が動作し、論理和回路１４の出力信号ＰＬＳ
ＯＵＴがＨレベルとなる。このＰＬＳＯＵＴ信号の立ち
上がりにより、所定時間の後に、ＬＡＴＣＫ信号が立ち
上がり、これにより、２度目の変化後のアドレスが、各
遷移検出回路中のラッチ回路にラッチされる。該アドレ
スが、ラッチ回路にラッチされると、図２に示す排他的
論理和回路１９の２入力が一致し、各遷移検出回路の出
力信号ＰＵＬＳＥがＬレベルになり、論理和回路１４の
出力信号ＰＬＳＯＵＴもＬレベルとなる。パルス発生回
路１５は、入力信号の立ち下がりだけを遅延させる回路
であるために、トリガパルスφは、２度目のＰＬＳＯＵ
Ｔ信号の立ち下がりから、所定時間後に立ち下がる。こ
のような、トリガパルス発生の動作は、従来技術と全く
同じであり、トリガパルス発生後の動作は従来と同じで
あることは明らかである。
【００２５】
【発明の効果】以上詳細に説明したように、本発明のア
ドレス遷移検出回路は、入力アドレスに基づいてデータ
の読み出し又は書き込みを実行する半導体記憶装置に於
けるアドレス遷移検出回路に於いて、入力アドレスを保
持するラッチ回路と、該ラッチ回路の出力アドレスと、
入力アドレスとの一致・不一致を検出する検出回路とを
備え、該検出回路よりの不一致検出信号に基づいて、ア
ドレス遷移検出信号を出力する構成としたことを特徴と
するものであり、また、上記ラッチ回路は、電源投入時
に出力されるリセット信号又は上記一致・不一致検出回
路よりの不一致検出信号に基づいて、入力アドレスをラ
ッチする構成であることを特徴とするものである。かか
る本発明によれば、従来のアドレス遷移検出回路に於け
るようなインバータ遅延回路を使用せず、ラッチ回路を
利用してアドレス変化検出を行う構成であるため、従来
に比較して、著しく消費電力を低減させることができる
ものである。
ドレス遷移検出回路は、入力アドレスに基づいてデータ
の読み出し又は書き込みを実行する半導体記憶装置に於
けるアドレス遷移検出回路に於いて、入力アドレスを保
持するラッチ回路と、該ラッチ回路の出力アドレスと、
入力アドレスとの一致・不一致を検出する検出回路とを
備え、該検出回路よりの不一致検出信号に基づいて、ア
ドレス遷移検出信号を出力する構成としたことを特徴と
するものであり、また、上記ラッチ回路は、電源投入時
に出力されるリセット信号又は上記一致・不一致検出回
路よりの不一致検出信号に基づいて、入力アドレスをラ
ッチする構成であることを特徴とするものである。かか
る本発明によれば、従来のアドレス遷移検出回路に於け
るようなインバータ遅延回路を使用せず、ラッチ回路を
利用してアドレス変化検出を行う構成であるため、従来
に比較して、著しく消費電力を低減させることができる
ものである。
【図１】本発明の一実施形態の回路構成図である。
【図２】同実施形態に於ける遷移検出回路の回路構成図
である。
である。
【図３】同実施形態に於ける動作を示すタイミングチャ
ートである。
ートである。
【図４】従来のアドレス遷移検出回路の回路構成図であ
る。
る。
【図５】同アドレス遷移検出回路に於ける遷移検出回路
の回路構成図である。
の回路構成図である。
【図６】同アドレス遷移検出回路の動作を示すタイミン
グチャートである。
グチャートである。
Ａ０、… アドレス信号の各ビット信号 １３ 遷移検出回路 １４ 論理和回路 １５ パルス発生回路 １６ 論理和回路 １７ 遅延回路 １８ ラッチ回路 １９ 排他的論理和回路 φ 動作開始パルス
Claims (2)
- 【請求項１】 入力アドレスに基づいてデータの読み出
し又は書き込みを実行する半導体記憶装置に於けるアド
レス遷移検出回路に於いて、 入力アドレスを保持するラッチ回路と、該ラッチ回路の
出力アドレスと、入力アドレスとの一致・不一致を検出
する検出回路とを備え、該検出回路よりの不一致検出信
号に基づいて、アドレス遷移検出信号を出力する構成と
したことを特徴とするアドレス遷移検出回路。 - 【請求項２】 上記ラッチ回路が、電源投入時に出力さ
れるリセット信号又は上記一致・不一致検出回路よりの
不一致検出信号に基づいて、入力アドレスをラッチする
構成であることを特徴とする、請求項１に記載のアドレ
ス遷移検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9013521A JPH10208478A (ja) | 1997-01-28 | 1997-01-28 | アドレス遷移検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9013521A JPH10208478A (ja) | 1997-01-28 | 1997-01-28 | アドレス遷移検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10208478A true JPH10208478A (ja) | 1998-08-07 |
Family
ID=11835470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9013521A Pending JPH10208478A (ja) | 1997-01-28 | 1997-01-28 | アドレス遷移検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10208478A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297682B1 (en) | 1999-09-30 | 2001-10-02 | Mitsubishi Denki Kabushiki Kaisha | Differential sense amplifier circuit |
| JP2010272204A (ja) * | 2000-04-14 | 2010-12-02 | Renesas Electronics Corp | 半導体記憶装置 |
-
1997
- 1997-01-28 JP JP9013521A patent/JPH10208478A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297682B1 (en) | 1999-09-30 | 2001-10-02 | Mitsubishi Denki Kabushiki Kaisha | Differential sense amplifier circuit |
| JP2010272204A (ja) * | 2000-04-14 | 2010-12-02 | Renesas Electronics Corp | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6812799B2 (en) | Synchronous mirror delay (SMD) circuit and method including a ring oscillator for timing coarse and fine delay intervals | |
| US7310283B2 (en) | Apparatus and method for controlling clock signal in semiconductor memory device | |
| US7681062B2 (en) | Synchronous type semiconductor device for high speed data processing | |
| JP4610691B2 (ja) | 半導体メモリ装置のデータ入力回路及びデータ入力方法 | |
| US11177814B2 (en) | Delay locked loop circuit and semiconductor memory device having the same | |
| KR960012013A (ko) | 동기형 반도체 기억 장치 | |
| KR100333708B1 (ko) | 전력 소모를 감소시킨 지연고정루프 | |
| JP2007536773A (ja) | 多重データレートｒａｍメモリコントローラ | |
| KR100458812B1 (ko) | 큰 래치 마진을 확보할 수 있는 반도체 메모리 장치 | |
| US7405995B2 (en) | Semiconductor storage device | |
| KR20000023160A (ko) | 데이터출력타이밍을 제어하는 회로를 갖는 반도체메모리장치 | |
| US6567339B2 (en) | Semiconductor integrated circuit | |
| JP2000106000A (ja) | テスト時間短縮のための内部クロックの増大 | |
| US5901110A (en) | Synchronous memory with dual sensing output path each of which is connected to latch circuit | |
| US7876641B2 (en) | Semiconductor integrated circuit | |
| US7031421B2 (en) | Method and device for initializing an asynchronous latch chain | |
| JPH10208478A (ja) | アドレス遷移検出回路 | |
| US7768866B2 (en) | Method and system for preventing noise disturbance in high speed, low power memory | |
| JP2000134090A (ja) | 位相比較器およびそれを用いた同期型半導体記憶装置 | |
| US7741892B2 (en) | Data output controller | |
| US6137744A (en) | Memory device with reduced power consumption | |
| WO1992004774A1 (en) | Semiconductor integrated circuit | |
| JPH06267297A (ja) | ダイナミック型半導体メモリ | |
| KR20030000355A (ko) | 고속 기록 동작을 가능하게 하는 기록 인에이블 신호 버퍼및 이를 이용하는 반도체 기억 장치 | |
| TW202303607A (zh) | 介面變換器和擬多埠儲存裝置 |