JP2000134090A - 位相比較器およびそれを用いた同期型半導体記憶装置 - Google Patents

位相比較器およびそれを用いた同期型半導体記憶装置

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JP2000134090A JP10304242A JP30424298A JP2000134090A JP 2000134090 A JP2000134090 A JP 2000134090A JP 10304242 A JP10304242 A JP 10304242A JP 30424298 A JP30424298 A JP 30424298A JP 2000134090 A JP2000134090 A JP 2000134090A
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signal
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Takashi Kubo
貴志 久保
Yasumitsu Murai
泰光 村井
Hisashi Iwamoto
久 岩本
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Mitsubishi Electric Corp
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Mitsubishi Electric Engineering Co Ltd
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 高精度な位相比較をすることが可能な位相比
較器を提供する。 【解決手段】 位相比較器１５０は、入力信号ＩＮ１を
受けるバッファ１０２の出力および入力信号ＩＮ２を受
けるバッファ１０４の出力を受けて位相比較結果である
信号ＳＬＯＷ、ＦＡＳＴを出力する。位相比較器１５０
は、２つの入力信号の位相差を拡大する波形変換回路１
５２と、波形変換回路１５２により拡大された位相差を
比較して信号ＳＬＯＷ、ＦＡＳＴを出力する比較回路１
５４とを含む。波形変換回路１５２の働きにより比較回
路１５４の性能をさほど向上させなくても位相比較器１
５０の性能を大幅に改善することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、位相比較器に関
し、より特定的には、外部クロック信号に同期してデー
タの送受信を行なう同期型半導体記憶装置において外部
クロック信号に同期した内部クロック信号を発生するク
ロック発生回路に含まれる位相比較器に関する。
【０００２】
【従来の技術】近年、システムの高速化はめざましいも
のがあり、主記憶としてのダイナミックランダムアクセ
スメモリ（以下ＤＲＡＭ）もシステムクロックに同期し
て動作するシンクロナスＤＲＡＭ（以下ＳＤＲＡＭ）が
登場するなど、その高速化が図られてきている。
【０００３】しかし、マイクロプロセッサユニット（Ｍ
ＰＵ）をはじめ、システムが要求するデータレートを今
後も満たしていくためには、ＤＲＡＭのさらなる高速化
が必要である。高速にデータを送受信する場合にはデー
タのウィンドウ（バス上でのデータが伝達される時間的
な幅）が極端に狭くなるために、正確なタイミングでデ
ータを入出力するためには、外部のクロック信号と内部
のクロック信号とを誤差なく同期させなければならな
い。
【０００４】
【発明が解決しようとする課題】クロック信号を同期さ
せるためにディレイロックドループ（ＤＬＬ）回路等を
用いて内部クロック信号を外部クロック信号に基づき発
生させるのであるが、ＤＬＬ回路においては、外部クロ
ック信号に応答して位相同期した内部クロック信号を発
生させるために外部クロック信号と生成した内部クロッ
ク信号との位相を比較する位相比較器が必要である。
【０００５】しかし、従来の位相比較器によれば、構成
要素であるトランジスタの切換わり時間や、ラッチの反
転時間、さらには負荷容量の違いによって、位相比較精
度が制限されてしまう。すなわち、位相比較器の検知限
界のために、位相比較器の精度を飛躍的に改善するのは
容易ではないという問題があった。
【０００６】このため、このような位相比較器を備える
内部クロック発生回路を搭載したＳＤＲＡＭにおいて
は、クロック周波数を高くすると安定した高速動作が実
現されない。
【０００７】本発明の目的は、位相比較器の比較精度を
飛躍的に改善することを目的とする。
【０００８】本発明の他の目的は、位相比較器の性能を
改善することにより、高速な外部クロックに対して安定
した内部クロックを発生して、安定して動作する同期型
半導体記憶装置を提供することである。
【０００９】
【課題を解決するための手段】請求項１に記載の位相比
較器は、第１の入力信号と第２の入力信号との位相差に
基づいて位相差を拡大するように第１、第２の入力信号
の少なくとも一方の波形を変換して、それぞれ第１およ
び第２の内部ノードに与える波形変換回路を備え、波形
変換回路は、第１の入力信号が第２の入力信号より前に
変化した時は第１の入力信号を第１の内部ノードに伝達
し、第２の入力信号が第１の入力信号より前に変化した
時は第１の内部ノードを電源ノードに接続する第１のゲ
ート回路と、第２の入力信号が第１の入力信号より前に
変化した時は第２の入力信号を第２の内部ノードに伝達
し、第１の入力信号が第２の入力信号より前に変化した
時は第２の内部ノードを電源ノードに接続する第２のゲ
ート回路とを含み、第１の内部ノードの電位と第２の内
部ノードとの電位に応じて第１の入力信号と第２の入力
信号の位相比較を行う比較回路をさらに備える。
【００１０】請求項２に記載の位相比較器は、請求項１
に記載の位相比較器の構成に加えて、第１のゲート回路
は、第１の内部ノードと電源ノードとの間に接続されゲ
ートに第２の入力信号を受ける第１のＭＯＳトランジス
タを含み、第２のゲート回路は、第２の内部ノードと電
源ノードとの間に接続されゲートに第１の入力信号を受
ける第２のＭＯＳトランジスタを含み、第１および第２
の入力信号は、それぞれ第１および第２の内部ノードに
与えられる。
【００１１】請求項３に記載の位相比較器は、請求項１
に記載の位相比較器の構成において、比較回路は、第１
の入力信号が、第１論理値をとっている間に第２の入力
信号が第１の論理値から第２の論理値に状態遷移をした
場合に第１の入力信号より第２の入力信号の位相が遅れ
ていると検知する。
【００１２】請求項４に記載の位相比較器は、請求項３
に記載の位相比較器の構成に加えて、比較回路は、第２
の入力信号に応じて第２の内部ノード上の信号を取り込
む第１のラッチ回路と、第１の入力信号に応じて第１の
ラッチ回路の出力を取り込むの第２のラッチ回路と、第
１の入力信号に応じたパルスを発生するパルス発生回路
と、パルス発生回路の出力するパルスのタイミングにて
第２のラッチ回路の出力値をサンプリングし比較回路の
出力信号を出力するゲート回路とを含む。
【００１３】請求項５に記載の位相比較器は、請求項３
に記載の位相比較器の構成に加えて、比較回路は、第２
の入力信号に応じて第２の内部ノード上の信号および第
１の内部ノードの信号を相補信号として取り込む第１の
ラッチ回路と、第１の入力信号に応じて第１のラッチ回
路の出力を取り込むの第２のラッチ回路と、第１の入力
信号に応じたパルスを発生するパルス発生回路と、パル
ス発生回路の出力するパルスのタイミングにて第２のラ
ッチ回路の出力値をサンプリングし比較回路の出力信号
を出力するゲート回路とを含む。
【００１４】請求項６に記載の位相比較器は、第１の入
力信号と第２の入力信号との位相差に基づいて位相差を
拡大するように第１、第２の入力信号の少なくとも一方
の波形を変換して、それぞれ第１および第２の内部ノー
ドに与える波形変換回路を備え、波形変換回路は、第１
の入力信号が第２の入力信号より前に変化した時は第１
の入力信号を第１の内部ノードに伝達し、第２の入力信
号が第１の入力信号より前に変化した時は第１の内部ノ
ードに容量負荷を接続する第１のゲート回路と、第２の
入力信号が第１の入力信号より前に変化した時は第２の
入力信号を第２の内部ノードに伝達し、第１の入力信号
が第２の入力信号より前に変化した時は第２の内部ノー
ドに容量負荷を接続する第２のゲート回路とを含み、第
１の内部ノードの電位と第２の内部ノードとの電位に応
じて第１の入力信号と第２の入力信号の位相比較を行う
比較回路をさらに備える。
【００１５】請求項７に記載の位相比較器は、請求項６
に記載の位相比較器の構成に加えて、第１のゲート回路
は、第２の内部ノードの論理値が第１の論理値で、か
つ、第１の内部ノードの論理値が第２の論理値のときに
第１の内部ノードを第３の内部ノードと接続する第１の
接続回路と、第３の内部ノードと電源ノードとの間に接
続される第１のキャパシタと、第２の内部ノードの論理
値が第２の論理値のとき第３の内部ノードを電源ノード
と接続する第２の接続回路とを含み、第２のゲート回路
は、第１の内部ノードの論理値が第１の論理値で、か
つ、第２の内部ノードの論理値が第２の論理値のときに
第２の内部ノードを第４の内部ノードと接続する第３の
接続回路と、第４の内部ノードと電源ノードとの間に接
続される第２のキャパシタと、第１の内部ノードの論理
値が第２の論理値のとき第４の内部ノードを電源ノード
と接続する第４の接続回路とを含む。
【００１６】請求項８に記載の位相比較器は、請求項７
に記載の位相比較器の構成に加えて、第１の接続回路
は、第１の内部ノードと第３の内部ノードとの間に直列
に接続され、それぞれゲートに第１の内部ノードおよび
第２の内部ノードが接続される第１のＰチャネルＭＯＳ
トランジスタおよび第１のＮチャネルＭＯＳトランジス
タを有し、第３の接続回路は、第２の内部ノードと第４
の内部ノードとの間に直列に接続され、それぞれゲート
に第２の内部ノードおよび第１の内部ノードが接続され
る第２のＰチャネルＭＯＳトランジスタおよび第２のＮ
チャネルＭＯＳトランジスタを有する。
【００１７】請求項９に記載の位相比較器は、請求項７
に記載の位相比較器の構成に加えて、第１の接続回路
は、第２の内部ノードと電源ノードとの間に直列に接続
され、ともにゲートが第１の内部ノードに接続される第
１のＰチャネルＭＯＳトランジスタおよび第１のＮチャ
ネルＭＯＳトランジスタと、第１の内部ノードと第３の
内部ノードとの間に接続され、第１のＰチャネルＭＯＳ
トランジスタと第１のＮチャネルＭＯＳトランジスタと
の接続ノードにゲートが接続される第３のＮチャネルＭ
ＯＳトランジスタとを有し、第３の接続回路は、第１の
内部ノードと電源ノードとの間に直列に接続され、とも
にゲートが第２の内部ノードに接続される第２のＰチャ
ネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳ
トランジスタと、第２の内部ノードと第４の内部ノード
との間に接続され、第２のＰチャネルＭＯＳトランジス
タと第２のＮチャネルＭＯＳトランジスタとの接続ノー
ドにゲートが接続される第４のＮチャネルＭＯＳトラン
ジスタとを有する。
【００１８】請求項１０に記載の位相比較器は、請求項
６に記載の位相比較器の構成において、比較回路は、第
１の入力信号が、第１論理値をとっている間に第２の入
力信号が第１の論理値から第２の論理値に状態遷移をし
た場合に第１の入力信号より第２の入力信号の位相が遅
れていると検知する。
【００１９】請求項１１に記載の位相比較器は、請求項
１０に記載の位相比較器の構成に加えて、比較回路は、
第２の入力信号に応じて第２の内部ノード上の信号を取
り込む第１のラッチ回路と、第１の入力信号に応じて第
１のラッチ回路の出力を取り込むの第２のラッチ回路
と、第１の入力信号に応じたパルスを発生するパルス発
生回路と、パルス発生回路の出力するパルスのタイミン
グにて第２のラッチ回路の出力値をサンプリングし比較
回路の出力信号を出力するゲート回路とを含む。
【００２０】請求項１２に記載の位相比較器は、請求項
１０に記載の位相比較器の構成に加えて、比較回路は、
第２の入力信号に応じて第２の内部ノード上の信号およ
び第１の内部ノードの信号を相補信号として取り込む第
１のラッチ回路と、第１の入力信号に応じて第１のラッ
チ回路の出力を取り込むの第２のラッチ回路と、第１の
入力信号に応じたパルスを発生するパルス発生回路と、
パルス発生回路の出力するパルスのタイミングにて第２
のラッチ回路の出力値をサンプリングし比較回路の出力
信号を出力するゲート回路とを含む。
【００２１】請求項１３に記載の同期型半導体記憶装置
は、外部クロック信号に同期して制御信号、アドレス信
号を取り込み、データ信号の入出力を行う同期型半導体
記憶装置であって、マトリクス状に配列された複数のメ
モリセルを含むメモリセルアレイと、外部クロック信号
に位相同期した内部クロック信号に同期してメモリセル
に保持されたデータを出力する出力回路と、外部クロッ
ク信号に位相同期した内部クロック信号を発生する内部
クロック発生回路とを備え、内部クロック発生回路は、
外部クロックから内部クロックを発生する制御を行う遅
延制御回路と、遅延制御回路によって制御され、外部ク
ロック信号を遅延して内部クロックを出力する遅延ライ
ンと、外部クロック信号と内部クロック信号との位相差
を検出し遅延制御回路に検出結果を出力する位相比較器
とを含み、位相比較器は、外部クロック信号に応じて発
生される第１の入力信号と内部クロック信号に応じて発
生される第２の入力信号との位相差に基づいて位相差を
拡大するように第１、第２の入力信号の少なくとも一方
の波形を変換して、それぞれ第１および第２の内部ノー
ドに与える波形変換回路を含み、波形変換回路は、第１
の入力信号が第２の入力信号より前に変化した時は第１
の入力信号を第１の内部ノードに伝達し、第２の入力信
号が第１の入力信号より前に変化した時は第１の内部ノ
ードを電源ノードに接続する第１のゲート回路と、第２
の入力信号が第１の入力信号より前に変化した時は第２
の入力信号を第２の内部ノードに伝達し、第１の入力信
号が第２の入力信号より前に変化した時は第２の内部ノ
ードを電源ノードに接続する第２のゲート回路とを有
し、第１の内部ノードの電位と第２の内部ノードとの電
位に応じて第１の入力信号と第２の入力信号の位相比較
を行う比較回路をさらに含む。
【００２２】請求項１４に記載の同期型半導体記憶装置
は、請求項１３に記載の同期型半導体記憶装置の構成に
加えて、第１のゲート回路は、第１の内部ノードと電源
ノードとの間に接続されゲートに第２の入力信号を受け
る第１のＭＯＳトランジスタを含み、第２のゲート回路
は、第２の内部ノードと電源ノードとの間に接続されゲ
ートに第１の入力信号を受ける第２のＭＯＳトランジス
タを含み、第１および第２の入力信号は、それぞれ第１
および第２の内部ノードに与えられる。
【００２３】請求項１５に記載の同期型半導体記憶装置
は、請求項１３に記載の同期型半導体記憶装置の構成に
加えて、比較回路は、第１の入力信号が、第１論理値を
とっている間に第２の入力信号が第１の論理値から第２
の論理値に状態遷移をした場合に第１の入力信号より第
２の入力信号の位相が遅れていると検知する。
【００２４】請求項１６に記載の同期型半導体記憶装置
は、請求項１５に記載の同期型半導体記憶装置の構成に
加えて、比較回路は、第２の入力信号に応じて第２の内
部ノード上の信号を取り込む第１のラッチ回路と、第１
の入力信号に応じて第１のラッチ回路の出力を取り込む
の第２のラッチ回路と、第１の入力信号に応じたパルス
を発生するパルス発生回路と、パルス発生回路の出力す
るパルスのタイミングにて第２のラッチ回路の出力値を
サンプリングし比較回路の出力信号を出力するゲート回
路とを含む。
【００２５】請求項１７に記載の同期型半導体記憶装置
は、請求項１５に記載の同期型半導体記憶装置の構成に
加えて、比較回路は、第２の入力信号に応じて第２の内
部ノード上の信号および第１の内部ノードの信号を相補
信号として取り込む第１のラッチ回路と、第１の入力信
号に応じて第１のラッチ回路の出力を取り込むの第２の
ラッチ回路と、第１の入力信号に応じたパルスを発生す
るパルス発生回路と、パルス発生回路の出力するパルス
のタイミングにて第２のラッチ回路の出力値をサンプリ
ングし比較回路の出力信号を出力するゲート回路とを含
む。
【００２６】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００２７】［実施の形態１］位相比較器は、構成要素
であるトランジスタの切換わり時間や、ラッチの反転時
間、さらには負荷容量の違い等によって位相比較精度が
制限され、位相差の検知限界が存在する。この検知限界
を本質的に飛躍的に改善するのは容易ではない。
【００２８】位相比較器において、比較回路の前段に位
相差を増幅させる回路を用いることで、比較回路そのも
のの精度を改めることなく、位相比較器全体としての精
度を飛躍的に改善することが可能となる。ただ、位相比
較器を含むＤＬＬ回路が非常に複雑であるため、誤動作
を起こしにくい回路にすることが重要である。
【００２９】図１は、改善を検討した検討例である位相
比較器１００の構成を説明するための回路図である。
【００３０】図１を参照して、位相比較器１００は、信
号ＩＮ１を受けるバッファ１０２の出力と信号ＩＮ２を
受けるバッファ１０４の出力とを受けて位相を比較し、
比較結果を示す信号ＳＬＯＷ、ＦＡＳＴを出力する。位
相比較器１００は、波形変換回路１０６と、波形変換回
路１０６の出力を受け信号ＳＬＯＷ、ＦＡＳＴを出力す
る比較回路１０８とを含む。
【００３１】波形変換回路１０６においては、ノードＮ
Ａ０にバッファ１０２の出力が接続され、ノードＮＢ０
にバッファ１０４の出力が接続される。波形変換回路１
０６は、ノードＮＢ０が入力に接続されるインバータ１
１０と、インバータ１１０の出力をゲートに受けソース
が接地ノードに接続されるＮチャネルＭＯＳトランジス
タ１１２と、接地ノードとＮチャネルＭＯＳトランジス
タ１１２のドレインとの間に接続されるキャパシタ１１
６と、ＮチャネルＭＯＳトランジスタ１１２のドレイン
とノードＮＡ０との間に接続され、ゲートにノードＮＢ
０が接続されるＮチャネルＭＯＳトランジスタ１１４と
を含む。
【００３２】波形変換回路１０６は、さらに、ノードＮ
Ａ０が入力に接続されるインバータ１２０と、インバー
タ１２０の出力をゲートに受けソースが接地ノードに接
続されるＮチャネルＭＯＳトランジスタ１２２と、Ｎチ
ャネルＭＯＳトランジスタ１２２のドレインと接地ノー
ドとの間に接続されるキャパシタ１２６と、Ｎチャネル
ＭＯＳトランジスタ１２２のドレインとノードＮＢ０と
の間に接続されゲートにノードＮＡ０が接続されるＮチ
ャネルＭＯＳトランジスタ１２４とを含む。
【００３３】ノードＮＡ０、ＮＢ０に生じる波形をもと
に比較回路１０８は位相比較動作を行う。
【００３４】図２は、図１で示した波形変換回路の動作
を説明するための動作波形図である。
【００３５】図１、図２を参照して、時刻ｔ１におい
て、信号ＩＮ１が立上がり、時刻ｔ２において信号ＩＮ
２が立上がる。
【００３６】時刻ｔ３において、バッファ１０２による
遅延時間の経過後にノードＮＡ０の電位が信号ＩＮ１の
立上がりに応答して立上がる。応じてＮチャネルＭＯＳ
トランジスタ１２４が導通しキャパシタ１２６がノード
ＮＢ０に接続される。このとき、ＮチャネルＭＯＳトラ
ンジスタ１２２は非導通状態となる。
【００３７】時刻ｔ４において、バッファ１０４の遅延
時間経過後にノードＮＢ０の電位は立上がり始めるが、
キャパシタ１２６が接続されているため立上がり時間は
ノードＮＡ０の場合よりも遅くなっている。したがっ
て、信号ＩＮ１、ＩＮ２の立上がりの位相差は、ノード
ＮＡ０、ＮＢ０上では拡大する。
【００３８】しかしながら、時刻ｔ５において、ノード
ＮＢ０の電位がＮチャネルＭＯＳトランジスタ１１４を
導通させるレベルにまで達すると、キャパシタ１１６が
ノードＮＡ０に接続されるため、ノードＮＡ０の電位は
一瞬低下する場合がある。この現象は、バッファ１０
２、１０４の駆動力とキャパシタ１１６、１２６の大き
さの関係等により生じたり生じなかったりする。本来
は、信号ＩＮ１，ＩＮ２の立ち上がり時間差Ｔ１がノー
ドＮＡ０、ＮＢ０上で時間差Ｔ２に拡大されるはずであ
る。しかし、このような波形がノードＮＡ０に生じる場
合は、比較回路１０８は正しい位相差を判別できなくな
ってしまい誤動作が生じる。
【００３９】図３は、本発明の実施の形態１の位相比較
器１５０の構成を説明するための回路図である。
【００４０】図３を参照して、位相比較器１５０は、入
力信号ＩＮ１を受けるバッファ１０２の出力および入力
信号ＩＮ２を受けるバッファ１０４の出力を受けて位相
比較結果である信号ＳＬＯＷ、ＦＡＳＴを出力する。
【００４１】位相比較器１５０は、バッファ１０２の出
力信号とバッファ１０４の出力信号とを受けてその位相
差を拡大する波形変換回路１５２と、波形変換回路１５
２により拡大された位相差を比較して信号ＳＬＯＷ、Ｆ
ＡＳＴを出力する比較回路１５４とを含む。
【００４２】波形変換回路１５２は、ノードＮＢ１がゲ
ートに接続されノードＮＡ１と接地ノードとの間に接続
されるＮチャネルＭＯＳトランジスタ１５６と、ノード
ＮＡ１がゲートに接続されノードＮＢ１と接地ノードと
の間に接続されるＮチャネルＭＯＳトランジスタ１５８
とを含む。ノードＮＡ１にはバッファ１０２の出力およ
び比較回路１５４の第１の入力が接続される。ノードＮ
Ｂ１にはバッファ１０４の出力および比較回路１５４の
第２の入力が接続される。
【００４３】図４は、図３に示した波形変換回路１５２
の動作を説明するための動作波形図である。
【００４４】図３、図４を参照して、時刻ｔ１において
信号ＩＮ１が立上がる。時刻ｔ２において信号ＩＮ２が
立上がる。ここで、信号ＩＮ１の立上がりと信号ＩＮ２
の立上がりの時間差はＴ１である。時刻ｔ３において、
バッファ１０２の遅延時間経過後にノードＮＡ１の電位
はＬ（ロウ）レベルからＨ（ハイ）レベルへと立上が
る。すると、ＮチャネルＭＯＳトランジスタ１５８が導
通状態となり、ノードＮＢ１は接地ノードと接続され
る。
【００４５】時刻ｔ４において、バッファ１０４の遅延
時間経過後に本来であればノードＮＢ１に信号ＩＮ２が
伝達されるのであるが（図４の点線で示す。）、Ｎチャ
ネルＭＯＳトランジスタ１５８によりノードＮＢ１が接
地ノードと接続されているため、ノードＮＢ１の電位は
Ｌレベルのままである。
【００４６】時刻ｔ５において、ノードＮＡ１の電位は
信号ＩＮ１の変化に応じて立下がる。すると、Ｎチャネ
ルＭＯＳトランジスタ１５８は非導通状態となるため、
バッファ１０４の働きにより、ノードＮＢ１の電位はＨ
レベルに立上がる。時刻ｔ６において、信号ＩＮ２の変
化に応答してノードＮＢ１の電位は立下がる。
【００４７】波形変換回路１５２の働きにより、入力時
にはＴ１であった立上がり時間の時間差はＴ２に拡大さ
れる。
【００４８】図５は、位相比較器１５０に含まれる比較
回路１５４の構成を説明するための回路図である。
【００４９】図５を参照して、比較回路１５４は、信号
ＩＮ２を受けるインバータ１６２と、信号ＩＮ２および
インバータ１６２の出力信号に応答してノードＮＡ１を
ノードＮＦ１と接続するトランスミッションゲート１６
４と、信号ＩＮ２およびインバータ１６２の出力信号に
応答してノードＮＢ１とノードＮＧ１とを接続するトラ
ンスミッションゲート１６６と、ノードＮＦ１、ＮＧ１
に与えられた信号をラッチするラッチ回路１６８と、信
号ＩＮ１を受けて反転するインバータ１６３と、信号Ｉ
Ｎ１およびインバータ１６３の出力に応答してノードＮ
Ｃ１とノードＮＨ１とを接続するトランスミッションゲ
ート１７０と、ノードＮＨ１に与えられた信号をラッチ
するラッチ回路１７２と、信号ＩＮ１に基づいてパルス
を発生させるパルス発生回路１７５と、ラッチ回路１７
２の出力とパルス発生回路の出力とを受けて信号ＳＬＯ
Ｗ、ＦＡＳＴを出力するゲート回路１７４とを含む。
【００５０】トランスミッションゲート１６４は、イン
バータ１６２の出力をゲートに受けノードＮＡ１とノー
ドＮＦ１との間に接続されるＰチャネルＭＯＳトランジ
スタ１７６と、信号ＩＮ２をゲートに受けノードＮＡ１
とノードＮＦ１との間に接続されるＮチャネルＭＯＳト
ランジスタ１７８とを含む。トランスミッションゲート
１６６は、信号ＩＮ２をゲートに受けノードＮＢ１とノ
ードＮＧ１との間に接続されるＮチャネルＭＯＳトラン
ジスタ１８２と、インバータ１６２の出力をゲートに受
けノードＮＢ１とノードＮＧ１との間に接続されるＰチ
ャネルＭＯＳトランジスタ１８０とを含む。
【００５１】ラッチ回路１６８は、ノードＮＦ１に入力
が接続され出力がノードＮＧ１に接続されるインバータ
１８４と、ノードＮＧ１が入力に接続され出力がノード
ＮＦ１に接続されるインバータ１８８と、ノードＮＧ１
が入力に接続され出力がノードＮＣ１に接続されるイン
バータ１８６とを含む。
【００５２】トランスミッションゲート１７０は、ノー
ドＮＣ１とノードＮＨ１との間に接続されゲートに信号
ＩＮ１を受けるＮチャネルＭＯＳトランジスタ１９２
と、ノードＮＣ１とノードＮＨ１との間に接続されゲー
トにインバータ１６３の出力を受けるＰチャネルＭＯＳ
トランジスタ１９０とを含む。
【００５３】ラッチ回路１７２は、ノードＮＨ１が入力
に接続されるインバータ１９４と、インバータ１９４の
出力を受けて反転しノードＮＨ１に出力するインバータ
１９８と、インバータ１９４の出力を受けて反転するイ
ンバータ１９６とを含む。インバータ１９６の出力はノ
ードＮＤ１に接続される。
【００５４】ゲート回路１７４は、ノードＮＤ１が入力
に接続されるインバータ２００と、ノードＮＤ１、ＮＥ
１が入力に接続されるＮＡＮＤ回路２０２と、ＮＡＮＤ
回路２０２の出力を受けて反転し信号ＳＬＯＷを出力す
るインバータ２０６と、ノードＮＥ１とインバータ２０
０の出力ノードとが入力に接続されるＮＡＮＤ回路２０
４と、ＮＡＮＤ回路２０４の出力を受けて反転し信号Ｆ
ＡＳＴを出力するインバータ２０８とを含む。ここで、
ノードＮＥ１にはパルス発生回路１７５の出力信号が与
えられる。
【００５５】比較回路１５４は、信号ＩＮ１がＨレベル
にある期間内に信号ＩＮ２がＬレベルからＨレベルに切
換わった場合のみ、信号ＩＮ１より信号ＩＮ２が遅れて
いると判断し信号ＳＬＯＷを活性化し、それ以外の場合
は、信号ＩＮ１より信号ＩＮ２が早いと判断する回路で
ある。
【００５６】次に、この回路の動作を説明する。図６
は、図５の比較回路１５４の動作を説明するための動作
波形図である。
【００５７】図５、図６を参照して、時刻ｔ１において
信号ＩＮ１が立上がる。次に時刻ｔ２において信号ＩＮ
２が立上がる。時刻ｔ２においては信号ＩＮ１はＨレベ
ルである。このとき、時刻ｔ３において波形変換回路１
５２の働きにより内部ノードＮＢ１はＬレベルとなり、
この値を取り込んだ結果、内部ノードＮＣ１、ＮＤ１は
Ｈレベルであり、パルス発生回路１７５にて信号ＩＮ１
をもとに発生されたパルスはノードＮＥ１からＮＡＮＤ
回路２０２、インバータ２０６を通過して信号ＳＬＯＷ
として出力される。
【００５８】次に、信号ＩＮ２の方が信号ＩＮ１よりも
先に立上がる場合を示す。時刻ｔ４において、信号ＩＮ
２が立上がる。時刻ｔ５において、信号ＩＮ１が立上が
る。このような場合、時刻ｔ６において波形変換回路１
５２の働きにより内部ノードＮＢ１はＨレベルとなる。
この値を取り込んだ結果、パルス発生回路１７５の出力
がされる時刻ｔ６においては、ノードＮＣ１、ＮＤ１は
Ｌレベルであるので、ノードＮＥ１に与えられたパルス
はＮＡＮＤ回路２０４、インバータ２０８を通過して信
号ＦＡＳＴとして出力される。
【００５９】図７は、入力信号ＩＮ１、ＩＮ２のパルス
幅が異なる場合の位相比較器１５４の動作波形例であ
る。
【００６０】図５、図７を参照して、時刻ｔ１において
信号ＩＮ２が立上がり、続いて時刻ｔ２において信号Ｉ
Ｎ１が立上がる。このような場合は、信号ＩＮ１がＨレ
ベルのときに信号ＩＮ２は立上がらない。したがって、
比較回路はパルス信号を信号ＦＡＳＴに出力する。
【００６１】時刻ｔ３において信号ＩＮ１が立上がり、
続いて時刻ｔ４において信号ＩＮ２が立上がった場合
は、ノードＮＣ１、ＮＤ１はＨレベルとなり、ゲート回
路１７４の働きにより、ノードＮＥ１におけるパルス信
号は信号ＳＬＯＷとして出力される。
【００６２】ラッチ回路１７２とトランスミッションゲ
ート１７０とを設けるのは、時刻ｔ４Ａにおいてみられ
るように、ノードＮＣ１が一旦Ｈレベルになった後にＬ
レベルに変わってラッチ回路１６８の出力が確定してし
まう場合を考慮して信号ＩＮ１によってノードＮＣ１の
Ｈレベルをラッチするためである。
【００６３】時刻ｔ５において信号ＩＮ１が立上がり、
続いて時刻ｔ６において信号ＩＮ１が立下がり、その後
時刻ｔ７において信号ＩＮ２が立上がった場合は、信号
ＩＮ１がＨレベルの間には信号ＩＮ２はまだ立上がらな
いため、ノードＮＥ１に生じるパルス信号は信号ＦＡＳ
Ｔとして出力される。
【００６４】実施の形態１においては、簡単な構成の波
形変換回路１５２において入力信号ＩＮ１、ＩＮ２の位
相差を増幅して、比較回路１５４において判定するた
め、回路構成をさほど複雑にせずに位相比較器の精度を
大幅に改善することができる。
【００６５】［実施の形態１の変形例１］図８は、実施
の形態１の変形例である位相比較器２１０の構成を示す
回路図である。
【００６６】図８を参照して、位相比較器２１０は、比
較回路１５４に代えて、比較回路２１２を含む点が図５
の位相比較器１５０と異なる。比較回路２１２は、図５
の比較回路１５４において、トランスミッションゲート
１６４が削除されている点が異なる。他の点は比較回路
１５４と同様の構成を有するので説明は繰返さない。
【００６７】このような構成においても、図５に示した
実施の形態１の位相比較器２１０の場合と同様の動作が
可能である。この場合比較回路の構成はさらに簡単にす
ることができる。
【００６８】［実施の形態２］図９は、実施の形態２の
位相比較器２５０の構成を示す回路図である。
【００６９】図９を参照して、実施の形態２の位相比較
器２５０は、図１の波形変換回路１０６に代えて波形変
換回路２５２を含む。
【００７０】波形変換回路２５２は、図１に示した波形
変換回路１０６においてＮチャネルＭＯＳトランジスタ
１１４に代えて接続回路２５４を含み、ＮチャネルＭＯ
Ｓトランジスタ１２４に代えて接続回路２５７を含む。
【００７１】接続回路２５４は、ＮチャネルＭＯＳトラ
ンジスタ１１２のドレインとノードＮＡ０との間に直列
に接続され、それぞれゲートにノードＮＢ０、ＮＡ０が
接続されたＮチャネルＭＯＳトランジスタ２５５、Ｐチ
ャネルＭＯＳトランジスタ２５４を含む。
【００７２】接続回路２５７は、ＮチャネルＭＯＳトラ
ンジスタ１２２のドレインとノードＮＢ０との間に直列
に接続され、それぞれゲートにノードＮＡ０、ＮＢ０が
接続されたＮチャネルＭＯＳトランジスタ２５８、Ｐチ
ャネルＭＯＳトランジスタ２５６を含む。
【００７３】以上の点が図１に示した位相比較器２５０
と異なる。他の構成は図１に示した位相比較器２５０と
同様であるので説明は繰返さない。
【００７４】図１０は、位相比較器２５０の動作を説明
するための動作波形図である。図１０を参照して、時刻
ｔ１に入力信号ＩＮ１が立上がり、後から時刻ｔ２入力
信号ＩＮ２が立上がる場合において、ノードＮＡ０の電
位の上昇に応じて、ＮチャネルＭＯＳトランジスタ２５
８が導通し、ノードＮＢ０にキャパシタ１２６を接続す
ると同時にＰチャネルＭＯＳトランジスタ２５４が非導
通状態となりキャパシタ１１６をノードＮＡ０に接続す
るためのパスを切断してしまう。そのため、その後ノー
ドＮＢ０の電位が上昇した場合においてもキャパシタ１
１６はノードＮＡ０に接続されることはない。
【００７５】したがって、時刻ｔ５において図２で説明
したような誤動作が生ずることもない。そして、入力信
号ＩＮ１、ＩＮ２における位相差Ｔ１を拡大してＴ２と
して比較回路１０８に与えるため、高精度で安定した位
相比較動作が可能となる。
【００７６】実施の形態２では位相比較器は、波形変換
回路において２つの入力信号のうちで先に入力された一
方が他方の入力信号を伝達するノードに容量を付加する
ことにより次段の比較回路の検知限界を超えた差で２つ
の信号が入力された場合でもそれらの比較が可能とな
る。さらに、誤動作を防止するために、先に入力された
信号は、他方の入力信号の伝達ノードに容量をつけにい
くと同時に、自身の信号伝達ノードに容量が接続される
経路を遮断するスイッチを動作させる。このことによ
り、誤動作なく位相比較器の精度を向上させる。
【００７７】［実施の形態２の変形例１］図１１は、実
施の形態２の変形例１である位相比較器２６０の構成を
示す回路図である。
【００７８】図１１を参照して、位相比較器２６０は、
波形変換回路２５２に代えて波形変換回路２６２を含
む。
【００７９】波形変換回路２６２は、図９の波形変換回
路２５２において、接続回路２５３に代えて接続回路２
６４を含み、接続回路２５７に代えて接続回路２６６を
含む。
【００８０】接続回路２６４は、ノードＮＡ０がともに
ゲートに接続されノードＮＢ０と接地ノードとの間に直
列に接続されるＰチャネルＭＯＳトランジスタ２７０、
ＮチャネルＭＯＳトランジスタ２６８と、ＰチャネルＭ
ＯＳトランジスタ２７０とＮチャネルＭＯＳトランジス
タ２６８との接続ノードがゲートに接続されノードＮＡ
０とＮチャネルＭＯＳトランジスタ１１２のドレインと
の間に接続されるＮチャネルＭＯＳトランジスタ２６９
とを含む。
【００８１】ＰチャネルＭＯＳトランジスタ２７０とＮ
チャネルＭＯＳトランジスタ２６８との接続ノードは、
また、インバータ１１０の入力ノードにも接続される。
【００８２】制御回路２６６は、ノードＮＢ０がともに
ゲートに接続されノードＮＡ０と接地ノードとの間に直
列に接続されるＰチャネルＭＯＳトランジスタ２７４、
ＮチャネルＭＯＳトランジスタ２７２と、ＰチャネルＭ
ＯＳトランジスタ２７４とＮチャネルＭＯＳトランジス
タ２７２との接続ノードがゲートに接続されノードＮＢ
０とＮチャネルＭＯＳトランジスタ１２２のドレインと
の間に接続されるＮチャネルＭＯＳトランジスタ２７３
とを含む。ＰチャネルＭＯＳトランジスタ２７４とＮチ
ャネルＭＯＳトランジスタ２７２との接続ノードは、ま
た、インバータ１２０の入力ノードにも接続される。他
の構成は図９の波形変換回路２５２と同様であるので説
明は繰返さない。
【００８３】また、制御回路２６４はノードＮＡ０がＬ
レベルでかつノードＮＢ０がＨレベルのときにキャパシ
タをノードＮＡと接続する回路であれば他の構成であっ
ても構わない。同様に、制御回路２６６は、ノードＮＡ
０がＨレベルでかつノードＮＢ０がＬレベルのときにの
みキャパシタをノードＮＢに接続する回路であれば良
く、他の構成も容易に考えることができる。
【００８４】実施の形態２の変形例１では、位相比較器
２６０は、波形変換回路２６２において、図９の波形変
換回路が含むＰチャネルＭＯＳトランジスタ２５４、２
５６がないためノードＮＡ０とキャパシタ１１６とを接
続する抵抗を小さいまま制御することができる。ノード
ＮＢ０とキャパシタ１２６との間の接続抵抗も同様に小
さくなる。従って高速動作に有利であるとともに、図９
のＰチャネルＭＯＳトランジスタ２５４、２５６に比し
て制御回路２６４、２６６は面積を小さく作ることがで
きるため、半導体記憶装置上に占める面積的にも有利と
なる。
【００８５】［実施の形態３］実施の形態３では、実施
の形態１及び実施の形態２における位相比較器を同期型
半導体記憶装置の内部クロックを発生するＤＬＬ回路に
使用する場合を示す。
【００８６】図１２は、実施の形態３の同期型半導体記
憶装置３００の構成を概略的に示すブロック図である。
【００８７】図１２では、１ビットのデータ授受に関連
する部分および周辺回路の構成が示されており、このデ
ータ授受に関連する部分はデータ入出力端子それぞれに
対応して設けられる。
【００８８】図１２を参照して、同期型半導体記憶装置
３００は、各々が行列状に配列される複数のメモリセル
を有するメモリアレイ１ａａ、１ａｂ、１ｂａおよび１
ｂｂを含む。
【００８９】同期型半導体記憶装置３００は、２つのバ
ンクを有し、メモリアレイ１ａａおよび１ａｂがバンク
Ａを構成し、メモリアレイ１ｂａおよび１ｂｂがバンク
Ｂを構成する。
【００９０】このバンクＡおよびＢそれぞれにおいて、
メモリアレイ１ａａがサブバンクＡ０を構成し、メモリ
アレイ１ａｂがサブバンクＡ１を構成し、メモリアレイ
１ｂａがサブバンクＢ０を構成し、メモリアレイ１ｂｂ
がサブバンクＢ１を構成する。
【００９１】同期型半導体記憶装置３００は、２バンク
ＳＤＲＡＭとして機能する。バンクＡおよびＢは、それ
ぞれ互いに独立に活性／非活性状態へ駆動することがで
きる。バンクの指定は、各コマンドと同時に与えられる
バンクアドレスにより行なわれる。
【００９２】メモリアレイ１ａａに対し、バンクアドレ
ス信号ＢＸにより活性化され、ロウアドレス信号Ｘ０−
Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ａａの
アドレス指定された行を選択状態へ駆動するＸデコーダ
群２ａａと、センスアンプ活性化信号φＳＡＡにより活
性化され、メモリアレイ１ａａの選択行に接続されるメ
モリセルデータの検知、増幅およびラッチを行なうセン
スアンプ群３ａａと、バンクアドレス信号ＢＹにより活
性化され、コラムアドレス信号ＹＥ０−ＹＥｋ（ＹＥ０
−ｋ）をデコードし、メモリアレイ１ａａのアドレス指
定された列を選択するＹデコーダ群４ａａとが設けられ
る。
【００９３】このＹデコーダ群４ａａにより選択された
列上のメモリセルは、内部データバス５ａａに結合され
る。バンクアドレス信号ＢＸは、アクティブコマンドま
たはプリチャージ状態への復帰を指示するプリチャージ
コマンドと同時に与えられるバンクアドレス信号であ
り、またバンクアドレス信号ＢＹは、リードコマンドま
たはライトコマンドと同時に与えられるバンクアドレス
信号である。
【００９４】メモリアレイ１ａｂに対し、バンクアドレ
ス信号ＢＸにより活性化され、ロウアドレス信号Ｘ０−
Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ａｂの
アドレス指定された行を選択状態へと駆動するＸデコー
ダ群２ａｂと、センスアンプ活性化信号φＳＡＡにより
活性化されメモリアレイ１ａｂの選択行に接続されるメ
モリセルに対するデータの検知、増幅およびラッチを行
なうセンスアンプ群３ａｂと、バンクアドレス信号ＢＹ
により活性化され、コラムアドレス信号ＹＯ０−ＹＯｋ
（ＹＯ０−ｋ）をデコードし、メモリアレイ１ａｂのア
ドレス指定された列を選択するＹデコーダ群４ａｂが設
けられる。
【００９５】このＹデコーダ群４ａｂにより選択された
列上のメモリセルは、内部データバス５ａｂに結合され
る。
【００９６】メモリアレイ１ｂａに対し、バンクアドレ
ス信号／ＢＸにより活性化され、ロウアドレス信号Ｘ０
−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ｂａ
のアドレス指定された行を選択状態へと駆動するＸデコ
ーダ群２ｂａと、センスアンプ活性化信号φＳＡＢによ
り活性化され、メモリアレイ１ｂａの選択行に接続され
るメモリセルに対するデータの検知、増幅およびラッチ
を行なうセンスアンプ群３ｂａと、バンクアドレス信号
／ＢＹにより活性化され、コラムアドレス信号ＹＥ０−
ＹＥｋ（ＹＥ０−ｋ）をデコードし、メモリアレイ１ｂ
ａのアドレス指定された列を選択するＹデコーダ群４ｂ
ａが設けられる。
【００９７】このＹデコーダ群４ｂａにより選択された
列上のメモリセルは、内部データバス５ｂａに結合され
る。
【００９８】メモリアレイ１ｂｂに対し、バンクアドレ
ス信号／ＢＸにより活性化され、ロウアドレス信号Ｘ０
−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ｂｂ
のアドレス指定された行を選択状態へと駆動するＸデコ
ーダ群２ｂｂと、センスアンプ活性化信号φＳＡＢによ
り活性化され、メモリアレイ１ｂｂの選択行に接続され
るメモリセルに対するデータの検知、増幅およびラッチ
を行なうセンスアンプ群３ｂｂと、バンクアドレス信号
／ＢＹにより活性化され、コラムアドレス信号ＹＯ０−
ＹＯｋ（ＹＯ０−ｋ）をデコードし、メモリアレイ１ｂ
ｂのアドレス指定された列を選択するＹデコーダ群４ｂ
ｂが設けられる。
【００９９】このＹデコーダ群４ｂｂにより選択された
列上のメモリセルは、内部データバス５ｂｂに結合され
る。ここで、Ｘデコーダ群、センスアンプ群およびＹデ
コーダ群と称しているのは、Ｘデコーダ群は、各行に対
応して配置されるＸデコーダを備え、センスアンプ群
は、対応のメモリアレイの各列に対応して設けられるセ
ンスアンプを有し、Ｙデコーダ群は、各列に対応して設
けられるＹデコーダを含むためである。
【０１００】メモリアレイ１ａａおよび１ａｂにおいて
バンクアドレス信号ＢＸおよびＢＹに従って同時にメモ
リセル選択動作が行なわれ、一方、メモリアレイ１ｂａ
および１ｂｂではバンクアドレス信号／ＢＸおよび／Ｂ
Ｙに従って同時に選択動作が行なわれる。
【０１０１】メモリアレイ１ａａからデータを読出すた
めに、ライトドライバ＆プリアンプ９ａａが設けられ
る。ライトドライバ＆プリアンプ９ａａは、レジスタ活
性化信号φＲＢＡ０の活性化に応答して、センスアンプ
群３ａａによって内部データバス５ａａ上に読出された
メモリアレイ１ｂｂからのデータを受けて増幅しラッチ
する。また、ライトドライバ＆プリアンプ９ａａは、メ
モリアレイ１ａａへとデータを書込むために、レジスタ
活性化信号φＷＢＡ０の活性化に応じてバンクセレクタ
８ａから与えられるデータを受けてラッチし内部データ
バス５ａａに対して出力する。
【０１０２】メモリアレイ１ａｂからデータを読出すた
めに、ライトドライバ＆プリアンプ９ａｂが設けられ
る。ライトドライバ＆プリアンプ９ａｂは、レジスタ活
性化信号φＲＢＡ１の活性化に応答して、センスアンプ
群３ａｂによって内部データバス５ａｂ上に読出された
メモリアレイ１ａｂからのデータを受けて増幅しラッチ
する。また、ライトドライバ＆プリアンプ９ａｂは、メ
モリアレイ１ａｂへとデータを書込むために、レジスタ
活性化信号φＷＢＡ１の活性化に応じてバンクセレクタ
８ｂから与えられるデータを受けてラッチし内部データ
バス５ａｂに対して出力する。
【０１０３】メモリアレイ１ｂａからデータを読出すた
めに、ライトドライバ＆プリアンプ９ｂａが設けられ
る。ライトドライバ＆プリアンプ９ｂａは、レジスタ活
性化信号φＲＢＢ０の活性化に応答して、センスアンプ
群３ｂａによって内部データバス５ｂａ上に読出された
メモリアレイ１ｂａからのデータを受けて増幅しラッチ
する。また、ライトドライバ＆プリアンプ９ｂａは、メ
モリアレイ１ｂａへとデータを書込むために、レジスタ
活性化信号φＷＢＢ０の活性化に応じてバンクセレクタ
８ａから与えられるデータを受けてラッチし内部データ
バス５ｂａに対して出力する。
【０１０４】メモリアレイ１ｂｂからデータを読出すた
めに、ライトドライバ＆プリアンプ９ｂｂが設けられ
る。ライトドライバ＆プリアンプ９ｂｂは、レジスタ活
性化信号φＲＢＢ１の活性化に応答して、センスアンプ
群３ｂｂによって内部データバス５ｂｂ上に読出された
メモリアレイ１ｂｂからのデータを受けて増幅しラッチ
する。また、ライトドライバ＆プリアンプ９ｂｂは、メ
モリアレイ１ｂｂへとデータを書込むために、レジスタ
活性化信号φＷＢＢ１の活性化に応じてバンクセレクタ
８ｂから与えられるデータを受けてラッチし内部データ
バス５ｂｂに対して出力する。
【０１０５】ライトドライバ＆プリアンプ９ａａおよび
９ｂａに対しては、バンクセレクタ８ａが設けられる。
バンクセレクタ８ａはデータ選択信号ＢＡ０、ＢＡ１に
従ってライトドライバ＆プリアンプ９ａａおよび９ｂａ
が出力するデータ信号のいずれかを選択し出力する。
【０１０６】ライトドライバ＆プリアンプ９ａｂおよび
９ｂｂに対しては、バンクセレクタ８ｂが設けられる。
バンクセレクタ８ｂはデータ選択信号ＢＡ０、ＢＡ１に
従ってライトドライバ＆プリアンプ９ａｂおよび９ｂｂ
が出力するデータ信号のいずれかを選択し出力する。
【０１０７】バンクセレクタ８ａ、８ｂに対しては、デ
ータの読出時に選択信号φＳＥＯ、φＳＥＥに応じてバ
ンクセレクタ８ａ、８ｂからいずれかの出力を選択する
セレクタ２６と、セレクタ２６の出力を受けて増幅する
入出力バッファ２８と、入出力バッファ２８の出力信号
を外部に出力するデータ入出力端子６とが設けられる。
【０１０８】データの書込時においては、書込選択信号
φＷＳＥＥ、φＷＳＥＯに応じてセレクタ２６は、入出
力バッファ２８を介して外部よりクロック信号ＣＬＫａ
に同期して入力されるデータをバンクセレクタ８ａまた
は８ｂに対して出力する。
【０１０９】同期型半導体記憶装置３００は、さらに、
入力端子１２ａ、１２ｂ、１２ｃおよび１２ｄにそれぞ
れ与えられる外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．
／ＣＡＳ、ｅｘｔ．／ＣＳおよびｅｘｔ．／ＷＥをクロ
ック信号ＣＬＫｂの立上がりに同期して取込み、かつそ
の状態を判定して内部制御信号φｘａ、φｙａ、φＷ、
φＣＳ、φＲおよびφＣＡを生成する制御信号発生回路
１３とを含む。
【０１１０】信号ｅｘｔ．／ＣＳは、チップセレクト信
号であり、このチップセレクト信号ｅｘｔ．／ＣＳが活
性化状態のときに同期型半導体記憶装置３００はデータ
授受を行なう。
【０１１１】クロック信号ＣＬＫａ、ＣＬＫｂ、ＣＬＫ
ｃは、外部からクロックバッファ２０を介して入出力さ
れる外部クロック信号ｅｘｔ．ＣＬＫに従って内部クロ
ック発生回路２２で生成されるクロック信号である。
【０１１２】信号φｘａは、アクティブコマンドが与え
られたときに活性化され、ロウアドレス信号の取込を指
示する。信号φｙａは、リードコマンドまたはライトコ
マンドが与えられたときに活性化され、コラムアドレス
信号の取込を指示する。信号φＷは、ライトコマンドが
与えられたときに活性化され、データ書込を指示する。
信号φＲは、アクティブコマンドが与えられたときに活
性化され、行選択に関連する部分の回路を活性化する。
信号φＣＡは、リードコマンドまたはライトコマンドが
与えられたときに活性化され、列選択およびデータ出力
に関連する部分の回路（コラム系回路）を活性化する。
【０１１３】同期型半導体記憶装置３００は、さらに、
ロウアドレス取込指示信号φｘａの活性化に応答して外
部アドレス信号ｅｘｔ．Ａ０−Ａｉ（Ａ０−ｉ）を取込
み、内部ロウアドレス信号Ｘ０−Ｘｊ（Ｘ０−ｊ）およ
びバンクアドレス信号ＢＸを生成するＸアドレスバッフ
ァ１４と、コラムアドレス取込指示信号φｙａの活性化
時に活性化され、外部アドレス信号ｅｘｔ．Ａ０−Ａｉ
を取込み内部コラムアドレス信号を発生するＹアドレス
バッファ１５と、このＹアドレスバッファ１５から与え
られる内部コラムアドレス信号を先頭アドレスとして、
クロック信号ＣＬＫｃに同期して所定のシーケンスでこ
のアドレスを変化させて偶数コラムアドレス信号ＹＥ０
−ＹＥｋ（ＹＥ０−ｋ）および奇数コラムアドレス信号
ＹＯ０−ＹＯｋ（ＹＯ０−ｋ）およびバンクアドレス信
号ＢＹ、ＢＡ０、ＢＡ１（ＢＡ０、１）を発生するＹア
ドレスオペレーション回路１６とを含む。
【０１１４】このＹアドレスオペレーション回路１６
は、バーストアドレスカウンタを含み、２クロックサイ
クルごとにコラムアドレス信号を変化させる。
【０１１５】同期型半導体記憶装置３００は、さらに、
コラム系活性化信号φＣＡの活性化に従って内部クロッ
ク信号ＣＬＫｂをカウントし、そのカウント値に従って
所定のタイミングでカウントアップ信号を生成するクロ
ックカウンタ１７と、クロックカウンタ１７のカウント
アップ信号と、バンクアドレス信号ＢＸおよびＢＹと、
コラムアドレス信号の最下位ビットＹ０を受け、各種内
部制御信号φＲＢＢ０、φＲＢＢ１、φＲＢＡ０、φＲ
ＢＡ１、φＳＡＡ、φＳＡＢ、φＳＥＯ、φＳＥＥ、φ
ＷＢＢ０、φＷＢＢ１、φＷＢＡ０、φＷＢＡ１、φＷ
ＳＥＯ、φＷＳＥＥを生成する制御信号発生回路３２を
含む。
【０１１６】バンクアドレス信号ＢＸおよびＢＹに従っ
て、指定されたバンクに対する制御信号が活性状態とさ
れる。最下位コラムアドレス信号ビットＹ０は、１つの
バンクに含まれる２つのメモリアレイのうちいずれのメ
モリアレイに先にアクセスするかを示すために用いられ
る。
【０１１７】クロックカウンタ１７は、ＣＡＳレイテン
シおよびバースト長をカウントするカウンタを含み、指
定された動作モードに従って所定のタイミングでカウン
トアップ信号を生成する。
【０１１８】図１３は、同期型半導体記憶装置３００の
内部クロック発生回路２２に含まれるＤＬＬ回路４００
の概略構成を示すブロック図である。
【０１１９】図１３を参照して、ＤＬＬ回路４００は、
外部クロック信号ｅｘｔ．ＣＬＫを受けるクロックバッ
ファ２０が出力するクロック信号ＥＣＬＫを受けて遅延
し内部クロック信号ＣＬＫａを出力する遅延ライン４４
と、内部クロック信号ＣＬＫａをクロックバッファ２０
等で生じる遅延量に相当する時間分遅延させクロック信
号ＲＣＬＫを出力する遅延回路４８とを含む。
【０１２０】ＤＬＬ回路４００は、さらに、クロック信
号ＥＣＬＫとクロック信号ＲＣＬＫとの位相を比較し、
比較結果に応じた信号ＳＬＯＷ、ＦＡＳＴを出力する位
相比較器１５０と、信号ＳＬＯＷ、ＦＡＳＴに応答して
遅延ラインの遅延量を変化させるシフトレジスタ４６と
を含む。
【０１２１】図１３では、位相比較器として、実施の形
態１で示した位相比較器１５０を使用する場合を示した
が、実施の形態１、２で示した位相比較器２１０、２５
０、２６０を使用しても良い。
【０１２２】簡単に動作説明を行うと、外部クロック信
号ｅｘｔ．ＣＬＫに対応するクロック信号ＥＣＬＫに対
して、内部クロック信号ＣＬＫａに対応するクロック信
号ＲＣＬＫが遅れている場合には、位相比較器からは信
号ＳＬＯＷとしてパルスが出力され、信号ＦＡＳＴには
変化が起こらない。シフトレジスタ４６は信号ＳＬＯＷ
に応答して内部クロック信号ＣＬＫａを早めるべく遅延
ラインの遅延量を小さくする。
【０１２３】反対に、クロック信号ＥＣＬＫに対して、
クロック信号ＲＣＬＫの位相が速すぎる場合には、位相
比較器からは信号ＦＡＳＴとしてパルスが出力され、信
号ＳＬＯＷには変化が起こらない。シフトレジスタ４６
は信号ＦＡＳＴに応答して内部クロック信号ＣＬＫａを
遅くするべく遅延ラインの遅延量を大きくする。
【０１２４】図１４は、同期型半導体記憶装置３００の
連続アクセスの使用を満たす標準的なタイミングを説明
するための波形図である。
【０１２５】図１４においては、データ入出力端子ＤＱ
０〜ＤＱ７の８ビットのデータ（バイトデータ）の入力
および出力が可能なＳＤＲＡＭにおいて、連続して８つ
のデータ（８×８の合計６４ビット）を書込みまたは読
出す動作を示す。連続して読出されるデータのビット数
はバースト長と呼ばれ、ＳＤＲＡＭでは通常モードレジ
スタによって変更することが可能である。
【０１２６】図１４を参照して、時刻ｔ１において、外
部からのクロック信号ｅｘｔ．ＣＬＫ（たとえばシステ
ムクロック）の立上がりエッジで外部からの制御信号
（ロウアドレスストローブ信号／ＲＡＳ、コラムアドレ
スストローブ信号／ＣＡＳ、アドレス信号ＡＤＤなど）
がＳＤＲＡＭに取込まれる。ロウアドレスストローブ信
号／ＲＡＳが活性状態のＬレベルにあるため、このとき
のアドレス信号ＡＤＤは行アドレスＸａとして取込まれ
る。
【０１２７】時刻ｔ２において、コラムアドレスストロ
ーブ信号／ＣＡＳが活性状態のＬレベルとなり、クロッ
ク信号ｅｘｔ．ＣＬＫの立上がりに同期してＳＤＲＡＭ
内部に取込まれる。このときのアドレス信号ＡＤＤは列
アドレスＹとして取込まれる。この取込まれた行アドレ
スＸａおよび列アドレスＹｂに従ってＳＤＲＡＭ内にお
いて行および列の選択動作が実施される。
【０１２８】Ｄ／Ｑは、入出力端子ＤＱｉから入出力さ
れるデータ信号を示す。行アドレスストローブ信号／Ｒ
ＡＳがＬレベルに立下がってから所定のクロック周期
（図１４においては３クロックサイクル）が経過した後
時刻ｔ３において最初のデータｑ０が出力され、データ
ｑ０に引き続きデータｑ１〜ｑ７が連続して出力され
る。このデータの出力は、クロック信号ｅｘｔ．ＣＬＫ
に応答して内部のＤＬＬ回路で発生されたクロック信号
ＣＬＫａの立ち上がりと立ち下がりとにしたがって端子
より出力される。
【０１２９】このため、データの出力タイミングと外部
クロック信号ｅｘｔ．ＣＬＫとの間のタイミングのずれ
は小さく抑えられるため、同期型半導体記憶装置３００
に接続される他の半導体装置等は、高速にデータを受け
取ることが可能である。
【０１３０】時刻ｔ４以降は書込動作を示す。時刻ｔ４
において、行アドレスＸｃがＳＤＲＡＭに取込まれる。
時刻ｔ５において、コラムアドレスストローブ信号／Ｃ
ＡＳおよびライトイネーブル信号／ＷＥがともに活性状
態のＬレベルであれば、そのときのクロック信号ｅｘ
ｔ．ＣＬＫの立上がりエッジにおいて列アドレスＹｄが
取込まれるとともに、そのときに与えられていたデータ
ｄ０が最初の書込データとして取込まれる。ロウアドレ
スストローブ信号／ＲＡＳおよびコラムアドレスストロ
ーブ信号／ＣＡＳの立下がりに応答して、ＳＤＲＡＭ内
部においては行および列選択動作が実施される。以降ク
ロック信号ｅｘｔ．ＣＬＫの立ち上がりおよび立ち下が
りに同期して順次入力データｄ１〜ｄ７が取込まれ、対
応するメモリセルに書込まれる。
【０１３１】実施の形態３の同期型半導体記憶装置３０
０では、データの出力は、クロック信号ｅｘｔ．ＣＬＫ
に応答して内部のＤＬＬ回路４００で発生されたクロッ
ク信号ＣＬＫａにしたがって端子より出力される。
【０１３２】このため、データの出力タイミングと外部
クロック信号ｅｘｔ．ＣＬＫとの間のタイミングのずれ
は小さく抑えられるため、同期型半導体記憶装置３００
に接続される他の半導体装置等は、外部クロック信号ｅ
ｘｔ．ＣＬＫに同期して高速にデータを受け取ることが
可能である。
【０１３３】なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【０１３４】
【発明の効果】請求項１、２に記載の位相比較器は、波
形変換回路において、２つの入力信号の位相差を拡大し
てから比較回路において判定するため、比較回路の精度
をそのままで位相比較器の精度を大幅に改善することが
できる。
【０１３５】請求項３〜５に記載の位相比較器は、請求
項１に記載の位相比較器の奏する効果に加えて、拡大さ
れた位相差を用いて比較回路により位相比較結果を確実
に出力することが可能である。
【０１３６】請求項６〜８記載の位相比較器は、先に入
力が変化した信号に応答して他方の信号を負荷容量を接
続することにより遅延させるとともに、先に変化した信
号のに対応して設けられる負荷容量を切り離すので誤動
作が生ずることが無く、高精度で安定した位相比較動作
が可能となる。
【０１３７】請求項９に記載の位相比較器は、負荷容量
に対する接続用のトランジスタが１段であるので高速動
作に有利である。また、この接続用のトランジスタのゲ
ート電位を制御する回路は小さく作ることができ面積的
にみても有利である。
【０１３８】請求項１０〜１２に記載の位相比較器は、
請求項６に記載の位相比較器の奏する効果に加えて、拡
大された位相差を用いて比較回路により位相比較結果を
確実に出力することが可能である。
【０１３９】請求項１３、１４に記載の同期型半導体記
憶装置は、クロック発生回路における位相比較器中の波
形変換回路において、２つの入力信号の位相差を拡大し
てから比較回路において判定するため、比較回路の精度
をそのままで位相比較器の精度を大幅に改善することが
でき、高速なクロック信号にも対応可能である。
【０１４０】請求項１５〜１７に記載の同期型半導体記
憶装置は、請求項１３に記載の同期型半導体記憶装置の
奏する効果に加えて、拡大された位相差を用いてクロッ
ク発生回路における位相比較器において、比較回路によ
り位相比較結果を確実に出力することが可能である。
【図面の簡単な説明】
【図１】 改善を検討した検討例である位相比較器１０
０の構成を説明するための回路図である。
【図２】 図１で示した波形変換回路１０６の動作を説
明するための動作波形図である。
【図３】 本発明の実施の形態１の位相比較器１５０の
構成を説明するための回路図である。
【図４】 図３に示した波形変換回路１５２の動作を説
明するための動作波形図である。
【図５】 位相比較器１５０に含まれる比較回路１５４
の構成を説明するための回路図である。
【図６】 図５の比較回路１５４の動作を説明するため
の動作波形図である。
【図７】 入力信号ＩＮ１、ＩＮ２のパルス幅が異なる
場合の比較回路１５４の動作波形例である。
【図８】 実施の形態１の変形例１である位相比較器２
１０の構成を示す回路図である。
【図９】 実施の形態２の位相比較器２５０の構成を示
す回路図である。
【図１０】 位相比較器２５０の動作を説明するための
動作波形図である。
【図１１】 実施の形態２の変形例１である位相比較器
２６０の構成を示す回路図である。
【図１２】 実施の形態３の同期型半導体記憶装置３０
０の構成を概略的に示すブロック図である。
【図１３】 同期型半導体記憶装置３００の内部クロッ
ク発生回路２２に含まれるＤＬＬ回路４００の概略構成
を示すブロック図である。
【図１４】 同期型半導体記憶装置３００の連続アクセ
スの使用を満たす標準的なタイミングを説明するための
波形図である。
【符号の説明】
１０２，１０４ バッファ、１００，１５０，２１０，
２５０，２６０ 位相比較器、１０６，１５２，２５
２，２６２ 波形変換回路、１０８，１５４，２１２
比較回路、ＮＡ０，ＮＢ０，ＮＡ１，ＮＢ１，ＮＣ１，
ＮＤ１，ＮＥ１，ＮＦ１，ＮＧ１ ノード、１５６，１
５８，１７８，１８２，１９２，１１２，１１４，１２
２，１２４，１６８，２６９，２７２，２７３，２５
５，２５８ＮチャネルＭＯＳトランジスタ、１７６，１
８０，１９０，２５４，２５６，２７０，２７４ Ｐチ
ャネルＭＯＳトランジスタ、１６４，１６６，１７０
トランスミッションゲート、１６８，１７２ ラッチ回
路、１７４ ゲート回路、１７５ パルス発生回路、１
１０，１２０，１６２，１６３，１８４，１８６，１８
８，１９４，１９６，１９８，２００，２０６，２０８
インバータ、２５３，２５７，２６４，２６６ 接続
回路、３００ 同期型半導体記憶装置、２２内部クロッ
ク発生回路、１ａａ，１ａｂ，１ｂａ，１ｂｂ メモリ
アレイ、４４遅延ライン、４６ シフトレジスタ、４８
遅延回路、４００ ＤＬＬ回路。
フロントページの続き (72)発明者 村井 泰光 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 (72)発明者 岩本 久 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B024 AA03 BA29 CA07 5J106 AA03 CC26 DD24 GG11 HH02 JJ02 KK05

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 第１の入力信号と第２の入力信号との位
    相差に基づいて前記位相差を拡大するように前記第１、
    第２の入力信号の少なくとも一方の波形を変換して、そ
    れぞれ第１および第２の内部ノードに与える波形変換回
    路を備え、 前記波形変換回路は、 前記第１の入力信号が前記第２の入力信号より前に変化
    した時は前記第１の入力信号を前記第１の内部ノードに
    伝達し、前記第２の入力信号が前記第１の入力信号より
    前に変化した時は前記第１の内部ノードを電源ノードに
    接続する第１のゲート回路と、 前記第２の入力信号が前記第１の入力信号より前に変化
    した時は前記第２の入力信号を前記第２の内部ノードに
    伝達し、前記第１の入力信号が前記第２の入力信号より
    前に変化した時は前記第２の内部ノードを前記電源ノー
    ドに接続する第２のゲート回路とを含み、 前記第１の内部ノードの電位と前記第２の内部ノードと
    の電位に応じて前記第１の入力信号と前記第２の入力信
    号の位相比較を行う比較回路をさらに備える、位相比較
    器。
  2. 【請求項２】 前記第１のゲート回路は、 前記第１の内部ノードと前記電源ノードとの間に接続さ
    れゲートに前記第２の入力信号を受ける第１のＭＯＳト
    ランジスタを含み、 前記第２のゲート回路は、 前記第２の内部ノードと前記電源ノードとの間に接続さ
    れゲートに前記第１の入力信号を受ける第２のＭＯＳト
    ランジスタを含み、 前記第１および第２の入力信号は、それぞれ前記第１お
    よび第２の内部ノードに与えられる、請求項１に記載の
    位相比較器。
  3. 【請求項３】 前記比較回路は、前記第１の入力信号
    が、第１論理値をとっている間に前記第２の入力信号が
    前記第１の論理値から第２の論理値に状態遷移をした場
    合に前記第１の入力信号より前記第２の入力信号の位相
    が遅れていると検知する、請求項１に記載の位相比較
    器。
  4. 【請求項４】 前記比較回路は、 前記第２の入力信号に応じて前記第２の内部ノード上の
    信号を取り込む第１のラッチ回路と、 前記第１の入力信号に応じて前記第１のラッチ回路の出
    力を取り込むの第２のラッチ回路と、 前記第１の入力信号に応じたパルスを発生するパルス発
    生回路と、 前記パルス発生回路の出力するパルスのタイミングにて
    前記第２のラッチ回路の出力値をサンプリングし前記比
    較回路の出力信号を出力するゲート回路とを含む、請求
    項３に記載の位相比較器。
  5. 【請求項５】 前記比較回路は、 前記第２の入力信号に応じて前記第２の内部ノード上の
    信号および前記第１の内部ノードの信号を相補信号とし
    て取り込む第１のラッチ回路と、 前記第１の入力信号に応じて前記第１のラッチ回路の出
    力を取り込むの第２のラッチ回路と、 前記第１の入力信号に応じたパルスを発生するパルス発
    生回路と、 前記パルス発生回路の出力するパルスのタイミングにて
    前記第２のラッチ回路の出力値をサンプリングし前記比
    較回路の出力信号を出力するゲート回路とを含む、請求
    項３に記載の位相比較器。
  6. 【請求項６】 第１の入力信号と第２の入力信号との位
    相差に基づいて前記位相差を拡大するように前記第１、
    第２の入力信号の少なくとも一方の波形を変換して、そ
    れぞれ第１および第２の内部ノードに与える波形変換回
    路を備え、 前記波形変換回路は、 前記第１の入力信号が前記第２の入力信号より前に変化
    した時は前記第１の入力信号を前記第１の内部ノードに
    伝達し、前記第２の入力信号が前記第１の入力信号より
    前に変化した時は前記第１の内部ノードに容量負荷を接
    続する第１のゲート回路と、 前記第２の入力信号が前記第１の入力信号より前に変化
    した時は前記第２の入力信号を前記第２の内部ノードに
    伝達し、前記第１の入力信号が前記第２の入力信号より
    前に変化した時は前記第２の内部ノードに容量負荷を接
    続する第２のゲート回路とを含み、 前記第１の内部ノードの電位と前記第２の内部ノードと
    の電位に応じて前記第１の入力信号と前記第２の入力信
    号の位相比較を行う比較回路をさらに備える、位相比較
    器。
  7. 【請求項７】 前記第１のゲート回路は、 前記第２の内部ノードの論理値が第１の論理値で、か
    つ、前記第１の内部ノードの論理値が第２の論理値のと
    きに前記第１の内部ノードを第３の内部ノードと接続す
    る第１の接続回路と、 前記第３の内部ノードと電源ノードとの間に接続される
    第１のキャパシタと、 前記第２の内部ノードの論理値が前記第２の論理値のと
    き前記第３の内部ノードを前記電源ノードと接続する第
    ２の接続回路とを含み、 前記第２のゲート回路は、 前記第１の内部ノードの論理値が前記第１の論理値で、
    かつ、前記第２の内部ノードの論理値が前記第２の論理
    値のときに前記第２の内部ノードを第４の内部ノードと
    接続する第３の接続回路と、 前記第４の内部ノードと電源ノードとの間に接続される
    第２のキャパシタと、 前記第１の内部ノードの論理値が前記第２の論理値のと
    き前記第４の内部ノードを前記電源ノードと接続する第
    ４の接続回路とを含む、請求項６に記載の位相比較器。
  8. 【請求項８】 前記第１の接続回路は、 前記第１の内部ノードと前記第３の内部ノードとの間に
    直列に接続され、それぞれゲートに前記第１の内部ノー
    ドおよび前記第２の内部ノードが接続される第１のＰチ
    ャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯ
    Ｓトランジスタを有し、 前記第３の接続回路は、 前記第２の内部ノードと前記第４の内部ノードとの間に
    直列に接続され、それぞれゲートに前記第２の内部ノー
    ドおよび前記第１の内部ノードが接続される第２のＰチ
    ャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯ
    Ｓトランジスタを有する、請求項７に記載の位相比較
    器。
  9. 【請求項９】 前記第１の接続回路は、 前記第２の内部ノードと前記電源ノードとの間に直列に
    接続され、ともにゲートが前記第１の内部ノードに接続
    される第１のＰチャネルＭＯＳトランジスタおよび第１
    のＮチャネルＭＯＳトランジスタと、 前記第１の内部ノードと前記第３の内部ノードとの間に
    接続され、前記第１のＰチャネルＭＯＳトランジスタと
    前記第１のＮチャネルＭＯＳトランジスタとの接続ノー
    ドにゲートが接続される第３のＮチャネルＭＯＳトラン
    ジスタとを有し、 前記第３の接続回路は、 前記第１の内部ノードと前記電源ノードとの間に直列に
    接続され、ともにゲートが前記第２の内部ノードに接続
    される第２のＰチャネルＭＯＳトランジスタおよび第２
    のＮチャネルＭＯＳトランジスタと、 前記第２の内部ノードと前記第４の内部ノードとの間に
    接続され、前記第２のＰチャネルＭＯＳトランジスタと
    前記第２のＮチャネルＭＯＳトランジスタとの接続ノー
    ドにゲートが接続される第４のＮチャネルＭＯＳトラン
    ジスタとを有する、請求項７に記載の位相比較器。
  10. 【請求項１０】 前記比較回路は、前記第１の入力信号
    が、第１論理値をとっている間に前記第２の入力信号が
    前記第１の論理値から第２の論理値に状態遷移をした場
    合に前記第１の入力信号より前記第２の入力信号の位相
    が遅れていると検知する、請求項６に記載の位相比較
    器。
  11. 【請求項１１】 前記比較回路は、 前記第２の入力信号に応じて前記第２の内部ノード上の
    信号を取り込む第１のラッチ回路と、 前記第１の入力信号に応じて前記第１のラッチ回路の出
    力を取り込むの第２のラッチ回路と、 前記第１の入力信号に応じたパルスを発生するパルス発
    生回路と、 前記パルス発生回路の出力するパルスのタイミングにて
    前記第２のラッチ回路の出力値をサンプリングし前記比
    較回路の出力信号を出力するゲート回路とを含む、請求
    項１０に記載の位相比較器。
  12. 【請求項１２】 前記比較回路は、 前記第２の入力信号に応じて前記第２の内部ノード上の
    信号および前記第１の内部ノードの信号を相補信号とし
    て取り込む第１のラッチ回路と、 前記第１の入力信号に応じて前記第１のラッチ回路の出
    力を取り込むの第２のラッチ回路と、 前記第１の入力信号に応じたパルスを発生するパルス発
    生回路と、 前記パルス発生回路の出力するパルスのタイミングにて
    前記第２のラッチ回路の出力値をサンプリングし前記比
    較回路の出力信号を出力するゲート回路とを含む、請求
    項１０に記載の位相比較器。
  13. 【請求項１３】 外部クロック信号に同期して動作する
    同期型半導体記憶装置であって、 マトリクス状に配列された複数のメモリセルを含むメモ
    リセルアレイと、 前記外部クロック信号に位相同期した内部クロック信号
    に同期して前記メモリセルに保持されたデータを出力す
    る出力回路と、 前記内部クロック信号を発生する内部クロック発生回路
    とを備え、 前記内部クロック発生回路は、 前記外部クロックから前記内部クロックを発生する制御
    を行う遅延制御回路と、 前記遅延制御回路によって制御され、前記外部クロック
    信号を遅延して前記内部クロックを出力する遅延ライン
    と、 前記外部クロック信号と前記内部クロック信号との位相
    差を検出し前記遅延制御回路に検出結果を出力する位相
    比較器とを含み、 前記位相比較器は、 前記外部クロック信号に応じて発生される第１の入力信
    号と前記内部クロック信号に応じて発生される第２の入
    力信号との位相差に基づいて前記位相差を拡大するよう
    に前記第１、第２の入力信号の少なくとも一方の波形を
    変換して、それぞれ第１および第２の内部ノードに与え
    る波形変換回路を含み、 前記波形変換回路は、 前記第１の入力信号が前記第２の入力信号より前に変化
    した時は前記第１の入力信号を第１の内部ノードに伝達
    し、前記第２の入力信号が前記第１の入力信号より前に
    変化した時は前記第１の内部ノードを電源ノードに接続
    する第１のゲート回路と、 前記第２の入力信号が前記第１の入力信号より前に変化
    した時は前記第２の入力信号を第２の内部ノードに伝達
    し、前記第１の入力信号が前記第２の入力信号より前に
    変化した時は前記第２の内部ノードを前記電源ノードに
    接続する第２のゲート回路とを有し、 前記第１の内部ノードの電位と前記第２の内部ノードと
    の電位に応じて前記第１の入力信号と前記第２の入力信
    号の位相比較を行う比較回路をさらに含む、同期型半導
    体記憶装置。
  14. 【請求項１４】 前記第１のゲート回路は、 前記第１の内部ノードと前記電源ノードとの間に接続さ
    れゲートに前記第２の入力信号を受ける第１のＭＯＳト
    ランジスタを含み、 前記第２のゲート回路は、 前記第２の内部ノードと前記電源ノードとの間に接続さ
    れゲートに前記第１の入力信号を受ける第２のＭＯＳト
    ランジスタを含み、 前記第１および第２の入力信号は、それぞれ前記第１お
    よび第２の内部ノードに与えられる、請求項１３に記載
    の同期型半導体記憶装置。
  15. 【請求項１５】 前記比較回路は、前記第１の入力信号
    が、第１論理値をとっている間に前記第２の入力信号が
    前記第１の論理値から第２の論理値に状態遷移をした場
    合に前記第１の入力信号より前記第２の入力信号の位相
    が遅れていると検知する、請求項１３に記載の同期型半
    導体記憶装置。
  16. 【請求項１６】 前記比較回路は、 前記第２の入力信号に応じて前記第２の内部ノード上の
    信号を取り込む第１のラッチ回路と、 前記第１の入力信号に応じて前記第１のラッチ回路の出
    力を取り込むの第２のラッチ回路と、 前記第１の入力信号に応じたパルスを発生するパルス発
    生回路と、 前記パルス発生回路の出力するパルスのタイミングにて
    前記第２のラッチ回路の出力値をサンプリングし前記比
    較回路の出力信号を出力するゲート回路とを含む、請求
    項１５に記載の同期型半導体記憶装置。
  17. 【請求項１７】 前記比較回路は、前記第２の入力信号
    に応じて前記第２の内部ノード上の信号および前記第１
    の内部ノードの信号を相補信号として取り込む第１のラ
    ッチ回路と、 前記第１の入力信号に応じて前記第１のラッチ回路の出
    力を取り込むの第２のラッチ回路と、 前記第１の入力信号に応じたパルスを発生するパルス発
    生回路と、 前記パルス発生回路の出力するパルスのタイミングにて
    前記第２のラッチ回路の出力値をサンプリングし前記比
    較回路の出力信号を出力するゲート回路とを含む、請求
    項１５に記載の同期型半導体記憶装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005535218A (ja) * 2002-08-01 2005-11-17 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 入力信号間の差を選択する位相検出器
WO2009125508A1 (ja) * 2008-04-11 2009-10-15 富士通株式会社 位相制御装置、位相制御プリント板および制御方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000306399A (ja) * 1999-04-22 2000-11-02 Mitsubishi Electric Corp 半導体装置
JP4397076B2 (ja) * 1999-08-20 2010-01-13 株式会社ルネサステクノロジ 半導体装置
US6373293B1 (en) * 2000-10-02 2002-04-16 Rambus Inc. Self-synchronized, multi-sample, quadrature phase detector
US6674309B1 (en) * 2002-11-12 2004-01-06 Analog Devices, Inc. Differential time sampling circuit
WO2008044637A1 (fr) * 2006-10-10 2008-04-17 Nippon Telegraph And Telephone Corporation Procédés de codage et de décodage vidéo, leur dispositif, leur programme, et le support de stockage contenant le programme
TWI684331B (zh) * 2018-05-17 2020-02-01 智原科技股份有限公司 接收器及其共模電壓校準方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11120769A (ja) * 1997-10-13 1999-04-30 Mitsubishi Electric Corp 同期型半導体記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005535218A (ja) * 2002-08-01 2005-11-17 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 入力信号間の差を選択する位相検出器
WO2009125508A1 (ja) * 2008-04-11 2009-10-15 富士通株式会社 位相制御装置、位相制御プリント板および制御方法
JP4819180B2 (ja) * 2008-04-11 2011-11-24 富士通株式会社 位相制御装置、位相制御プリント板および制御方法
US8149033B2 (en) 2008-04-11 2012-04-03 Fujitsu Limited Phase control device, phase-control printed board, and control method

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