TWI684331B - 接收器及其共模電壓校準方法 - Google Patents

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Abstract

本發明提供一種接收器及其共模電壓校準方法。所述接收器包括感測電路、相位比較器以及自校準電路。相位比較器在測試期間比較這些感測電路的多個輸出端的多個閂鎖結果的相位關係，而產生相位比較結果。在測試期間，自校準電路提供相同差動信號給這些感測電路的輸入端，以及將這些感測電路的輸入端的共模準位設定為互不相同。自校準電路依據所述相位比較結果來決定經校準共模準位。自校準電路在正常操作期間將這些感測電路的輸入端的共模準位設定為此經校準共模準位。

Description

接收器及其共模電壓校準方法
本發明是有關於一種電子裝置，且特別是有關於一種接收器及其共模電壓校準方法。
在信號傳輸的過程中，傳輸通道中的信號會有相當的損失。因此，在傳送器(transmitter)與/或接收器(receiver)會設置用於補償損失的等化器(equalizer)電路。例如，圖1是說明信號傳輸系統的電路方塊示意圖。於圖1所示情境中，傳送器110所輸出的差動信號通過傳輸通道120而被傳送至接收器130。在信號傳輸的過程中，傳輸通道120中的信號會有相當的損失。例如圖1所示傳輸通道120中的增益G與頻率f的特性曲線，其繪示了傳輸通道120中的信號增益G隨著頻率f的增加而減少。
一般而言，訊號經過傳輸通道120之後，訊號強度可能會衰減。訊號強度太小會造成雜訊擾動(jitter)太大，進而會造成傳輸的誤碼率增加，影響通訊品質。因此，用於補償損失的等化器112可以被設置在傳送器110，以將傳送器核心電路111所輸出的 差動信號增益其高頻部份。相似地，用於補償損失的等化器131可以被設置在接收器130，以將來自於傳輸通道120的差動信號增益其高頻部份，並將等化後的差動信號傳輸至接收器核心電路132。一般而言，接收器核心電路132可能包括切分器(slicer)。
等化器131可以是決策反饋等化器(decision feedback equalizer,DFE)或是其他等化器。等化器131與接收器核心電路132具有為數不等的感測電路(例如感測放大器，sense amplifier)。這些感測電路可以閂鎖與增益其輸入端的差動信號，以及將經閂鎖結果輸出給下一級電路。一般而言，這些感測電路的閂鎖速度受到製程、溫度等因素所影響。所述閂鎖速度可以被定義為，從時脈觸發的時間點至產生閂鎖結果的時間點的延遲時間。所述延遲時間越小，表示感測電路的閂鎖速度越快。在高速傳輸的應用需求中，感測電路的閂鎖速度越快越好。
本發明提供一種接收器及其共模電壓校準方法，用以加速感測電路的閂鎖速度。
本發明的實施例提供一種接收器。所述接收器包括多個感測電路、一個相位比較器以及一個自校準電路。相位比較器耦接至這些感測電路的多個輸出端，以接收多個閂鎖結果。相位比較器在測試期間比較這些閂鎖結果的相位關係，而產生相位比較結果。自校準電路耦接至相位比較器，以接收相位比較結果，自校準電路 耦接至這些感測電路的多個輸入端。自校準電路在測試期間提供相同差動信號給這些感測電路的輸入端，以及將這些感測電路的輸入端的共模準位設定為互不相同。自校準電路依據所述相位比較結果來決定經校準共模準位。自校準電路在正常操作期間將這些感測電路的輸入端的共模準位設定為此經校準共模準位。
本發明的實施例提供一種接收器的共模電壓校準方法。所述接收器包括多個感測電路、一個相位比較器以及一個自校準電路。所述共模電壓校準方法包括：由相位比較器在測試期間比較這些感測電路的多個輸出端的多個閂鎖結果的相位關係而產生相位比較結果；由自校準電路在測試期間提供相同差動信號給這些感測電路的輸入端；由自校準電路在測試期間將這些感測電路的輸入端的共模準位設定為互不相同；由自校準電路依據此相位比較結果來決定經校準共模準位；以及由自校準電路在正常操作期間將這些感測電路的輸入端的共模準位設定為此經校準共模準位。
基於上述，本發明諸實施例所述接收器及其共模電壓校準方法，其在測試期間使用不同的共模準位測試多個感測電路，以便從這些共模準位中選擇一個共模準位(稱為經校準共模準位)。在正常操作期間，所述接收器將這些感測電路的共模準位設定為此經校準共模準位，以加速這些感測電路的閂鎖速度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
110‧‧‧傳送器
111‧‧‧傳送器核心電路
112‧‧‧等化器
120‧‧‧傳輸通道
130‧‧‧接收器
131‧‧‧接收器核心電路
132‧‧‧等化器
200‧‧‧接收器
210_1、210_2、210_N‧‧‧感測電路
211‧‧‧差動輸入級電路
212‧‧‧閂鎖電路
220_1、220_N‧‧‧前級電路
230_1、230_N‧‧‧後級電路
240‧‧‧自校準電路
241‧‧‧測試樣式電路
242‧‧‧共模電壓產生電路
250‧‧‧相位比較器
251‧‧‧第一閂鎖器
252‧‧‧第二閂鎖器
A_OUT‧‧‧第一輸出信號
B_OUT‧‧‧第二輸出信號
f‧‧‧頻率
G‧‧‧增益
S410至S450、S610至S670‧‧‧步驟
V1‧‧‧第一電壓
V2‧‧‧第二電壓
VR11VR12、VR21、VR22‧‧‧可變電阻
圖1是說明信號傳輸系統的電路方塊示意圖。
圖2是依照本發明的一實施例所繪示的一種接收器的電路方塊(circuit block)示意圖。
圖3是依照本發明的一實施例所繪示的圖2所示感測電路的閂鎖速度對共模準位的特性曲線示意圖。
圖4是依照本發明的一實施例所繪示一種接收器的共模電壓校準方法的流程示意圖。
圖5是依照本發明的一實施例說明圖2所示自校準電路與相位比較器的電路方塊示意圖。
圖6是依照本發明的另一實施例所繪示一種接收器的共模電壓校準方法的流程示意圖。
在本案說明書全文(包括申請專利範圍)中所使用的「耦接(或連接)」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接(或連接)於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的 元件/構件/步驟可以相互參照相關說明。
圖2是依照本發明的一實施例所繪示的一種接收器200的電路方塊(circuit block)示意圖。傳送器(未繪示)所輸出的差動信號通過傳輸通道而被傳送至接收器200。接收器200可以將來自於傳輸通道的差動信號增益其高頻部份。一般而言，接收器200可能包括感測放大器(sense amplifier)、閂鎖器、等化器(equalizer)及/或切分器(slicer)。在圖2所示實施例中，接收器200包括N個感測電路210_1、...、210_N，其中N可以依照設計需求來決定。圖2所示感測電路210_1至210_N可以表示在接收器200的感測放大器、閂鎖器、等化器、切分器及/或其他構件內的感測元件。
感測電路210_1至210_N各自具有差動輸入端，以從前級電路接收差動信號。感測電路210_1至210_N各自閂鎖差動信號，以及輸出閂鎖結果給後級電路。舉例來說，感測電路210_1從前級電路220_1接收差動信號，以及感測電路210_1輸出閂鎖結果給後級電路230_1。以此類推，感測電路210_N從前級電路220_N接收差動信號，以及感測電路210_N輸出閂鎖結果給後級電路230_N。本實施例並不限制感測電路210_1至210_N的實現方式。依照設計需求，在一些實施例中，感測電路210_1至210_N可以是習知差動放大器、習知誤差放大器(error amplifier)或是其他放大器元件/電路。在另一些實施例中，感測電路210_1至210_N可以是習知閂鎖器或是其他差動資料閂鎖元件/電路。
圖3是依照本發明的一實施例所繪示的圖2所示感測電路210_1的閂鎖速度對共模準位的特性曲線示意圖。圖2所示其餘感測電路(例如感測電路210_N)可以參照感測電路210_1的相關說明來類推，故不再贅述。圖3所示橫軸表示感測電路210_1的輸入端的共模電壓(common-mode voltage)的準位(共模準位)，其單位是毫伏特(mV)。圖3所示縱軸表示感測電路210_1的閂鎖速度，其單位是皮秒(ps)。所述閂鎖速度可以被定義為，從時脈觸發的時間點至產生閂鎖結果的時間點的延遲時間。所述延遲時間越小，表示感測電路210_1的閂鎖速度越快。在高速傳輸的應用需求中，感測電路210_1的閂鎖速度越快越好。
這些感測電路的閂鎖速度還受到共模電壓的準位(共模準位)所影響。圖3所示多條曲線表示感測電路210_1操作在不同電壓下的特性。從圖3所示特性曲線可以看出，感測電路210_1的共模準位與感測電路210_1的閂鎖速度，二者之間不是簡單的線性關係。當感測電路210_1的共模準位被設定在某一個特定準位時，感測電路210_1的閂鎖速度為最快速。然而，所述「特定準位」往往受到製程因素及/或其他因素所影響，因此所述「特定準位」不易於積體電路設計階段所獲知/確定。
圖4是依照本發明的一實施例所繪示一種接收器的共模電壓校準方法的流程示意圖。請參照圖2與圖4。接收器200包括多個感測電路210_1至210_N、一個自校準電路240以及一個相位比較器250。圖4所示步驟S410至S430是在接收器200的測 試期間進行的，而步驟S450是在接收器200的正常操作期間進行的。圖4所示步驟S440可以在接收器200的測試期間進行，然而在另外一些實施例中，步驟S440可以在測試期間結束後以及在進入正常操作期間前進行。在其他實施例中，步驟S440可以在接收器200的正常操作期間進行。
自校準電路240耦接至這些感測電路210_1至210_N的輸入端。相位比較器250耦接至這些感測電路210_1至210_N的輸出端，以接收多個閂鎖結果。在測試期間，自校準電路240被致能(enable)以便提供差動信號給這些感測電路210_1至210_N的輸入端，而相位比較器250被致能以便接收這些感測電路210_1至210_N的輸出端的閂鎖結果。在正常操作期間，自校準電路240與相位比較器250被禁能(disable)，此時這些感測電路210_1至210_N的輸入端接收前級電路220_1至220_N所輸出的差動信號，而這些感測電路210_1至210_N的輸出端將閂鎖結果輸出給後級電路230_1至230_N。
在步驟S410中，自校準電路240在測試期間將這些感測電路210_1至210_N的輸入端的共模電壓的準位(共模準位)設定為互不相同。在步驟S420中，自校準電路240在測試期間提供一個相同差動信號給這些感測電路210_1至210_N的輸入端。基於圖3的相關說明可知，不同的共模準位可以使這些感測電路210_1至210_N具有不同的閂鎖速度。感測電路210_1至210_N各自閂鎖自校準電路240所提供的相同差動信號，並且以不同的 閂鎖速度輸出閂鎖結果。
在步驟S430中，相位比較器250在測試期間比較這些感測電路210_1至210_N的輸出端的閂鎖結果的相位關係，而產生相位比較結果。自校準電路240還耦接至相位比較器250，以接收相位比較結果。在步驟S440中，自校準電路240依據相位比較器250的相位比較結果來決定經校準共模準位。舉例來說，自校準電路240可以依據共模準位清單來將不同共模準位設定於這些感測電路210_1至210_N的輸入端，以及依據相位比較結果來從共模準位清單中選擇一個共模準位作為所述經校準共模準位。在一些實施例中，自校準電路240可以將共模準位清單的多個共模準位輪流地應用(設定)於這些感測電路210_1至210_N的輸入端，以便從共模準位清單的這些共模準位中找出具有最大閂鎖速度的一個共模準位作為所述經校準共模準位。
在步驟S450中，自校準電路240在正常操作期間將這些感測電路210_1至210_N的輸入端的共模準位設定為所述經校準共模準位。因此，自校準電路240可以適應性地且動態地將這些感測電路210_1至210_N的閂鎖速度校正至最佳狀態。
圖5是依照本發明的一實施例說明圖2所示自校準電路240與相位比較器250的電路方塊示意圖。於圖5所示實施例中，這些感測電路210_1至210_N的數量N被假設為2。圖5說明內容可以被推廣至3個或更多個感測電路。圖5所示感測電路210_1與210_2可以參照圖2至圖4所述感測電路210_1至210_N的相 關說明來類推，故不再贅述。
於圖5所示實施例中，感測電路210_1包括差動輸入級電路211以及閂鎖電路212。差動輸入級電路211的差動輸入端對作為感測電路210_1的輸入端，以便從自校準電路240接收差動信號。閂鎖電路212的至少一輸入端耦接至差動輸入級電路211的至少一輸出端。閂鎖電路212的至少一輸出端作為感測電路210_1的輸出端，以便輸出閂鎖結果給相位比較器250。依照設計需求，差動輸入級電路211可以是任何類型的差動輸入級，以及閂鎖電路212可以是任何類型的閂鎖電路。舉例來說，差動輸入級電路211可以是習知差動輸入級或是其他差動輸入級，以及閂鎖電路212可以是習知閂鎖電路或是其他閂鎖電路。圖5所示感測電路210_2可以參照感測電路210_1的相關說明來類推，故不再贅述。
於圖5所示實施例中，相位比較器250包括第一閂鎖器251以及第二閂鎖器252。第一閂鎖器251的輸入端耦接至感測電路210_1的輸出端，以接收感測電路210_1的閂鎖結果。第二閂鎖器252的輸入端耦接至感測電路210_2的輸出端，以接收感測電路210_2的閂鎖結果。依照設計需求，第一閂鎖器251以及第二閂鎖器252可以是任何類型的閂鎖電路。舉例來說，第一閂鎖器251以及/或是第二閂鎖器252可以是習知閂鎖器或是其他閂鎖電路。第一閂鎖器251的重置端耦接至第二閂鎖器252的輸出端。第二閂鎖器252的重置端耦接至第一閂鎖器251的輸出端。
於圖5所示實施例中，相位比較器250的相位比較結果包括第一輸出信號A_OUT以及第二輸出信號B_OUT。第一閂鎖器251的輸出端將第一輸出信號A_OUT輸出給自校準電路240。第二閂鎖器252的輸出端將第二輸出信號B_OUT輸出給自校準電路240。
於圖5所示實施例中，自校準電路240包括測試樣式(test pattern)電路241以及共模電壓產生電路242。共模電壓產生電路242可以設定感測電路210_1的輸入端的共模電壓的準位(共模準位)。共模電壓產生電路242還可以設定感測電路210_2的輸入端的共模準位。
共模電壓產生電路242的一個輸出端耦接至感測電路210_1的輸入端，以設定感測電路210_1的共模準位。共模電壓產生電路242的另一個輸出端耦接至感測電路210_2的輸入端，以設定感測電路210_2的共模準位。在測試期間，測試樣式電路241可以提供相同差動信號給感測電路210_1與感測電路210_2。測試樣式電路241控制共模電壓產生電路242，以調整感測電路210_1的共模準位，以及/或是調整感測電路210_2的共模準位。
於圖5所示實施例中，共模電壓產生電路242包括可變電阻VR11、可變電阻VR12、可變電阻VR21以及可變電阻VR22。可變電阻VR11的第一端接收第一電壓V1。可變電阻VR11的第二端耦接至感測電路210_1。可變電阻VR12的第一端接收第二電壓V2。第一電壓V1與第二電壓V2的準位可以依照設計需求來 決定。可變電阻VR12的第二端耦接至可變電阻VR11的第二端。測試樣式電路241可以控制可變電阻VR11與可變電阻VR12的分壓比例，以調整感測電路210_1的共模準位。可變電阻VR21的第一端接收第一電壓V1。可變電阻VR21的第二端耦接至感測電路210_2。可變電阻VR22的第一端接收第二電壓V2。可變電阻VR22的第二端耦接至可變電阻VR21的第二端。測試樣式電路241還可以控制可變電阻VR21與可變電阻VR22的分壓比例，以調整感測電路210_2的共模準位。
圖6是依照本發明的另一實施例所繪示一種接收器的共模電壓校準方法的流程示意圖。請參照圖5與圖6。在步驟S610中，測試樣式電路241從共模準位清單的中選擇二個共模準位，分別作為感測電路210_1的輸入端的共模準位以及感測電路210_2的輸入端的共模準位。在步驟S620中，測試樣式電路241提供相同差動信號給感測電路210_1與感測電路210_2，以及相位比較器250比較感測電路210_1與感測電路210_2的速度(亦即比較閂鎖結果的相位關係)而產生相位比較結果給測試樣式電路241。
在步驟S630中，測試樣式電路241保留具有較快的閂鎖速度的感測電路的共模準位。舉例來說，假設相位比較器250的相位比較結果顯示感測電路210_1的閂鎖速度快於感測電路210_2的閂鎖速度，因此測試樣式電路241保留感測電路210_1的共模準位。當共模準位清單尚有其他共模準位未被比較時(步驟 S640的判斷結果為否)，測試樣式電路241進行步驟S650，以便從共模準位清單的中選擇另一個共模準位，作為較慢的感測電路(例如感測電路210_2)的輸入端的新共模準位。在完成步驟S650後，測試樣式電路241再一次進行步驟S620至S640。
當測試樣式電路241判斷共模準位清單的所有共模準位皆被比較時(步驟S640的判斷結果為是)，測試樣式電路241進行步驟S660。在步驟S660中，測試樣式電路241將步驟S630所保持的共模準位作為所述經校準共模準位。亦即，在共模準位清單中具有最快的閂鎖速度的共模準位被選擇作為所述經校準共模準位。在步驟S670中，測試樣式電路241在正常操作期間控制共模電壓產生電路242，以將感測電路210_1的輸入端的共模準位與感測電路210_2的輸入端的共模準位設定為所述經校準共模準位。因此，自校準電路240可以適應性地且動態地將這些感測電路210_1至210_N的閂鎖速度校正至最佳狀態。
自校準電路240、測試樣式電路241及/或相位比較器250的方塊既可通過形成於積體電路(integrated circuit)上的邏輯電路(硬體(hardware))實現，也可使用中央處理器(Central Processing Unit，CPU)而通過軟體來實現。在後者的情況下，自校準電路240、測試樣式電路241及/或相位比較器250的相關功能可以被實現為軟體(即程式)的編程碼(programming codes)。所述軟體(即程式)可由電腦(或CPU)讀取，且可以被記錄/存放在唯讀記憶體(Read Only Memory，ROM)、存儲裝置(稱作「記 錄媒體」)及/或隨機存取記憶體(Random Access Memory，RAM)。並且，通過電腦(或CPU)從所述記錄媒體中讀取並執行所述程式，從而達成相關功能。作為所述記錄媒體，可使用「非臨時的電腦可讀取媒體(non-transitory computer readable medium)」，例如可使用帶(tape)、碟(disk)、卡(card)、半導體記憶體、可程式設計的邏輯電路等。而且，所述程式也可經由任意傳輸媒體(通信網路或廣播電波等)而提供給所述電腦(或CPU)。所述通信網路例如是互聯網(Internet)、有線通信(wired communication)、無線通信(wireless communication)或其它通信介質。
在不同的應用情境中，自校準電路240、測試樣式電路241及/或相位比較器250的相關功能可以利用一般的編程語言(programming languages，例如C或C++)、硬體描述語言(hardware description languages，例如Verilog HDL或VHDL)或其他合適的編程語言來實現為軟體、韌體或硬體。對於硬體實現，一或多個控制器、微控制器、微處理器、特殊應用積體電路(Application-specific integrated circuit,ASIC)、數位訊號處理器(digital signal processor,DSP)、場可程式邏輯閘陣列(Field Programmable Gate Array,FPGA)及/或其他處理單元中的各種邏輯區塊、模組和電路可以被用於實現或執行本文實施例所述功能。另外，本發明的裝置和方法可以通過硬體、韌體和/或軟體的組合來實現。
綜上所述，本發明諸實施例所述接收器及其共模電壓校準方法，其在測試期間使用不同的共模準位測試多個感測電路 210_1至210_N的閂鎖速度，以便從這些共模準位中選擇具有最快的閂鎖速度的一個共模準位(稱為經校準共模準位)。在正常操作期間，所述接收器將這些感測電路210_1至210_N的共模準位設定為此經校準共模準位，以加速這些感測電路210_1至210_N的閂鎖速度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
S410至S450：步驟

Claims (8)

  1. 一種接收器，包括：多個感測電路；一相位比較器，耦接至該些感測電路的多個輸出端以接收多個閂鎖結果，其中該相位比較器在一測試期間比較該些閂鎖結果的相位關係而產生一相位比較結果；以及一自校準電路，耦接至該相位比較器以接收該相位比較結果，以及耦接至該些感測電路的多個輸入端，其中該自校準電路在該測試期間提供一相同差動信號給該些感測電路的該些輸入端以及將該些感測電路的該些輸入端的共模準位設定為互不相同，以及該自校準電路依據該相位比較結果來決定一經校準共模準位，以及該自校準電路在一正常操作期間將該些感測電路的該些輸入端的共模準位設定為該經校準共模準位。
  2. 如申請專利範圍第1項所述的接收器，其中該自校準電路依據一共模準位清單來將不同共模準位設定於該些感測電路的該些輸入端，以及依據該相位比較結果來從該共模準位清單中選擇一共模準位作為該經校準共模準位。
  3. 如申請專利範圍第1項所述的接收器，其中該些感測電路的任一個包括：一差動輸入級電路，具有一差動輸入端對作為該感測電路的所述輸入端；以及一閂鎖電路，具有至少一輸入端耦接至該差動輸入級電路的 至少一輸出端，其中該閂鎖電路的至少一輸出端作為該感測電路的所述輸出端。
  4. 如申請專利範圍第1項所述的接收器，其中該些感測電路包括一第一感測電路與一第二感測電路，該相位比較器包括：一第一閂鎖器，具有一輸入端耦接至該第一感測電路的所述輸出端；以及一第二閂鎖器，具有一輸入端耦接至該第二感測電路的所述輸出端，其中該第二閂鎖器的一輸出端耦接至該第一閂鎖器的一重置端，而該第二閂鎖器的一重置端耦接至該第一閂鎖器的一輸出端；其中該第一閂鎖器的該輸出端的信號以及該第二閂鎖器的該輸出端的信號被傳送至該自校準電路作為該相位比較結果。
  5. 如申請專利範圍第1項所述的接收器，其中該些感測電路包括一第一感測電路，該自校準電路包括：一共模電壓產生電路，具有一輸出端耦接至該第一感測電路以設定該第一感測電路的共模準位；以及一測試樣式電路，控制該共模電壓產生電路以調整該第一感測電路的共模準位。
  6. 如申請專利範圍第5項所述的接收器，其中該共模電壓產生電路包括：一第一可變電阻，具有一第一端接收一第一電壓，其中該第一可變電阻的一第二端耦接至該第一感測電路；以及 一第二可變電阻，具有一第一端接收一第二電壓，其中該第二可變電阻的一第二端耦接至該第一可變電阻的該第二端；其中該測試樣式電路控制該第一可變電阻與該第二可變電阻的分壓比例，以調整該第一感測電路的共模準位。
  7. 一種接收器的共模電壓校準方法，該接收器包括多個感測電路、一相位比較器以及一自校準電路，所述共模電壓校準方法包括：由該相位比較器在一測試期間比較該些感測電路的多個輸出端的多個閂鎖結果的相位關係而產生一相位比較結果；由該自校準電路在該測試期間提供一相同差動信號給該些感測電路的該些輸入端；由該自校準電路在該測試期間將該些感測電路的該些輸入端的共模準位設定為互不相同；由該自校準電路依據該相位比較結果來決定一經校準共模準位；以及由該自校準電路在一正常操作期間將該些感測電路的該些輸入端的共模準位設定為該經校準共模準位。
  8. 如申請專利範圍第7項所述的共模電壓校準方法，其中該自校準電路依據一共模準位清單來將不同共模準位設定於該些感測電路的該些輸入端，以及該自校準電路依據該相位比較結果來從該共模準位清單中選擇一共模準位作為該經校準共模準位。
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