KR100920841B1 - 반도체 집적회로의 리시버 - Google Patents

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Abstract

본 발명은 바이어스 전압에 따라 감도가 조정되고, 조정된 감도로 입력 신호를 증폭하여 출력하는 입력 버퍼; 및 상기 입력 버퍼의 출력 신호에 따라 상기 바이어스 전압을 가변시켜 출력하는 등화부를 구비하는 반도체 집적회로의 리시버를 포함한다.
Figure R1020080023122
바이어스 전압, 등화

Description

반도체 집적회로의 리시버{RECEIVER OF SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적회로에 관한 것으로서, 특히 반도체 집적회로의 리시버에 관한 것이다.
도 1은 종래의 기술에 따른 반도체 집적회로의 리시버의 회로도이다.
종래의 기술에 따른 반도체 집적회로의 리시버는 도 1에 도시된 바와 같이, 입력 버퍼(10), 딜레이 체인(20) 및 래치(30)를 구비한다.
상기 입력 버퍼(10)는 입력 신호(IN)를 기준 전압(VREF)에 따라 증폭한 증폭 신호(OUT)를 출력하도록 구성된다.
상기 딜레이 체인(20)은 상기 증폭 신호(OUT)를 지연시켜 래치(30)로 출력하도록 구성된다.
상기 래치(30)는 클럭 신호(CLK)에 따라 상기 증폭 신호(OUT)를 래치하도록 구성된다.
도 2는 종래의 기술에 따른 리시버의 입/출력 파형도이다.
상술한 종래의 기술에 따른 리시버는 심볼간 간섭(Inter Symbol Interference) 또는 상기 기준 전압(VREF)에 노이즈 성분이 포함되는 경우, 도 2와 같이 증폭 지연 시간(TD1 ~ TD4)이 상기 기준 전압(VREF)의 레벨에 따라 큰 차이를 나타낸다. 상기 증폭 지연 시간(TD1 ~ TD4)의 절대값이 클수록 신호 손실이 심화되고 결국, 리시버의 타이밍 마진(Timing Margin)을 저해하는 요소로 작용하게 된다.
즉, 종래의 기술에 따른 리시버는 노이즈 성분에 의한 증폭 지연 시간(TD1 ~ TD4)의 변화가 민감하므로 데이터 입력 동작을 위한 타이밍 마진이 줄어들어 데이터 입력 오류와 같은 비정상적인 동작을 초래하는 문제가 있다.
반도체 집적회로의 데이터 전송속도가 점점 높아짐에 따라 고속 신호를 전달받는 리시버의 설계 마진(Margin)이 점점 감소하고 있다. 설계 마진 감소의 주요 원인 중 하나로서 상술한 심볼간 간섭(Inter Symbol Interference)을 들 수 있다. 심볼간 간섭은 고속 신호의 전달 과정에서 주파수가 높아짐에 따라 신호의 손실이 더욱 증가하기 때문에 발생하는 문제이다.
따라서 리시버에는 이러한 신호 손실을 보상해주기 위한 등화기(Equalizer)를 추가로 구성하는 경우도 있다.
상기 등화기를 구성하는 방법으로는 대표적으로, FFE(Feed-Forward Equalization), DFE(Decision-Feedback Equalization) 방식을 이용할 수 있다.
그러나 상술한 FFE 또는 DFE 방식을 이용하는 경우, 회로 구성이 매우 복잡해지며, 특히 FFE 방식의 경우 신호상에 존재하는 노이즈도 데이터와 같이 증폭되는 문제가 있다.
본 발명은 간소화된 회로 구성을 통해 등화 기능의 구현이 가능하며, 또한 이를 통해 타이밍 마진을 증가시킬 수 있도록 한 반도체 집적회로의 리시버를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 집적회로의 리시버는 바이어스 전압에 따라 감도가 조정되고, 조정된 감도로 입력 신호를 증폭하여 출력하는 입력 버퍼; 및 상기 입력 버퍼의 출력 신호에 따라 상기 바이어스 전압을 가변시켜 출력하는 등화부를 구비함을 특징으로 한다.
본 발명에 따른 반도체 집적회로의 리시버는 다음과 같은 효과를 기대할 수 있다.
첫째, 노이즈에 의한 신호 손실을 보상하므로 타이밍 마진을 증가시킬 수 있다.
둘째, 타이밍 마진 증가를 통해 리시버의 동작 속도를 향상시킬 수 있다.
셋째, 간소한 회로 구성 추가 만으로 등화기능의 구현이 가능하므로 기존의 등화기를 채용한 리시버에 비해 면적을 크게 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 집적회로의 리시버의 바람직한 실시예를 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 집적회로의 리시버의 회로도이다.
본 발명에 따른 리시버는 도 3에 도시된 바와 같이, 입력 버퍼(100), 등화부(200), 딜레이 체인(400) 및 래치(500)를 구비한다.
상기 입력 버퍼(100)는 제 1 바이어스 전압(VBLK1) 및 제 2 바이어스 전압(VBLK2)에 따라 강화된 감도(Sensitivity)로 입력 신호(IN)를 증폭하여 증폭 신호(OUT)를 출력하도록 구성된다.
상기 입력 버퍼(100)는 제 1 내지 제 5 트랜지스터(M1 ~ M5)를 구비한다. 상기 제 1 트랜지스터(M1)의 벌크 단자에 상기 제 1 바이어스 전압(VBLK1)이 인가되며, 상기 제 2 트랜지스터(M2)의 벌크 단자에 상기 제 2 바이어스 전압(VBLK2)이 인가된다. 상기 제 1 바이어스 전압(VBLK1) 및 제 2 바이어스 전압(VBLK2)이 가변되면 상기 제 1 트랜지스터(M1) 및 제 2 트랜지스터(M2)의 문턱전압이 가변되고, 그에 따라 제 1 트랜지스터(M1) 및 제 2 트랜지스터(M2)의 동작 능력이 조정된다. 결국, 입력 버퍼(100)의 감도 조정이 가능한 것이다.
상기 딜레이 체인(400)은 상기 증폭 신호(OUT)를 정해진 시간 만큼 지연시켜 지연 증폭 신호(OUT_DLY)를 출력하도록 구성된다. 상기 딜레이 체인(400)의 전체 지연 시간은 상기 래치(500)에 입력되는 클럭 신호(CLK)의 지연시간에 비해 길게 설정되어 있어 상기 래치(500)가 안정적인 래치 동작을 수행할 수 있도록 한다.
상기 등화부(200)는 상기 지연 증폭 신호(OUT_DLY)에 따라 상기 제 1 바이어스 전압(VBLK1)과 상기 제 2 바이어스 전압(VBLK2)의 레벨을 가변시켜 출력하도록 구성된다.
상기 등화부(200)는 상기 지연 증폭 신호(OUT_DLY)에 따라 제 1 예비 바이어스 전압(VB1)과 접지 전압(VSS) 중 하나를 선택하여 상기 제 1 바이어스 전압(VBLK1)으로서 출력하고, 상기 제 2 예비 바이어스 전압(VB2)과 접지 전압(VSS) 중 하나를 선택하여 상기 제 2 바이어스 전압(VBLK2)으로서 출력하도록 구성된다.
상기 등화부(200)는 제 1 다중화부(210) 및 제 2 다중화부(220)를 구비한다. 상기 제 1 다중화부(210)는 제어단에 상기 지연 증폭 신호(OUT_DLY)를 입력 받고, 제 1 입력단과 제 2 입력단에 상기 제 1 예비 바이어스 전압(VB1)과 접지 전압(VSS)을 입력 받도록 구성된다. 상기 제 2 다중화부(220)는 제어단자에 상기 지연 증폭 신호(OUT_DLY)를 입력 받고, 제 1 입력단과 제 2 입력단에 접지 전압(VSS)과 상기 제 2 예비 바이어스 전압(VB2)을 입력 받도록 구성된다.
상기 래치(500)는 클럭 신호(CLK)에 따라 상기 증폭 신호(OUT)를 래치하여 상기 래치(500)와 연결된 회로 구성으로 출력하도록 구성된다.
상기 제 1 예비 바이어스 전압(VB1)과 제 2 예비 바이어스 전압(VB2)은 반도체 집적회로 내부의 전압 생성 회로에서 생성된 전압을 사용할 수 있다. 또한 별도의 바이어스 전압 생성부를 구비하고, 그를 통해 생성된 바이어스 전압을 이용할 수도 있다.
상기 제 1 예비 바이어스 전압(VB1)와 제 2 예비 바이어스 전압(VB2)은 접지 전압(VSS)에 비해 높은 레벨로 설정된다. 다만, 제 1 예비 바이어스 전압(VB1)와 제 2 예비 바이어스 전압(VB2)은 입력 버퍼(100)의 제 1 트랜지스터(M1) 및 제 2 트랜지스터(M2)의 정상 동작을 저해하지 않는 범위에서 설정되어야 한다.
도 4는 바이어스 전압 생성부의 구성 예를 나타낸 블록도이다.
즉, 상기 제 1 예비 바이어스 전압(VB1)과 제 2 예비 바이어스 전압(VB2)을 생성하기 위해 구성한 바이어스 전압 생성부(300)의 실시예이다.
상기 바이어스 전압 생성부(300)는 도 4에 도시된 바와 같이, 제 1 바이어스 전압 생성부(310) 및 제 2 바이어스 전압 생성부(320)를 구비한다.
상기 제 1 바이어스 전압 생성부(310)는 제 1 테스트 신호(TM1)를 입력 받아 제 1 예비 바이어스 전압(VB1)을 생성하도록 구성된다.
상기 제 2 바이어스 전압 생성부(320)는 제 2 테스트 신호(TM2)를 입력 받아 제 2 예비 바이어스 전압(VB2)을 생성하도록 구성된다.
상기 제 1 바이어스 전압 생성부(310) 및 제 2 바이어스 전압 생성부(320)는 동일하게 구성할 수 있다.
상기 제 2 바이어스 전압 생성부(320)는 기준전압 생성부(321), 다중화부(322) 및 퓨즈 셋(323)을 구비한다.
상기 기준전압 생성부(321)는 서로 다른 레벨을 갖는 복수개의 기준 전압(VB2_0 ~ VB2_n)을 생성하도록 구성된다. 상기 기준전압 생성부(321)는 밴드 갭 레퍼런스(Band Gap Reference) 회로를 이용하여 구성할 수 있다.
상기 다중화부(322)는 퓨즈 셋 신호(FS) 또는 제 2 테스트 신호(TM2)에 응답하여 상기 복수개의 기준 전압(VB2_0 ~ VB2_n) 중에서 하나를 선택하여 제 2 예비 바이어스 전압(VB2)으로서 출력하도록 구성된다.
상기 퓨즈 셋(Fuse Set)(323)은 테스트 모드의 활성화 구간 동안 상기 제 2 테스트 신호(TM2)를 상기 다중화부(322)에 공급하고, 상기 테스트 모드의 비활성화 구간 동안 내부의 퓨즈의 컷 상태에 따라 발생된 퓨즈 셋 신호(FS)를 상기 다중화부(322)에 공급하도록 구성된다.
상기 제 1 테스트 신호(TM1) 및 제 2 테스트 신호(TM2)는 각각 복수개의 비트로 구성될 수 있으며, 상기 제 1 테스트 신호(TM1) 및 제 2 테스트 신호(TM2)는 상기 테스트 모드의 활성화 구간 동안 선택적으로 활성화되고, 상기 테스트 모드의 비활성화 구간동안 모두 비활성화되도록 설정할 수 있다.
상술한 바이어스 전압 생성부(300)의 실시예는 제 1 예비 바이어스 전압(VB1)과 제 2 예비 바이어스 전압(VB2)을 독립적으로 제어할 수 있도록 한 구성이다. 만일 제 1 예비 바이어스 전압(VB1)과 제 2 예비 바이어스 전압(VB2)을 동일한 레벨로 사용한다면, 제 1 바이어스 전압 생성부(310) 및 제 2 바이어스 전압 생성부(320) 중 어느 하나만 구성하면 된다.
상기 제 1 예비 바이어스 전압(VB1)과 제 2 예비 바이어스 전압(VB2)을 조정하는 방법은 다음과 같다.
테스트 모드를 활성화시킨 상태에서 제 1 테스트 신호(TM1) 및 제 2 테스트 신호(TM2)를 각각 특정 값으로 입력시킨다. 상기 제 1 테스트 신호(TM1) 및 제 2 테스트 신호(TM2)는 서로 다른 값을 가질 수 있으며, 필요에 따라 같은 값을 가질 수도 있다.
상기 테스트 모드가 활성화된 상태이므로 도 5의 퓨즈 셋(323)은 상기 제 2 테스트 신호(TM2)를 다중화부(322)로 출력한다.
다중화부(322)는 기준전압 생성부(321)에서 출력된 기준 전압(VB2_0 ~ VB2_n) 중에서 상기 제 2 테스트 신호(TM2)에 상응하는 하나를 선택하여 제 2 예비 바이어스 전압(VB2)으로 출력한다. 이와 동일한 방법으로 제 1 테스트 신호(TM1)에 따른 제 1 예비 바이어스 전압(VB1)이 출력된다.
이와 같이 테스트 모드를 통해 원하는 제 1 예비 바이어스 전압(VB1) 레벨과 제 2 예비 바이어스 전압(VB2) 레벨을 정할 수 있다.
이후, 상기 제 1 예비 바이어스 전압(VB1) 및 제 2 예비 바이어스 전압(VB2) 설정시의 제 1 테스트 신호(TM1) 및 제 2 테스트 신호(TM2) 값과 동일한 퓨즈 셋 신호(FS)가 출력될 수 있도록 제 1 바이어스 전압 생성부(310)와 제 2 바이어스 전압 생성부(320)의 퓨즈 셋(323)의 퓨즈 컷팅을 수행한다.
이후, 테스트 모드가 비활성화되면 도 5의 퓨즈 셋(323)은 테스트 모드 활성화 구간에 설정된 퓨즈 셋 신호(FS)를 다중화부(322)로 출력한다.
따라서 노멀 동작시에도 원하는 레벨의 제 1 예비 바이어스 전압(VB1) 및 제 2 예비 바이어스 전압(VB2) 생성이 가능하다.
이와 같이 구성된 본 발명에 따른 반도체 집적회로의 리시버의 동작을 설명하면 다음과 같다.
도 3을 참조하면, 입력 버퍼(100)에서 출력된 증폭 신호(OUT)가 딜레이 체인(400)을 경유하여 지연 증폭 신호(OUT_DLY)로서 등화부(200)에 입력된다.
한편, 도 4의 바이어스 전압 생성부(300) 또는 내부 구성에서 제 1 예비 바 이어스 전압(VB1) 및 제 2 예비 바이어스 전압(VB2)이 공급된다.
상기 지연 증폭 신호(OUT_DLY)가 하이 레벨이면 등화부(200)의 제 1 다중화부(210)는 접지 전압(VSS)을 선택하여 제 1 바이어스 전압(VBLK1)으로 출력하고, 제 2 다중화부(220)는 제 2 예비 바이어스 전압(VB2)을 선택하여 제 2 바이어스 전압(VBLK2)으로 출력한다.
상기 제 1 바이어스 전압(VBLK1)에 비해 제 2 바이어스 전압(VBLK2)의 레벨이 높으므로 입력 버퍼(100)의 제 1 트랜지스터(M1)의 문턱전압이 제 2 트랜지스터(M2)에 비해 높아진다.
제 1 트랜지스터(M1)의 문턱전압이 제 2 트랜지스터(M2)에 비해 높으므로 NMOS 트랜지스터의 특성상 제 2 트랜지스터(M2)의 동작 능력이 제 1 트랜지스터(M1)에 비해 향상된다.
즉, 상기 지연 증폭 신호(OUT_DLY)가 하이 레벨이라는 것은 이미 입력된 데이터 즉, 이전 데이터가 하이 레벨이라는 것을 의미한다. 따라서 이전 데이터가 하이 레벨인 경우, 로우 레벨의 데이터 입력에 대비하여, 기준 전압(VREF)에 따라 동작하는 제 2 트랜지스터(M2)의 동작 능력이 입력 신호(IN) 즉, 데이터를 입력 받는 제 1 트랜지스터(M1)에 비해 높아지도록 함으로써, 입력 버퍼(100)의 감도를 향상시킨 것이다. 따라서 기존의 리시버에 비해 보다 빠르게 데이터 감지 및 증폭이 이루어지도록 할 수 있다.
한편, 상기 지연 증폭 신호(OUT_DLY)가 로우 레벨이면 등화부(200)의 제 1 다중화부(210)는 제 1 예비 바이어스 전압(VB1)을 선택하여 제 1 바이어스 전 압(VBLK1)으로 출력하고, 제 2 다중화부(220)는 접지 전압(VSS)을 선택하여 제 2 바이어스 전압(VBLK2)으로 출력한다.
상기 제 2 바이어스 전압(VBLK2)에 비해 제 1 바이어스 전압(VBLK1)의 레벨이 높으므로 입력 버퍼(100)의 제 2 트랜지스터(M2)의 문턱전압이 제 1 트랜지스터(M1)에 비해 높아진다.
제 2 트랜지스터(M2)의 문턱전압이 제 1 트랜지스터(M1)에 비해 높으므로 NMOS 트랜지스터의 특성상 제 1 트랜지스터(M1)의 동작 능력이 제 2 트랜지스터(M2)에 비해 향상된다.
즉, 이전 데이터가 로우 레벨인 경우, 하이 레벨의 데이터 입력에 대비하여, 입력 신호(IN) 즉, 데이터를 입력 받는 제 1 트랜지스터(M1)의 동작 능력이 기준 전압(VREF)에 따라 동작하는 제 2 트랜지스터(M2)의 동작 능력에 비해 높아지도록 함으로써, 입력 버퍼(100)의 감도를 향상시킨 것이다. 따라서 기존의 리시버에 비해 보다 빠르게 데이터 감지 및 증폭이 이루어지도록 할 수 있다.
도 5는 본 발명에 따른 리시버의 입/출력 파형도이다.
도 5에 도시된 바와 같이, 이전 데이터의 레벨에 따라 제 1 트랜지스터(M1) 또는 제 2 트랜지스터(M2)의 동작 능력을 선택적으로 강화시켜 입력 버퍼(100)의 감도를 향상시키므로, 입력 버퍼(100)로 인한 증폭 지연 시간(TD1A ~ TD4A)의 절대값이 줄어든다.
따라서 종래 기술에 비해 신속하게 증폭 신호(OUT)를 천이시킬 수 있어 종래의 기술에 비해 타이밍 마진을 더 확보할 수 있다.
상기 증폭 신호(OUT)는 딜레이 체인(400)을 통해 지연되어 래치(500)에 입력된다.
상기 래치(500)는 상기 딜레이 체인(400)의 최종 출력 신호를 클럭 신호(CLK)에 따라 래치하여 출력한다.
결국, 본 발명에 따른 반도체 집적회로의 리시버는 노이즈에 둔감하여 신속하고 안정적인 데이터 입력처리가 가능하다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 리시버의 블록도,
도 2는 도 1의 리시버의 입/출력 파형도,
도 3은 본 발명에 따른 리시버의 회로도,
도 4는 본 발명에 따른 바이어스 전압 생성부의 구성예를 나타낸 블록도,
도 5는 도 3의 리시버의 입/출력 파형도이다.
- 도면의 주요 부분에 대한 부호의 설명 -
100: 입력 버퍼 200: 등화부
300: 바이어스 전압 생성부 400: 딜레이 체인
500: 래치

Claims (13)

  1. 바이어스 전압에 따라 감도가 조정되고, 조정된 감도로 입력 신호를 증폭하여 출력하는 입력 버퍼; 및
    상기 입력 버퍼의 출력 신호에 따라 상기 바이어스 전압을 가변시켜 출력하는 등화부를 구비하며,
    상기 등화부는
    상기 입력 버퍼의 출력 신호에 따라 복수개의 전압 레벨 중 하나를 선택하여 출력함으로써 상기 바이어스 전압의 레벨을 가변시키도록 구성되는 반도체 집적회로의 리시버.
  2. 제 1 항에 있어서,
    상기 입력 버퍼는 제 1 바이어스 전압과 제 2 바이어스 전압에 따라 각각 동작 능력이 조정되는 제 1 입력 소자 및 제 2 입력 소자를 구비하는 것을 특징으로 하는 반도체 집적회로의 리시버.
  3. 제 2 항에 있어서,
    상기 제 1 입력 소자 및 상기 제 2 입력 소자는 각각의 벌크 단자에 상기 제 1 바이어스 전압과 상기 제 2 바이어스 전압을 입력 받는 제 1 트랜지스터와 제 2 트랜지스터로 구성되는 것을 특징으로 하는 반도체 집적회로의 리시버.
  4. 삭제
  5. 제 3 항에 있어서,
    상기 등화부는
    상기 입력 버퍼의 출력 신호에 따라 복수개의 제 1 전압 중 하나를 선택하여 상기 제 1 바이어스 전압으로 출력하는 제 1 다중화부, 및
    상기 입력 버퍼의 출력 신호에 따라 복수개의 제 2 전압 중 하나를 선택하여 상기 제 2 바이어스 전압으로 출력하는 제 2 다중화부를 구비하는 것을 특징으로 하는 반도체 집적회로의 리시버.
  6. 제 5 항에 있어서,
    상기 복수개의 제 1 전압은 접지 전압과 상기 접지 전압에 비해 높은 레벨의 제 1 예비 바이어스 전압을 포함하고, 상기 복수개의 제 2 전압은 접지 전압과 상기 접지 전압에 비해 높은 레벨의 제 2 예비 바이어스 전압을 포함하는 것을 특징으로 하는 반도체 집적회로의 리시버.
  7. 제 6 항에 있어서,
    상기 제 1 예비 바이어스 전압과 상기 제 2 예비 바이어스 전압을 생성하기 위한 바이어스 전압 생성부를 더 구비하는 것을 특징으로 하는 반도체 집적회로의 리시버.
  8. 제 7 항에 있어서,
    상기 바이어스 전압 생성부는 상기 제 1 예비 바이어스 전압과 상기 제 2 예비 바이어스 전압을 독립적인 레벨로 생성할 수 있도록 구성되는 것을 특징으로 하는 반도체 집적회로의 리시버.
  9. 제 8 항에 있어서,
    상기 바이어스 전압 생성부는
    제 1 제어신호에 응답하여 상기 제 1 예비 바이어스 전압의 레벨을 가변시키는 제 1 바이어스 전압 생성부, 및
    제 2 제어신호에 응답하여 상기 제 2 예비 바이어스 전압의 레벨을 가변시키는 제 2 바이어스 전압 생성부를 구비하는 것을 특징으로 하는 반도체 집적회로의 리시버.
  10. 제 9 항에 있어서,
    상기 제 1 바이어스 전압 생성부는
    서로 다른 레벨을 갖는 복수개의 기준 전압을 생성하는 기준전압 생성부, 및
    상기 제 1 제어신호에 응답하여 상기 복수개의 기준 전압 중에서 하나를 선택하여 상기 제 1 예비 바이어스 전압으로 출력하는 다중화부를 구비하는 것을 특 징으로 하는 반도체 집적회로의 리시버.
  11. 제 10 항에 있어서,
    상기 기준전압 생성부는
    밴드 갭 레퍼런스(Band Gap Reference) 회로를 구비하는 것을 특징으로 하는 반도체 집적회로의 리시버.
  12. 제 10 항에 있어서,
    상기 제 1 바이어스 전압 생성부는
    테스트 모드의 활성화 구간 동안 상기 테스트 신호를 상기 제 1 제어신호로서 상기 다중화부에 공급하고, 상기 테스트 모드의 비활성화 구간 동안 내부의 퓨즈 컷팅 상태에 따라 발생된 신호를 상기 제 1 제어신호로서 상기 다중화부에 공급하도록 구성된 퓨즈 셋(Fuse Set)을 더 구비하는 것을 특징으로 하는 반도체 집적회로의 리시버.
  13. 제 9 항에 있어서,
    상기 제 2 바이어스 전압 생성부는
    상기 제 1 바이어스 전압 생성부와 동일하게 구성할 수 있는 것을 특징으로 하는 반도체 집적회로의 리시버.
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* Cited by examiner, † Cited by third party
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030088322A (ko) * 2002-05-14 2003-11-19 삼성전자주식회사 출력 피드백 신호를 사용하여 오프셋 전압을 조절하는입력 수신기
JP2004140487A (ja) * 2002-10-16 2004-05-13 Rohm Co Ltd バッファ回路及びドライバｉｃ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030088322A (ko) * 2002-05-14 2003-11-19 삼성전자주식회사 출력 피드백 신호를 사용하여 오프셋 전압을 조절하는입력 수신기
JP2004140487A (ja) * 2002-10-16 2004-05-13 Rohm Co Ltd バッファ回路及びドライバｉｃ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9311973B2 (en) 2013-12-26 2016-04-12 Samsung Electronics Co., Ltd. Input buffer for semiconductor memory device and flash memory device including the same

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