JP2020155859A - 半導体集積回路及び受信装置 - Google Patents

Abstract

【課題】一つの実施形態は、有線通信を適切に行うことに適した半導体集積回路及び受信装置を提供することを目的とする。【解決手段】一つの実施形態によれば、半導体集積回路において、等化回路は、サマー回路と補正回路と可変遅延回路と調整回路とを有する。補正回路は、クロックが供給されるクロックノードとサマー回路の出力ノードに電気的に接続された出力ノードとを有する。可変遅延回路は、クロックノードに電気的に接続された出力ノードを有する。可変遅延回路は、クロックの遅延量を変更可能に構成されている。調整回路は、サマー回路の出力ノードに電気的に接続されている。調整回路は、サマー回路から出力されたデータにおけるエッジ期間の値及びデータ期間の値をサンプリングする。調整回路は、サンプリング結果に応じて、可変遅延回路から補正回路のクロックノードへ供給されるクロックのタイミングが目標タイミングに近づくように可変遅延回路の遅延量を調整する。【選択図】図１

Description

本実施形態は、半導体集積回路及び受信装置に関する。

通信システムでは、送信装置と受信装置との間を有線通信路で接続して、有線通信を行うことがある。このとき、有線通信を適切に行うことが望まれる。

特開２００８−２２７９８０号公報 特開２００９−２２５０１８号公報 特開２０１８−４６４８９号公報

一つの実施形態は、有線通信を適切に行うことに適した半導体集積回路及び受信装置を提供することを目的とする。

一つの実施形態によれば、等化回路を有する半導体集積回路が提供される。等化回路は、サマー回路と補正回路と可変遅延回路と調整回路とを有する。補正回路は、クロックが供給されるクロックノードとサマー回路の出力ノードに電気的に接続された出力ノードとを有する。可変遅延回路は、クロックノードに電気的に接続された出力ノードを有する。可変遅延回路は、クロックの遅延量を変更可能に構成されている。調整回路は、サマー回路の出力ノードに電気的に接続されている。調整回路は、サマー回路から出力されたデータにおけるエッジ期間の値及びデータ期間の値をサンプリングする。調整回路は、サンプリング結果に応じて、可変遅延回路から補正回路のクロックノードへ供給されるクロックのタイミングが目標タイミングに近づくように可変遅延回路の遅延量を調整する。

図１は、実施形態に係る半導体集積回路を備える受信装置を含む通信システムの構成を示すブロック図である。 図２は、実施形態における有線通信路、ＣＴＬＥ回路、ＤＦＥ回路の周波数特性の概念を示す図である。 図３は、実施形態におけるＤＦＥ回路の概略構成を示す回路図である。 図４は、実施形態におけるＤＦＥ回路の構成の一例を示す回路図である。 図５は、実施形態におけるフィードバックタイミングを示す波形図である。 図６は、実施形態におけるサンプリング結果のパターンを示す図である。 図７は、実施形態におけるＤＦＥ回路の動作を示す波形図である。 図８は、実施形態の変形例におけるＤＦＥ回路の構成の一例を示す回路図である。 図９は、実施形態の変形例におけるサンプリング結果のパターンを示す図である。

以下に添付図面を参照して、実施形態にかかる半導体集積回路を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
実施形態にかかる半導体集積回路が適用されたデータ受信機について図１を用いて説明する。図１は、等化回路１が適用されたデータ受信機２００を含む通信システム４００の構成を示す図である。

通信システム４００は、データ送信機１００、データ受信機２００、及び有線通信路３００を有する。データ送信機１００及びデータ受信機２００は、有線通信路３００を介して通信可能に接続されている。データ送信機１００は、データを有線通信路３００経由でデータ受信機２００へ送信する。すなわち、データ受信機２００は、有線通信路３００が接続可能である受信ノード２００ａを有し、有線通信路３００経由でデータ送信機１００からデータを受信することができる。

データ送信機１００は、送信するデータに所定の変調（例えば、ＮＲＺなどの２値変調）をかけた変調信号を有線通信路３００経由でデータ受信機２００へ送信する送信装置である。データ受信機２００は、半導体集積回路２０５及び内部回路２０３を有する受信装置である。半導体集積回路２０５は、等化回路１、及びＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路２０４を有する。等化回路１は、受信ノード２００ａに電気的に接続されている。

等化回路１は、ＣＤＲ回路２０４から供給される多相クロックを用いて変調信号φＤＩに対して等化処理を行い、データφＤＯを復元してＣＤＲ４及び内部回路２０３へ出力する。ＣＤＲ回路２０４は、データφＤＯから多相クロックを再生する。ＣＤＲ回路２０４は、再生された多相クロックを等価回路１へ供給する。これにより、等化回路１は、再び、ＣＤＲ４から供給される多相クロックを用いて変調信号φＤＩを等化する。すなわち、等化回路１による等化処理の精度がＣＤＲ回路２０４による多相クロックの再生の精度に影響する。

ＣＤＲ回路２０４で再生される多相クロックは、互いに位相が異なる複数のクロックＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０を含む。多相クロックにおける各クロックＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０は、最も位相の近いクロックとの位相差が均等（例えば、９０°）である。クロックＣＬＫ０の位相を基準にした各クロックＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０の位相差を示すと、それぞれ、０°，９０°，１８０°，２７０°となる。

有線通信において、ますますデータレートが高くなり、高い周波数での通信が行われ得る。有線通信路３００では、導線の表皮効果や誘電体損失等に起因したチャネル損失により、図２（ａ）に示すように、伝送信号における信号強度の損失の高周波成分が低周波成分に比べて大きくなりやすい。ナイキスト周波数（ＮＲＺでは、データ転送レートの半分の周波数）ｆ_Ｎでは、変調信号φＤＩの信号強度の損失がΔＡＭになる。ここで信号強度は、信号伝送経路における構成部のゲインに対応する。

その減衰を補償するため、図１に示す等化回路１は、１段階目の等化処理を行うＣＴＬＥ（Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ）回路２を有する。ＣＴＬＥ回路２のゲイン特性は、図２（ｂ）に一点鎖線で示すように、有線通信路３００の減衰特性の逆特性で設計され得るが、実際には図２（ｂ）に実線で示すようにナイキスト周波数ｆ_Ｎで一点鎖線の特性に対してΔＧ分の減衰が生ずる。

このため、図１に示す等化回路１は、２段階目の等価処理を行うＤＦＥ（Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ）回路３を有する。ＤＦＥ回路３は、図２（ｃ）に実線で示すようにナイキスト周波数ｆ_Ｎ近傍でΔＧ分のゲインを有するように設計され得る。ＤＦＥ回路３は、符号間干渉（Ｉｎｔｅｒ Ｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を補償するように、入力信号に対して過去の入力信号から受ける影響による信号強度の劣化分に対応するΔＧ分のゲインで入力信号の劣化を補償する。

具体的には、ＤＦＥ回路３は、Ｎサイクル前（Ｎは１以上の整数）までのデータのそれぞれについて、データが０及び１のいずれであるかの判定を行いその結果にそれぞれタップ係数をかけてフィードバックすることでΔＧ分のゲインに相当する波形等化を行う。このようにタップ係数をかけてフィードバックする回路をタップ（ＴＡＰ）と呼び、タップの数Ｎをタップ数と呼ぶことにする。なお、図２は、有線通信路、ＣＴＬＥ回路、ＤＦＥ回路の周波数特性を示す図である。

ＤＦＥ回路３は、図３に示すように、サマー（Ｓｕｍｍｅｒ）回路４、判定回路５、遅延回路６、及びタップ回路７を有する。図３は、ＤＦＥ回路３の概略構成を示す回路図である。遅延回路６は、２個の遅延素子ＤＥ−１，ＤＥ−２を含む。タップ回路７は、２個の乗算素子ＡＥ−１，ＡＥ−２を含む。図３では、タップ数が２である場合について例示されているが、タップ数は３以上であってもよい。

サマー回路４は、ＣＴＬＥ回路２及び判定回路５の間に配されている。各遅延素子ＤＥ−１〜ＤＥ−２及び各乗算素子ＡＥ−１〜ＡＥ−２は、判定回路５の出力ノードからサマー回路４に戻るフィードバック経路上に配されている。各遅延素子ＤＥ−１〜ＤＥ−２は、付与すべき遅延量Ｚ^−１を有している。各乗算素子ＡＥ−１〜ＡＥ−２は、乗算するためのタップ係数Ｋ_１〜Ｋ_２を有している。

サマー回路４は、ＣＴＬＥ回路２から一対の差動信号φＤＩ＿ｐ，φＤＩ＿ｎを信号φＤＩとして受けることができる。サマー回路４は、各差動信号φＤＩ＿ｐ，φＤＩ＿ｎに各タップ回路７からフィードバックされた信号を加算（例えば、電流加算）して、加算結果の各差動信号φＤＰ，φＤＮを判定回路５へ供給する。

例えば、判定回路５は、供給された各差動信号φＤＰ，φＤＮに対して０及び１のいずれの論理値であるかの判定を行い、遅延回路６を経由してタップ回路７へ判定結果の信号を供給する。タップ回路７は、判定回路５から供給された信号にタップ係数Ｋ_１，Ｋ_２を乗算してサマー回路４へフィードバックする。

タップ数が１である場合、ＤＦＥ回路３は、図４に示すように構成され得る。図４は、ＤＦＥ回路３の構成の一例を示す回路図である。ＤＦＥ回路３は、差動信号を処理するように構成され得る。図４では、簡略化のために差動のＰ側の信号ライン及び回路要素について図示及び説明を行うが、差動のＮ側の信号ライン及び回路要素も同様に構成され得る。

図４に示すＤＦＥ回路３では、サマー回路４の出力ノードに判定回路５が配され、判定回路５の出力ノードとタップ回路７の制御ノードとが複数のフィードバックラインＬｆ１，Ｌｆ２で接続されており、タップ回路７の出力ノードがサマー回路４の電流加算ノードに接続されている。また、遅延回路６の出力ノードが判定回路５のクロックノードとタップ回路７のクロックノードとに接続されている。

また、ＤＦＥ回路３は、動作高速化のために、基本クロック（例えば、ＣＬＫ０）における偶数番目のエッジに対応するＥｖｅｎ系の構成と基本クロックにおける奇数番目のエッジに対応するＯｄｄ系の構成とを含むインターリーブ構成を採用している。

サマー回路４は、アンプ４１、信号ラインＬｓ、電流加算ノードＮｅ，Ｎｏを有する。サマー回路４において、電流加算ノードＮｅが、Ｅｖｅｎ系の構成である。電流加算ノードＮｏが、Ｏｄｄ系の構成である。

アンプ４１は、信号φＤＩ＿ｐ（及び信号φＤＩ＿ｎ）を受けて増幅し、増幅後の信号を出力する。アンプ４１は、出力ノードが信号ラインＬｓに電気的に接続されている。信号ラインＬｓには、電流加算ノードＮｅ及び電流加算ノードＮｏが配されている。

遅延回路６は、可変遅延回路６１、遅延回路６２、可変遅延回路６３、及び遅延回路６４を有する。変遅延回路６１、遅延回路６２、可変遅延回路６３、及び遅延回路６４は、それぞれ、クロックバッファとも呼ばれる。

可変遅延回路６１は、遅延量が変更可能に構成されている。可変遅延回路６１は、クロックＣＬＫ１８０をＣＤＲ回路２０４から受け、変更された遅延量をクロックＣＬＫ１８０に付与して可変遅延クロックＣＬＫ１８０’を生成する。可変遅延回路６１は、可変遅延クロックＣＬＫ１８０’をタップ回路７のＥｖｅｎ用のクロックノードへ供給する。

遅延回路６２は、固定された遅延量を有する。遅延回路６２は、クロックＣＬＫ１８０をＣＤＲ回路２０４から受け、固定された遅延量をクロックＣＬＫ１８０に付与して固定遅延クロックＣＬＫ１８０”を生成する。遅延回路６２は、固定遅延クロックＣＬＫ１８０”をＥｖｅｎ用のエッジサンプラ５２のクロックノードへ供給する。

可変遅延回路６３は、遅延量が変更可能に構成されている。可変遅延回路６３は、クロックＣＬＫ０をＣＤＲ回路２０４から受け、変更された遅延量をクロックＣＬＫ０に付与して可変遅延クロックＣＬＫ０’を生成する。可変遅延回路６３は、可変遅延クロックＣＬＫ０’をタップ回路７のＯｄｄ用のクロックノードへ供給する。

遅延回路６４は、固定された遅延量を有する。遅延回路６４は、クロックＣＬＫ０をＣＤＲ回路２０４から受け、固定された遅延量をクロックＣＬＫ０に付与して固定遅延クロックＣＬＫ０”を生成する。遅延回路６４は、固定遅延クロックＣＬＫ０”をＯｄｄ用のエッジサンプラ５４のクロックノードへ供給する。

なお、遅延回路６は、さらに、ＣＬＫ９０用の遅延回路とＣＬＫ２７０用の遅延回路とを含むが、図示の簡略化のため、図４では、省略している。クロックＣＬＫ９０用の遅延回路は、ＣＬＫ９０をＣＤＲ回路２０４から受け、固定された遅延量をクロックＣＬＫ９０に付与して固定遅延クロックＣＬＫ９０”を生成する。ＣＬＫ９０用の遅延回路は、固定遅延クロックＣＬＫ９０”をＥｖｅｎ用のデータサンプラ５１のクロックノードへ供給する。ＣＬＫ２７０用の遅延回路は、クロックＣＬＫ２７０をＣＤＲ回路２０４から受け、固定された遅延量をクロックＣＬＫ２７０に付与して固定遅延クロックＣＬＫ２７０”を生成する。ＣＬＫ２７０用の遅延回路は、固定遅延クロックＣＬＫ２７０”をＯｄｄ用のデータサンプラ５３のクロックノードへ供給する。

判定回路５は、データサンプラ５１、エッジサンプラ５２、データサンプラ５３、及びエッジサンプラ５４を有する。

データサンプラ５１は、例えばフリップフロップで構成され、データ入力ノードが信号ラインＬｓに電気的に接続され、クロックノードがクロックＣＬＫ９０用の遅延回路の出力ノードに電気的に接続され、出力ノードがフィードバックラインＬｆ１、内部回路２０３（図１参照）、及びＣＤＲ回路２０４の入力ノードに電気的に接続される。

エッジサンプラ５２は、例えばフリップフロップで構成され、データ入力ノードが信号ラインＬｓに電気的に接続され、クロックノードが遅延回路６（遅延回路６２）の出力ノードに電気的に接続される。

データサンプラ５３は、例えばフリップフロップで構成され、データ入力ノードが信号ラインＬｓに電気的に接続され、クロックノードがＣＬＫ２７０用の遅延回路の出力ノードに電気的に接続され、出力ノードがフィードバックラインＬｆ２、内部回路２０３、及びＣＤＲ回路２０４の入力ノードに電気的に接続される。

エッジサンプラ５４は、例えばフリップフロップで構成され、データ入力ノードが信号ラインＬｓに電気的に接続され、クロックノードが遅延回路６（遅延回路６４）の出力ノードに電気的に接続される。

判定回路５において、データサンプラ５１及びエッジサンプラ５２が、Ｅｖｅｎ系の構成である。データサンプラ５１は、Ｅｖｅｎ用のクロックＣＬＫ９０”に同期してデータ信号φＤＰのデータ部分をサンプリングする。エッジサンプラ５２は、Ｅｖｅｎ用の固定遅延クロックＣＬＫ１８０”に同期してデータ信号φＤＰのエッジ部分をサンプリングする。

判定回路５において、データサンプラ５３及びエッジサンプラ５４が、Ｏｄｄ系の構成である。データサンプラ５３は、Ｏｄｄ用のクロックＣＬＫ２７０”に同期してデータ信号φＤＰのデータ部分をサンプリングする。エッジサンプラ５４は、Ｏｄｄ用の固定遅延クロックＣＬＫ０”に同期してデータ信号φＤＰのエッジ部分をサンプリングする。

複数のフィードバックラインＬｆ１，Ｌｆ２のうち、フィードバックラインＬｆ１が、Ｅｖｅｎ系の構成であり、Ｅｖｅｎ用のデータサンプラ５１の出力ノードをタップ回路７の制御ノードの一部に接続している。フィードバックラインＬｆ２が、Ｏｄｄ系の構成であり、Ｏｄｄ用のデータサンプラ５３の出力ノードをタップ回路７の制御ノードの他の一部に接続している。

タップ回路７は、電流源ＣＳ１、スイッチＳＷ１、スイッチＳＷ２、電流源ＣＳ２、スイッチＳＷ３、スイッチＳＷ４を有する。

タップ回路７において、電流源ＣＳ１、スイッチＳＷ１、スイッチＳＷ２は、Ｅｖｅｎ系の構成である。Ｅｖｅｎ用のフィードバックラインＬｆ１がスイッチＳＷ１の制御ノードに接続されている。スイッチＳＷ２の制御ノードは、Ｅｖｅｎ用のクロックノードを構成し、Ｅｖｅｎ用の可変遅延クロックＣＬＫ１８０’を可変遅延回路６１から受ける。

タップ回路７において、電流源ＣＳ２、スイッチＳＷ３、スイッチＳＷ４は、Ｏｄｄ系の構成である。Ｏｄｄ用のフィードバックラインＬｆ２がスイッチＳＷ３の制御ノードに接続されている。スイッチＳＷ４の制御ノードは、Ｏｄｄ用のクロックノードを構成し、Ｏｄｄ用の可変遅延クロックＣＬＫ０’を可変遅延回路６１から受ける。

スイッチＳＷ２は、電流加算ノードＮｅとスイッチＳＷ１との間に配され、スイッチＳＷ１は、スイッチＳＷ２と電流源ＣＳ１との間に配されている。スイッチＳＷ２及びスイッチＳＷ１がともにオンすることで、信号ラインＬｓと電流源ＣＳ１とが電気的に接続され得る。スイッチＳＷ１は、ＮＭＯＳトランジスタＴ１で構成され得る。スイッチＳＷ２は、ＮＭＯＳトランジスタＴ２で構成され得る。ＮＭＯＳトランジスタＴ１は、ゲートがフィードバックラインＬｆ１に電気的に接続され、ソースが電流源ＣＳ１に電気的に接続され、ドレインがＮＭＯＳトランジスタＴ１に電気的に接続されている。ＮＭＯＳトランジスタＴ２は、ゲートが可変遅延回路６１の出力ノードに電気的に接続され、ソースがＮＭＯＳトランジスタＴ１に電気的に接続され、ドレインが電流加算ノードＮｅに電気的に接続されている。ＮＭＯＳトランジスタＴ１のゲートがＥｖｅｎ用の制御ノードを構成し、ＮＭＯＳトランジスタＴ２のゲートがＥｖｅｎ用のクロックノードを構成する。

例えば、フィードバックラインＬｆ１からの信号がアクティブレベル（例えば、Ｈレベル）の状態で可変遅延クロックＣＬＫ１８０’がノンアクティブレベルからアクティブレベルへ切り替わったことに応じて（例えば、可変遅延クロックＣＬＫ１８０’がＬレベルからＨレベルへ立ち上がるタイミングで）信号ラインＬｓと電流源ＣＳ１とが電気的に接続される。これに応じて、タップ回路７（すなわち、電流源ＣＳ１、スイッチＳＷ１、スイッチＳＷ２）から電流加算ノードＮｅにＥｖｅｎ用のフィードバック信号が供給される。すなわち、可変遅延クロックＣＬＫ１８０’の立ち上がりタイミングがＥｖｅｎ系のフィードバックタイミングを規定する。

スイッチＳＷ４は、電流加算ノードＮｏとスイッチＳＷ３との間に配され、スイッチＳＷ３は、スイッチＳＷ４と電流源ＣＳ２との間に配されている。スイッチＳＷ４及びスイッチＳＷ３がともにオンすることで、信号ラインＬｓと電流源ＣＳ２とが電気的に接続され得る。スイッチＳＷ３は、ＮＭＯＳトランジスタＴ３で構成され得る。スイッチＳＷ４は、ＮＭＯＳトランジスタＴ４で構成され得る。ＮＭＯＳトランジスタＴ３は、ゲートがフィードバックラインＬｆ２に電気的に接続され、ソースが電流源ＣＳ２に電気的に接続され、ドレインがＮＭＯＳトランジスタＴ４に電気的に接続されている。ＮＭＯＳトランジスタＴ４は、ゲートが可変遅延回路６１の出力ノードにインバータＩＮＶ１を介して電気的に接続され、ソースがＮＭＯＳトランジスタＴ３に電気的に接続され、ドレインが電流加算ノードＮｏに電気的に接続されている。ＮＭＯＳトランジスタＴ３のゲートがＯｄｄ用の制御ノードを構成し、ＮＭＯＳトランジスタＴ４のゲートがＯｄｄ用のクロックノードを構成する。

例えば、フィードバックラインＬｆ２からの信号がアクティブレベル（例えば、Ｈレベル）の状態で可変遅延クロックＣＬＫ０’がノンアクティブレベルからアクティブレベルへ切り替わったことに応じて（例えば、可変遅延クロックＣＬＫ０’がＬレベルからＨレベルへ立ち上がるタイミングで）信号ラインＬｓと電流源ＣＳ２とが電気的に接続される。これに応じて、タップ回路７（すなわち、電流源ＣＳ２、スイッチＳＷ３、スイッチＳＷ４）から電流加算ノードＮｏにフィードバック信号が供給される。すなわち、可変遅延クロックＣＬＫ０’の立ち上がりタイミングがＯｄｄ系のフィードバックタイミングを規定する。

Ｅｖｅｎ系のフィードバックタイミングを調整する場合、図５に示す動作を行うことが考えられる。図５は、フィードバックタイミングを示す波形図である。図５では、Ｅｖｅｎ系のフィードバックタイミングを例示するが、Ｏｄｄ系のフィードバックタイミングについても同様である。

タイミング（１）において、固定遅延クロックＣＬＫ９０”の立ち上がりに同期してデータサンプラ５１で信号φＤＰのデータ部分がサンプリングされる。データサンプラ５１の出力がＬレベルからＨレベルへ遷移し、それに応じて、フィードバックラインＬｆ１が充電されていき、タイミング（２）において、フィードバックラインＬｆ１の電位がＬレベルからＨレベルへ遷移する。タイミング（３）において、可変遅延クロックＣＬＫ１８０’がＬレベルからＨレベルへ立ち上がると、タイミング（４）において、電流加算ノードＮｅにタップ回路７からのフィードバック信号が供給される。これに応じて、フィードバック信号が加算された信号φＤＰは、ＨレベルからＬレベルに立ち下がる。一方、タイミング（５）において、固定遅延クロックＣＬＫ１８０”の立ち上がりに同期してエッジサンプラ５２で信号φＤＰのエッジ部分がサンプリングされる。例えば、出荷前に、テスト用の信号が入力された状態で、テスト用の信号の波形を利用したキャリブレーションを行うことなどにより、タイミング（４）とタイミング（５）とを同期させる制御（調整）が行われることが考えられる。

図５におけるタイミング（４）は、信号φＤＰへのフィードバックタイミングを示している。フィードバックタイミング（４）は、信号φＤＰのエッジタイミングに正確に合っていることが望ましい。

このフィードバックタイミング（例えば、図５に示すタイミング（４））の精度は、フィードバックによる補償後の信号φＤＰの波形等化の精度に影響する。フィードバックタイミングが適切なタイミング（例えば、図５に示す信号φＤＰのエッジタイミング）からずれると、信号φＤＰの波形のエッジ部分が歪んだまま判定回路５でサンプリングされたデータφＤＯがＣＤＲ回路２０４へ供給される。これにより、ＣＤＲ回路２０４では、データφＤＯにおける歪んだエッジ部分をサンプリングして適切なエッジタイミングからずれたタイミングでロックされるロック点のずれが起こる可能性がある。そして、ロック点のずれによりＣＤＲ回路２０４から精度の劣化した多相クロックＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０を受けてＤＦＥ回路３で等化が行われると、等化の精度がさらに劣化する可能性がある。

また、このフィードバックタイミングは、外部（例えば、電源回路）から等化回路１へ供給される電源電圧及び／又は等化回路１周辺の温度などの動作環境に依存して変動し得る。そのため、等化回路１は、データ受信機２００の動作中に、バックグラウンド動作でこのフィードバックタイミングを調整することが望ましい。

そこで、本実施形態では、ＤＦＥ回路３において、データ信号のデータ部分及びエッジ部分のサンプリング結果のパターンに応じてフィードバックタイミングのエッジタイミングからのずれを判定し、判定結果に応じて可変遅延回路６１の遅延量を調整することで、データ受信機２００の動作中におけるフィードバックタイミングの適切化を図る。

具体的には、ＤＦＥ回路３におけるフィードバック信号の影響を受けない第１のエッジタイミング（すなわち、フィードバックのもとになる直前のデータ信号のレベルに遷移が無く実質的にフィードバックがかからないタイミング）と、フィードバック信号の影響がある第２のエッジタイミング（すなわち、フィードバックのもとになる直前のデータ信号のレベルに遷移が有り実質的にフィードバックがかかるタイミング）とが比較される。フィードバックタイミングが早いと、第１のエッジタイミングから第２のエッジタイミングまでの時間が１ＵＩより小さく見える。１ＵＩは、多相クロックに含まれる各クロックＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０の１／２周期に対応した期間である。フィードバックタイミングが遅いと、第１のエッジタイミングから第２のエッジタイミングまでの時間が１ＵＩより大きく見える。第１のエッジタイミングから第２のエッジタイミングまでの時間が１ＵＩより大きい場合と小さい場合とで、データ信号のデータ部分及びエッジ部分のサンプリング結果のパターンが互いに異なる。このため、データ信号のデータ部分及びエッジ部分のサンプリング結果のパターンを評価することで、フィードバックタイミングが適切なタイミング（エッジタイミング）から遅い方向にずれているのか早い方向にずれているのかの判定を行うことが可能である。また、このサンプリング結果のパターンは、ＣＤＲ回路２０４でクロックの再生を行う時に行われるクロックの位相判定（クロックの進相・遅相の判定）が行われないパターンとする。さらに、データ信号を用いた判定動作を行うことから、この判定動作をデータ受信機２００の動作中に、すなわち、データ受信機２００の動作を継続しながらバックグランド動作として行うことができる。これにより、ＣＤＲ回路２０４におけるクロックの位相判定に干渉せずに、データ受信機２００の動作フィードバックタイミングの適切なタイミング（エッジタイミング）からのずれの判定（早い・遅いの判定）を行うことができる。

より具体的には、ＤＦＥ回路３において、判定回路５は、図４に示すように、遅延調整回路５５をさらに有する。遅延調整回路５５は、入力ノードが、データサンプラ５１の出力ノード、エッジサンプラ５２の出力ノード、データサンプラ５３の出力ノード、エッジサンプラ５４の出力ノードのそれぞれに電気的に接続されている。遅延調整回路５５は、出力ノードが可変遅延回路６１の制御ノードに電気的に接続されている。

例えば、Ｅｖｅｎ系のフィードバックタイミングの調整について例示すると、遅延調整回路５５は、データ信号のデータ部分のサンプリング結果をデータサンプラ５１から受け、データ信号のエッジ部分のサンプリング結果をエッジサンプラ５２から受ける。遅延調整回路５５は、エッジサンプラ５２のサンプリング結果とデータサンプラ５１のサンプリング結果とに応じて、可変遅延回路６１の遅延量を調整する。遅延調整回路５５は、エッジサンプラ５２のサンプリング結果とデータサンプラ５１のサンプリング結果との組み合わせが所定のパターンに一致する場合に、可変遅延回路６１の遅延量を調整する。遅延調整回路５５は、エッジサンプラ５２のサンプリング結果とデータサンプラ５１のサンプリング結果との組み合わせが所定の頻度で一致する場合（例えば、一致する回数が閾値回数（例えば、５回）に達した場合）、可変遅延回路６１の遅延量を調整する。遅延調整回路５５は、遅延量を増加すべきか否かを示す遅延制御信号を生成して可変遅延回路６１の制御ノードへ供給することで、可変遅延回路６１の遅延量を調整してもよい。

可変遅延回路６１は、遅延量を増加すべきことが遅延制御信号で示される場合、その遅延量を増加させる。これにより、可変遅延回路６１からタップ回路７へ供給される可変遅延クロックＣＬＫ１８０’の立ち上がりタイミングが遅くなり、フィードバックタイミングがより遅いタイミングに変更され得る。また、可変遅延回路６１は、遅延量を減少すべきことが遅延制御信号で示される場合、その遅延量を減少させる。これにより、可変遅延回路６１からタップ回路７へ供給される可変遅延クロックＣＬＫ１８０’の立ち上がりタイミングが早くなり、フィードバックタイミングがより早いタイミングに変更され得る。なお、可変遅延回路６３でも同様に遅延制御信号に応じてその遅延量が増減され可変遅延クロックＣＬＫ０’の立ち上がりタイミングが変更され得るが、可変遅延回路６１及び可変遅延回路６３は、遅延制御回路５５から、可変遅延回路６１への遅延制御信号と同じ遅延制御信号を受けてもよいし、異なる遅延制御信号を受けてもよい。

また、遅延調整回路５５は、エッジサンプラ５２，５４のサンプリング結果とデータサンプラ５１，５３のサンプリング結果とに応じて、フィードバックタイミングが目標タイミング（すなわち、エッジタイミング）に近づくように、可変遅延回路６１の遅延量を調整してもよい。例えば、ｋを任意の０以上の整数とするとき、データサンプラ５１，５３のサンプリング結果をＤｋで表し、エッジサンプラ５２，５４のサンプリング結果をＥｋで表すことにする。すなわち、Ｅｖｅｎ系のサンプラ（データサンプラ５１、エッジサンプラ５２）によるサンプリング結果とＯｄｄ系のサンプラ（データサンプラ５３、エッジサンプラ５４）によるサンプリング結果との両方を合わせたサンプリング結果を用いてフィードバックタイミングの判定が行われる。遅延調整回路５５は、図６（ａ）に示すサンプリング結果（Ｄ３，Ｄ２，Ｅ１，Ｄ１，Ｅ０，Ｄ０）＝（０，０，０，１，０，０）に応じて、フィードバックタイミングが適切なタイミングに対して早い（位相判定の進相（Ｅａｒｌｙ）と区別するためにフィードバックタイミングが早いことを「Ｆａｓｔ」と呼ぶことにする）と判定する。図６（ａ）は、フィードバックタイミングの判定を行うためのサンプリング結果のパターンである。遅延調整回路５５は、フィードバックタイミングが早い（Ｆａｓｔ）との判定結果に応じて、遅延量を増加すべきことを示す遅延制御信号を生成して可変遅延回路６１の制御ノードへ供給する。

あるいは、遅延調整回路５５は、サンプリング結果（Ｄ３，Ｄ２，Ｅ１，Ｄ１，Ｅ０，Ｄ０）＝（０，０，１，１，１，０）に応じて、フィードバックタイミングが適切なタイミングに対して遅い（位相判定の遅相（Ｌａｔｅ）と区別するためにフィードバックタイミングが遅いことを「Ｓｌｏｗ」と呼ぶことにする）と判定する。遅延調整回路５５は、フィードバックタイミングが遅い（Ｓｌｏｗ）との判定結果に応じて、遅延量を減少すべきことを示す遅延制御信号を生成して可変遅延回路６１の制御ノードへ供給する。

あるいは、遅延調整回路５５は、サンプリング結果（Ｄ３，Ｄ２，Ｅ１，Ｄ１，Ｅ０，Ｄ０）＝（０，０，１，１，０，０）又は（０，０，０，１，１，０）に応じて、フィードバックタイミングが適切なタイミングである（Ｓｔａｙ）と判定する。遅延調整回路５５は、フィードバックタイミングが適切なタイミングである（Ｓｔａｙ）との判定結果に応じて、遅延量を維持すべきことを示す遅延制御信号を生成して可変遅延回路６１の制御ノードへ供給する。

なお、参考のために、ＣＤＲ回路２０４における位相判定の動作を図６（ｂ）に示している。図４に示すデータサンプラ５１，５３及びエッジサンプラ５２，５４は、ＤＥＦ回路３とＣＤＲ回路２０４とで共用される。ＣＤＲ回路２０４は、データサンプラ５１，５３及びエッジサンプラ５２，５４を用いて、データ信号におけるデータ部分及びエッジ部分のサンプリングをそれぞれ行う。ＣＤＲ回路２０４は、サンプリング結果（Ｄ３，Ｄ２，Ｅ１，Ｄ１，Ｅ０，Ｄ０）のパターンに応じて、図６（ｂ）に示すように、クロックの位相がロックすべき位相に対して進相（Ｅａｒｌｙ）しているのか遅相（Ｌａｔｅ）しているか否かの判定を行う。ＣＤＲ回路２０４は、進相（Ｅａｒｌｙ）の判定に応じて、クロックの位相を遅らせる位相調整を行い、遅相（Ｌａｔｅ）の判定に応じて、クロックの位相を進める位相調整を行う。

図６（ａ）及び図６（ｂ）を比較することで理解されるように、ＤＦＥ回路３の遅延調整回路５５でフィードバックタイミングが早い（Ｆａｓｔ）又は遅い（Ｓｌｏｗ）と判定されるサンプリング結果のパターンは、ＣＤＲ回路２０４における位相調整を行わない（Ｓｔａｙ）とされるパターンである。逆に、ＣＤＲ回路２０４における進相（Ｅａｒｌｙ）又は遅相（Ｌａｔｅ）と判定されるサンプリング結果のパターンは、ＤＦＥ回路３の遅延調整回路５５でフィードバックタイミングを維持（Ｓｔａｙ）とされるパターンである。これにより、ＤＦＥ回路３は、ＣＤＲ回路２０４における位相調整と干渉しないように、フィードバックタイミングの調整を行うことができる。

ここで、フィードバックタイミングｔＦ１が適切なタイミング（目標タイミング）ｔＥ０に対して早い場合の波形を図７（ａ）に実線で示す。図７は、ＤＦＥ回路３の動作を示す波形図であり、差動信号の基準となる電位レベル（０Ｖ）が一点鎖線で示されている。すなわち、図７（ａ）に点線で示すＤＦＥ３による等化前の波形に相当する元の波形に比べて、図７（ａ）に実線で示す波形では、適切なエッジタイミングｔＥ０より早いタイミングｔＦ１にフィードバックによるエッジが形成されている。図７（ａ）では、Ｅ１が第１のエッジタイミングｔＥ１（すなわち、フィードバックのもとになる直前のデータ信号のレベルに遷移が無く実質的にフィードバックがかからないタイミング）に対応し、Ｅ０が第２のエッジタイミングｔＥ０（すなわち、フィードバックのもとになる直前のデータ信号のレベルに遷移があり実質的にフィードバックがかかるタイミング）に対応し、ｔＥ１〜ｔＥ０までの期間が１ＵＩに対応している。

このとき、エッジサンプラ５１及びデータサンプラ５２は、それぞれ、図７（ａ）に示すようなサンプリング結果Ｅｋ、Ｄｋ（ｋは０以上の整数）を遅延調整回路５５へ供給する。遅延調整回路５５は、サンプリング結果（Ｄ３，Ｄ２，Ｅ１，Ｄ１，Ｅ０，Ｄ０）＝（０，０，０，１，０，０）に応じて、フィードバックタイミングが適切なタイミングに対して早い（Ｆａｓｔ）と判定する。遅延調整回路５５は、フィードバックタイミングが早い（Ｆａｓｔ）との判定結果に応じて、遅延量を増加すべきことを示す遅延制御信号を生成して可変遅延回路６１、６３の制御ノードへ供給する。可変遅延回路６１、６３は、遅延量を増加すべきことが遅延制御信号で示されることに応じて、その遅延量を増加させる。これにより、可変遅延回路６１、６３からタップ回路７へ供給される可変遅延クロックＣＬＫ１８０’，ＣＬＫ０’の立ち上がりタイミングが遅くなり、フィードバックタイミングがより遅いタイミングに変更され得る。

また、フィードバックタイミングｔＦ２が適切なタイミング（目標タイミング）ｔＥ０に対して遅い場合の波形を図７（ｂ）に実線で示す。すなわち、図７（ｂ）に点線で示すＤＦＥ３による等化前の波形に相当する元の波形に比べて、図７（ｂ）に実線で示す波形では、適切なエッジタイミングｔＥ０より遅いタイミングｔＦ２にフィードバックによるエッジが形成されている。図７（ｂ）では、Ｅ１が第１のエッジタイミングｔＥ１（すなわち、フィードバックのもとになる直前のデータ信号のレベルに遷移が無く実質的にフィードバックがかからないタイミング）に対応し、Ｅ０が第２のエッジタイミングｔＥ０（すなわち、フィードバックのもとになる直前のデータ信号のレベルに遷移があり実質的にフィードバックがかかるタイミング）に対応し、ｔＥ１〜ｔＥ０までの期間が１ＵＩに対応している。

このとき、エッジサンプラ５１及びデータサンプラ５２は、それぞれ、図７（ｂ）に示すようなサンプリング結果Ｅｋ、Ｄｋ（ｋは０以上の整数）を遅延調整回路５５へ供給する。遅延調整回路５５は、サンプリング結果（Ｄ３，Ｄ２，Ｅ１，Ｄ１，Ｅ０，Ｄ０）＝（０，０，１，１，１，０）に応じて、フィードバックタイミングが適切なタイミングに対して遅い（Ｓｌｏｗ）と判定する。遅延調整回路５５は、フィードバックタイミングが遅い（Ｓｌｏｗ）との判定結果に応じて、遅延量を減少すべきことを示す遅延制御信号を生成して可変遅延回路６１、６３の制御ノードへ供給する。可変遅延回路６１、６３は、遅延量を減少すべきことが遅延制御信号で示されることに応じて、その遅延量を減少させる。これにより、可変遅延回路６１、６３からタップ回路７へ供給される可変遅延クロックＣＬＫ１８０’，ＣＬＫ０’の立ち上がりタイミングが早くなり、フィードバックタイミングがより早いタイミングに変更され得る。

以上のように、本実施形態では、ＤＦＥ回路３において、データ信号のデータ部分及びエッジ部分のサンプリング結果のパターンに応じてフィードバックタイミングのずれを判定し、判定結果に応じて可変遅延回路６１の遅延量を調整する。これにより、データ受信機２００の動作中にフィードバックタイミングを適切化できる。この結果、このフィードバックタイミング（例えば、図５に示すタイミング（４））の精度が向上するので、ＤＦＥ回路３における波形等化の精度を向上でき、ＣＤＲ回路２０４におけるロック点のずれを避けることができる。

また、本実施形態では、データ信号のデータ部分及びエッジ部分のサンプリング結果のパターンに応じてフィードバックタイミングを適切化できるので、データ受信機２００の動作中にバックグラウンド動作としてフィードバックタイミングの適切化を行うことができる。これにより、電圧及び／又は温度などの動作環境に依存してＤＦＥ回路３におけるフィードバック動作の特性が変動した場合に、動的に、フィードバックタイミングを適切化できる。

なお、実施形態では、Ｅｖｅｎ系の構成とＯｄｄ系の構成とを含むインタリーブ構成がＤＥＦ回路３に採用される場合について例示しているが、実施形態の考え方は、Ｏｄｄ系の構成が省略されたシングル構成がＤＥＦ回路３に採用される場合も同様に適用可能である。

ＤＦＥ回路３ｉは、複数タップの構成を有していてもよい。例えば、タップ数Ｎ＝２である場合、ＤＦＥ回路３ｉは、図８に示すように構成され得る。図８は、実施形態の変形例におけるＤＦＥ回路３ｉの構成の一例を示す回路図である。ＤＦＥ回路３ｉは、差動信号を処理するように構成され得る。図８では、簡略化のために差動のＰ側の信号ライン及び回路要素について図示及び説明を行うが、差動のＮ側の信号ライン及び回路要素も同様に構成され得る。

図８に示すＤＦＥ回路３ｉでは、図４に示すＤＦＥ回路３の構成がタップ１用及びタップ２用に拡張（２重化）されている。すなわち、信号ラインＬｓには、タップ１用の電流加算ノードＮｅ−１，Ｎｏ−１とタップ２用の電流加算ノードＮｅ−２，Ｎｏ−２とが互いに直列に配されている。

判定回路５ｉでは、信号ラインＬｓと遅延調整回路５５ｉとの間に、タップ１用のデータサンプラ５１−１とタップ２用のデータサンプラ５１−２とが直列に、タップ１用のエッジサンプラ５２−１とタップ２用のエッジサンプラ５２−２とが直列に、タップ１用のデータサンプラ５３−１とタップ２用のデータサンプラ５３−２とが直列に、及びタップ１用のエッジサンプラ５４−１とタップ２用のエッジサンプラ５４−２とが直列に、それぞれ電気的に接続されている。

タップ回路７ｉでは、タップ１用のＥｖｅｎ系の構成（電流源ＣＳ１−１、スイッチＳＷ１−１、スイッチＳＷ２−１）、タップ１用のＯｄｄ系の構成（電流源ＣＳ２−１、スイッチＳＷ３−１、スイッチＳＷ４−１）、タップ２用のＥｖｅｎ系の構成（電流源ＣＳ１−２、スイッチＳＷ１−２、スイッチＳＷ２−２）、タップ２用のＯｄｄ系の構成（電流源ＣＳ２−２、スイッチＳＷ３−２、スイッチＳＷ４−２）が、それぞれ、電流加算ノードＮｅ−１，Ｎｏ−１，Ｎｅ−２，Ｎｏ−２に接続されている。

また、フィードバックタイミングの調整は、図９に示すように、タップ数が１である場合の拡張として実現できる。例えば、遅延調整回路５５は、図９（ａ）に示すように、図６（ａ）に示すサンプリング結果に対してデータ部分のサンプリング結果Ｄ４が追加されたサンプリング結果のパターンに応じて、フィードバックタイミングが適切なタイミングに対して早い（Ｆａｓｔ）か遅い（Ｓｌｏｗ）かの判定を行うことができる。

また、図９（ａ）に示す遅延調整回路５５のサンプリング結果に応じた判定動作と図９（ｂ）に示すＣＤＲ回路２０４のサンプリング結果に応じた判定動作とが互いに干渉しないように構成される点は、実施形態と同様である。これにより、ＤＦＥ回路３ｉは、ＣＤＲ回路２０４における位相調整と干渉しないように、フィードバックタイミングの調整を行うことができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 等化回路、４ サマー回路、５，５ｉ 判定回路、７，７ｉ タップ回路、５１，５３ データサンプラ、５２，５４ エッジサンプラ、５５ 遅延調整回路、６１ 可変遅延回路、６２ 遅延回路、２００ データ受信機、２０５ 半導体集積回路、４００ 通信システム。

Claims (8)

1. 等化回路を備え、
   前記等化回路は、
   サマー回路と、
   クロックが供給されるクロックノードと、前記サマー回路の出力ノードに電気的に接続された出力ノードとを有する補正回路と、
   前記クロックノードに電気的に接続された出力ノードを有し、前記クロックの遅延量を変更可能に構成された可変遅延回路と、
   前記サマー回路の前記出力ノードに電気的に接続され、前記サマー回路から出力されたデータにおけるエッジ期間の値及びデータ期間の値をサンプリングし、サンプリング結果に応じて、前記可変遅延回路から前記補正回路のクロックノードへ供給される前記クロックのタイミングが目標タイミングに近づくように前記可変遅延回路の遅延量を調整する調整回路と、
   を有する
   半導体集積回路。
2. 前記等化回路は、
   前記調整回路に電気的に接続されたた出力ノードを有する遅延回路をさらに有し、
   前記調整回路は、前記サマー回路から出力されたデータにおけるエッジ期間の値を、前記遅延回路から供給された遅延クロックを用いてサンプリングする
   請求項１に記載の半導体集積回路。
3. 前記遅延回路は、固定された遅延量を有する
   請求項２に記載の半導体集積回路。
4. 前記調整回路は、
   前記サマー回路から出力されたデータにおけるエッジ期間の値をサンプリングするエッジサンプラと、
   前記サマー回路から出力されたデータにおけるデータ期間の値をサンプリングするデータサンプラと、
   前記エッジサンプラのサンプリング結果と前記データサンプラのサンプリング結果とに応じて、前記可変遅延回路の遅延量を調整する遅延調整回路と、
   を有する
   請求項１に記載の半導体集積回路。
5. 前記遅延調整回路は、前記エッジサンプラのサンプリング結果と前記データサンプラのサンプリング結果との組み合わせが所定のパターンに一致する場合に、前記可変遅延回路の遅延量を調整する
   請求項４に記載の半導体集積回路。
6. 前記遅延調整回路は、前記組み合わせが前記所定のパターンに所定の頻度で一致する場合に、前記可変遅延回路の遅延量を調整する
   請求項５に記載の半導体集積回路。
7. 前記等化回路から出力されたデータを用いて位相調整を行って基準クロックを生成し、前記基準クロックを前記等化回路へ供給するクロック再生回路をさらに備え、
   前記所定のパターンは、前記クロック再生回路で位相調整が行われないパターンである
   請求項５に記載の半導体集積回路。
8. 請求項１から７のいずれか１項に記載の半導体集積回路と、
   前記半導体集積回路から出力されたデータを受ける回路と、
   を備えた受信装置。

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