JP2007514388A - デターミニスティックジッターイコライザ - Google Patents

デターミニスティックジッターイコライザ Download PDF

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Abstract

シリアルデータ通信のためのイコライザは、デターミニスティックジッターの効果を補うために設定できる。イコライザは、負荷サイクルひずみジッターと同様、受信したシリアルデータストリームに、データ依存ジッターの効果を補うために設定できる。イコライザは、以前に受信した一つ以上のシンボルの値を判断し、回復したシンボルと比較するために設定することが出来る。イコライザは、受信データストリームの一部に基づく、データ経路に遅延を取り込むために、シリアルデータ経路に位置する可変遅延器を調整することが出来る。イコライザは、回復したシンボルと、一つ以上の以前に受信したシンボルのいずれかと異なる場合に、遅延を変化するように設定することができ、回復したシンボルと、一つ以上前に受信したシンボルのいずれかと同じ場合に、遅延を一定に維持するように設定することができる。

Description

［関連出願の相互参照］
本出願は、参照することによりその全体が含まれる、２００３年１２月１６日に出願された、発明の名称：デターミニスティックジッターイコライザ、米国仮出願番号６０／５２９，８７１の利益を主張する。
本発明は、電子データ通信に関連する。具体的に、本開示はタイミングジッターおよび、高速通信リンクにおける、タイミングジッターの補償に関連する。
タイミングジッターなどの信号品位は、通信応用の高速デジタル設計の最先端にある。電子回路速度は、伝統的に理想的として取り扱うことのできるレガシーチャネルを圧倒する。高速データ回路では、チャネル動作は一般的に最高の情報容量を可能にするように適切に補償される。ノイズの考慮が等化技術の選択に影響する。
シリアル通信では、シンボルとしてエンコードされたデータは、光ファイバーや、銅バックプレーンなどのチャネルを通して送信される。チャネルの物理的特性は、最適な変調スキーム、及び適切なシンボルに影響することがある。チャネル効率を利用するには、最も高いシンボルレートが望まれる。しかしながらシンボルレートが通信リンクのいずれ部品の帯域を超える場合、データ送信中にエラーが起こる。不十分な帯域は、シンボル期間及びシンボルレベル間のマージンが減らされると、信号が完全な移行をすることを許さない。よく知られたペナルティーがシンボル間干渉（ＩＳＩ）である。さらに、不十分な帯域はレシーバでのシンボルタイミングを送信機のタイミングから逸脱させる。タイミングジッターと呼ばれる全体の逸脱は、高速通信システムにおいて悪化され、ジッター要求はますます限定的である。
ジッターは、送信機のデータストリームなどの基準と比較した、受信データビットのタイミングの逸脱である。受信データストリームの品質は、あらゆるデータ状態及び状態遷移が起こるのに十分な時間を通して受信した、データストリームを覆うことによって生成されたデータアイを試験することによって解析することが出来る。データジッターはデータアイの水平開口を低減する。
タイミングジッターは、総ジッターを数値化する、ランダム及びデターミニスティック項からなる。ランダムジッターは、一般的にシステムの遷移特性に関連した、分散のあるガウス分布である。デターミニスティックジッター（ＤＪ）の二つの形態は、データ依存ジッター、及び負荷サイクルひずみである。データ依存ジッター（ＤＤＪ）は、電流タイミング偏差の前のシンボルの衝撃を参照する。ＤＤＪの一般的なソースは、有限システム帯域幅、及び信号反射を含む。負荷サイクルひずみ（ＤＣＤ）は、データ信号遷移の異なる増減時間で特性化された非対称的反応に起因する。ＤＤＪおよびＤＣＤはシリアルリンクにおいて、支配する傾向にある。
単純な通信リンクはジッターのいくつものソースを導入する。一般的に、ジッターが蓄積することから、リンク内の全ての部品は、ジッター量を満たすように設計されている。トランスミッターにおいて生成されたジッターは、リンクにおける再生成段階のいずれかを通して増加する。さらに、信号はチャネルを通した発信中に減衰され、信号対雑音比を低減し、レシーバの感度を制限する。レシーバは、ノイズを制限するため所定の帯域幅の増幅段階がある。タイミングジッターはよく、クロックへの入力、及びデータ回復（ＣＤＲ）回路での、この増幅の後最も重度である。
高速データ回路において、クロック信号を別に通信する必要性を取り除くため、サンプリングクロックは、通常受信データのエッジから回復される。従って、データジッター偏差は、回復されたクロックにおいて位相ノイズに変換し、その結果としてデータアイの不確実性をサンプリングする。この不確実性はレシーバビット誤り率（ＢＥＲ）性能を低減する。
ＢＥＲ要求は、ジッターを決定誤り、およびＣＤＲ回路の性能の立場から制限することを強いる。さらに、ジッターの管理はジッター転送の制限を緩めることがあり、よってクロック回復の帯域幅ＣＤＲ回路の取得時間を低減する。
シンボルは通常ＣＤＲ回路において検出される。データ回復回路は、時間領域の破損データを、局部振動器でサンプルする。ＤＪが原因による水平閉眼は正確にデータをサンプルする時間の範囲を低減する。さらに局所振動器は、データ送信と同期されている。従って、データのタイミングジッターは振動器を阻害し、サンプリング不完全性が上昇する。さらに、ＤＪは時間及び周波数領域障害がある。
上記から、データ通信を改善する技術が非常に望まれることが見られる。
シリアルデータ通信のイコライザは、デターミニスティックジッターの効果を補うために、設定することが出来る。イコライザは、負荷サイクルゆがみジッターと同様、データ依存ジッターに対し、受信シリアルデータストリームを補うために設定することが出来る。イコライザは一つ以上前に受信したシンボル及び、一つ以上の状態遷移が起こったかどうかを判断するために設定することが出来る。次にイコライザは、対象となるシンボルのタイミングを調整するために設定することが出来る。イコライザは、受信データストリームの一部に基づく経路に遅延を取り込むため、シリアルデータ経路に位置した可変遅延又はしきい電圧を調節できる。イコライザは、以前に受信したシンボルの配列によって、特定な量に遅延を変化させるため設定することが出来る。
一実施例においては、イコライザは、一つ以上前に受信されたシンボルのいずれかが、対象となるシンボルと異なる場合、遅延を変化するために設定でき、また、一つ以上前に受信されたシンボルのいずれかが、対象となるシンボルと同じ場合、一定遅延を維持するために設定できる。
特定の実施例においては、本発明はデターミニスティックジッターを均一にする方法を規定する。この方法は、回復したシンボルにロジック値を判断することを含む。この方法は、回復したシンボルの少なくとも一つ前に受信されたシンボルのロジック値を判断する。本方法は、回復したシンボルのロジック値と、少なくとも一つ前のシンボルのロジック値を比較し、比較の結果の一部に基づき、シリアル通信経路に位置した可変遅延器を調整する。
他の特定の実施例においては、本発明はデターミニスティックジッターを均一にする代替的方法を規定する。この方法は、第一の期間でシリアルデータストリームをサンプルし、次に、第一の期間に続く所定回遅延でシリアルデータストリームをサンプルすることを含む。その方法は、次に第一の期間でのシリアルデータストリームのロジックレベルを第一の期間に続く、所定回遅延でシリアルデータストリームと比較する。
他の特定の実施例においては、本発明はデターミニスティックジッターを均一にする代替的方法を規定する。その方法は、シリアルデータストリームからのシンボルのロジック値を、シリアルデータストリームから以前に受信したロジック値と比較し、その比較の一部に基づき、シンボルの期間を調整する
他の特定の実施例においては、本発明はデターミニスティックジッターを均一にする代替的方法を規定する。この方法は、遅延したシリアルデータストリームを生成するため、可変遅延器によりシリアルデータストリームを遅延させることを含む。この方法はまた、遅延シリアルデータストリームからの前のシンボルで、遅延シリアルデータストリームからのシンボルの論理ＸＯＲを判断し、論理ＸＯＲの結果の一部に基づき、可変遅延器を調整することを含む。
他の特定の実施例においては、本発明はデターミニスティックジッターを均一にする代替的方法を規定する。この方法は、毎秒約６ギガシンボルよりも大きいシンボルレートで動作するように設定された、シリアルデータストリームを受信することを含む。この方法はまた、シリアルデータストリームから以前に回復した複数シンボルの中で、一つ以上の論理遷移が起こったかどうかを判断することを規定する。この方法は、一つ以上の論理遷移の一部に基づき、シリアルデータストリームに加えられた時間遅延を変化させることを含む。
他の特定の実施例においては、本発明はデターミニスティックジッターを均一にする装置を提供する。その装置は、シリアルデータストリームを受信し、遅延したシリアルデータストリームを出力するように設定された、可変遅延モジュールを含む。その装置はまた、遅延したシリアルデータストリームからのシンボルを、一つ以上の前に受信したシンボルと比較し、コンパレータ出力を生成する、コンパレータモジュールを含む。その装置は、少なくともコンパレータ出力の一部に基づく、可変遅延モジュールによって与えられた遅延を制御するため設定された制御モジュールを含む。
従来技術を超えて、本発明の方法により多くの利益が得られる。たとえば、デターミニスティックイコライザを規定する方法は、比較的簡単に既存のデータレシーバに導入できる。デターミニスティックジッターイコライザは、計ることができ、また帯域制限通信路、及び通信ラインのシンボル反射を含む、さまざまなジッターソースのため遅延を最適化することができる。 クロック回復回路においてデターミニスティックジッターを補うことは、回復したクロック信号のノイズを改善することが出来る。デターミニスティックイコライザは、所定のしきい値に対してより均一にデータ遷移が起こることを確実にすることが出来る。デターミニスティックイコライザデータの対応データアイは、より大きなマージンまたは開眼を示すことが出来る。実施例により、これら利益の一つ以上を達成することが出来る。
本発明のさまざまな機能と利点は、詳細な説明とそれに続く図面を参照することにより、十分理解することが出来る。
デターミニスティックジッターイコライザ及びデターミニスティックジッターを均等にする方法が開示されている。デターミニスティックジッターイコライザは、以前に受信したデータの状況の一部に少なくとも基づき、受信した信号経路の時間遅延を変化させるように設定することが出来る。一つの実施例では、デターミニスティックジッターイコライザは、以前に受信したデータビット又はシンボルの上に、一つ以上のデータ遷移が起こったかどうかを判断し、一つ以上のデータ遷移の位置の一部に基づき、信号経路の遅延を調整することが出来る。デターミニスティックデータイコライザは、データ依存ジッターソースによって取り込まれた遅延に合わせるため、遅延を調整するように設定することが出来る。
図１は、デターミニスティックジッターイコライザを内蔵する、シリアルデータ通信システム１００の実施例の機能ブロック図である。シリアルデータ通信システム１００は、レシーバ１３０へチャネル１２０で通信するトランスミッタ１１０を含むことが出来る。図１に示されている実施例は、トランスミッタ１１０と、レシーバ１３０が光チャネル１２０を通してインターフェースに設定されている。光チャネル１２０は自由空間光チャネル、光ファイバー、又はそのほかの光リンクでも良い。
しかしながら、開示された方法及び装置は、光チャネル１２０に限定されず、他の種類の通信チャネル１２０に適用できる。たとえばチャネル１２０は、シングルエンドワイヤーライン、ツイストペア、同軸、マイクロストリップ、ストリップ線路、及び同等物、又は他の導体ベースの有線リンクなどの、有線リンクでも良い。典型的な高速ワイヤーラインリンクは、たとえば、バックプレーン上の導電性データラインでも良い。さらに、チャネル１２０は、自由空間チャネル、導波路、及び同等物、または他のワイヤレスチャネルなどの、ワイヤレスチャネルでもよい。さらに、チャネル１２０は、光、有線おおよび無線チャネルのいずれの組み合わせでもよい。
トランスミッタ１１０は、シリアルデータストリームを受信するように設定された、増幅器１１２を含むように設定されても良い。増幅器１１２の入力に与えられたシリアルデータストリームは、理想的なレシーバが回復する、基準データストリームを考慮することが出来る。シリアルデータストリームは、バイナリデータが一連のビットを表すことが出来る時、一連のシンボルを含むことが出来る。シリアルデータストリームは、シンボルレートが約６ギガ／秒（Ｇｓｐｓ）より大きくなるように、高速データストリームを設定することが出来る。他の実施例では、シリアルデータストリームは、約７、８、９又は１０Ｇｓｐｓより大きいレートで動作するように設定することが出来る。図１の実施例において、増幅器１１２は、たとえば発光ダイオード（ＬＥＤ）、レーザーダイオード、又はレーザーなどの光源を駆動するために設定される。
光源１１４からの出力は、チャネル１２０を通してレシーバ１３０の光学検波器１３４に接続される。光学検波器１３４の出力は、低ノイズ増幅器、およびライン増幅器でもよい、低レベル増幅器を含むがこれに制限されない、一つ以上の増幅段階を含むことが出来る増幅器１３２に接続することが出来る。
トランスミッタ１１０、レシーバ１３０、及びチャネル内の部品は帯域制限で、非理想的であることから、増幅器１３２の出力におけるシリアルデータストリームは、トランスミッタ１１０における入力シリアルデータストリームと一致する可能性が低い。さまざまな部品の転送機能は、デターミニスティック、データ依存ジッターをシリアルデータストリームに取りいれることがある。デターミニスティックジッターは、以前に発信された信号値が現在の発信データの状況を判断する、信号ひずみの形態である。結果として、異なるデータシーケンスが、異なる到着時間となる。
通信路の帯域幅、又はトランスミッタ１１０及びレシーバ１３０の中の一つ以上の部品の帯域幅は、シリアルデータストリームのシンボルレートよりも小さいかもしれない。たとえば、シリアルデータ通信システム１００がシンボルレートの約８０％、７０％、６０％又は、５０％少ない帯域幅に制限された帯域幅になることが典型的である。したがって、シンボルレートが１０Ｇｓｐｓの実施例においては、シリアルデータ通信システム１００の帯域は５ＧＨｚより少なく制限されることもある。
典型的なシリアルデータ通信システム１００においては、クロック信号はシリアルデータストリームから回復される。回復したデータのストリームのエッジタイミングを変化することは、通常回復クロック信号を発生する電圧制御振動器（ＶＣＯ）を増幅するのに使用される、位相検知器出力を逸脱させることになるため、ジッターデータは、クロック回復性能を低下させる。
クロック信号のジッターは、受信データストリームのサンプリングポイントを移動することがある。ジッタークロックがデータ回復モジュールの受信データストリームをサンプルするために使用される場合、クロックはデータアイを最適にサンプルしないことから、結果はジッターデータである。ジッターデータはタイミングマージンを減少する、よってデータアイを閉じ、エラーの可能性が上昇する。
増幅器１３２の出力は、レシーバ１３０内のクロック及びデータ回復（ＣＤＲ）モジュールに接続することが出来る。ＣＤＲモジュールは、クロックを回復し、デターミニスティックジッターの効果を補うように設定することが出来る。
レシーバ１３０における増幅器１３２の出力は、データ回復経路のインターシンボル干渉（ＩＳＩ）イコライザ１４０と、クロック回復経路のデターミニスティックジッターイコライザ１５０の入力に接続することが出来る。ＩＳＩイコライザ１４０は、少なくともＩＳＩの一部を補うように設定することが出来る。たとえば、ＩＳＩイコライザは、少なくともチャネル１２０によって与えられたＩＳＩの一部を補うために設定することが出来る。ＩＳＩイコライザ１４０の出力は、回復データを生成する為に設定することが出来る、Ｄフリップフロップ１７０のデータ入力に接続することが出来る。
デターミニスティックジッターイコライザ１５０は、前に受信されたデータに基づき、現在のビット又はシンボルに適用されるタイミング遅延を判断するように設定することが出来る。デターミニスティックジッターイコライザ１５０のさまざまな実施例が、図２Ａ−２Ｂおよび３Ａ−３Ｂに関して、詳細されている。デターミニスティックジッターイコライザ１５０は、クロック信号におけるデターミニスティックジッターの効果を補うように設定することが出来る。クロック信号は、デターミニスティックジッターの効果を取り除くために、再調整することが出来る回復データを生成するため、受信データの測定に使用される。
デターミニスティックジッターイコライザ１５０の出力は、位相固定ループ（ＰＬＬ）に基づく、クロック回復回路１６０に接続することが出来る。デターミニスティックジッターイコライザ１５０の出力は、位相／周波数検出器１６２の最初の入力に接続することが出来る。一実施例において、デターミニスティックジッターイコライザ１５０の出力は、位相／周波数検出器１６２の基準入力に接続することが出来る。回復されたクロック出力を提供するＶＣＯ１６６は、位相／周波数検出器１６２の２番目の入力に接続することが出来る。
位相／周波数検出器１６２は、２つの入力信号の位相を比較し、比較に基づき制御信号を出力するように設定することができる。位相／周波数検出器１６２の出力は、通常ローパスフィルタとして設定される、ループフィルタ１６４に接続することが出来る。
ループフィルタ１６２は、ＰＬＬの帯域幅を定義し、制御電圧の突然の変化をならすために、動作する。ループフィルタ１６２の出力は、ＶＣＯ１６６の制御入力に接続することが出来る。
ＶＣＯ１６６の出力は回復したクロック信号を表す。ＶＣＯ１６６の出力は、Ｄフリップフロップのクロック入力に接続することが出来る。回復したクロック信号はデターミニスティックジッターを補われ、デターミニスティックジッターの効果を補われたタイミングを持つ、回復したデータ信号を与えるため、Ｄフリップフロップ計測に使用される。
図２Ａは、図１のシステム１００において示されている、デターミニスティックジッターイコライザ１５０の一実施例の、機能ブロック図である。デターミニスティックジッターイコライザ１５０は、イコライザの入力に接続された可変遅延器２１０を含む。可変遅延器２１０は、制御入力値に基づく、時間遅延を取り入れるために設定することが出来る。可変遅延器２１０の入力は、ジッター又は補われていないデータを受信することが出来る。
可変遅延器２１０の出力は、可変遅延器２１０の出力の論理状態を判断する為に設定することの出来る、決定検知器２２０に接続することが出来る。例えば、二値論理に設定された決定検知器２２０は、可変遅延器２１０からの出力が論理“１”あるいは、論理“０”を表しているかを判断するように設定することが出来る。２つ以上のロジックレベルを持つシステムにおいて、決定検知器２２０は、複数ロジックレベルのどれが可変遅延器２１０の出力によって表されているかを判断する為に設定することが出来る。決定検知器２２０の出力は回復したデータを表す。
決定検知器２２０の出力は、最初の所定遅延モジュール２３０１の入力に接続することが出来る。決定検知器の出力はまた、遷移検知器２４０の最初の入力に接続することが出来る。最初の所定遅延モジュール２３０１の出力は、次の所定遅延モジュール２３０２−２３０Ｎの直列配列に接続することが出来る。次の所定遅延モジュール２３０２−２３０Ｎのそれぞれの出力は、遷移検知器２４０の対応する入力に接続される。
一実施例において、所定遅延モジュール２３０１−２３０Ｎのそれぞれは、同じ時間遅延を与えるように設定されており、各モジュールは、一シンボル期間の長さと同じ時間遅延を与えることが出来る。そのような実施例において、デターミニスティックジッターモジュール１５０は、Ｎ前シンボルの一部に基づく遅延を与える為に設定することが出来る。
他の実施例において、所定遅延モジュール２３０１−２３０Ｎは、例えばそれぞれがシンボル期間の整数の倍数になるような、異なる遅延値を与えるように設定することが出来る。そのような実施例において、デターミニスティックジッターモジュール１５０は、連続している必要のない、Ｎ以前シンボルの一部に基づく遅延を与える為に設定することが出来る。その他の実施例において、所定遅延モジュール２３０１−２３０Ｎの全てが遷移検知器２４０に接続されているわけではない。従って、可変遅延器からの遅延は、Ｎに満たない前のシンボルに基づき判断することが出来る。
遷移検知器２４０は、あらかじめ定められた遅延モジュール２３０１−２３０Ｎによって接続されたシンボル間で処理が行われたかを判断する為に設定することが出来る。バイナリデータに設定されたシステムでは、Ｎ以前シンボルに対応する可能性のある状態が２Ｎある。より一般的には、可能性のある論理状態をｋ持つシステムにおいては、遷移検知器２４０は、可能性のある状態ｋＮを解析できる。
遷移検知器２４０は、検知された各遷移の表示を与える為に設定することが出来る。例えば、遷移検知器２４０は、各出力が少なくとも最新のシンボルと前に受信したシンボルの比較の一部に基づき、ロジックレベル遷移を表す、Ｍ出力を与える為に設定することが出来る。通常、出力の数Ｍは、入力の数Ｎより一つ少ない。
遷移検知器２４０からの各Ｍ出力は、対応する増幅器２５０１−２５０Ｍに接続することが出来る。各増進器２５０１−２５０Ｍは、所定の計測係数により、遷移検知器の出力を計測するように設定することが出来る。定計測係数は、デターミニスティックジッターへの特定のシンボル遷移の寄与に基づくことが出来る。
各増幅器２５０１−２５０Ｍの出力は、加算器２６０に接続することが出来る。加算器２６０は、全ての増進器出力を、前のシンボル処理に起因するデターミニスティックジッターを補う時間遅延の調整のために、可変遅延器２１０の制御入力に加えることが出来る、一つの制御信号に加算することが出来る。
可変遅延器２１０は、Ｎ以前シンボルの処理数に基づく時間遅延を与える為、設定することが出来る。一実施例において、可変遅延器２１０は、前のＮシンボルの遷移のいずれにも対応していない、公称遅延を与える為に設定することができる。シンボル遷移は、データが決定検知器２２０によって、検知された遷移しきい値に達する為に必要な時間を遅らせることによって、寄与することが出来る。従って、可変遅延器２１０によって取り入れられた遅延は、前Ｎシンボルにおける遷移に調整することができる。一実施例では、可変遅延器２１０は、検知された各遷移の公称遅延時間に関連する、遅延時間を低減するように設定することが出来る。他の実施例では、可変遅延器２１０は、検知された各遷移の公称遅延時間に関連する遅延時間を上昇するように設定することが出来る。
例えば、決定検知器２２０の現在の出力に加えて、以前の２つのシンボルを調査する為に設定された一実施例において、２つの所定遅延モジュール２５０１および２５０２を使用することができ、３つの信号を遷移検知器２４０の入力に接続することが出来る。遷移検知器２４０は、２つの近接シンボルのいずれかの間で遷移が起こったかどうかを判断するために設定してもよい。遷移検知器２４０からの二つの出力は、シンボル遷移の存在を示す。最初の出力は、現在発生しているシンボルから現在の出力シンボルへの遷移を示すため設定することが出来る。２つ目の出力は、最も古いシンボルから、現在発生しているシンボルへの遷移を示すために設定することが出来る。
より最近のシンボル遷移はより古いシンボル遷移よりもデターミニスティックジッターに影響することがある。従って最初の増幅器２５０１は、２番目の遷移検知器２４０の出力に接続された２番目の増幅器２５０２よりも大きい係数によって、最初の遷移検知器２４０出力を計測するために設定することが出来る。
図２Ｂは、図１のシステム１００に示されているもののような、デターミニスティックジッターイコライザ１５０の一実施例の、もう一つの機能ブロック図である。図２Ｂのデターミニスティックジッターイコライザ１５０は最近のシンボルと３つの現在起こっているシンボルの一部に基づく、可変遅延を判断するために設定されている。
デターミニスティックジッターイコライザ１５０は、バイナリデータに設定されている。ジッターデータは、可変遅延器２１０の入力に接続されている。可変遅延器の出力は、決定検出器２２０の入力に接続されている。決定検出器２２０は、最初の入力を可変遅延器２１０の出力に接続され、２番目の入力を所定しきい値電圧Ｖｔｈに設定された電圧源に接続されたコンパレータとして設定することが出来る。決定検出器２２０の出力は、非ジッターデータを表し、また修正データ、補正済データ、再調節データ、又は回復データと呼ばれる。
決定検出器２２０の出力は最初の遅延モジュール２３０１に接続されている。最初の遅延モジュール２３０１の出力は２番目の遅延モジュール２３０２の入力に接続されている。同様に、２番目の遅延モジュール２３０２の出力は、３番目の遅延モジュール２３０３の入力に接続されている。遅延モジュール２３０１−２３０３のそれぞれは、シンボル期間と実質的に同じ時間遅延を与えるために設定されている。
遅延モジュール２３０１−２３０３のそれぞれはまた、遷移検知器２４０の対応する入力に接続されている。同様に、三番目の遅延モジュール２３０３の出力は、遷移検知器２４０の入力に接続されている。
遷移検出器２４０は、前４つの回復されたシンボルの遷移数と位置を判断する為に設定された２入力専用“ＯＲ”（ＸＯＲ）ゲートの複数と設定されている。１番目のＸＯＲゲートは、１番目の遅延モジュール２３０１の入力と出力に対応する、最近回復したシンボルと、直前に受信したシンボルに入力が接続されている。同様に、２つ目のＸＯＲゲート２４２の入力は、２番目の遅延モジュール２３０２の入力と出力に接続されている。３番目のＸＯＲゲート２４３の入力は、３番目の遅延モジュール２３０３の入力と出力に接続されている。
従ってＸＯＲゲート２４１は、もっと最近に回復したシンボルと、最初又は、最も近い、以前に回復したシンボルとの間で、論理遷移が起こったかどうかを判断することが出来る。２番目のＸＯＲゲート２４２は、最初に以前回復したシンボルと、２番目に以前回復したシンボルとで論理遷移が起こったか判断することが出来る。同様に、３番目のＸＯＲゲート２４２は、２番目に以前回復したシンボルと、３番目、又は最も古く、以前に回復したシンボルの間で、論理遷移が起こったか判断することが出来る。
最初のＸＯＲゲート２４１の出力はまた、最初の増幅器２５０１の入力に接続されている。最初の増幅器２５０１の出力は、最初の増幅器２５０１の出力を、２つ目の合算器２６４の出力と合算する、最初の合算器２６２に接続されている。最初のＸＯＲゲート２４１が、遷移が起こっていないと判断する場合、最初の増幅器２５０１への信号はゼロになることができ、可変遅延器２１０の制御電圧への寄与がない。最初のＸＯＲゲート２４１が、遷移が起きたと判断した場合、最初の増進器２５０１への入力信号は、次に最初の増進器２５０１によって、可変遅延器２１０の適切な増分制御電圧に計測される、所定の値になることができる。
理想的に、増分制御電圧は、判断された論理処理によって寄与されたデータジッターの効果に一致する。増分制御電圧は、例えば、制御電圧に対する可変遅延器２１０を特性化することによって、判断することが出来る。ジッター補填の量は、実験的に測定できる、又はトランスミッタおよびレシーバのさまざまな寄与要素の信号帯域幅に基づき、推定することが出来る。
最初のＸＯＲゲート２４１の出力はまた、４番目のＸＯＲゲート２４４の入力に接続することが出来る。２番目のＸＯＲゲート２４２の出力は、４番目のＸＯＲゲート２４４のほかの入力に接続されている。４番目のＸＯＲゲート２４４は、最近の３つのロジックレベルが同一か、あるいは、最近の３つのシンボルの間に論理遷移が起こったかどうかを判断することが出来る。４番目のＸＯＲゲート２４４の出力は、可変遅延器２１０に適切な増分制御電圧へ値を計測する為に設定されている、２番目の増幅器２５０２に接続されている。計測された出力は、２番目の合算器２６４に接続されている。４番目のＸＯＲゲート２４４が、遷移が起こっていないと判断する場合、遅延に変化はない。最近の３つのシンボルに信号遷移が起きた場合、遅延制御値に適切な調整がなされる。しかしながら、１番目及び２番目のＸＯＲゲート２４１、および２４２によって論理処理が検知された場合、調整は行われない。４番目のＸＯＲゲート２４４の出力は、６番目のＸＯＲゲート２４６の入力に接続されている。
５番目のＸＯＲゲート２４５は、入力を２番目と３番目のＸＯＲゲート２４２および２４３の出力に接続されている。５番目のＸＯＲゲート２４５は、３つの遅延モジュール２３０１−２３０３からの、一番古い３つのシンボルの間に論理遷移が起こったかを判断する。５番目のＸＯＲゲート２４５は、２番目と３番目のＸＯＲゲート２４２および２４３の両方によって、遷移が検出された場合、示唆しない。５番目のＸＯＲゲート２４５の出力は、６番目のＸＯＲゲート２４６の２番目の入力に接続されている。
６番目のＸＯＲゲート２４６は、最近の３つのシンボル、又は最も古い３つのシンボルの間に遷移が起きたかを判断できるが、遷移が両方に起きた場合、又は交互の遷移パターンが起きた場合は、訂正しない。６番目のＸＯＲゲート２４６の出力は、出力を、可変遅延器２１０の適切な増分制御電圧に計測するために設定された、３番目の増幅器２５０３の入力に接続されている。
２番目の合算器２６４の出力は、１番目の増幅器２５０１の出力と１番目の合算器２６２で合算される。一番目の合算器２６２の出力は可変遅延器２１０の制御入力と接続されている。
図３Ａは、第一のスケール デターミニスティックジッターイコライザ１５０の実施例の機能ブロック図である。第一のスケールという語は、二つのシンボル間で起こっている遷移の判断に基づく、ジッター調整を意味する。二つのシンボルは通常２つの最近回復したシンボルである。通常、最近に回復したシンボルがデターミニスティックジッターに多大な寄与をするが、しかしそれは必ずしもそうとは限らない。例えば、より古いデータ遷移は、信号反射、又は信号複数経路が優位の場合、データジッターにより大きな影響があることがある。
図３Ａのデターミニスティックジッターイコライザ１５０は、バイナリデータで動作するために設定されている。デターミニスティックジッターイコライザ１５０の入力は、ジッターデータを受信し、それを、最後の二つの回復したシンボルにおけるデータ遷移に起因する、データジッターの量を補う遅延を取り入れるように設定された、マルチプレクサ３２０の１番目の入力と、静的遅延モジュール３１０の入力に接続するように設定されている。 静的遅延モジュール３１０の出力は、マルチプレクサ３２０の２番目の入力に接続されている。
マルチプレクサ３２０は、例えば、実質的により多いジッターを取り入れることなく、ジッターデータを通すために設定されたアナログマルチプレクサでも良い。マルチプレクサの出力は、決定検知器２２０に接続されている。決定検知器２２０は、しきい値電圧に設定されている電圧源に接続されている、基準入力を持つコンパレータでも良い。
決定検知器２２０の出力は、回復したデータを表す。決定検知器２２０の出力は、回復したデータをシンボル期間と実質的に同じ長さの期間に遅らせるために設定された遅延モジュール２３０に接続されている。実質的な１シンボル期間の遅延は、回復したクロック信号で出力されたＤフリップフロップ、あるいは、代案として、クロックの反対の位相から出力された、縦列に配置された対となるＤフリップフロップを使って生成することが出来る。決定検出器２２０の出力はまた、ＸＯＲゲート３３０の一番目の入力に接続されている。
遅延モジュール２３０の出力は、ＸＯＲゲート３３０の２番目の入力に接続されている。ＸＯＲゲート３３０は、現在回復されたシンボルと、最も近く前に回復されたシンボルの間に、論理遷移が起きたかどうかを判断するために、設定されている。ＸＯＲゲート３３０の出力は、コンバイナ３４０の入力に接続されている。ディフォルトマルチプレクサ３２０制御信号を表す一定の値は、コンバイナ３４０の２番目の入力に適用することが出来る。コンバイナ３４０の出力は、マルチプレクサ３２０の制御入力に接続され、その出力に接続する複数入力の一つを選択するため、マルチプレクサ３２０を制御する。従って、マルチプレクサ３２０は、最近２つの回復したシンボルの間で、論理遷移が起こったかどうかによって、直接ジッターデータ、又は遅延バージョンのジッターデータを渡すために、設定することが出来る。
一実施例においてコンバイナ３４０は、ＸＯＲゲート３３０の出力と一定値を合算する為に設定された合算器である。合算器は、例えば、モジュロ−２合算器でもよい。他の実施例ではコンバイナ３４０は、ＸＯＲゲート３３０の出力と一定値を計るために設定されたマルチプレクサでもよい。
図３Ｂは、ファーストスケールデターミニスティックジッターイコライザ１５０のもう一つの実施例の機能ブロック図である。図３Ｂのデターミニスティックジッターイコライザ１５０は、マルチプレクサ３２０と、図３Ａのデターミニスティックジッターイコライザ１５０の静的遅延モジュール３１０のかわりに、可変遅延器２１０を組み込む。そうでなければ、図３Ｂのデターミニスティックジッターイコライザ１５０の動作は、図３Ａのそれと実質的に同一である。
デターミニスティックジッターイコライザ１５０の入力は、ジッターデータを受信し、可変遅延器２１０の入力にデータを接続するように設定されている。遅延の量は、制御入力の値に基づいて設定されている。可変遅延器２１０の出力は、しきい値電圧へ設定された基準電圧源に接続された２番目の入力を持つコンパレータとして、決定検知器２２０の入力と接続されている。決定検知器の出力は、回復したシンボルを表す。決定検知器２２０の出力はまた、ＸＯＲゲート３３０の最初の入力に接続されている。
遅延モジュール２３０の出力は、ＸＯＲゲート３３０の２番目の入力に接続されている。ＸＯＲゲート３３０は、現在回復シンボルと、最も近く以前に回復したシンボルとの間に論理遷移が起きたかどうかを判断する為に、設定されている。ＸＯＲゲート３３０の出力は、コンバイナ３４０の入力に接続されている。ディフォルト可変遅延器２１０制御信号を表す一定値は、コンバイナ３４０の２番目の入力に加えることが出来る。コンバイナ２１０の出力は、可変遅延器２１０の制御入力に接続されている。
図３Ｃは、デターミニスティックジッターイコライザ１５０のほかの実施例である。デターミ図３Ｃのデターミニスティックジッターイコライザ１５０は、可変遅延器の機能を決定検知器２２０に組み込む。図３Ｃのデターミニスティックジッターイコライザ１５０は、図３Ａ及び３Ｂのように、決定検知器が一定のしきい値電圧を得る前に、遅延モジュールを実施するよりも、遅延を達成する為に、決定検知器のしきい値電圧を変化させる。
図３Ｃのデターミニスティックジッターイコライザ１５０は、決定検知器２２０の１番目の入力にデータを接続する。決定検知器２２０は、ジッターデータの遷移レベルを制御する為に設定された２番目の入力を持つ、コンパレータである。しきい値電圧を変化させることは、ジッターデータが一つのロジックレベルから、他のロジックレベルに遷移するのに必要な時間を効果的に変化させる。例えば、二値論理において、しきい値電圧を上昇させることは、低から高への遷移の時間を増やすが、高から低への遷移の時間を減らす。同様に、しきい値電圧を低減することは、高から低への遷移の時間を増やすが、低から高への遷移の時間を減らす。従って、しきい値電圧を上昇、低減させるかの選択は、回復したデータの現在の状況に従ってよい。
決定検知器２２０の出力は、回復したデータを表す。決定検知器２２０の出力は、実質的に一つのシンボル期間に遅延を与えるために設定された、遅延モジュール２３０の入力に接続されている。決定検知器２２０の出力はまた、ＸＯＲゲート３３０の１番目の入力と利得段３３２に接続されている。
遅延モジュール２３０の出力は、ＸＯＲゲート３３０の２番目の入力に接続されている。ＸＯＲゲート３３０の出力は、回復したデータの最近のシンボルの二つの間に論理遷移が起こったかどうかを示す。ＸＯＲゲート３３０の出力は、利得段３３２のもう一つの入力に接続されている。利得段３３２の出力は、公称しきい値電圧値と値が合算される合算器３４０の入力と接続される。公称しきい値電圧と利得段３３２の出力の合計は、決定検知器２２０の基準入力に接続されている。
利得段３３２は、ＸＯＲゲート３３０の出力を計測するために設定することが出来る。論理遷移がない場合、しきい値電圧は変更されない。論理遷移がある場合、しきい値電圧は、デターミニスティックジッターを補われる。理想的に、利得段３３２の出力は、決定検知器２２０のしきい値電圧の上昇、低減をもたらす、増分値である。増分値は、データがシンボルのジッターの量によって、しきい値電圧に達するための時間を変化させる。
利得段３３２は、最近の回復したシンボルの値に基づき、利得を選択的に転化するために設定することが出来る。しきい値電圧の上昇は、データ遷移の方向に基づく遷移の時間を上昇、又は低減させることから、利得段３３２は、最近のシンボルの一部に基づくオフセット電圧を与える為に設定することが出来る。例えば、最近のシンボルが論理高で遷移が検出されている場合、利得段３３２は、しきい値電圧を低減し、次の遷移が起きる時間を増やすように、マイナス利得に設定することが出来る。一方で、最近のシンボルが論理低で、遷移が検出されている場合、利得段３３２は、しきい値電圧を上昇させ、次の遷移が起こる時間を上昇させるために、プラスの利得に設定することが出来る。
図３Ｄは、デターミニスティックジッターイコライザ１５０の、他の実施例の機能ブロック図である。図３Ｄのデターミニスティックジッターイコライザ１５０の構成は、図３Ｂの示されている構成と似ている。しかしながら、図３Ｄデターミニスティックジッターイコライザ１５０は、上昇および下降エッジ遷移の明確なジッター修正を適用するために、設定されている。
ジッターデータは、二つの個別遅延制御入力の内の一つに基づく遅延を与える為に設定することが出来る、可変遅延器２１０の入力に与えられる。一実施例においては、可変遅延器２１０は、２つの制御信号を合計するために設定することが出来る。他の実施例では、可変遅延器２１０は、選択信号（図示せず）に基づき、一つまたは他の入力信号を選択するように設定することが出来る。
可変遅延器２１０の出力は、回復したデータを表し、決定検出器２２０の入力に接続させる。決定検出器の出力は、実質的に一つのシンボル期間の遅延を与えるために設定された、遅延モジュール２３０に接続されている。
決定検出器２２０からの回復したデータ出力もまた、２つの明確なＮＡＮＤゲート３５２と、下降、および上昇遷移をそれぞれ検出するために設定された３５２に接続されている。決定検出器２２０の出力は、１番目のＮＡＮＤゲート３５２の入力に接続されている。遅延モジュール２３０からの遅延出力は、転化され、最初のＮＡＮＤゲート３５２の２番目の入力に接続されている。最初のＮＡＮＤゲート３５２は、したがって下降遷移が起きたかどうか、すなわち前に受信したシンボルが論理高で、最近に受信されたシンボルが論理低であるかどうかを判断するために接続されている。１番目のＮＡＮＤゲート３５２の出力は、１番目のコンバイナ３４２の入力と接続されている。下降遷移の時間遅延を生成する公称制御電圧は、１番目のコンバイナ３４２のほかの入力に接続するとことが出来る。１番目のコンバイナ３４２は、乗算器として設定することができ、ＮＡＮＤゲート３５２出力と制御電圧を計測することが出来る。１番目のコンバイナ３４２の出力は、可変遅延器２１０の制御入力に接続されている。
決定検知器２２０の出力もまた、転化され、２番目のＮＡＮＤゲート３５４の最初の入力に接続されている。遅延モジュール２３０からの遅延された出力は、２番目のＮＡＮＤゲート３５４の２番目の入力に接続されている。２番目のＮＡＮＤゲート３５４はしたがって、上昇遷移が起きたか、すなわち、以前に受信したシンボルが、論理低で、最近受信したシンボルが論理高であるかどうかを判断するために、設定されている。２番目のＮＡＮＤゲート３５４の出力は、２番目のコンバイナ３４４の入力に接続されている。上昇遷移に遅延を生成する公称制御電圧は、２番目のコンバイナ３４４のほかの入力に接続することが出来る。２番目のコンバイナ３４４の出力は、可変遅延器２１０の制御入力に接続されている。従って、デターミニスティックジッターイコライザ１５０は、上昇及び下降遷移に起因するジッターを独立して補う為に、明確な遅延を与えるよう設定することが出来る。
図４は、デターミニスティックジッターイコライザの一部として動作するように設定された、位相検知器１６２の一実施例の機能ブロック図である。図４の機能ブロック図では、第一のスケールデターミニスティックジッターイコライザの、シンボル期間遅延、決定検知器、及びＸＯＲゲートが、ホッジ位相検知器１６２と共用されている。したがって、デターミニスティックジッターイコライザは、最小数の追加部品を必要とし、追加の可変遅延器２１０およびコンバイナ４４０を使用し、ホッジ位相検知器１６２から設定することが出来る。
ホッジ位相検知器１６２は、縦列Ｄフリップフロップ４１０、４１２、４１４、および４１６とＤフリップフロップのＱ出力を含む、例えば４１０は、Ｄフリップフロップの次のＤ入力、この例では４１２、と接続される。４つのＤフリップフロップ４１０、４１２、４１４、および４１６は、クロック信号を交互に出力されている。１番目と３番目のＤフリップフロップ、４１０と４１４は、クロック信号から出力されている、また２番目と４番目のＤフリップフロップ、４１２と４１６は、転化クロック信号から出力されている。
ＸＯＲゲートは、各Ｄフリップフロップを通して、Ｄフリップフロップへのインプットで一つのＸＯＲ入力と、Ｄフリップフロップの出力で、もう一つのＸＯＲ入力と接続されている。従って、１番目のＸＯＲゲート４２０は、１番目のＤフリップフロップ４１０の入力と出力に入力が接続されていて、２番目のＸＯＲゲート４２２は、２番目のＤフリップフロップ４１２の入力と出力に入力が接続されてして、３番目のＸＯＲゲート４２４は、３番目のＤフリップフロップ４１４の入力と出力に入力が接続されていて、４番目のＸＯＲゲート４２６は、４番目のＤフリップフロップ４１６の入力と出力に入力が接続されている。
各Ｄフリップフロップ４１０、４１２、４１４、４１６の出力は、アップ／ダウンカウンター４３０に接続されている。１番目と４番目のＤフリップフロップ４１０と４１６の出力は、アップ／ダウンカウンター４３０の対応する“アップ”カウント入力に接続されている。２番目と３番目のＤフリップフロップ出力４１２と４１４は、アップ／ダウンカウンター４３０の“ダウン”カウント入力に接続されている。アップ／ダウンカウンター４３０の出力は、クロック回復回路のループフィルター（図示せず）に接続することが出来る。
デターミニスティックジッターイコライザは、可変遅延器２１０を、位相検知器１６２の入力に出力を接続した決定検知器２２０に接続することにより、位相検知器１６２に実施することが出来る。可変遅延器２１０の入力は、ジッターデータを受信する。決定検知器２２０の出力は、回復データを表す。
１番目のＤフリップフロップ４１０は、シンボル期間遅延として動作でき、１番目のＸＯＲゲート４２０は、遷移検知器として動作できる。１番目のＸＯＲゲート４２０の出力は、遅延制御電圧値でＸＯＲ出力を計るために接待されている、信号コンバイナに接続することが出来る。デターミニスティックジッターイコライザの構成は、本質的に図３Ｂに示されているものと同じである。
図２Ｂ、３Ａ−３Ｂ及び３Ｄに示されている、デターミニスティックジッターイコライザ１５０の実施例において、決定検知器２２０は、他の要素の中に組み込むことが出来る。例えば、デターミニスティックジッターイコライザー図３Ｂで、決定検知器は遅延モジュール２３０のそれぞれと同様ＸＯＲゲート３３０に組み込むことが出来る。遅延モジュール２３０がＤフリッププロップとして実行される場合、決定検知は、Ｄフリップフロップが出力された時など、可変遅延器２１０からのシンボル出力がサンプルされた時に起こる。同様に、ＸＯＲゲート３３０は、その入力信号が高あるいは低ロジックレベルにあるかどうかを判断する入力で、しきい値コンパレータを含むことが出来る。
図５は、図２Ａ−２Ｂに示されている可変遅延器の基準に使用することが出来る、可変遅延モジュール５００の一実施例の概略図である。可変遅延モジュール５００は、交差接続の差動対として設定することが出来る。差動対の一つは、高速電流源と偏向されている、また他の差動対は低速電流源と偏向されている。交差接続差動対を通した総電流は、低速と高速電流源の合計である。電流源を変化させることは、低速電流源と高速電流源の比率に比例する遅延で、モジュールを通した遅延を変化させる。
可変遅延モジュール５００への差動入力は、１番目と２番目のトランジスタ５１２、５１４からなる、１番目の差動対の基に接続されている。１番目と２番目のトランジスタ５１２および５１４のコレクタは、対応する１番目と２番目のレジスタ５２２および５２４に接続されている。１番目と２番目のトランジスタ５１２および５１４のエミッターは、高速電流源５３０に接続されている。高速電流源の値は制御入力によって制御することが出来る。
１番目の差動対の出力は、可変遅延モジュールの差動出力を与える、エミッターフォロワーステージで緩衝される。２番目のトランジスタ５１４のコレクタは、プラスの差動出力を与える為に設定された、トランジスタ５６４および定電流源５７４からなる、エミッターフォロワーバッファに接続されている。１番目のトランジスタ５１２のコレクタは、マイナスの差動出力を与えるために設定されている、トランジスタ５６２と、定電流源５７２からなる、エミッターフォロワーバッファに接続されている。
１番目の差動対のコレクタはまた、３番目と４番目のトランジスタからなる、２番目の差動対のコレクタと接続されている。１番目のトランジスタ５２２のコレクタは、４番目のトランジスタ５４４のコレクタと共通で、また、２番目のトランジスタ５２４のコレクタは、３番目のトランジスタ５４２のコレクタと共通である。
可変遅延モジュール５００の差動出力は、３番目と４番目のトランジスタ５２２および５２４のトランジスタの基に接続されている。プラスの出力は４番目のトランジスタ５４４の基に接続されており、またマイナスの出力は３番目のトランジスタ５４２の基に接続されている。３番目と４番目のトランジスタ５４２と５４４のエミッターは、低速電流源に接続されている。低速電流源の値は、高速電流源に接続された制御電流に対して有利に位相がはずれることができる、制御入力によって変化することが出来る。
図６は、約１ｍｍｘ１．２ｍｍの寸法を持つ集積回路に、デターミニスティックジッターイコライザが作られている、レシーバ１３０の図である。集積回路は、ＳｉＧｅ ＢｉＣＭＯＳ プロセスで製造されている。バイポーラトランジスタは、約１２０ＧＨｚの
を持つ。ＣＭＯＳは、１８０ｎｍプロセスで生産される。もちろん、他のプロセスを使うことが出来、回路特性が希望するデータレートで機能するのに適切なときに、バイポーラトランジスタは他の
値を持つことが出来る。
集積回路レシーバ１３０は、約２００μｍ×１５０μｍの寸法を持つ、デターミニスティックジッターイコライザを含む。レシーバ１３０はまた、ＶＣＯ１６６、電荷ポンプを持つ位相検知器１６２、およびループフィルタ１６４からなる。
レシーバ１３０は、ＦＲ−４バックプレーンに作られた銅伝送線にわたって接続されている、１０Ｇｂｐｓ擬似ランダムビットストリームで、試験される。ＦＲ−４バックプレーンの伝送線は、約５ＧＨｚの帯域幅を持ち、よってデターミニスティックジッターに実質的に寄与する。デターミニスティックジッターイコライザの封入は、１ＭＨｚのオフセットで測定された、１００ｋＨｚと８ｄＢのオフセットで、約１２ｄＢまで、ＶＣＯ出力の位相ノイズを改善する。さらに、タイミングジッターの標準偏差は、ファーストスケールデターミニスティックジッターイコライザを封入することにより、約３０％までに改善（低減）された。
図７は、イコライザデターミニスティックジッターの方法７００のフローチャートである。方法７００は、例えば、図２Ａ−２Ｂ、３Ａ−３Ｄ、又は４のデターミニスティックジッターイコライザによって実施できる。
方法は、デターミニスティックジッターイコライザがシリアルデータストリームに可変遅延を加えるブロック７１０で始まる。デターミニスティックジッターイコライザは、ブロック７２０に進み、シリアルデータストリームからのシンボルの論理値を判断する。デターミニスティックジッターイコライザは、例えばシリアルデータストリームをサンプリングする、又はシリアルデータストリームをしきい値に比較することによって、論理値判断することが出来る。論理値は、例えば、バイナリ論理値又はＭ−ａｒｙ論理値であってもよい。デターミニスティックジッターイコライザは、次にブロック７３０に進み、判断された論理値を、そのシンボルの一つ以上前に受信されたシンボルの論理と比較する。
デターミニスティックジッターイコライザは、決定ブロック７４０に進み、比較が論理遷移を検知するかを判断する。論理遷移は、シンボルの論理値が以前のシンボルの論理値と違うことを判断することによって、検知することができる。
遷移が検知されない場合、デターミニスティックジッターイコライザは、ブロック７１０に戻る。しかしながら、決定ブロック７４０で、デターミニスティックジッターイコライザが、遷移が起きたと判断すると、デターミニスティックジッターイコライザはブロック７５０に進み、一つ以上の遷移に起因するデターミニスティックジッター効果を補う為、可変遅延器によって与えられた遅延を調整する。デターミニスティックジッターイコライザはブロック７１０に戻り、シリアルデータストリームに調節された遅延を加える。
図８は、他のデターミニスティックジッター等化方法８００のフローチャートである。方法８００は、例えば、図２Ａ−２Ｂ、３Ａ−３Ｄ又は４に示されているデターミニスティックジッターイコライザによって実施することが出来る。
方法８００は、デターミニスティックジッターイコライザが、受信したシリアルデータストリームに、可変遅延を適用する、ブロック８１０から始まる。デターミニスティックジッターイコライザは、ブロック８２０に進み、例えば、データストリームをフリップフロップに出力することにより、シリアルデータストリームをサンプルする。
デターミニスティックジッターイコライザは、次にブロック８３０に進み、所定の遅延をシリアルデータストリームに適用する。所定の遅延は、例えば、実質的シンボル期間を持つ遅延でもよい。他の方法では、 所定の遅延は実質的にシンボル期間の整数でもよい。
所定の遅延を適用した後、デターミニスティックジッターイコライザはブロック８４０に進み、再びシリアルデータストリームをサンプルする。所定の遅延が、約１シンボル期間より、長い継続時間がある場合、サンプルされたシンボルは、前のサンプルスステップでサンプルされたシンボルと同じにならない。
デターミニスティックジッターイコライザは、ブロック８５０に進み、２つのサンプルのロジックレベルを比較する。デターミニスティックジッターイコライザは、ブロック８６０に進み、遷移が起きたかどうかを判断する。デターミニスティックジッターイコライザは、２つのサンプルの論理ＸＯＲを実施することによって、論理遷移を検知することができる。２つのサンプルが同じロジックレベルの場合、ＸＯＲ操作は、遷移が起こらなかったと示す。しかしながら、２つのサンプルのロジックレベルが異なる場合、ＸＯＲ操作は、論理遷移を表す。
論理遷移が検知されない場合、デターミニスティックジッターイコライザはブロック８１０に戻る。決定ブロック８６０で、デターミニスティックジッターイコライザが、遷移があったと判断した場合、デターミニスティックジッターイコライザはブロック８７０に進み、可変遅延器の遅延を調整する。デターミニスティックジッターイコライザは、次にブロック８１０に戻り、調整された遅延をシリアルデータストリームに適用させる。

データ依存ジッターの解析
データ依存ジッター（ＤＤＪ）は、あらゆる帯域幅制限システムにおいて発生する。有限帯域幅は、前に発信したシンボルのメモリを保存し、現在のシンボルに影響する。我々の解析はＤＤＪ特性へのフィルタ応答に関連する。理想的な非ゼロ復帰（ＮＲＺ）データ並びは次のように表される。
係数ａｎは、ｎ番目のビットの値と対応する。ａ０が現在のビットの場合、前のビットはｎ＜０に対応する。項ｐ（ｔ - ｎＴ）は、期間Ｔのｎ番目前のビットのパルス関数である。パルス関数は、一ビットの長さがあり、ｓ（ｔ）は、ＤＤＪを許容しない。
実用的なシステムは、有限帯域幅があり、データ信号のメモリを保存する。数１の理想的な信号は、一般インパルス応答ｈ（ｔ）でフィルタされる。
が、コンボリュージョンオペレータである場合。因果関係が現在のシンボルへの合計を制限する。項ｇ（ｔ）は、理想的なパルス関数へのシステム応答で、システムのメモリをあらわす。この応答は、設計パラメータで、よく高速システムの一次又は二次伝達関数のモデルとされる。理想的なシーケンスへのフィルタの影響は、図９に一次および二次フィルタであらわされている。ＧｉｂｂｙおよびＳｍｉｔｈが、ゼロＩＳＩまたは、ナイキスト基準に基づくゼロパルス幅ひずみをもたらす、汎用フィルタ応答を定式化している。Ｒ．Ａ． Ｇｉｂｂｙ および Ｊ．Ｗ． Ｓｍｉｔｈ、「Ｓｏｍｅ Ｅｘｔｅｎｓｉｏｎｓ ｏｆ Ｎｙｑｕｉｓｔ’ｓ Ｔｅｌｅｇｒａｐｈ Ｔｈｅｏｒｙ」 Ｔｈｅ Ｂｅｌｌ Ｓｙｓｔｅｍ Ｔｅｃｈｎｉｃａｌ Ｊｏｕｒｎａｌ， ｖｏｌ． ４４， Ｎｏ． ９， ｐｐ． １４８７−１５１０、１９６５年９月参照。
一次、および二次システムの特性は異なり、一般的手順の例として、個別に考慮されている。この手順は、ｇ（ｔ）を使用し、前のシンボルの所定シーケンスの遷移時間を計算する。

Ａ．一次応答
広域回路の活性装置動作は、しばし一次周波数ロールオフを示す。ゆえに、一次近似は、システムのブロック（モジュレーターまたは、増幅器）の応答を推測する。次の一次インパルス応答を考慮する。
ｕ（ｔ）が、単位段階関数で、tが、応答の時間定数である場合。フィルタインパルス応答をコンボリューションし、理想的な入力パルスは、次の応答をもたらす。
ＣＤＲ回路では、シンボルは、最大データアイ開口で値をサンプルすることにより、再生成される。正確なサンプリングは、サンプリング時間の前に、電圧しきい値Ｖｔｈを越えることによる。Ｖｔｈ値は、通常バイナリレベルと等距離にある。しきい値交差時間ｔｃは、データ信号がｖｔｈに達する時間を指定し、数４の応答と、数２の任意ビットシーケンスを暗に計算される。図９は、データアイでのｖｔｈとｔｃの定義を表す。
定義
は、ビットレートの周りの帯域範囲を広げる。ビットレートは１／Ｔで、フィルタ帯域は
であることから、パラメータは帯域とシステムのビットレートに関連する。αの範囲は２つのケースで示されている。最初のケースは、帯域がビットレート等しい、
の場合。もう一つの実用的なケースはｔｃ＝Ｔ． Ｉｆ ｖｔｈ＝０．５の場合で、このケースの帯域は、ビットレートのわずか１１％である。従って、
である。
数５は、解析的にしきい値交差を表す為に書き換えることが出来る。
しきい値交差は、
にのみ起こる。α＜１であることから、ｔｃはｎ番目ビットのメモリが低減している。前のビット数は、αに排他的に依存するｔｃに実質的に影響する。
数６は、ビットのシーケンスと、α＜１／２のｔｃとの間の独自な関係を表す。データシーケンスと一次システムのｔｃの間の独自なマッピングは、シリアルデータにおける、ＤＤＪの興味深い特性である。しかしながら、独自のマッピングは、必ずしもより高次のシステムを保持せず、この理由から、状況は個別に扱われる。
ＤＤＪの影響を論議するため、ジッターの遷移スケールを定義する。スケールｋは、数６で考慮されるビットの深さを表す。遷移スケールは、２ｋ＋１を考慮したビットシーケンスの数にしきい値交差時間を制限する。遷移スケールを定義することによって、特定な帯域における異なるｔｃの間の時間分離を判断したい。図１０は、ｋ＝３とｋ＝１０のαの範囲にわたるｔｃの変動を示す。基点の近くでは、ｔｃ値は集中し、ゼロに接近する。αが上昇すると、ｔｃ値は早いグループと遅いグループに分かれる。さらに、αの増加は、各グループが、別のレイヤーの早いと遅いグループに分かれることになる。帯域パラメータαは、ｔｃ値の分離を判断する。よって、図１０は所定帯域の適切な遷移スケールを示す。明らかに、ｋ＝３は、α＝０．２周辺の妥当な近似値である。ｖｔｈ＝０．５の場合、上昇および下降エッジの本スケールのｔｃ値は、同じである。例えば、ｋ＝３の数６の結果は、
図１０における作用は、自己相似で、フラクタル幾何学の特性を持つ。αが２分の１の場合、自己相似作用は崩壊する。これは、可能なαの範囲と一意性の論議に関する洞察に一致する。分岐パラメータは、ｋ番目の遷移スケールである。より大きなｋでは、各ｔｃは二つの値に分岐する。図１１は、データアイの観点からのｔｃの分岐を説明する。２つ目の分岐スケールでは、ｔｃは２番目のビットによって２つの値をとる。スケールが３に上昇すると、エッジが拡大される、最近３つのビットの影響により、ｔｃの４つの値が明らかである。最後に、４番目の遷移スケールは、３番目のスケールの各軌道が２つの気道になることを明らかにする。
要約すれば、一次システムの有限帯域は、しきい値交差時間に偏差を取り入れる。前のビットによりもたらされたジッターは、システムの帯域に関連する。前の各ビットの値はバイナリであることから、前のビットからの応答は、遷移スケールが上昇すると、二つの固有の分岐に分かれる、固有しきい値交差時間の合計を定義する。

Ｂ． 高次応答
高次応答は通常一次システムにおけるＤＤＪの固有しきい値交差時間特性を持たない。自然周波数ωｎと弱材料ζで共振回路帯域制限をモデル化する、全極、二次応答を考慮する。
極位置は応答の作用を判断する。曲が本当である場合、応答は、過減衰である。この場合、システムの作用は、質的に一次応答に似ている。極が複合の場合、応答は周期成分を表す。このリンギングは、フィルタの応答をビットシーケンスに変更し、一次結果の洗練を必要とする。最速の二次応答は、後に遷移が続く、一連のゼロ又は１に起因することがあり最遅の応答は、図９に示されている通り、１０１または０１０シーケンスで関連付けられている。これは、一次計算と矛盾し、フィルタパラメータがどのように影響するかという調査の動機付けをする。
ステップ応答のテイラー級数近時を考慮する。一次テイラー級数は、
上付き文字が微分係数を示す。数９のステップ応答の指数包絡線は、しきい値交差時間を推定する。よって、
近似応答は、数４の一次結果を一般化する。
ここで、しきい値交差時間は、解析的に表すことができる。
数１２は、可能性のあるビットシーケンスとｔｃの関係を強調する為の数６に似ている。特に、数１２の応答の曲線、分母にあるｈ（１）（ｔ）は、より遅い応答はＤＤＪを上昇させる。図１２は、所定
における、
の範囲に対する、二次システムの実験的計算を示す。強い過減衰では、
、ｔｃは、図１０の断面と似たように見える。しかしながら、
が低減すると、ｔｃは集中し、交差する。２つの挿入が与えられている。最初のものは数１２の近時の正確性を示す。２つ目のものは、近時と同じ範囲と通した実験的計算の拡張である。挿入グラフは、全てのｔｃは
の同じ値において交差しないことを表している。
を低減することは、再び異なる値に広がるｔｃをもたらす。しかしながら、前のビットの影響は変えられた。黒で強調されている、過減衰の場合の早い、又は遅い応答は、ここで反転されている。最後からの２番目のビットは、前のビットよりもｔｃにより強く影響する。
一般的に、数１２は高次システムのＤＤＪを検討する手段として与えられている。二次ケースとして表されたように、ＤＤＪの特性はフィルタパラメータで劇的に変わる。しきい値交差時間交差点は、ＤＪが最小化できる状況を示唆する。ＣＤＲ回路の性能は、遅いおよび早い応答の交差点を利用するフィルタパラメータで、改善することが出来る。

負荷サイクルひずみ
負荷サイクルひずみ（ＤＣＤ）は、非対称の上昇および下降時間より生じる。この非対称の変化は、シンボルのパルス幅を変化する。しばし、上昇および下降時間非対称は、能動装置の非線形性に起因する。この物理的直感に従い、ＤＣＤのモデルは、立ち上がりエッジ、および立ち下がりエッジの２つの異なる時間定数を伴う。
が平均時間定数からの逸脱であるとする。このひずみが装置の作用に起因することから、一次ＤＤＪモデルは、ＤＣＤの影響を検討するために、修正することが出来る。数４は、ｎ番目ビットで変化する時間定数で書き換えられている。
立上げ、及び立下げエッジは、ｖｔｈ＝０．５では交差しないことに注意する。一次システムのアプローチに従い、しきい値交差時間は暗に解くことが出来る。
とする。残念ながら、時間依存は合計から分離されることは出来ない。一つのアプローチは、ｔｃのゼロｔｈ近時で、合計の時間依存を推測することである。例えば、負荷サイクルが存在しない場合、（すなわちγ＝０）
。この推測では、小さなγに妥当である、
γ＝０の場合、この式は数６に簡素化する。数１６は、図１０と比較できるパラメータと、図１３にグラフ化されている。帯域パラメータαは、立ち上がりエッジおよび立ち下がりエッジの平均時間定数からとられていることに注意する。この場合、立ち上がりエッジは立ち下がりエッジより２５％早い。遅い、および早いグループの特徴は、ＤＤＪグラフと似ている。しかしながら、速い応答軌道が速く広がる一方で、遅い応答軌道は、束になる。ＤＤＪの討論より、早い応答がより少ないジッターを生成することが予想されることから、これは、直感に反しているように見える。しかしながら、早い応答、この場合は立ち上がりエッジで、以前の遷移、遅い立ち下がりエッジにより最も影響されている。同様に、早い立ち上がりエッジは、遅い立ち下がりエッジにより少ないジッターを取り入れる。
ＤＣＤジッターを起こす非線形応答は、ＤＤＪの場合のように簡単にフィルタすることが出来ない。かわりに、立ち上がりエッジ、及び立ち下がりエッジを認識し、適切に調整する補正スキームが、ＤＣＤジッターを最小化することが出来る。

しきい値交差時間のマルコフ連鎖サンプリング
ＤＤＪとＤＣＤの特徴は、システム応答によって判断される。各データシーケンスは、特定のしきい値交差時間にマップされる。シンボル検知の影響は、ｔｃをサンプルする確率過程でモデル化される。ＮＲＺデータの生成は、マルコフ連鎖として表すことができる。ＮＲＺのバイナリ値は、確立が低いと推定され、従って、遷移密度は二分の一である。ｋｔｈの遷移スケールが考慮される場合、システムの２ｋ＋１異なる状態が存在する。

ｋ＋１のシーケンスの状態は、十進表記法によって示すことが出来る。ＳＳは、十進表記法ｓでの状態である。これらの状態の半分は、ａ０ビットでの遷移をもつ。表１は、状態としきい値交差時間のマッピングを表す。状態１から状態２への遷移が起きた場合、これは、遅い立ち上がりエッジから、早い立ち下がりエッジへの急変に該当する。この急変は、クロックや、データ回復回路などのしきい値依存回路の動作に悪影響を及ぼす。
状態ｉからｊへのダイナミックが数１７の遷移可能性マトリクスに表されている。例えば、Ｐ３，７は、二分の一である、００１１から０１１１の遷移の可能性である。

Ａ． しきい値交差時間可能性密度関数
遷移可能性マトリクスの制限可能性は、ｔｃの可能性質量関数を表す。直感的に、数６に表された各ｔｃがどのくらいの頻度でサンプルされているかを知りたい。状態の制限可能性Ｓｓは、次の状況から計算される。
ｎｔｈ状態の制限可能性
の場合。数１７の遷移可能性マトリクスでは、最初の状況は２ｋ＋１の式をもたらす。制限可能性の合計の状態を条件とする解は、
ｔｃの可能性質量関数は、遷移密度によって、数１９から計測される。各状態、および各ｔｃは、十分な長さの時間にわたってサンプルされる。
適切なサンプリング帯域で、可能性質量関数をコンボリューションすることは、遷移時間の可能性密度関数（ＰＤＦ）を生み出す。物理的に、これはオシロスコープにサンプルされたジッターヒストグラムに対応する。図１０は、特定のｔｃの可能性を反映する為にｚ−軸まで拡張することが出来る。所定の帯域では、頂点は同じ高さを持つ。この概念は、“ダブルデルタ”関数としての、ＤＤＪの経験的モデル化の前提である。
ＤＣＤでは、ＰＤＦが鋭く、浅い頂点を特徴とする傾向がある。ＤＣＤの議論から、立ち上がりエッジが立ち下がりエッジの２５％早い場合は、早いグループは、浅い頂点に合致し、遅いグループは鋭い頂点に合致する。

Ｂ． 条件付平均
ＤＪの厳しさは、しきい値交差時間の予想を通して反映される。全てのしきい値交差時間を平均することは、ＤＪの質的に重要な特性を洗い流してしまう。例えば、一次解析に概要されている早いおよび遅い応答の違いは、ジッターＰＤＦをモデル化するのに望ましいかも知れない。
期待を条件付けすることによってｔｃの統計的特性に関する更なる情報が与えられる。ｍ最近のビットが条件付け状態を構成する場合、ｍ番目スケール条件付平均を考慮する。条件付平均は、次のように示される。
Ｔｉ （ｍ）は、ｉが１から２ｍの範囲の以前のビットのｉ個の可能な状況での、遷移時間の予想である。これらの条件下で
と推測される。
１番目のスケール条件付平均は、以前のビットのみを調整することを意味する。定義では、以前のビットは、現在のビットとは異なり、これはあらゆるｔｃの予測である。さらに、２番目のスケール条件付平均は、２つの前のビットを調整することを意味する。この場合、４つのｔｃの組み合わせが可能である：立ち上がりエッジ、と立ち下がりエッジの遷移のａ−１＝ａ−２および
。ｖｔｈ ＝０．５と仮定し、立ち上がりエッジ、および立ち下がりエッジ状態は結合される。
この２番目のスケール条件付平均状態は、ｋが、ｍ＋１より大きくなければならないことから、
の使用を必要とする。ｋ＝３の場合、８つの可能性のある遷移がある：ｔｉ がｉ番目のｔｃの場合、
および
。予想は、条件付確立とｔｃとの合計から計算される。数１９は、全ての項が同じである条件付確立を証明する。
こららの平均は、予想された遅い及び早いしきい値交差時間である。平均差は、
この平均差は、経験的ＤＤＪモデルのダブルデルタ関数展開の定量的記述を与える。この計算は、図１０のしきい値交差マップと比較される。
１番目のスケール条件付平均は、いずれの可能な遷移を平均し、ｔｃの確率論的進行を正規化するのに有用である。１番目のスケール条件付平均は、２番目のスケール条件付平均の項の平均である。３番目の遷移スケールの事例は数２２。
この値はまた、図１０にグラフ化されている。条件付平均表記法は、前項で展開した、確立密度関数の頂点を計算するのに有用である。

Ｃ． サイクルツーサイクルデターミニスティックジッター
多くの広帯域用途においては、サイクルツーサイクルジッターは、回路動作を妨げる。瞬間クロック及びデータ回復技術は、改善された取得時間にジッター遮断を使用し、サイクルツーサイクルジッターに影響を受けやすい。二条平均平方根（ｒｍｓ）サイクルツーサイクルジッターは、近接のしきい値交差時間の差の分散である。
しきい値交差時間の差の予想はゼロで、数２５は、特定のｔｃの確立と、次の遷移の前に起こるシンボル期間の数で条件付けすることが出来る。
ｔｉｊ＝ｔｊ-ｔｉが、しきい値交差時間差とする。Ｎは、遷移の間の期間の数を表す、確立変数であり、一シンボル期間の後二分の一の確立、２つの期間の後四分の一の確立があり、このパターンが永久に続く。ｋ＝２では、しきい値交差時間に４つの可能な状態がある。
数２７を我々のしきい値交差時間の表現で単純化すると、次のようになる。
サイクルツーサイクルジッターの標準偏差は、数２８の平方根である。数２８は、ｖｔｈ＝０．５に最小化されている。
これは、等しい確立で、ｔｃが
又は、ゼロによって逸脱する、ｒｍｓ直感と一致する。
あるいは、サイクルツーサイクルジッターが、両方のエッジとは対照的に、立ち上がりエッジのみに参照されている用途が存在する。ｋ＝２では、２つの可能な立ち上がりエッジがある。一シンボル期間の後に、別の立ち上がりエッジにマップすることが不可能であることから、全ての可能な経路は、少なくとも二つの期間に関与する。立ち上がりエッジの組み合わせが試験された場合、立ち上がりエッジ高感度回路のサイクルツーサイクルジッターは、次の式に達することが出来る。
このジッターは、立ち上がりエッジ、および立ち下がりエッジのサイクルツーサイクルジッターとおおよそ同じであると同時に、サンプリング電圧に敏感である。
これら二つの状況のサイクルツーサイクルジッターの標準偏差の比較とシミュレーションが、図１４に示されている。シミュレーションは、ＰＲＢＳゼネレータ及び一次ＬＴＩシステムにＳｉｍｕｌｉｎｋモデルを使用して実施されている。データはフィルタされ、しきい値交差時間の間の時間の統計が計算されている。予測は、多くの帯域幅のシミュレーションと一致する。予測は、サイクルツーサイクルジッターが、大きな帯域では非常に小さいが、帯域が低減すると鋭く立ち下がると示している。さらに小さな電圧しきい値変動は、ジッターの劇的な上昇をもたらす。回路が立ち上がりエッジにのみ敏感なことの長所は、明らかに、サンプリング電圧変動へのロバスト性である。

クロック回復のデターミニスティックジッター障害
従来のタイミング回復では、局所振動器が位相固定ループ（ＰＬＬ）の受信データのエッジと同調されている。データのタイミング不確かさは、局所電圧制御振動器（ＶＣＯ）の位相ノイズに変換する。前の項で示されているジッタープロセスは、振動器位相を妨げるパワースペクトラル密度（ＰＳＤ）として位置づけられる。ＰＬＬの動作が非線形であると同時に、小さな摂動へのＰＬＬの応答は、基本的に線形である。従って、ＶＣＯ位相ノイズは、ＤＪのＰＳＤに直接関連付けることが出来る。
しきい値交差時間は、しきい値交差位相として代替的に考えることが出来る。
ＶＣＯ，
のＰＳＤは、位相固定ループ回路のパラメータを関連づける線形移送機能を通して、線形にデータ
の入力ＰＳＤに関連している。
［Ｈｚ／Ｖ］の単位で、Ｋｖは、ＶＣＯの利得で、
は、ループフィルタ応答である。他は、固有の振動器ノイズとジッター移送機能に基づいて、ジッターのループフィルタパラメーターを最適化した。この処理は、
の作用を隔離する。
位相検知の理由から、ＰＬＬの非線形特性が生じる。ループダイナミクスを線形化するには、
の計算に非線形性を考慮に入れることが出来る。位相検知器回路はデータとＶＣＯの間の移送誤差を生成するため、異なる技術を使用する。２つの検知方法は特に重要である：ａ）両方のエッジ、又はｂ）移送情報を抽出するために使用される立ち上がりエッジのみ。
ジッターＰＳＤは、位相の自己共分散が、
であるとすると、データ遷移
の位相の自己共分散のフーリエ変換である。 エルゴートプロセスに関して、位相自己共分散の時間平均及びアンサンブル平均は、交換可能である。この場合、自己共分散関数区分表示は、ＰＳＤを探すため周波数領域に変換することが出来る。
は、期待されたジッターの電力である。特に、
のみが著しい場合、ＤＪは、ホワイトノイズフロアとして特性かされる。
位相自己共分散の一般的形状は、
及び
は、ｎビット間隔で起こる位相とする。移送の平均
が数２４で計算されている。数１７の遷移可能性マトリクスは、自己共分散の計算に特に便利である。
数３５は、初期状態
で条件付けされている。ｎ期間の後、各状態の可能性は、Ｐｉ，ｊのｎ番目の電力によって、与えられている。しかしながら、ｎが遷移スケールを超えた後、どの位相も確立が等しい。従って、ｋビットのあと、マルコム連鎖生成データと関連付けられた位相に共分散は存在せず、また、自己共分散はゼロである。
ここで、
の異なるケースを考慮する。

Ａ． 立ち上がりエッジ、および立ち下がりエッジ
一次システムのＤＤＪの自己共分散に関する直感を発展させるためには、自己共分散項を個別に計算する。２番目の遷移スケールでは、
は、
で、数２４の予想から計算されたとする。式を簡単にする、
ｖｔｈの役割が顕著になる。数３９は、ｖｔｈ＝０．５について最小化される。この最適な点からの逸脱は、
上昇する。さらに、帯域を低減させることは、この項を劇的に上昇させる。
一期間の自己共分散
が、ｋ＝２について計算されると、
はゼロである。さらに、高次項は、数３７の理由で、またゼロである。これは一般的に真ではない。ｋ＝３の場合、
は、
更なる試験は、数４０は、すべてのαにマイナスであることを明らかにする。しかしながら、より高い遷移スケールは非常に限定された帯域のみに便利である。
図１５は、ｋ＝３で、自己共分散を試験する。
項は、黒の帯域と、グレイの電圧しきい値に対して、プロットされている。
の変化は、明らかで、
は、帯域が下がると、小さなマイナス値をあらわす。したがって、この場合ＤＤＪのＰＳＤは、主にホワイトノイズである。電圧しきい値に関しては、
と
が劇的に上昇し、立ち上がりエッジ、および立ち下がりエッジ高感度位相検知回路は、しきい値変動に特に影響を受けやすいことを示唆する。結果を確認するためには、Ｓｉｍｕｌｉｎｋが位相自己共分散を１０，０００ビットにわたりシミュレートする。
ＤＤＪのＰＳＤは、図１６にプロットされている。低減された帯域で、ノイズフロアは上昇する。帯域が１０％低減することに、ノイズフロアは７ｄＢ上昇する。さらに、ノイズは異なる電圧しきい値で著しく上昇する。電圧しきい値の１０％の変動が、１０ｄＢのノイズ低下に変わる。

Ｂ． 立ち上がりエッジのみ
ｋ＝２について、
次のようにあらわすことができる。
この場合、
は異なることに注意する。式を簡単にする、
は、依然厳密にプラスである。この結果は、ｖｔｈ＝０．５の場合に数３８からの２の要素である。
は、１ビット期間内に立ち上がりエッジから立ち上がりエッジに行くことは不可能であることから、等しくゼロである。
ｋ＝２について、
もゼロである。
より高いラグの自己共分散項は、数３７からゼロである。明らかに、
は、しきい値電圧に依存していない。結果として、立ち上がり（または立ち下がり）エッジにのみ高感度な位相検知器を導入することに利点がある。主な違いは、
は、立ち上がり、および立ち下がりエッジ検知の二分の一の値であることである。これは、ノイズフロアが３ｄＢ低くなると意味すると同時に、ＰＬＬダイナミクスは、より低い位相検出利得を補償し、ノイズフロアを立ち上がり、および立ち下がり検出のレベルへ増幅することがある。立ち上がりエッジ高感度位相検出のＰＳＤは、図１７に、破線でプロットされている。ノイズは、全範囲にわたり、完璧にホワイトで、期待されるとおり、より低い帯域で上昇する。ノイズは、立ち上がり、および立ち下がりエッジケースよりも３ｄＢ低い。

Ｃ． 負荷サイクルひずみジッター
最後にＤＣＤジッターのＰＳＤが図１７にあらわされている。ＤＣＤのしきい値交差時間は、前項で計算された自己共分散項に置換され、ＰＳＤがグラフ化されている。実線は、ビットレートの二分の一の帯域の立ち上がりエッジおよび立ち下がりエッジの検出、および、立ち下がりエッジより、２５％早い立ち上がりエッジである。比較のため、ＤＤＪケースは、γ＝０としてプロットされている。非対称エッジは、ＰＳＤのノイズフロアを約１０ｄＢ上昇させる。さらに、ｖｔｈ＝０．５のケースでさえも、ノイズは着色される。破線は、立ち上がりエッジ検知である。この場合、
について、立ち上がりエッジは、立ち下がりエッジより２５％早い。興味深いことに、どのエッジを検出するかという選択は、ジッターのノイズフロアに大きな変化を及ぼす。これは、ＤＣＤに影響の受けやすい回路においては、位相検出はより遅いエッジで実施されるべきだと意味する。
デターミニスティックジッター等化の方法、装置、およびシステムが開示された。ジッターイコライザは、前に受信したシンボルの間にひとつ以上の遷移が起きたかどうかを判断でき、その判断に基づきデターミニスティックジッターを補う。デターミニスティックジッターイコライザは、シリアルデータで直列に配列した遅延を変化させることにより、デターミニスティックジッターを補うことができる。ほかの実施例では、デターミニスティックジッターイコライザは、受信したデータのロジック状態を判断するために使用される、しきい値電圧を変化することができる。
本書に開示された実施例に関連する、方法のステップ、プロセス、またはアルゴリズムは、プロセッサ、または２つの組み合わせによって実行される、ハードウェア、およびソフトウェアモジュールの中に、直接統合することができる。方法またはプロセスのさまざまなステップまたは行為は、示されている順番で実行することができる、あるいは、ほかの順序で実行することができる。さらに、ひとつ以上のプロセス、または方法ステップは省略することができる、あるいは、ひとつ以上のプロセス、または方法ステップを追加することができる。追加のステップ、ブロック、または措置は、方法およびプロセスの既存の要素の、はじめ、終わり、あるいは、途中に追加することができる。
開示された実施例の上記の説明は、当業者が本開示を作成、又は使用できるようにするために提供されている。これらの実施例へのさまざまな修正が当業者にとって明らかであり、ここに定義されている一般的原則は、本実施例の精神と範囲を逸脱することなく、ほかの実施例に提供することができる。従って、本開示は、本文に示されている実施例に制限されることを意図していないが、本書に開示されている原則および新機能と一貫した最大の範囲で一致されること。
デターミニスティックジッターイコライザを内蔵するシリアルデータ通信リンクの一実施例の簡略された機能ブロック図である。 デターミニスティックジッターイコライザの一実施例の簡略された機能ブロック図である。 デターミニスティックジッターイコライザの一実施例の簡略された機能ブロック図である。 デターミニスティックジッターイコライザの一実施例の簡略された機能ブロック図である。 デターミニスティックジッターイコライザの一実施例の簡略された機能ブロック図である。 デターミニスティックジッターイコライザの一実施例の簡略された機能ブロック図である。 デターミニスティックジッターイコライザの一実施例の簡略された機能ブロック図である。 デターミニスティックジッターイコライザの一部として動作するように設定された位相検出器の一実施例の簡略された機能ブロック図である。 可変遅延モジュールの一実施例の概略図である。 集積回路内に導入されているデターミニスティックジッターイコライザを持つデータレシーバの一実施例の図である。 デターミニスティックジッター均一化方法の一実施例の簡略されたフローチャートである。 デターミニスティックジッター均一化方法の一実施例の簡略されたフローチャートである。 基準シーケンスへのフィルタリングの効果を表す概略図である。 αに対するしきい値交差のグラフである。 さまざまな遷移スケールのしきい値交差のグラフである。 一定の周波数での二次システムの経験的計算のグラフである。 αに対するしきい値交差のグラフである。 ２つの状況のサイクルツーサイクルジッターの標準偏差を比較するグラフである。 自己共分散のグラフである。 データ依存ジッターのパワースペクトル密度のグラフである。 負荷サイクル依存ジッターのパワースペクトル密度のグラフである。

Claims (30)

  1. 回復したシンボルの論理値を判断し、
    回復したシンボルの少なくとも一つ前に受信したシンボルの論理値を判断し、
    前記回復したシンボルの論理値と、前記少なくとも一つ前に受信したシンボルの論理値とを比較し、
    前記比較の結果の一部に基づき、シリアル通信データ経路に位置する可変遅延器を調整する、
    ことを特徴とするデターミニスティックジッターの等化方法。
  2. 前記回復したシンボルの論理値の判断が、対象となるシンボルの二値論理値の一つを判断することを特徴とする、請求項１に記載の等化方法。
  3. 前記対象となる回復したシンボルの論理値の判断が、回復したシンボルのＭ−ａｒｙ論理値の一つを判断することを特徴とする、請求項１に記載の等化方法。
  4. 前記少なくとも一つ前のシンボルが、回復したシンボルの直前に受信されたシンボルであることを特徴とする、請求項１に記載の等化方法。
  5. 前記少なくとも一つ前のシンボルが、回復したシンボルの少なくとも一つ前のシンボル期間で受信されたシンボルであることを特徴とする、請求項１に記載の等化方法。
  6. 前記論理値の比較が、少なくとも一つ前のシンボルの一つで、回復したシンボルの論理ＸＯＲを行うことを特徴とする、請求項１に記載の等化方法。
  7. 前記論理値の比較が、回復したシンボルの直前に受信されたシンボルで、回復したシンボルの論理ＸＯＲを行うことを特徴とする、請求項１に記載の等化方法。
  8. 前記可変遅延器の調整が、前記比較の結果に基づき、所定の時間遅延の一つを選択することを特徴とする、請求項１に記載の等化方法。
  9. 前記可変遅延器の調整が、回復したシンボルの論理値が少なくとも前記一つ前のシンボルのいずれかの論理値と異なる場合、可変遅延器の遅延を増加させることを特徴とする、請求項１に記載の等化方法。
  10. 前記可変遅延器の調整が、回復したシンボルの論理値が少なくとも、前記一つ前のシンボルのいずれかの論理値と異なる場合、可変遅延器の遅延を低減させることを特徴とする、請求項１に記載の等化方法。
  11. 前記可変遅延器の調整が、回復したシンボルの論理値が少なくとも前記一つ前のシンボルのいずれかの論理値と同じ場合、可変遅延器の時間遅延を維持することを特徴とする、請求項１に記載の等化方法。
  12. 第一の期間において、シリアルデータストリームをサンプリングし、
    第一の期間に続いて、所定の時間遅延においてシリアルデータストリームをサンプリングし、
    第一の期間におけるシリアルデータストリームのロジックレベルと、第一の期間に続く所定の時間遅延における、シリアルデータストリームのロジックレベルとを比較し、
    前記比較の結果の一部に基づき、シリアルデータストリームの可変遅延器を調整する、
    ことを特徴とするデターミニスティックジッターの等化方法。
  13. 所定の時間遅延が実質的に一シンボル期間からなることを特徴とする、請求項１２に記載の等化方法。
  14. 所定の時間遅延が、実質的に一シンボル期間の整数の倍数であることを特徴とする、請求項１２に記載の等化方法。
  15. 遅延シリアルデータストリームを生成する為に、可変遅延器により、シリアルデータストリームを遅らせ、
    前記遅延シリアルデータストリームからの前のシンボルで、遅延シリアルデータストリームから、シンボルの論理ＸＯＲを判断し、
    論理ＸＯＲの結果の一部に基づき、可変遅延器を調節する、
    ことを特徴とするデターミニスティックジッターの等化方法。
  16. シリアルデータストリームからのシンボルの論理値を、シリアルデータストリームから前に受信した論理値と比較し、
    前記比較の一部に基づき、シンボルの期間を調整することを特徴とするデターミニスティックジッターの等化方法。
  17. 約６ギガシンボル／秒よりも大きいシンボルレートで動作するために設定された、シリアルデータストリームを受信し、
    シリアルデータストリームから以前に回復した複数のシンボルの中で、一つ以上の遷移が起きたかどうか判断し、
    一つ以上の論理遷移の一部に基づき、シリアルデータストリームに加えられた、時間遅延を変化させる、
    ことを特徴とするデターミニスティックジッターの等化方法。
  18. 遅延したシリアルデータストリームを生成するために、可変時間変動によってシリアルデータストリームを遅らせ、
    遅延したシリアルデータストリームからシンボルを回復する、
    ことを特徴とする、請求項１７に記載の等化方法。
  19. 前記シリアルデータストリームの受信が、シンボルレートより小さい帯域を持つ帯域制限通信路を通して、シリアルデータストリームを受信することを特徴とする、請求項１７に記載の等化方法。
  20. シリアルデータストリームの受信が、シンボルレートの約７０％より少ない帯域を持つ、帯域制限通信路を通して、シリアルデータストリームを受信することを特徴とする、請求項１７に記載の等化方法。
  21. シリアルデータストリームの受信が、導電伝送回線を通して、シリアルデータストリームを受信することを特徴とする、請求項１７に記載の等化方法。
  22. シリアルデータストリームの受信が、光リンクを通してシリアルデータストリームを受信することを特徴とする、請求項１７に記載の等化方法。
  23. シリアルデータストリームが、約１０ギガシンボル／秒以上のシンボルレートにおいて 動作するために設定されていることを特徴とする、請求項１７に記載の等化方法。
  24. シリアルデータストリームを受信し、遅延したシリアルデータストリームを出力するために設定された可変遅延モジュールと、
    遅延したシリアルデータストリームからのシンボルと、一つ以上の以前に受信したシンボルと比較し、コンパレータ出力を生成するために設定された、コンパレータモジュール、及び
    前記コンパレータ出力の少なくとも一部に基づき、 前記可変遅延モジュールによって与えられた、遅延を制御するために設定された制御モジュールからなる、
    デターミニスティックジッターの等化装置。
  25. 前記可変遅延モジュールが、個別的可変遅延モジュールからなることを特徴とする、請求項２４に記載の等化装置。
  26. 可変遅延モジュールが、各遅延経路が異なる時間遅延に対応する、複数の遅延経路、及び
    複数入力のそれぞれが、複数遅延経路の一つに接続され、複数遅延経路の一つに対応するデータストリームを選択的に出力するために設定された、複数の入力を持つマルチプレクサ、
    からなることを特徴とする、請求項２４に記載の等化装置。
  27. 可変遅延モジュールが、継続可変遅延モジュールからなることを特徴とする、請求項２４に記載の等化装置。
  28. コンパレータモジュールが、入力と出力を持つ遅延モジュール、及び
    最初の入力が前記遅延モジュールの入力に接続され、２番目の入力が前記遅延モジュールの出力に接続されている論理ＸＯＲモジュールからなることを特徴とする、請求項２４に記載の等化装置。
  29. 制御モジュールが、コンパレータ出力と、公称制御電圧を合計するために設定された、信号アナログ加算器からなることを特徴とする、請求項２４に記載の等化装置。
  30. 制御モジュールが、コンパレータ出力に基づき、公称制御電圧を測るために設定された、乗算器からなることを特徴とする、請求項２４に記載の等化装置。
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