KR102618941B1 - 클록 복구 없는 가변 이득 증폭기 및 샘플러 오프셋 캘리브레이션 - Google Patents

클록 복구 없는 가변 이득 증폭기 및 샘플러 오프셋 캘리브레이션 Download PDF

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Abstract

가변 이득 증폭기(VGA)의 출력에서 시변 정보 신호를 생성하고, 타겟 신호 진폭과 연관된 수직 결정 임계값을 갖는 샘플러를 사용하여 샘플링하되, 시변 정보 신호는 순차적 시그널링 간격의 다양한 샘플링 인스턴트들로부터 결정 시퀀스를 비동기식으로 생성하고, 결정 시퀀스는 (i) 시변 정보 신호가 타겟 신호 진폭을 초과함을 나타내는 포지티브 결정들 및 (ii) 시변 정보 신호가 타겟 신호 진폭 미만임을 나타내는 네거티브 결정들을 포함하며, 포지티브 결정들 대 네거티브 결정들의 비율을 누적하고, 타겟 비율에 대한 누적 비율의 불일치에 응답하여 VGA의 이득 설정을 조정하기 위해 이득 궤환 제어 신호를 생성하기 위한 방법들 및 시스템들이 설명된다.

Description

클록 복구 없는 가변 이득 증폭기 및 샘플러 오프셋 캘리브레이션
관련 출원들에 대한 상호 참조
본 출원은 Ali Hormati의 "Variable Gain Amplifier and Sampler Offset Calibration Without Clock Recovery"이라는 명칭의 2019년 4월 8일자로 출원된 미국 출원 번호 제16/378,455호의 혜택을 주장하며, 이는 모든 목적을 위해 그 전체가 본원에 참조로서 통합된다.
참조문헌들
다음의 선행 출원들은 모든 목적을 위해 그들 전체가 참조로 본원에 통합된다:
Amin Shokrollahi, Ali Hormati, 및 Roger Ulrich의 "Method and Apparatus for Low Power Chip-to-Chip Communications with Constrained ISI Ratio"이라는 명칭의 2015년 2월 2일자로 출원서 제14/612,241호로 출원되고, 2015년 8월 4일자로 발행된 미국 특허 번호 제9,100,232로서, 이하 [Shokrollahi]로 식별된다.
Ali Hormati 및 Richard Simpson의 "Clock Data Recovery Utilizing Decision Feedback Equalization"이라는 명칭의 2017년 4월 28일자로 출원된 미국 특허 출원 번호 제15/582,545호로서, 이하 [Hormati]로 식별된다.
현대 디지털 시스템에서, 디지털 정보는 안정적이고 효율적인 방식으로 처리되어야 한다. 이러한 맥락에서, 디지털 정보는 이산 값들, 즉 불연속적 값들로 이용 가능한 정보로 이해되어야 한다. 비트, 비트 모음뿐만 아니라, 유한 세트의 숫자들도 디지털 정보를 나타내는 데 사용될 수 있다.
대부분의 칩간 또는 장치간 통신 시스템들에서, 통신은 총 대역폭을 증가시키기 위해 복수의 유선들을 통해 발생한다. 이러한 유선들의 단일 또는 쌍은 채널 또는 링크라고 할 수 있으며, 다수의 채널들은 전자 부품들 사이에 통신 버스를 생성한다. 물리적 회로부 레벨에서, 칩간 통신 시스템들에서, 버스들은 일반적으로 칩들과 마더보드들 사이의 패키지, 인쇄 회로 기판("PCB") 보드들 또는 PCB들 사이의 케이블들 및 커넥터들에 있는 전기 컨덕터들로 만들어진다. 고주파 애플리케이션들에서는, 마이크로스트립 또는 스트립라인 PCB 트레이스들이 사용될 수 있다.
버스 유선들을 통해 신호들 전송하는 일반적인 방법들은 단일 종단 및 차동 시그널링 방법들을 포함한다. 고속 통신이 필요한 애플리케이션에서, 이러한 방법들은 특히 고속 통신에서 전력 소비 및 핀 효율성 측면에서 더욱 최적화될 수 있다. 보다 최근에는, [Shokrollahi]에 설명된 바와 같은 벡터 시그널링 방법들이 칩간 통신 시스템들의 전력 소비, 핀 효율성 및 노이즈 견고성 간의 트레이드 오프를 더욱 최적화하기 위해 제안되었다. 이러한 벡터 시그널링 시스템에서, 송신기의 디지털 정보는 전송 채널 속성들 및 통신 시스템 설계 제약들에 따라 전력 소비, 핀 효율성 및 속도 트레이드 오프를 최적화하기 위해 선택되는 벡터 코드워드 형태의 다양한 표현 공간으로 변환된다. 본원에서, 이 프로세서를 "인코딩"이라고 한다. 인코딩된 코드워드는 송신기에서 하나 이상의 수신기들로 신호 그룹으로 전달된다. 수신기에서, 코드워드에 대응하는 수신된 신호들은 원래의 디지털 정보 표현 공간으로 다시 변환된다. 본원에서는, 이 프로세스를 "디코딩"이라고 한다.
사용된 인코딩 방법에 관계없이, 수신 장치에 제시된 수신된 신호들은 전송 채널 지연, 간섭 및 노이즈에 관계없이 원래 전송된 값들을 가장 잘 나타내는 간격으로 샘플링된다(또는 신호 값이 달리 기록됨). 이 클록 및 데이터 복구(CDR)는 적절한 샘플 타이밍을 결정해야 할 뿐만 아니라, 계속해서 그렇게 하여 다양한 신호 전파 조건들에 대한 동적 보상을 제공해야 한다. 통신 수신기들은 수신된 데이터 스트림에서 수신 클록 신호를 추출하는 것이 일반적이다. 일부 통신 프로토콜들은 클록 관련 및 데이터 관련 신호 성분들 간을 구별하기 위해 통신 시그널링을 제한함으로써 이러한 클록 데이터 복구 또는 CDR 동작을 용이하게 한다. 마찬가지로, 일부 통신 수신기들은 데이터를 검출하는 데 필요한 최소값 이상으로 수신된 신호들을 처리하여 클록 복구를 용이하게 하는 추가 정보를 제공한다. 일 예로서, 소위 이중 전송 속도 수신 샘플러는 예상 데이터 수신 속도의 두 배에서 수신된 신호 레벨들을 측정하여, 데이터 성분에 대응하는 수신 신호 레벨과 신호, 및 신호 클록 성분과 관련된 시간순으로 오프셋된 수신된 신호 전환의 독립적 검출을 허용한다.
실제 통신 채널들은 불완전하여, 송신기 사전 보상 및/또는 수신 등화를 통해 처리될 수 있는 진폭(예를 들어, 감쇠)과 타이밍(예를 들어, 지연 및 펄스 스미어링) 둘 다에서 전송된 신호들을 저하시킨다. 연속 시간 선형 등화(CTLE)는 주파수 영역 등화에 대한 알려진 한 가지 접근 방식으로서, 일 예에서는 고주파수에서 증가된 채널 감소에 대한 보상을 제공한다. 시간 영역 지향 등화 방법들은 또한 수신된 신호에 대한 부호 간 간섭 또는 ISI의 영향을 보상하는 데 사용된다. 이러한 ISI는 현재 심볼 간격의 진폭 또는 타이밍에 영향을 미치도록, 통신 전송 매체에 지속되는 이전에 전송된 신호의 잔류 전기 효과에 의해 발생된다. 일 예로서, 하나 이상의 임피던스 이상이 있는 전송 라인 매체는 신호 반사를 일으킬 수 있다. 따라서, 전송된 신호는 매체를 통해 전파되고 하나 이상의 이러한 이상들에 의해 부분적으로 반사되며, 이러한 반사는 나중에 직접 전파되는 신호들과 중첩되어 수신기에 나타난다.
데이터 종속 수신 등화의 한 가지 방법은 결정 궤환 등화(Decision Feedback Equalization) 또는 DFE이다. 여기서, 시간 영역 지향 등화는 수신기에서 이전에 수신된 데이터 값들의 이력을 유지함으로써 수행되며, 이는 전송 라인 모델에 의해 처리되어 이력 데이터 값들 각각이 현재 수신 신호에 미칠 예상 영향을 예측한다. 이러한 전송 라인 모델은 미리 계산되거나, 측정에 의해 도출되거나, 휴리스틱적으로 생성될 수 있으며, 하나 이상의 이전 데이터 간격의 효과를 포함할 수 있다. 이러한 하나 이상의 이전 데이터 간격의 예측된 영향을 총칭하여 DFE 보상이라고 한다. 중저(low to moderate) 데이터 속도에서, DFE 보상은 예를 들어, 수신 샘플링 전에 수신된 데이터 신호로부터 명시적으로 차감되거나, 또는 수신된 데이터 신호가 수신 데이터 샘플러 또는 비교기에서 비교되는 기준 신호를 수정하여 암묵적으로 차감됨으로써, 다음 데이터 샘플이 검출되기 전에 적용되는 시간 내에 계산될 수 있다. 그러나, 더 높은 데이터 속도에서는, 이전 데이터 비트의 검출 및 DFE 보상의 계산이 다음 데이터 샘플에 대해 제시간에 완료되지 않을 수 있으며, 알려진 이전 데이터 값들보다 추측적 또는 잠재적 데이터 값들에 대해 수행된 소위 "언롤링된(unrolled)" DFE 계산의 사용을 필요로 한다. 일 예로서, 언롤링된 DFE 스테이지는 결정 데이터 비트가 1 또는 0으로 분해되는지 여부에 따라 두 개의 상이한 보상 값들을 예측할 수 있으며, 수신 검출기는 이러한 예측 각각에 기초하여 샘플링 또는 슬라이싱 동작들을 수행하며, 다수의 결과들은 DFE 결정이 해결될 때까지 유지된다.
디지털 수신기 시스템은 진폭과 시간 모두에서 수신된 신호들을 샘플링하여, 통신 매체에 의해 유발된 신호 저하에 관계없이 전송된 데이터의 정환한 검출 및 디코딩을 허용하도록 충분한 정보를 획득한다. 통신 매체가 상당한 신호 감쇠를 유발할 수 있으므로, 신호 수신기들은 종종 가변 이득 증폭기들을 통합하여 검출 가능한 신호 레벨들을 복원한다. 이러한 증폭기들에서 올바른 이득 레벨을 설정하는 것은 신호 검출을 가능하게 한다. 완전 동기식 수신기 동작이 시작되기 전에 동작하는 가변 이득 증폭기 이득 설정에 대한 측정 및 조정을 수행하기 위한 방법들 및 시스템들이 본원에 설명된다.
가변 이득 증폭기(VGA)의 출력에서 시변 정보 신호를 생성하고, 타겟 신호 진폭과 연관된 수직 결정 임계값을 갖는 샘플러를 사용하여 샘플링하되, 시변 정보 신호는 순차적 시그널링 간격의 다양한 샘플링 인스턴트들로부터 결정 시퀀스를 비동기식으로 생성하고, 결정 시퀀스는 (i) 시변 정보 신호가 타겟 신호 진폭을 초과함을 나타내는 포지티브 결정들 및 (ii) 시변 정보 신호가 타겟 신호 진폭 미만임을 나타내는 네거티브 결정들을 포함하며, 포지티브 결정들 대 네거티브 결정들의 비율을 누적하고, 타겟 비율에 대한 누적 비율의 불일치에 응답하여 VGA의 이득 설정을 조정하기 위해 이득 궤환 제어 신호를 생성하기 위한 방법들 및 시스템들이 설명된다.
도 1은 일부 실시예들에 따른, 수신기의 블록도이다.
도 2는 일부 실시예들에 따른, 측정 결과 비율을 누적하는 카운팅 레지스터의 일 실시예의 블록도이다.
도 3은 카운팅 레지스터의 대안 실시예의 블록도이다.
도 4는 일부 실시예들에 따른, 방법의 흐름도이다.
도 5는 일부 실시예들에 따른, 오프셋 차동 쌍에 연결된 차동 샘플러의 개략도이다.
도 6은 일부 실시예들에 따른, 클록 및 데이터 복구(CDR) 없이 가변 이득 증폭기(VGA) 이득 캘리브레이션을 위한 장치의 블록도이다.
도 7은 일부 실시예에 따른, CDR 없는 샘플러 오프셋 캘리브레이션을 위한 장치의 블록도이다.
최근 몇 년 동안, 고속 통신 시스템의 시그널링 속도는 피코초 단위로 측정된 개별 데이터 유닛 간격으로 초당 수십 기가비트의 속도에 도달했다. 그러한 시스템의 한 예는 [Shokrollahi]에 의해 제공되며, 이는 시스템의 두 집적 회로 장치들 사이와 같이, 매우 높은 대역폭의 다중 유선 데이터 통신 링크들을 통해 벡터 시그널링 코드들의 사용을 설명한다. 사용된 특정 코딩 방식에 따라, 이러한 통신 링크를 포함하는 채널들의 수는 2개 내지 8개 또는 그 이상의 범위일 수 있으며, 데이터 채널들 내에서 또는 개별 통신 채널들에서 하나 이상의 클록 신호들을 전달할 수도 있다.
벡터 시그널링 코드를 이용한 일 실시예에서, 다수의 데이터 비트는 송신기에서 벡터 시그널링 "코드워드", 즉 통신 매체의 다중 유선들 또는 채널들을 통해 본질적으로 동시에 전송될 부호 세트로 인코딩된다. 이러한 각 유선 또는 채널은 두 개 이상의 가능한 값들을 가질 수 있으므로, 코드워드의 각 부호는 허용 가능한 신호 값들의 알파벳에서 가져오며; [Shokrollahi]의 예들에서는, 4개 및 10개 값들의 알파벳이 5개의 데이터 비트를 6개의 부호 코드워드로 인코딩하는 데 사용된다. 수신기에서, 다중 레벨 유선 신호들은 수신된 코드워드를 결정하기 위해 검출되고, 그런 다음 이는 (예를 들어, 매핑 테이블 조회에 의해) 수신된 데이터로 디코딩된다.
대안적인 실시예에서, 각 벡터 시그널링 코드워드는 "서브채널" 컴포넌트들의 중첩이며, 이러한 각 서브채널은 유선들 또는 채널들의 직교 모드 또는 변조 패턴임에 유의한다. 따라서, [Shokrollahi]의 예에서, 5개의 서브채널들이 합산되어 전송된 신호들을 생성할 수 있으며, 각 서브채널은 5개의 전송된 데이터 비트 중 하나에 의해 변조된다. 마찬가지로, 벡터 시그널링 코드 수신기는 일 예로 해당 서브채널의 직교 모드와 상관된 둘 이상의 유선 신호들의 가중 합산을 수행하는 다중 입력 비교기(MIC)를 사용하고, 수신된 데이터의 1비트를 직접 생성함으로써, 특정 서브채널에 대응하는 수신된 유선 신호들의 조합을 직접 검출할 수 있다. [Shokrollahi]의 예에서, 5개 데이터 비트의 전체 디코딩은 2개 내지 6개의 유선 신호들을 결합하는 MIC 세트를 사용하여 보여준다. 코드워드 및 서브채널 처리 모델들이 완전히 동일하므로, 사용된 특정 인코딩 및 디코딩 모델에 관계없이 상호 운용이 보장되어, 예를 들어, 동일한 직교 벡터 시그널링 코드를 기반으로 하는 MIC 기반 서브채널 수신기와 코드워드 송신기의 조합을 허용한다.
앞서 언급된 바와 같이, 직교 벡터 시그널링 코드 시스템의 유선 신호들은 다수의 개별 값들을 가질 수 있지만, 검출된 서브채널 결과(일 예로서, MIC의 출력에서의 가중 합산의 결과)는 일반적으로 이진이므로, ISI 감소와 같은 처리 기능을 수신하며, 스큐 보정은 더 복잡한 유선 신호들보다 더 단순한 서브채널 신호들에 대해 더 효율적으로 수행될 수 있다.
고속 집적 회로 수신기에 대한 기존의 관행은 샘플링 장치에서 수신된 각 신호 채널, 서브채널 또는 유선 신호를 종료한다. 이 샘플링 장치는 시간 및 진폭 규모 모두에서 제한된 측정을 수행한다. 한 예시적인 실시예에서, 이는 측정되는 시간 간격을 제한하는 샘플 앤 홀드 회로, 뒤이어 해당 간격 내의 신호가 기준 값 초과 또는 미만으로(또는 일부 실시예에서는 기준 값에 의해 설정된 경계 내에서) 떨어지는지 여부를 결정하는 임계값 검출기 또는 디지털 비교기로 구성될 수 있다. 대안으로, 디지털 비교기는 신호 진폭을 결정한 후 클록 디지털 플립플롭이 선택된 시간에 결과를 캡처할 수 있다. 다른 실시예들에서, 결합된 시간 및 진폭 샘플링 회로가 사용되어, 클록 전환에 대한 응답으로 해당 입력의 진폭 상태를 샘플링한다. 일부 실시예들에서, 샘플이 캡처되는 시간은 수신기 샘플러들 중 일부 또는 전부에서 조정될 수 있으며; 일부 실시예들에서는, 샘플이 비교되는 임계 레벨이 수신기 샘플러들 중 일부 또는 전부에서 조정될 수 있다.
설명의 편의를 위해, 이 문서에서는 샘플링 장치, 또는 더 간단하게는 "샘플러"라는 용어를 사용하여 입력 측정을 얻는 수신기 컴포넌트를 설명하는데, 이는 당업계에서도 사용되는 동등하지만 덜 설명적인 "슬라이서"라는 용어보다는, 시간 및 진폭 측정 제약 둘 다를 암시하기 때문이다. 일부 실시예들에서, 샘플이 캡처되는 시간은 수신기 샘플러들 중 일부 또는 전부에서 조정될 수 있으며; 일부 실시예들에서는, 샘플이 비교되는 임계 레벨은 수신기 샘플러들 중 일부 또는 전부에서 조정될 수 있다. 일 예로서, 주지의 수신기 "아이 플롯(eye plot)" 도면은 일반적으로 이러한 파라미터들을 반복적으로 조정하여 얻을 수 있으며, 결과들은 시간에 따른 신호 진폭들로 그래픽으로 표시된다.
본원에 설명된 실시예들은 [Shokrollahi]의 벡터 처리 방법들에 의해 다뤄지지 않는 선행 기술 순열 소팅 방법에도 적용될 수 있다. 보다 일반적으로, 실시예들은 임의의 통신 또는 저장 방법들, 특히 일관된 집계 결과를 생성하기 위해 채널의 요소들 또는 다수의 채널들의 조정을 필요로 하는 방법들에 적용될 수 있다.
클록 데이터 복구
[Hormati]에서와 같은 클록 데이터 복구 또는 클록 데이터 정렬(CDR 또는 CDA) 회로들은 데이터 라인들 자체로부터 또는 전용 클록 신호 입력들로부터 타이밍 정보를 추출하며, 추출된 정보를 활용하여 수신된 신호 샘플링 장칭 의해 사용되는 시간 간격을 제어하는 클록 신호들을 생성한다. 실제 클록 추출은 위상 고정 루프(Phase Locked Loop; PLL) 또는 지연 고정 루프(Delay Locked Loop; DLL)과 같은 잘 알려진 회로들을 사용하여 수행될 수 있으며, 이는 동작 시 수신기 동작 지원 시 더 높은 주파수의 내부 클록, 다수의 클록 위상 등을 생성할 수도 있다. 당업계에 기술된 바와 같은 CDR 및 CDA 실시예들 간 구현 구별은 본 설명과 관련이 없고, 따라서 CDA라는 용어는 제한을 의미하지 않고 본원에서 이후에 일반 식별자로서 사용될 것이다.
하나의 공통 CDA 실시예에서, 제1 샘플 시간은 데이터 샘플을 최적으로 획득하도록 구성되며, 제2 샘플 시간은 내부 클록의 위상이 최적 데이터 샘플링 시간으로부터 시간상 수신된 신호 단위 간격(UI) 오프셋의 1/2만큼일 수 있는 인커밍 신호 전환과 정렬된 상태로 유지되는지 여부를 최적으로 결정하도록 구성된다. 이러한 실시예들에서 샘플링은 수신된 단위 간격당 두 번 발생하기 때문에, 이러한 시스템들은 이중 전송 속도 CDA를 사용하는 것으로 설명된다. 이러한 시스템들은 저속 통신 시스템에서 또는 수신된 신호가 매우 급격한 전환을 나타내는 곳, 즉 신호 전환 관찰과 데이터의 최적 샘플링 사이에 상당한 시간 변위가 있는 곳에서 매우 일반적이다. 보다 발전된 CDA 시스템들은 단일 샘플 시간을 활용하여 데이터 및 클록 위상 정보를 둘 다 얻을 수 있다.
수신 신호 등화
높은 데이터 속도에서, 비교적 짧고 고품질의 통신 채널들도 상당한 주파수 종속 신호 손실을 나타내므로, 데이터 수신기들이 수신 신호 등화를 통합하는 것이 일반적이다. 연속 시간 선형 등화(Continuous-time Linear Equalization; CTLE)는 일반적으로 채널의 증가된 고주파 감쇠에 대한 보상으로, 수신 신호 경로에서 증가된 고주파 이득을 제공하는 데 사용된다. 신호 경로 감쇠는 검출을 위한 충분한 신호 진폭을 제공하기 위해 수신기에서 추가 신호 증폭이 필요할 수도 있다. 이러한 실시예들은 일반적으로 수신 신호 경로에 가변 이득 증폭기 또는 VGA를 포함할 것이다.
예시적인 실시예
설명의 목적을 위해 그리고 제한을 의미하지 않고, 도 1에 도시된 바와 같은 단순한 직렬 데이터 수신기는 일 예로서 사용될 것이다. 이 예시적인 수신기는 2개의 상이한 진폭 임계값들에서 동시 시간 샘플링 동작들을 수행하는 2개의 데이터 샘플러들에 의해 지원되는 추론적 DFE(150)의 적어도 하나의 스테이지, 및 샘플링 클록을 생성하기 위한 수신기 클록 시스템(170)을 포함하며, 그 위상은 데이터 샘플링 타이밍을 최적화하기 위한 CDR 보정에 의해 조정될 수 있다. 도시된 바와 같이, 데이터 샘플러들은 샘플링 클록에 따라 가변 이득 증폭기(VGA)(115)에 의해 제공되는 수신된 신호를 샘플링하는 비교기들(120)을 포함한다. 샘플링 전에, 수신된 신호는 연속 시간 선형 등화기(CTLE, 도시되지 않음)에 의해 등화될 수 있다.
일부 실시예들에서, 장치는 2개의 비교기 출력들을 생성하도록 구성된 2개의 비교기들(120)을 포함하며, 2개의 비교기들은 샘플링 클록에 따라 수신된 시변 정보 신호를 121에서와 같은 제1 임계값 및 122에서와 같은 제2 임계값과 비교하도록 구성된다. 제1 및 제2 임계값들은 다중 유선 버스에서 추정된 부호간 간섭의 양에 의해 결정되는 결정 궤환 등화(DFE) 인자들에 대응할 수 있다. 장치는 데이터 결정으로서 2개의 비교기 출력들 중 하나를 선택하도록 구성된 데이터 결정 선택 회로(130)를 더 포함할 수 있으며, 선택은 데이터 값 이력(140)에 저장될 수 있는 적어도 하나의 이전 데이터 결정에 기초한다. 장치는 데이터 값 이력 저장 장치(140)에서 미리 결정된 데이터 결정 패턴을 식별하도록 구성된 패턴 검출 회로(155)로부터 CDR 선택 신호를 수신하는 것에 응답하여 2개의 비교기 출력들 중 하나를 위상 오류 표시로서 선택하도록 구성된 위상 오류 표시 선택 회로(160)를 더 포함한다.
일부 실시예들에서, 하나 이상의 예비 샘플러들(180)은 향상된 측정 능력을 제공한다. 하나의 모드에서, 예비 샘플러들(180) 중 하나 이상은 교체 데이터 샘플러로 작동하도록 구성될 수 있으며, 이를 통해 데이터 샘플러가 캘리브레이션, 조정, 또는 기타 동작 유지보수 용도를 위해 오프라인이 되도록 할 수 있다. 다른 모드에서, 하나 이상의 예비 샘플러들(180)은 진폭 임계값(들) 및/또는 측정 컨트롤러(190)에 의해 제공되는 데이터 샘플러의 샘플 클록 이외의 샘플 클럭을 사용하여 아이 스코프 데이터를 수집하도록 구성될 수 있다. 추가 모드에서, 측정 컨트롤러(190)는 수신된 신호 진폭 또는 전환 타이밍의 비간섭적 측정들을 획득하기 위해 하나 이상의 예비 샘플러들(180)을 구성할 수 있다.
일부 실시예들에서, 장치는 위상 오류 표시를 수신하고 이에 응답하여 샘플링 클록의 위상을 조정하도록 구성된 수신기 클록 시스템(170)을 더 포함한다. 일부 실시예들에서, 위상 오류 표시는 수신된 신호의 전환에 대한 초기/나중 로직 결정이다. 일부 실시예들에서, 데이터 결정 선택 회로(130) 및 위상 오류 표시 회로(160)는 상이한 비교기 출력들을 선택한다.
일부 실시예들에서, 장치는 제1 및 제2 임계값들을 생성하도록 구성된 결정 궤환 등화(DFE) 회로(150)를 더 포함한다.
일부 실시예들에서, 장치는 복수의 유선들을 통해 수신된 신호들에 대해 동작하는 서브 채널 검출 다중 입력 비교기(MIC, 도시되지 않음)를 더 포함하며, 서브 채널 검출 MIC는 수신된 데이터 입력 신호를 생성하도록 구성된다. 이러한 실시예들에서, 복수의 유선들을 통해 수신된 신호들은 벡터 시그널링 코드의 코드워드의 부호들에 대응하며, 코드워드는 복수의 서브 채널 벡터들의 가중 합에 대응하고, 각 서브 채널 벡터는 상호 직교한다. 이러한 실시예에서, 부호간 간섭은 서브 채널 특정적이며, 서브 채널 특정 ISI는 수신된 신호와 연관된 대응하는 서브 채널 벡터의 성분들의 변조에 대응한다. 일부 실시예들에서, 각 서브 채널 벡터와 연관된 서브 채널 특정 ISI는 상호 직교한다. 일부 실시예들에서, 장치는 비교기 출력들을 생성하기 전에 수신된 신호를 필터링하도록 구성된 필터를 더 포함할 수 있다.
일부 실시예들에서, 적어도 도 1의 데이터 샘플러들(120)은 검출된 데이터의 중단 없는 스트림을 제공하기 위해 수신된 신호를 측정하는 한 데이터 샘플러 세트를 허용하는 반면, 동일한 수신된 신호를 측정하는 다른 데이터 샘플러 세트는 신호 진폭 또는 클록 위상 정보와 같은 비-데이터 결과들을 획득하도록 중복된다(180). 추가 실시예들에서, 비교기 임계값(들), 샘플 타이밍, 수신 채널 이득 및 CTLE 등화 중 적어도 하나는 상기 측정 및/또는 조정 동안 적어도 하나의 데이터 샘플러 세트에 대해 수정된다.
CDR 없이 VGA 이득 조정
데이터 수신기의 초기 시작 또는 초기화 동안, 통신 채널 특성들은 알 수 없으며, 특히 전송 장치에서 생성된 시변 정보 신호가 얼마나 감쇠되었는지 알 수 없으므로, 수신 데이터 검출기들에 허용 가능한 입력 신호를 제공하기 위해 수신기 프론트 엔드 이득이 얼마나 적용되어야 하는 지의 표시를 제공하지 않는다.
검출된 데이터 스트림의 부재 시, 수신 클록 또는 CDA 서브시스템은 위상 고정이 아닐 수 있으므로, 일반적으로 수신 신호 샘플러들의 정상적인 사용을 배제하고, 전송된 데이터 스트림의 주파수와 상당히 다를 수 있는 일부 주파수에서 자유 실행될 수 있다. 일부 실시예들에서, 수신기의 위상 고정 루프 클록 시스템의 자유 실행 속도는 예를 들어 공칭 주파수의 20% 내에서 송신기의 속도와 비슷할 수 있다. 다른 실시예들에서, PLL의 초기 속도는 실질적으로 다를 수 있으며, 일부 경우들에서는 주파수가 2배 이상 높거나 낮을 수 있다. 이는 PLL 고정을 획득하기 위해 제공되는 샘플러들(120) 중 하나로부터 획득된 위상 오류 신호가 수신된 시변 정보 신호로부터 데이터 값들의 정확한 검출로부터 적어도 부분적으로 도출되기 때문에, 수신된 데이터 전환으로부터 타이밍 정보를 추출하는 CDA 실시예들에서 특히 문제가 되며, 여기서 이러한 검출은 PLL로부터 획득된 정확하게 정렬된 클록 신호에 따라 동작된다.
많은 수신기 시스템들은 신호 진폭들의 실제 측정을 허용하는 임의의 하드웨어 지원을 제공하지 않는다. 대신, 데이터 샘플러(들)은 이들이 샘플링 클록에 의해 트리거된 시간에, 입력 신호가 샘플러 임계값을 초과하는지 미만인지 여부만 나타낸다. CDA 고정 없이, 주어진 시그널링 간격 동안 시변 정보 신호의 주어진 측정이 어디서 이루어지는 알려져 있지 않으며, 이러한 각 측정은 본질적으로 각 순차적 시그널링 간격에서 임의의 순간에 이루어진다.
일 실시예는 데이터 샘플러들이 전체 입력 신호 진폭을 통계적으로 추정할 수 있도록 하고, 따라서 시변 정보 신호에 대한 상한 및 하한을 추정할 수 있도록 하는 이 초기 시동 기간 동안 샘플링 클록 고정이 없는 것을 이용한다. 수신기 샘플링 클록이 일반 데이터 검출기 동작에서와 같이 고정되어 있는 경우, 이러한 상한 및 하한은 일반적으로 수신된 신호 검출을 위한 주지이 아이 다이어그램 모델의 요소들을 참조하는 "아이의 상단" 및 "아이의 바닥"으로 설명된다. 클록이 고정되지 않기 때문에, 시변 정보 신호는 비동기식으로 샘플링되며, 비동기식 샘플들과 CDR에 의해 결정되는 아이 중심의 샘플링 시간 간의 관계는 임의적이며 샘플마다 다를 것이다.
도 6은 일부 예시적인 실시예들에 따른, 장치의 블록도이다. 도시된 바와 같이, 도 6은 시변 정보 신호(Vin)를 생성하도록 구성된 VGA(115)를 포함한다. 도 6은 타겟 신호 진폭과 관련된 수직 결정 임계값(Vth) 갖는 샘플러, 예를 들어 도 1의 샘플러(121)를 더 포함한다. 샘플러(121)는 순차적 시그널링 간격의 다양한 샘플링 인스턴트들로부터 결정 시퀀스를 생성하기 위해, CDR에 의해 아직 고정되지 않은 샘플링 클록(CK)을 사용하여 시변 정보 신호를 비동기식으로 샘플링하도록 구성되며, 결정 시퀀스는 (i) 시변 정보 신호가 타겟 신호 진폭을 초과한다는 것을 나타내는 포지티브 결정 및 (ii) 시변 정보 신호가 타겟 신호 진폭 미만이라는 것을 나타내는 네거티브 결정을 포함한다. 도 6은 포지티브 결정 대 네거티브 결정의 비율을 누적하고, 타겟 비율에 대한 누적된 비율의 불일치에 응답하여 VGA의 이득 설정을 조정하기 위해 이득 궤환 제어 신호를 응답적으로 생성하도록 구성된 제어 필터(610)를 더 포함한다. 일부 실시예들에서, 이득 궤환 제어 신호는 제어 필터에서 카운팅 레지스터의 MSB 부분으로부터 선택된 다중 비트 제어 신호일 수 있다. 대안적인 실시예들에서, 이득 궤환 제어 신호는 VGA의 이득 설정을 단일 단계씩 증분 또는 감분시키기 위한 단일 비트일 수 있다.
도 4는 일부 실시예들에 따른, 방법(400)을 포함한다. 도시된 바와 같이, 방법(400)은 VGA의 출력에서 시변 정보 신호를 생성하는 단계(402)를 포함한다. 일부 실시예들에서, 시변 정보 신호는 임의의 데이터 신호일 수 있거나, 대안적으로는 훈련 패턴일 수 있다. 한 특정한 실시예에서, 정상 데이터 동작에서 샘플러들에 의해 적절한 데이터 검출을 허용하도록 200mV의 초기 아이 상단 타겟이 바람직하다. 이 비동기식 시작 절차에서, 샘플러 수직 결정 스레쉬홀드는 타겟 신호 진폭으로 조정되며, 순차적 시그널링 간격의 다양한 샘플링 인스턴트들로부터 일련의 결정을 생성하기 위해 다수의 샘플들이 획득된다(404). 한 특정 실시예에서, 샘플러 임계값을 설정하는 것은 오프셋 차동 쌍을 통해 전압 오프셋을 적용하는 것을 포함한다. 일부 실시예들에서, 타겟 신호 진폭은 타겟 피크간 신호 진폭에 대응한다. 예를 들어, 도 5는 샘플러 임계값이 오프셋 보정 차동 쌍(510)을 통해 적용된 오프셋을 갖는 하나의 특정 실시예에 따른 개략도를 예시한다. 일부 실시예들에서, 전압 오프셋(Voc)는 타겟 신호 진폭에 대응할 수 있는 반면, 일부 실시예들에서, Voc는 DFE 보정 인자에 대응할 수 있다. 일부 실시예들에서, 전압 오프셋은 차동 쌍의 전류 소스 조정을 통해 적용될 수 있다. CDR이 샘플러들(120)에서 생성된 위상 오류 정보로부터 클럭 신호를 아직 생성하지 않았기 때문에, 이러한 샘플들의 타이밍은 인커밍 데이터 스트림의 진폭 변화와 관련하여 본질적으로 랜덤이므로, 이러한 수많은 전체 시그널링 간격에 걸친 전체 신호 진폭들의 샘플들의 집합은 합리적인 추정치를 제공한다. 샘플러에 의해 생성된 결정 시퀀스는 (i) 시변 정보 신호가 타겟 신호 진폭 초과임을 나타내는 "포지티브" 또는 "임계값 초과" 결정 및 (ii) 시변 정보 신호가 타겟 신호 진폭 미만임을 나타내는 "네거티브" 또는 "임계값 미만" 결정을 포함한다. 이 방법은 포지티브 결정 대 네거티브 결정의 비율을 누적하는 단계(406), 및 타겟 비율에 대한 누적된 비율의 불일치에 응답하여 VGA의 이득 설정을 조정하기 위해 이득 궤환 제어 신호를 응답적으로 생성하는 단계(408)를 더 포함한다. 도 4에 도시된 바와 같이, 이득 궤환 제어 신호(408)를 생성하는 단계는 누적된 결정 비율을 미리 결정된 타겟 비율과 비교하는 단계(410)를 포함할 수 있다. 결정 초과 대 결정 미만의 누적 비율이 타겟 비율보다 훨씬 작은 경우, 예를 들어 1:8인 경우, VGA 이득은 증가되며(412), 측정이 반복된다. 결정의 누적 비율이 미리 결정된 비율 또는 타겟 비율보다 훨씬 크면, VGA 이득이 감소되며(414), 측정이 반복된다.
추가 실시예는 통계적 샘플들을 누적하고 예를 들어 하드웨어 카운팅 레지스터를 사용하여 아겟 비율을 적용하기 위해 제어 필터를 활용한다. 이전 예에 계속해서, 1:8의 예시적인 타겟 비율은 본질적으로 이 통계 분석을 위해 8개의 임계값 미만 샘플들이 하나의 임계값 초과 샘플과 동일함을 의미한다. 따라서, 이 실시예는 임계값 미만 결정의 카운트를 8로 나누고(예를 들어, 비교 함수 이전에 3비트 이진 카운터에 카운트들을 누적함으로써), 임계값 초과 결정의 비율을 (사전 스케일링되거나 분할된) 이진 업/다운 카운터를 사용한 임계값 미만 샘플들에 누적한다: 각 임계값 초과 결정에 대해 카운트다운하고, 각 8개의 임계값 미만 결정에 대해 카운트다운한다. 카운터 값이 측정 과정 이전에 초기화된 값으로 거의 유지되면, 업 카운트 수는 다운 카운트 수와 거의 동일하므로, 측정 결과는 거의 타겟 비율로 획득되었다. 카운터 값이 눈에 띄게 증가하면, 샘플링된 임계값 미만 결과의 수가 타겟 비율에 의해 설정된 기대치를 초과하고, 카운터 값이 현저히 감소하면, 샘플링된 임계값 초과 결정의 수가 타겟 비율에 의해 설정된 기대치를 초과했다.
한 특정 실시예는 초기 N분할 분할기 및 업/다운 결과 카운터를 단일 특수 목적 하드웨어 카운팅 레지스터로 결합하며, 여기서 일 예로서 "임계값 미만" 결정은 임의의 결과적인 저차 비트(low-order-bits) 카운터 오버플로우가 고차(higher-order) 카운팅 레지스터 비트를 증분시키도록 평소와 같이 캐스케이딩되는 최하위 또는 제1 카운팅 레지스터 비트에서 시작하는 카운터를 증분시키고, "임계값 초과" 결정은 log2(N)번째 카운팅 레지스터 비트 이후부터 시작하는 카운팅 레지스터를 (즉, 이 예에서, 3번째와 4번째 카운터 비트 사이의 카운터 캐리 로직에 감분 연산을 도입함으로써) 감분시킨다.
결과적으로 각 임계값 미만 결정은 전체 카운터 값을 1씩 증가시키는 반면, 각 임계값 초과 결정은 전체 카운터 값을 8씩 감소시킨다. 업/다운 카운터의 최상위 비트(MSB)는 결과 표시기로 사용되며, 카운터의 전체 크기는 취한 통계 샘플 수가 카운터의 결과 부분을 오버플로우하지 않도록 선택된다. 한 특정 실시예에서, 측정 절차는 통계적으로 유효한 측정 결정 비율이 누적될 때까지 계속된다. 각 측정 결정에 대해, 샘플러 출력이 '0'인 경우(즉, 시변 정보 신호가 결정 임계값 미만인 경우), 카운터는 최하위 또는 20비트에서 시작하여, 전체 값을 1씩 증가시킨다. 샘플러 출력이 '1'인 경우(즉, 시변 정보 신호가 결정 임계값을 초과하는 경우), 카운터는 23비트에서 시작하여 감소되며, 전체 카운터 값을 8씩 효과적으로 감소시킨다. 통계적으로 유효한 샘플 수가 획득된 후, 카운터의 MSB는 예를 들어, 이득 궤환 제어 신호를 통해 VGA의 이득 설정이 증가(예를 들어, MSB = 0)되어야 하는지 또는 감소(예를 들어, MSB = 1)되어야 하는지 여부를 결정하기 위해 검사된다. 일부 실시예들에서, 이득 궤환 제어 신호는 VGA의 이득 설정을 단일 단계씩 업데이트하기 위한 단일 비트에 대응할 수 있다. 대안으로, 카운터의 MSB 부분은 VGA의 이득 설정을 제어하기 위한 다중 비트 이득 궤환 제어 신호에 대응할 수 있다.
도 2는 업/다운 카운터(210)가 220에 도시된 바와 같이 각각 캐리/바로우(즉, 카운트 업 및 카운트 다운) 신호들('c' 및 'b')의 집합으로 구현되는 이 카운터 로직의 일 실시예를 예시하는 블록도이다. 도시된 바와 같이, 시변 정보 신호가 타겟 신호 진폭 미만임을 나타내는 네거티브 또는 "임계값 미만" 결정(230)은 카운터(210)의 최하위 비트(211)에 작용하여, 전체 카운터 증분 또는 "카운트 업" 동작을 개시한다. 각 8개의 이러한 카운트 업 동작의 경우, 211, 212, 213으로 구성된 서브 카운터는 214 내지 218로 구성된 서브 카운트가 증분 또는 카운트 업되도록 캐리 오버플로우 신호(240)를 생성할 것이다. 시변 정보 신호를 포지티브 또는 "임계값 초과" 결정(250)은 또한 213과 214 간 인터페이스에 작용하여, 214 내지 218로 구성된 서브 카운터가 감소되거나 카운트다운되게 하는 추가 "바로우" 신호를 도입한다. 도시된 바와 같이, 포지티브 및 네거티브 결정들은 타겟 비율 - 이 특정 예에서는 1:23 또는 1:8 - 에 따라 분리되는 카운팅 레지스터의 위치들에 영향을 미친다.
고속으로 동작하는 업/다운 카운터를 구현하는 것이 어려울 수 있기 때문에, 대안적인 실시예는 정확한 비율 계산을 피하고 대신 빠른 근사치를 구현한다. log2(N)번째 카운터 비트에 이어 카운터 감분 연산을 도입하는 것은 카운터 스테이지들 사이에 캐리 및 바로우 동작들 둘 다 사용하는 것, 즉, 전체 업/다운 카운터 로직 세트의 구현으로 관찰될 수 있다. 대신, 카운터가 플립플롭의 간단한 업 카운팅 캐스케이드(인스턴스화에 적합한 리플 캐리 또는 예견 캐리)로 구현되는 경우, 임계값 미만 결정은 LSB에서 시작하여 고차 비트에 적합한 것으로서 캐스케이드하는 카운트 동작들을 시작할 수 있다.
이전과 같이, 카운터의 제1 log2(N) 비트는 선택된 1: N 타겟 분할과 관련된 N분할 함수를 구현하도록 암시된다. 그러나, 감분 연산을 도입하는 대신, 각 임계값 초과 결정은 제1 log2(N) 카운터 비트들 각각을 지우거나 0으로 설정하므로, 캐리 연산의 예상 시 이전 0 내지 N-1 증분의 영향을 고차 카운터 비트로 니게이팅시킨다. 이러한 근사 계산에 기초한 시뮬레이션은 앞서 설명된 실시예로 얻은 결과들과 관련하여, 다른 유효 값 N의 사용을 제안할 수 있다.
하나의 이러한 실시예는 통계적으로 유효한 수의 측정 결정이 이루어진 후 카운터의 출력을 관찰하고; 카운터가 MSB가 설정되는 지점까지 증분했다면(또는 변형 실시예에서, "고정" 카운터 오버플로우 플래그가 증분하는 카운터의 캐리 오버플로우에 의해 설정되었다면), 임계값 미만 결정의 수는 대략적인 타겟 비율을 초과한 것으로 알려져 있으며, VGA 이득은 증가될 수 있다. MSB 또는 카운터 오버플로우 플래그가 지워진 상태로 유지되면, 전체 카운터 값을 작게 유지하기에 충분한 임계값 초과 결정(이는 하위 카운터 비트를 지우고 따라서 고차 카운터 비트의 증분을 억제함)이 있으므로, 대략적인 타겟 비율은 초과되지 않으며 VGA 이득은 감소될 수 있다.
도 3은 이 카운터 로직의 일 실시예를 예시하는 블록도이다. 이전 예에서와 같이, 카운터(310)는 플립플롭(311, 312, 313, 314, 315, 316, 317, 318)의 집합으로서 구현된다. 설명의 단순화하기 위해, 제한을 암시하지 않고 리플-캐리 카운터가 도시된다. 카운터 플립플롭은 당업계에 잘 알려진 바와 같이 단순한 계단식 증분 신호들에 의해 상호 연결된다. "임계값 미만" 결정(330)은 카운터(310)의 최하위 비트(311)에 작용하여, 전체 카운터 증분 또는 "카운트 업" 동작을 개시한다. 이러한 8번의 카운트 업 동작마다, 311, 312, 313으로 구성된 서브 카운터가 오버플로우되어, 314 내지 318로 구성된 서브 카운터가 증분되거나 카운트업되도록 한다. "임계값 초과" 결정(350)은 서브 카운터가 8배 더 증분될 때까지 임의의 서브 카운터 오버플로우를 연기하여, 311, 312, 313을 재설정한다. 측정 절차는 결과적으로 최상위 카운터 비트(318)의 사인을 관찰할 수 있으며; 카운터가 래핑되어 잘못된 결과를 생성할 수 있는 실시예에서, 추가 플립플롭(350)은 캐리 오버플로우 플래그로 사용될 수 있으며, 카운터 비트(318)에 의해 하이가 되도록 설명되며, 카운터가 다른 측정 절차의 시작 시 다시 초기화될 때까지 318로의 추가 변경에 관계없이 하이로 유지된다. 추가 실시예들은 카운터 MSB로의 캐리 전파가 얼마나 빨리 발생하는지를 제어하기 위해, 카운터를 최대 카운트의 0과 1/2 사이의 선택된 값으로 미리 설정하거나 초기화할 수 있다. 일부 실시예들은 카운터의 프리 스케일링되는(따라서 주기적으로 재설정하는) 서브 카운터 부분에 3개보다 적거나 많은 카운터 비트를 할당할 수 있다. 일부 실시예들은 전체 크기가 예시적인 수의 스테이지보다 적거나 더 많이 통합할 수 있다.
일부 실시예들에서, 예를 들어, 도 2 및 3의 카운팅 레지스터들 중 하나의 MSB 세트는 VGA의 이득 설정을 위한 다중 비트 이득 궤환 제어 신호로 사용될 수 있다. 예를 들어, 한 특정 실시예는 VGA의 이득 설정을 제어하기 위해 3비트 이득 궤환 제어 신호로서 플립플롭들(216, 217, 218)의 출력에 카운터 비트를 이용할 수 있다. 일부 실시예들에서, 다수의 카운팅 요소들, 예를 들어 플립플롭들(214 및 215)은 카운팅 레지스터의 MSB 부분과 제1 및 제2 위치들(예를 들어, 211 및 213) 사이에 존재하여 포지티브 "임계값 초과" 결정 대 네거티브 "임계값 미만" 결정의 누적을 저역 통과 필터링할 수 있다.
구성 가능한 입력 이득의 최대(또는 신호가 너무 큰 경우, 최소) 양을 사용하여 초기 타겟 탑 오브 아이 값이 달성될 수 없는 상황에서는, 대안적인 실시예가 사용될 수 있다. 이러한 실시예들에서, H1에 대한 올바른 값을 설정하려면 아이 측정의 실제 상단을 아는 것이 중요하다. 하나의 이러한 실시예는 이득을 고정 레벨(예를 들어, 최대 레벨)로 설정하고, 타겟 비율이 달성될 때까지 샘플러 오프셋을 아래로(또는 결정 임계값이 적용되는 방식에 따라 위로) 점진적으로 조정하는 것을 포함한다. 따라서, 최대 이득이 200mV의 임계값 레벨에서 타겟 1:8 비율을 달성할 수 없는 경우, 설명된 대안적인 접근 방식은 최대 이득에서 1:8 비율이 140mV의 결정 임계값 레벨에서 달성될 수 있음을 발견할 수 있다. H1을 포함하는 DFE 보상 파라미터들과 같은, 후속 수신 구성 계산들은 그에 따라 수정되어 정상적인 동작이 발생하도록 할 수 있다.
쉽게 명백해지는 바와 같이, 설명된 방법들 및 장치들은 예를 들어, 예를 들어, 이전 설명에서 임계값 초과 및 임계값 미만 결정 결과들을 반전시킴으로써, 시변 정보 신호의 더 낮은 범위의 측정에 동등하게 잘 적용될 수 있다. 다중 샘플러들을 포함하는 실시예들은 상한 및 하한 신호 경계들을 동시에 결정하기 위한 일례로서, 상이한 임계값들을 사용하여 동시에 다수의 측정들을 수행할 수 있다.
CDR 없이 샘플러 오프셋 보정
일부 실시예들에서, CDR 없이 샘플러 오프셋 보정을 수행하기 위해 유사한 방법이 수행될 수 있다. 상기 예들에서, 방법은 샘플러의 수직 임계값을 고정 값으로 설정하는 단계, 및 미리 결정된 타겟 신호 진폭에서 시변 정보 신호를 생성하는 VGA 이득 설정을 식별하기 위해 샘플러에 의해 생성된 결정들에 기초하여 VGA의 이득 설정을 변경하는 단계를 포함했다. 반대로, 아래의 실시예들은 VGA의 이득 설정을 고정하고 샘플러의 수직 임계값을 변경하고 샘플러의 결정을 사용하여 데이터 시그널링 아이의 수직 중심을 식별한다. 적어도 하나의 실시예에서, 방법은 고정 이득 설정을 갖는 VGA에 연결된 데이터 샘플러의 결정 임계값을 조정하는 단계를 포함한다. 데이터 샘플러의 결정 임계값은 위에서 설명된 유사한 제어 필터에 따라 조정되지만, 임의의 1:N 비율이 아닌 1:1 타겟 비율이 바람직하다. 즉, 평균적으로 샘플러 결정 임계값 초과의 결정 횟수는 샘플러 결정 임계값 미만의 결정 횟수와 동일하다. 샘플러는 정보 신호를 비동기식으로 샘플링하고, (i) 정보 신호가 샘플러의 결정 임계값 초과임을 나타내는 결정들 및 (ii) 정보 신호가 샘플러의 결정 임계값 미만임을 나타내는 결정들을 포함하는 결정들을 응답적으로 생성하도록 구성됩니다. 카운팅 레지스터는 샘플러에 의해 생성된 결정들에 응답하여 레지스터의 위치를 증분 또는 감분시킬 수 있다. 일부 실시예들에서, 카운팅 레지스터는 샘플러에 의해 생성된 모든 결정에 응답하여 업데이트될 수 있다. 대안적으로, 카운팅 레지스터는 데이터 속도 및 기타 요인들에 따라, 더 주기적으로 업데이트들을 수행할 수 있다. 이러한 주기적 업데이트들은 샘플러에 의해 생성된 k번째 결정마다, 또는 예를 들어 비동기 클록 신호에 따라 랜덤으로 발생할 수 있다. 주기적 업데이트들은 저역 통과 필터링 기능을 제공하는 데 도움이 될 뿐만 아니라 업데이트 빈도가 낮다.
카운팅 레지스터의 비트 섹션은 샘플러의 결정 임계값을 제어할 수 있는 반면, VGA 이득 적응의 이전 예에서, 카운팅 레지스터는 VGA의 이득 설정을 제어했다. 결정 임계값은 결정 임계값을 초과하는 결정들 대 임계값 미만의 결정들의 비율이 결정 임계값이 아이의 수직 중심으로 설정되었음을 나타내는 대략 1:1이 될 때까지 결정들에 따라 주기적으로 업데이트될 수 있다.
도 7은 일부 실시예에 따른, CDR 없는 샘플러 오프셋 보정을 수행하기 위한 블록도를 예시한다. 도시된 바와 같이, 샘플러(121)는 VGA로부터의 시변 정보 신호(Vin)가 결정 임계값(Vth)을 초과하거나 그 미만임을 나타내는 결정들을 생성하도록 구성된다. 시변 정보 신호(Vin)가 임계값(Vth)을 초과함을 나타내는 결정들 대 시변 정보 신호(Vin)가 임계값(Vth) 미만임을 나타내는 결정들의 수가 결정 임계값(Vth)이 아이의 수직 중심으로 설정되었음을 나타내는 대략 1:1이 될 때까지 시변 정보 신호가 비동기식으로 샘플링된다. 도 7의 제어 필터(710)는 도 2 및 3에 도시된 바과 유사한 카운팅 레지스터들을 포함할 수 있지만, 카운팅 레지스터는 1:1 비율로 구성될 수 있으며, 카운팅 레지스터의 출력은 VGA의 이득 설정 대신, 샘플러 임계값을 조정하기 위해 제공될 수 있다.
일부 실시예들에서, 방법은 고정 이득 설정을 갖는 가변 이득 증폭기(VGA)의 출력에서 시변 정보 신호를 생성하는 단계를 포함한다. 이 방법은 수직 결정 임계값을 갖는 샘플러를 사용하여, 시변 정보 신호를 비동기식으로 샘플링하여 순차적 시그널링 간격의 다양한 샘플링 인스턴트들로부터 결정 시퀀스를 생성하는 단계를 더 포함한다. 일부 실시예들에서, 시변 정보 신호를 비동기식으로 샘플링하는 단계는 시변 정보 신호에 대해 주파수 오프셋을 갖는 샘플링 클록을 사용하여 시변 정보 신호를 샘플링하는 단계를 포함한다. 일부 이러한 실시예들에서, 샘플링 클록은 시변 정보 신호의 전송 속도의 약 80%인 주파수를 갖는다. 일부 실시예들에서, 시변 정보 신호를 비동기식으로 샘플링하는 것은 시변 정보 신호를 랜덤으로 샘플링하는 것을 포함한다.
샘플러에 의해 생성된 결정 시퀀스는 (i) 시변 정보 신호가 수직 결정 임계값을 초과함을 나타내는 포지티브 결정들 및 (ii) 시변 정보 신호가 수직 결정 임계값 미만임을 나타내는 네거티브 결정들을 포함한다.
방법은 포지티브 결정 대 네거티브 결정의 비율을 누적하는 단계를 더 포함한다. 일부 실시예들에서, 포지티브 결정 대 네거티브 결정의 비율을 누적하는 것은 카운팅 레지스터를 수정하는 것을 포함한다. 일부 이러한 실시예들에서, 카운팅 레지스터의 위치는 각 포지티브 결정에 응답하여 제1 방향으로 수정되며, 각 네거티브 결정에 응답하여 제2 방향으로 카운팅 레지스터의 위치를 수정한다. 카운팅 레지스터의 위치는 카운팅 레지스터의 최하위 비트(LSB) 위치에 대응할 수 있는 반면, 수직 결정 임계값 궤환 제어 신호는 카운팅 레지스터의 최상위 비트(MSB) 부분에 대응하는 다중 비트 신호에 대응한다. 카운팅 레지스터는 수직 결정 임계값 궤환 제어 신호에 대한 업데이트들의 저역 통과 필터로서 작용하기 위해, 카운팅 레지스터의 MSB 부분과 카운팅 레지스터의 LSB 위치 사이에 그리고 그에 따라 분리되는 하나 이상의 위치들을 포함할 수 있다.
방법은 타겟 비율에 대한 누적 비율의 불일치에 응답하여 샘플러의 수직 결정 임계값을 조정하기 위해 수직 결정 임계값 궤환 제어 신호를 생성하는 단계를 더 포함한다. 타겟 비율은 1:1 비율의 임계값 내에 있는 것에 대응할 수 있다.
일부 실시예들에서, 장치는 시변 정보 신호를 생성하도록 구성된 가변 이득 증폭기(VGA)를 포함한다.
장치는 수직 결정 임계값을 갖는 샘플러를 더 포함하며, 샘플러는 시변 정보 신호를 비동기식으로 샘플링하여 순차적 시그널링 간격의 다양한 샘플링 인스턴트들로부터 결정 시퀀스를 생성하도록 구성된다. 샘플러는 시변 정보 신호에 대해 주파수 오프셋을 갖는 샘플링 클록을 사용하여 시변 정보 신호를 비동기식으로 샘플링하도록 구성될 수 있다. 일부 이러한 실시예들에서, 샘플링 클록은 시변 정보 신호의 전송 속도의 약 80%인 주파수를 갖는다. 일부 실시예들에서, 샘플러는 시변 정보 신호를 랜덤으로 샘플링하도록 구성된다. 샘플러에 의해 생성된 결정 시퀀스는 (i) 시변 정보 신호가 수직 결정 임계값을 초과함을 나타내는 포지티브 결정들 및 (ii) 시변 정보 신호가 수직 결정 임계값 궤환 제어 신호를 생성하기 위해 아래에 사용되는 수직 결정 임계값 미만임을 나타내는 네거티브 결정들을 포함한다.
장치는 포지티브 결정 대 네거티브 결정의 비율을 누적하고, 타겟 비율에 대한 누적 비율의 불일치에 응답하여 샘플러의 수직 결정 임계값을 조정하기 위해 수직 결정 임계값 궤환 제어 신호를 응답적으로 생성하도록 구성된 제어 필터를 더 포함한다. 타겟 비율은 1:1 비율의 임계값 내에 있다.
일부 실시예들에서, 제어 필터는 포지티브 결정 대 네거티브 결정의 비율을 누적하도록 구성된 카운팅 레지스터를 포함한다. 일부 이러한 실시예들에서, 카운팅 레지스터는 각 포지티브 결정에 응답하여 제1 방향으로 카운팅 레지스터의 위치를 수정하고, 각 네거티브 결정에 응답하여 제2 방향으로 카운팅 레지스터의 위치를 수정하도록 구성된다. 카운팅 레지스터의 수정된 위치는 카운팅 레지스터의 최하위 비트(LSB) 위치일 수 있는 반면, 수직 결정 임계값 궤환 제어 신호는 카운팅 레지스터의 최상위 비트(MSB) 부분에 대응하는 다중 비트 신호에 대응한다. 카운팅 레지스터는 수직 결정 임계값 궤환 제어 신호를 저역 통과 필터링하기 위해 카운팅 레지스터의 MSB 부분과 카운팅 레지스터의 LSB 위치 사이에 하나 이상의 위치들을 포함할 수 있다.

Claims (15)

  1. 방법에 있어서,
    가변 이득 증폭기(VGA)의 출력에서 시변 정보 신호를 생성하는 단계;
    클록 데이터 복구(CDR) 없이 비동기식 시동 절차 동안 샘플러의 전압 결정 임계값을 상기 시변 정보 신호에 대한 타겟 신호 진폭으로 설정하는 단계;
    순차적 시그널링 간격의 다양한 샘플링 인스턴트들로부터 결정 시퀀스를 생성하기 위해 상기 샘플러를 사용하여 상기 비동기식 시동 절차 동안 자유 실행 클록 신호에 따라 상기 시변 정보 신호를 비동기식으로 샘플링하는 단계로서, 상기 결정 시퀀스는 (i) 상기 시변 정보 신호가 상기 타겟 신호 진폭을 초과함을 나타내는 포지티브 결정들 및 (ii) 상기 시변 정보 신호가 상기 타겟 신호 진폭 미만임을 나타내는 네거티브 결정들을 포함하는, 상기 샘플링하는 단계;
    포지티브 결정들 대 네거티브 결정들의 비율을 누적하는 단계;
    타겟 비율에 대한 상기 누적된 비율의 불일치에 응답하여 상기 VGA의 이득 설정을 조정하기 위해 이득 궤환 제어 신호를 생성하는 단계; 및
    정상적인 데이터 동작 동안 상기 시변 정보 신호를 샘플링하기 위해 고정 샘플링 클록을 생성하는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서, 상기 자유 실행 클록 신호는 상기 시변 정보 신호에 대해 주파수 오프셋을 갖는, 방법.
  3. 청구항 2에 있어서, 상기 자유 실행 클록 신호는 상기 시변 정보 신호의 전송 속도의 80%인 주파수를 갖는, 방법.
  4. 청구항 1 내지 3 중 어느 한 항에 있어서, 포지티브 결정들 대 네거티브 결정들의 상기 비율을 누적하는 단계는 각 포지티브 결정에 응답하여 카운팅 레지스터의 제1 위치를 수정하는 단계 및 각 네거티브 결정에 응답하여 상기 카운팅 레지스터의 제2 위치를 수정하는 단계에 의해 상기 카운팅 레지스터를 수정하는 단계를 포함하며, 상기 제1 및 제2 위치들은 반대 방향들로 수정되는, 방법.
  5. 청구항 4에 있어서, 상기 타겟 비율은 1:N 비율이며, 상기 카운팅 레지스터의 상기 제1 및 제2 위치들은 Log2(N) 위치들에 의해 분리되며, N은 1보다 큰 정수인, 방법.
  6. 청구항 4에 있어서, 상기 이득 궤환 제어 신호는 상기 카운팅 레지스터의 최상위 비트(MSB) 부분에 대응하는 다중 비트 신호에 대응하는, 방법.
  7. 청구항 6에 있어서, 상기 카운팅 레지스터는 상기 카운팅 레지스터의 상기 MSB 부분과 상기 이득 궤환 제어 신호를 저역 통과 필터링하기 위한 제1 및 제2 위치들 사이의 하나 이상의 위치를 포함하는, 방법.
  8. 장치에 있어서,
    시변 정보 신호를 생성하도록 구성된 가변 이득 증폭기(VGA);
    비동기식 시동 절차 동안 타겟 신호 진폭으로 설정된 전압 결정 임계값을 갖는 샘플러로서, 상기 샘플러는 순차적 시그널링 간격의 다양한 샘플링 인스턴트들로부터 결정 시퀀스를 생성하기 위해 자유 실행 클록 신호에 따라 상기 시변 정보 신호를 비동기식으로 샘플링하도록 구성되며, 상기 결정 시퀀스는 (i) 상기 시변 정보 신호가 상기 타겟 신호 진폭을 초과함을 나타내는 포지티브 결정들 및 (ii) 상기 시변 정보 신호가 상기 타겟 신호 진폭 미만임을 나타내는 네거티브 결정들을 포함하는, 상기 샘플러;
    포지티브 결정들 대 네거티브 결정들의 비율을 누적하고, 타겟 비율에 대해 상기 누적된 비율의 불일치에 응답하여 상기 VGA의 이득 설정을 조정하기 위해 이득 궤환 제어 신호를 응답적으로 생성하도록 구성된 제어 필터; 및
    고정 샘플링 클록을 생성하고, 정상적인 데이터 동작 동안 상기 샘플러에 상기 고정 샘플링 클록을 제공하여 상기 시변 정보 신호를 샘플링하도록 구성된 클록 데이터 복구(CDR) 회로를 포함하는, 장치.
  9. 청구항 8에 있어서, 상기 자유 실행 클록 신호는 상기 시변 정보 신호에 대해 주파수 오프셋을 갖는, 장치.
  10. 청구항 9에 있어서, 상기 자유 실행 클록 신호는 상기 시변 정보 신호의 전송 속도의 80%인 주파수를 갖는, 장치.
  11. 청구항 8 내지 10 중 어느 한 항에 있어서, 상기 제어 필터는 포지티브 결정들 대 네거티브 결정들의 상기 비율을 누적하도록 구성된 카운팅 레지스터를 포함하며, 상기 카운팅 레지스터는 각 포지티브 결정에 응답하여 상기 카운팅 레지스터의 제1 위치를 수정하고 각 네거티브 결정에 응답하여 상기 카운팅 레지스터의 제2 위치를 수정하도록 구성되고, 상기 제1 및 제2 위치들은 반대 방향들로 수정되는, 장치.
  12. 청구항 11에 있어서, 상기 타겟 비율은 1:N 비율이며, 상기 제1 및 제2 위치들은 Log2(N) 위치들에 의해 분리되며, N은 1보다 큰 정수인, 장치.
  13. 청구항 11에 있어서, 상기 이득 궤환 제어 신호는 상기 카운팅 레지스터의 최상위 비트(MSB) 부분과 연관된 다중 비트 신호에 대응하는, 장치.
  14. 삭제
  15. 삭제
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