KR100669995B1

KR100669995B1 - 디지털 입력의 증감에 따라 전압 이득이 지수적으로 증감하는 가변이득 증폭기

Info

Publication number: KR100669995B1
Application number: KR1020040050009A
Authority: KR
Inventors: 강근순
Original assignee: 강근순
Priority date: 2004-06-30
Filing date: 2004-06-30
Publication date: 2007-01-16
Also published as: KR20060001004A

Abstract

본 발명은 디지털 조정신호를 이용하여 입력되는 아날로그 신호의 크기를 제어하는 가변이득 증폭기에 관한 발명이다. 혼성(mixed) 모드 반도체 제품은 디지털 신호 처리 이전에 아날로그 신호를 디지털 신호로 변환하여야 한다. 따라서 입력되는 아날로그 신호의 크기를 디지털 신호로 변환 하기 알맞은 크기로 증폭하거나 감쇄시켜야 한다.

제안된 가변이득 증폭기는 디지털 입력 신호에 대해 아날로그 신호의 이득이 지수적으로 증감하는 특성을 가지며, 동일한 값을 갖는 저항값 및 스위치의 집합으로 구현이 가능하기 때문에 매칭(matching) 특성이 좋으며, 디지털 입력 비트의 수에 따라 이득 조정 영역 및 해상도를 자유롭게 결정할 수 있는 특징이 있다

가변이득 증폭기, PGA (programmable Gain amplifier), 대수(exponetial function)

Description

디지털 입력의 증감에 따라 전압 이득이 지수적으로 증감하는 가변이득 증폭기 {Programmable Gain Amplifier having an exponential gain as a function of digital input}

도 1은 본 발명에 따른 가변이득 증폭기를 나타내는 도이고,

도 2는 본 발명에 따른 가변이득 증폭기를 간단히 표현한 도이며,

도 3은 본 발명의 일 실시예(4-bit로 구현)에 따른 저항 열의 구조를 도시한 도이고,

도 4a, 4b는 본 발명의 일 실시예(4-bit로 구현)에 따른 가변이득 증폭기의 특성 결과를 나타내는 도이며,

도 5는 본 발명의 이 실시예(7-bit로 구현)에 따른 저항 열의 구조를 도시한 도이고,

도 6a, 6b는 본 발명의 이 실시예(7-bit로 구현)에 따른 가변이득 증폭기의 특성 결과에 대한 도이며,.

도 7은 종래의 가변이득 증폭기의 구조를 나타낸 도이다.

본 발명은 반도체 혼성모드에서 디지털 조정신호를 이용하여 아날로그 신호의 이득을 디지털 신호의 증감에 따라 지수적으로 증감시키는 가변이득 증폭기에 관한 것이다.

일반적으로 디지털 입력에 따라 전압 이득이 지수적으로 증가하는 가변 이득 증폭기는 디지털-아날로그 변환기(D/A) 와 아날로그 곱셈기를 이용하여 구현한다. 도 7은 기존 가변이득 증폭기의 한 실시예이다.

디코더(601)는 디지털 신호를 받아 D/A(501)에 맞는 형태로 디코딩하는 역할을 하며, D/A (501)은 디지털 입력 코드에 대한 아날로그 신호를 출력한다. 아날로그 곱셈기 (401)는 아날로그 입력 AIN 과 D/A (501) 출력 DOUT를 곱하는 역할을 한다.

아날로그 이득이 지수적으로 증감하는 특성을 갖게 하기 위해 D/A 출력 DOUT=△V×2N 으로 설정한다. 여기서, △V는 D/A 변환기의 최소 변화량이며, N은 디지털 입력에 따라 직선적으로 증가하는 특성을 가진다. 따라서, 아날로그 곱셈기의 출력은 AIN×△V×2N 가 되며, 디지털 입력에 따라 지수적으로 변화하는 특성을 얻을 수 있다. 도 7과 같은 아날로그 곱셈기는 공정에서의 트랜지스터의 문턱전압, 단면적의 변화, 전원전압의 변화, 온도 변화에 대해 이득 값의 변화가 심하고, THD(Total harmonic distortion) 특성이 매우 열악해 일반적으로 제한된 응용처에서만 사용할 수 있다.

본 발명의 목적은 디지털 조정신호를 이용하여 아날로그 신호의 이득이 디지털 신호의 증감에 따라 지수적으로 증감하는 가변증폭기를 구현하는데 있어서, 칩(chip)의 단면적을 줄이고, 확장성(digital control bit, 5 ~ 10-bit)을 좋게 하며, 양호한 THD(total harmonic distortion) 특성 확보하고, 다양한 분야의 혼성 모드(Mixed mode) 제품에 적용할 수 있는 AFE(analog front-end) 구성요소로 사용하고 자 하는데 있다.

상기 목적을 달성하기 위한 가변이득 증폭기는 디지털 코드의 증감에 따라 아날로그 신호의 이득이 지수적으로 증감하는 특징을 가지는 가변이득 증폭기(programmable gain amplifier) 구현에 있어서, 디지털 입력을 해독하는 디코더; 상기 디코더로부터 신호를 수신하여 저항값의 크기를 가변하는 저항 열; 상기 저항열로부터 출력된 아날로그 신호를 증폭하여 출력하는 증폭회로; 상기 디코더로부터 신호를 수신하여 저항을 아날로그 입력 방향과 연산증폭기의 출력 방향으로 선택적으로 연결하는 스위치; 상기 저항 열은 상기 아날로그 신호의 입력과 상기 연산증폭기의 출력을 연결하여 피드백(feedback) 루프(loop)를 이루며, 디지털 입력에 따라 아날로그 신호가 지수적 증감하게 이득을 조정하는 것을 특징으로 한다.
그리고, 상기 저항 열은 저항을 단순히 R-2R 형식으로 배열한 형태와, 디지털 하위 비트는 R-2R, 상위 비트는 세그멘트 코딩방식으로 배열한 것을 특징으로 한다.
또한, 상기 저항 열은 한 쌍으로 사용되는 것을 특징으로 한다.
그리고, 상기 증폭회로의 입력단자와 출력단자가 모두 차동 형태를 가지는 것을 특징으로 한다.
또한, 상기 각각의 저항 열의 ROP, RON 단자가 자동증폭기의 입력단자에, 각각의 INP, INN 단자가 아날로그 입력, OUTP, OUTN 단자가 상기 증폭회로의 출력단자로 연결된 것을 특징으로 한다.

도 1은 본 발명에 따른 가변이득 증폭기를 나타내는 도이며, 저항 열(101)을 포함하고 있다.
도 2는 본 발명에 따른 가변이득 증폭기를 간단히 표현한 도이다.

아날로그 입력신호(INP, INN)이 저항 열(101)로 인가된다. 상기 저항 열(101)은 연산증폭기(201)와 아날로그 입력신호(INP, INN)가 피드백(feedback) 루프를 형성할 수 있게 도2 와 같이 연결되어 있다. 디코더(301)의 출력은 연산증폭기(201)의 입력단자(ROP, RON)에서 아날로그 입력 방향으로 들여다 본 저항과 연산증폭기(201)의 출력 방향으로 들여다 본 저항값을 조정하는 역할을 한다.

상기 저항 열(101)에 인가되는 아날로그 입력신호(INP, INN)에 대해 IN = INP - INN, 연산증폭기(201)의 출력 OUTP, OUTN에 대해 OUT = OUTP - OUTN 이라 하고, 저항 열(101)에서 연산증폭기(201) 출력으로 연결된 저항값을 RF, 아날로그 입력으로 연결된 저항값을 RIN이라 했을 때 전체 이득은 단순히 수학식 1과 같이 된다.
＜ 수학식 1 ＞
Gain = OUT/IN = RF/RIN
디코더(301)의 입력 신호를 제어코드(control_code)라 했을 때, 아날로그 출력이 제어코드에 대해 지수적인 이득 특성 곡선을 갖게 수학식 1의 RF , RIN 값을 변경해 주면 된다. 이를 저항 열로 구현하기 위한 전달함수는 ＜ 수학식 2 ＞이다.
＜ 수학식 2 ＞

(C : 디지털 입력 코드(digital input code)에 따라 직선적으로 변하는 특성을 갖는 변수, R: RF=RIN 일때의 저항 값, △R:최소 저항 변화량)
수학식 2에서 분자 항의 C×△R이 증가하는 방향이면 분모 항은 감소하는 방향으로 움직이고, 반대로 분자 항이 감소하면 분모 항은 증가하는 방향으로 C×△R을 조정하면, C×△R 의 일정한 범위 내에서는 거의 이상적인 지수함수 특성을 얻을 수 있다. 수학식 2에서 분자 항은 수학식 1의 RF, 분모 항은 RIN 이다.
제어코드(control code)의 최상위 비트(MSB)를 부호 비트(bit)로, 나머지 비트들을 이득조절에 사용하는 코드를 이득코드(gain_code)라 정의하고, C×△R를 gain_code×△R로 대체하면 수학식 3과 같다.
예) 4-비트 제어코드(0011, 1011) -> 이득코드(-011(-3), +011(+3))
＜ 수학식 3 ＞

수학식 4는 수학식 3이 디지털 조정입력에 대해 지수적으로 증감하는 것을 이해하기 쉽게 대수적으로 표현한 것으로, 제어코드의 증감에 따라 수식4의 이득곡선이 직선적으로 증감하는 특성을 갖게 회로를 구현하면 된다.
＜ 수학식 4＞

디코더(301)의 입력이 4-비트(4-bit)이라 가정하고 제어코드(control_code)가 "1000" 일 때, 연산증폭기(201)의 입력단을 기준으로 연산증폭기(201)의 출력쪽으로 바라본 저항값과 아날로그 입력쪽으로 바라본 저항값이 동일하게 도 3의 저항열의 스위치를 설정한다.
이때 수학식 3의 분자항과 분모항의 저항값은 각각 RF와 RIN 으로 표현할 수 있으며, 이때 도 1의 전체 이득은 RF와 RIN 이 같기 때문에 "1" 된다. 제어 코드가 "1000" 에서부터 순차적으로 증가함에 따라 도 3의 저항들이 아날로그 입력쪽으로 순차적으로 연결되게 디코더 출력과 스위치를 설정한다. 따라서, 연산증폭기(201)의 입력을 기준으로 하여 아날로그 입력쪽으로 바라본 저항값은 점차 감소하고, 연산증폭기의 출력쪽으로 바라본 저항은 증가하게 된다.
반대로, 제어코드가 □□1000□□에서부터 순차적으로 감소함에 따라 도 3의 저항들이 연산증폭기(201)의 출력쪽으로 연결되게 디코더 출력과 스위치를 설정한다. 따라서, 아날로그 입력쪽으로 바라본 저항값은 증가하고, 연산증폭기의 출력쪽으로 바라본 저항은 감소하게 된다.
이와 같은 방법으로, RF/RIN 값을 디지털 입력 코드로 조정함으로써 전압이득이 지수적으로 증감하는 가변이득 증폭기를 구현할 수 있다. 디코더(301)는 △R의 증감 방향 및 최대 변화량을 결정하고, 저항 열(101)은 최소 변화율(△R) 및 R(RF, RIN)값을 정의한다.

도 3은 도 3은 본 발명의 일 실시예(4-bit로 구현)에 따른 저항 열의 구조를 도시한 도이며, IN은 아날로그 입력으로 연결되는 단자이고, OUT은 연산증폭기 출력 단자, OPIN은 연산증폭기 입력으로 연결되는 단자이며, SW0(최하위 비트, LSB), SW1, SW2, SW3(최상위 비트, MSB)는 디코더(301)의 출력신호이다.
도 4a 및 4b는 본 발명의 일 실시예(4-bit로 구현)에 따른 가변이득 증폭기의 특성 결과를 나타내는 도, 즉 도3을 이용한 가면이득 증폭기의 구현으로서, 도 4(a)에서 Y축은

이며, 도 4(b)에서 Y축은 제어코드가 시간에 따라 0에서 15까지 순차적으로 증가하는 것을 D/A 변환기를 이용하여 아날로그적으로 표현한 것이다. 도 4(a) 및 도 4(b)에서 X축은 시간축이다.

도 5는 저항 열(101)을 7-비트(7-bit)으로 구현한 것으로, 상위 2-비트(2-bit)는 세그멘트 디코딩(segment decoding) 방식을, 하위 5-비트(5-bit)는 단순한 R-2R 방식으로 구현한 것이다.
도 6(a) 및 도 6(b)는 이득조정을 7-비트(7-bit)로 했을 때의 구현 결과이다. 이와 같은 방법으로 8, 9 비트(bit) 그 이상으로 이득영역을 세밀하게 조정할 수 있다. 또한, 이득 영역을 -6 dB ~ 6 dB 뿐 아니라, 수학식 3에서 분자항이나 분모항에 일정한 저항값을 추가하여 0 dB ~ 12 dB, -12 dB ~ 0 dB, -12 dB ~ 12 dB 등 자유로이 조정할 수 있다.
＜ 수학식 5 ＞

Rn : 이득곡선을 + 쪽으로 이동시키기 위한 여분의 저항
＜ 수학식 6 ＞

Rd : 이득곡선을 - 쪽으로 이동시키기 위한 여분의 저항

혼성 모드 반도체 제품에 있어 디지털 신호 처리를 위해 인가되는 아날로그 신호를 먼저 디지털 신호로 변환하여야 한다. 그러나, 아날로그 신호는 전송 매체나 거리, 기타 요인으로 인해 신호가 매우 미약하거나, 혹은 외부 증폭기에 의해 크게 인가될 수 있다.
따라서, 이러한 아날로그 신호를 디지털 신호로 변환하기 위해서는 적당한 크기로 입력되는 아날로그 신호를 증감하여야 한다. 이러한 기능을 수행하기 위해 외부에 별도의 부품을 사용하거나, 혹은 집적화 추세에 따라 칩(chip) 내부에 기능을 내장하여야 한다.
칩 내부에 집적된 기존의 가변이득 증폭기는 일반적으로 단면적이 크고, 공정변화에 민감한 특성을 가지고 있으며, 입력되는 아날로그 신호를 일정 상수의 배수(1, 2, 3, 4, 0.1, 0.2, 0.3)로 증폭하는 단순한 이득 특성을 갖는다.

제안된 발명은 디지털 입력신호의 증감에 따라 아날로그 신호의 이득이 지수적으로 증감하는 특성을 가지고 있고, 작은 면적으로 구현 가능하며, 공정 변화에 둔감하고, 이득값을 매우 작은 단계로 조정 가능하기 때문에, 아날로그 신호를 디지털 신호로 변경하여 신호 처리하는 혼성(mixed) 모드 반도체 제품에 다양하게 적용할 수 있다.

Claims

삭제
디지털 코드의 증감에 따라 아날로그 신호의 이득이 지수적으로 증감하는 특징을 가지는 가변이득 증폭기(programmable gain amplifier) 구현에 있어서,

디지털 입력을 해독하는 디코더;

상기 디코더로부터 신호를 수신하여 저항값의 크기를 가변하는 저항 열;

상기 저항 열로부터 출력된 아날로그 신호를 증폭하여 출력하는 증폭회로;

상기 디코더로부터 신호를 수신하여 저항을 아날로그 입력 방향과 연산증폭기의 출력 방향으로 선택적으로 연결하는 스위치; 및

상기 저항 열은 상기 아날로그 신호의 입력과 상기 연산증폭기의 출력을 연결하여 피드백(feedback) 루프(loop)를 이루며, 디지털 입력에 따라 아날로그 신호가 지수적 증감하게 이득을 조정하는 것을 특징으로 하는 가변이득 증폭기.
제 2 항에 있어서,

상기 저항 열은 저항을 단순히 R-2R 형식으로 배열한 형태와, 디지털 하위 비트는 R-2R, 상위 비트는 세그멘트 코딩방식으로 배열한 것을 특징으로 하는 가변이득 증폭기.
삭제
제 2 항에 있어서,

상기 저항 열은 한 쌍으로 사용되는 것을 특징으로 하는 가변이득 증폭기.
제 2 항에 있어서,

상기 증폭회로의 입력단자와 출력단자가 모두 차동 형태를 가지는 것을 특징으로 하는 가변이득 증폭기.
제 2 항에 있어서,

상기 각각의 저항 열의 ROP, RON 단자가 차동증폭기의 입력단자에, 각각의 INP, INN 단자가 아날로그 입력, OUTP, OUTN 단자가 상기 증폭회로의 출력단자로 연결된 것을 특징으로 하는 가변이득 증폭기.