CN114598285A - 一种数模混合式低功耗自动增益控制放大器 - Google Patents

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Abstract

一种数模混合式低功耗自动增益控制放大器，其显著特点是低功耗。系统的组成主要是超低功耗4bit可编程运放、峰值检测电路、动态比较器、锁存器和Verilog RTL控制模块组成。输入信号经过4bit低功耗可编程运放后又经过峰值检测电路将电路的峰值与动态比较器进行比较，比较器将输出的结果输出到锁存器中，锁存器的输出输入到Verilog RTL控制模块。数字模块输出不同的控制码控制前面的超低功耗可编程运放，使增益增加或者减少直到增益到达先前输入到动态比较器的两个参考电压之间VREF1和VREF2之间。

Description

一种数模混合式低功耗自动增益控制放大器
技术领域
本发明涉及通信领域，具体说的是一种数模混合式低功耗自动增益控制放大器。
背景技术
自动增益控制放大器具有广泛的应用范围。在通信领域，自动增益控制放大器一般位于低通滤波器的后级，模数转换器的前级为了抵消无线电波中衰落现象造成的信号损失问题，它的作用是在输入信号幅值变化范围很大的情况下，将输出信号幅值缩小到一个较小的范围内，从而为后级的电路模块提供合适的输入。对于微弱的输入信号，自动增益控制放大器增加放大倍数，使得输出信号满足 ADC的量化要求；对于较大的输入信号，自动增益控制放大器的增益减小为负的增益以消减信号的幅度。另外，自动增益控制放大器也广泛应用于有线通信、硬盘读取，雷达、激光等系统中。
然而随着科技不断的进步，消费的不断的升级，传统的自动增益运算放大器并不能满足当今芯片的性能要求。CMOS工艺的特征尺寸不断的减小，器件的特征截止频率不断的提高，新的工艺下自动增益控制运放的高集成度、低功耗、低成本是当今研究的热点。
发明内容
为解决上述技术问题，本发明提供一种数模混合式低功耗自动增益控制放大器，具有低功耗的优点。
为实现上述技术目的，所采用的技术方案是：一种数模混合式低功耗自动增益控制放大器，包括超低功耗4bit可编程运放、峰值检测电路、动态比较器、锁存器和VerilogRTL控制模块，信号经过超低功耗4bit可编程运放被输送到峰值检测电路中，峰值检测电路将信号的最高值检测并送入到动态比较器中，动态比较器中有两个提前预置好的参考电压VREF1和VREF2，峰值电压与参考电压 VREF1、VREF2相比较，将比较器的结果送入到锁存器中并进行存储，并输出二位二进制码，Verilog RTL控制模块根据二位二进制码对超低功耗4bit可编程运放进行增益的加减。
进一步，所述的超低功耗4bit可编程运放包括全晶体管式开关矩阵、第一运算放大器OPA1和等效电阻；全晶体管式开关矩阵具有四个由Verilog RTL控制模块根据二位二进制码控制的总控制开关S0、S1、S2、S3，全晶体管式开关矩阵的输出OUT与第一运算放大器OPA1的输出连接，全晶体管式开关矩阵的输入 IN与第一运算放大器OPA1的负端相连接，第一运算放大器OPA1的正端与外部供电连接，全晶体管式开关矩阵的BIAS端与等效电阻的一端连接，等效电阻的另一端为信号输入端。
进一步，所述的等效电阻为NMOS晶体管或PMOS晶体管，NMOS晶体管或PMOS晶体管的栅极与BIAS端连接，NMOS晶体管或PMOS晶体管的源极与信号输入端连接，NMOS晶体管或PMOS晶体管的漏极与第一运算放大器OPA1 的负端相连接。
进一步，全晶体管式开关矩阵包括晶体管M1～M16、开关SW1～SW15、总控制开关S0、S1、S2、S3；
晶体管M1～M16的栅极与偏置电压BIAS相连接，输入VIN与晶体管M1的源极相连接，晶体管M2的源极与开关SW8的0端和晶体管M1的漏极相连接，晶体管M2的漏极与晶体管M3的源极和开关SW8的1端相连接，晶体管M3的漏极与晶体管M4的源极和开关SW7的0端相连接，晶体管M4的漏极与晶体管M5 的源极和开关SW7的1端相连接，晶体管M5的漏极与晶体管M6的源极和开关 SW6的0端相连接，晶体管M6的漏极与晶体管M7的源极和开关SW6的1端相连接，晶体管M7的漏极与晶体管M8的源极和开关SW5的0端相连接，晶体管M8的漏极与晶体管M9的源极和开关SW5的1端相连接，晶体管M9的漏极与晶体管M10的源极和开关SW4的0端相连接，晶体管M10的漏极与晶体管 M11的源极和开关SW4的1端相连接，晶体管M11的漏极与晶体管M12的源极和开关SW3的0端相连接，晶体管M12的漏极与晶体管M13的源极和开关SW3的1端相连接，晶体管M13的漏极与晶体管M14的源极和开关SW2的0 端相连接，晶体管M14的漏极与晶体管M15的源极和开关SW2的1端相连接，晶体管M15的漏极与晶体管M16的源极和开关SW1的0端相连接，晶体管M16 的漏极与开关SW1的1端连接；
开关SW8的单端与开关SW12的0端相连接，开关SW7的单端与开关SW12 的1端相连接，开关SW6的单端与开关SW11的0端相连接，开关SW5的单端与开关SW11的1端相连接，开关SW4的单端与开关SW10的0端相连接，开关 SW3的单端与开关SW10的1端相连接，开关SW2的单端与开关SW9的0端相连接，开关SW1的单端与开关SW9的1端相连接，开关SW12的单端与开关SW14 的0端相连接，开关SW11的单端与开关SW14的1端相连接，开关SW10的单端与开关SW13的0端相连接，开关SW9的单端与开关SW13的1端相连接，开关SW14的单端与开关SW15的0端相连接，开关SW13的单端与开关SW15的 1端相连接，开关SW15的输出端与OUT端相连接；
总控制开关S0与开关SW1、开关SW2、开关SW3、开关SW4、开关SW5、开关SW6、开关SW7、开关SW8相连接；总控制开关S1与开关SW9、开关SW10、开关SW11、开关SW12相连接；总控制开关S2与开关SW13、开关SW14相连接；总控制开关S1与控制开关SW15相连接。
进一步，所述的峰值检测电路包括第二运算放大器OPA2、晶体管和电容，晶体管为NMOS晶体管或PMOS晶体管，第二运算放大器OPA2的正端与超低功耗4bit可编程运放的输出相连接，第二运算放大器OPA2的输出端与晶体管的栅极相连接，晶体管的源极分别与第二运算放大器OPA2的负端电容、峰值检测电路输出端相连接。
进一步，所述的Verilog RTL控制模块根据二位二进制码对超低功耗4bit可编程运放进行增益的大小调节的具体方法为：设定参考电压VREF2>参考电压 VREF1，锁存器对比较器的输出存储并输出00、01、11两位二进制码；Verilog RTL 模块接收两位二进制码并输出控制码COTROL_CODE，控制码COTROL_CODE是一个四位的二进制码，具有初始值；
当峰值电压低于参考电压VREF1时，锁存器的输出为00，此时，控制码 COTROL_CODE的数值加1，当峰值电压高于VREF2时，锁存器的输出为11，控制码COTROL_CODE的输出数值减1，当峰值电压位于参考电压VREF2、VREF2之间时，锁存器的输出为01，控制码COTROL_CODE的输出数值不变；
Verilog RTL模块具有四个控制码端口，每一个端口输出一位控制码，从高位到低位依次对应连接总控制开关S3、S2、S1、S0，根据每位控制码的值，总控制开关S3,S2,S1,S0控制各自连接的开关与相应值的端点连接，进行增益的加减。
本发明有益效果是：
1、本发明提出超低功耗4bit可编程运放、峰值检测电路、动态比较器、锁存器和Verilog RTL模块。这与传统的数字控制的自动增益控制运放相比不需要额外的模数转换器模块来进行信号转换。另外本发明采用了动态比较器与传统的静态比较器相比减少了功耗。因此本发明具有更高的集成度和低功耗的特性。
2、提出了一种新型的超低功耗4bit可编程运放，该运放通过运用在线性区的MOS管取代了通常的电阻阵列，一方面降低电路的整体功耗，减少了因为电阻带来的热损耗。同时在集成电路把版图设计的时候极大的减小了版图面积，节约了流片成本。
3、通过本文对可编程运放的改进，极大的改进了Verilog RTL控制模块的复杂度。这样带来的好处是减少了Verilog RTL控制模块内数字晶体管的数量，这样可以减少数字模块的整体功耗和版图面积，具有更高的集成度。
附图说明
图1为本发明的整体结构图；
图2为现有技术运放结构图；
图3为本发明超低功耗4bit可编程运放结构图；
图4为图3中晶体管深线性区示意图；
图5为图3中全晶体管式开关矩阵结构图；
图6为本发明峰值检测电路图；
图7为传统的并联电阻开关阵列图；
图8为本发明增益的加减状态转移图；
图9为Verilog RTL控制模块流程图；
图10为本发明的电路仿真图；
图11为本发明峰值检测电路仿真图。
具体实施方式
如图1所示，一种数模混合式低功耗自动增益控制放大器，包括超低功耗 4bit可编程运放、峰值检测电路、动态比较器、锁存器和Verilog RTL控制模块，信号经过超低功耗4bit可编程运放被输送到峰值检测电路中，峰值检测电路将信号的最高值检测并送入到动态比较器中，动态比较器中有两个提前预置好的参考电压VREF1和VREF2，峰值电压与参考电压VREF1、VREF2相比较，将比较器的结果送入到锁存器中并进行存储，并输出二位二进制码，Verilog RTL控制模块根据二位二进制码对超低功耗4bit可编程运放进行增益的加减。
如图3所示，超低功耗4bit可编程运放包括全晶体管式开关矩阵、第一运算放大器OPA1和等效电阻；全晶体管式开关矩阵具有四个由Verilog RTL控制模块根据二位二进制码控制的总控制开关S0、S1、S2、S3，替代如图7所示的传统的并联电阻开关阵列，全晶体管式开关矩阵的输出OUT与第一运算放大器 OPA1的输出连接，全晶体管式开关矩阵的输入IN与第一运算放大器OPA1的负端相连接，第一运算放大器OPA1的正端与外部供电连接，全晶体管式开关矩阵的BIAS端与等效电阻的一端连接，等效电阻的另一端为信号输入端。
等效电阻为NMOS晶体管或PMOS晶体管，NMOS晶体管或PMOS晶体管的栅极与BIAS端连接，NMOS晶体管或PMOS晶体管的源极与信号输入端连接， NMOS晶体管或PMOS晶体管的漏极与第一运算放大器OPA1的负端相连接。
如图5所示，全晶体管式开关矩阵包括晶体管M1～M16、开关SW1～SW15、总控制开关S0、S1、S2、S3。
晶体管M1～M16的栅极与偏置电压BIAS相连接，输入VIN与晶体管M1 的源极相连接，晶体管M2的源极与开关SW8的0端和晶体管M1的漏极相连接，晶体管M2的漏极与晶体管M3的源极和开关SW8的1端相连接，晶体管M3的漏极与晶体管M4的源极和开关SW7的0端相连接，晶体管M4的漏极与晶体管 M5的源极和开关SW7的1端相连接，晶体管M5的漏极与晶体管M6的源极和开关SW6的0端相连接，晶体管M6的漏极与晶体管M7的源极和开关SW6的 1端相连接，晶体管M7的漏极与晶体管M8的源极和开关SW5的0端相连接，晶体管M8的漏极与晶体管M9的源极和开关SW5的1端相连接，晶体管M9的漏极与晶体管M10的源极和开关SW4的0端相连接，晶体管M10的漏极与晶体管M11的源极和开关SW4的1端相连接，晶体管M11的漏极与晶体管M12的源极和开关SW3的0端相连接，晶体管M12的漏极与晶体管M13的源极和开关SW3的1端相连接，晶体管M13的漏极与晶体管M14的源极和开关SW2的0 端相连接，晶体管M14的漏极与晶体管M15的源极和开关SW2的1端相连接，晶体管M15的漏极与晶体管M16的源极和开关SW1的0端相连接，晶体管M16 的漏极与开关SW1的1端连接。
开关SW8的单端与开关SW12的0端相连接，开关SW7的单端与开关SW12 的1端相连接，开关SW6的单端与开关SW11的0端相连接，开关SW5的单端与开关SW11的1端相连接，开关SW4的单端与开关SW10的0端相连接，开关 SW3的单端与开关SW10的1端相连接，开关SW2的单端与开关SW9的0端相连接，开关SW1的单端与开关SW9的1端相连接，开关SW12的单端与开关SW14 的0端相连接，开关SW11的单端与开关SW14的1端相连接，开关SW10的单端与开关SW13的0端相连接，开关SW9的单端与开关SW13的1端相连接，开关SW14的单端与开关SW15的0端相连接，开关SW13的单端与开关SW15的 1端相连接，开关SW15的输出端与OUT端相连接。
总控制开关S0与开关SW1、开关SW2、开关SW3、开关SW4、开关SW5、开关SW6、开关SW7、开关SW8相连接；总控制开关S1与开关SW9、开关SW10、开关SW11、开关SW12相连接；总控制开关S2与开关SW13、开关SW14相连接；总控制开关S1与控制开关SW15相连接。
如图6所示，峰值检测电路包括第二运算放大器OPA2、晶体管和电容，晶体管为NMOS晶体管或PMOS晶体管，第二运算放大器OPA2的正端与超低功耗4bit可编程运放的输出相连接，第二运算放大器OPA2的输出端与晶体管的栅极相连接，晶体管的源极分别与第二运算放大器OPA2的负端电容、峰值检测电路输出端相连接。
动态比较器的特点在于使用了动态电路减少了比较器的静态功耗，其负极与参考电压VREF1和VREF2相连接，负极与峰值检测电路的输出相连接，动态比较器的输出与锁存器相连接。所述锁存器其特点在于其输入与动态比较器的输出相连接，其作用是将动态比较器的输出存储，并将结果输送到Verilog RTL控制模块中。
Verilog RTL控制模块根据二位二进制码对超低功耗4bit可编程运放进行增益的加减的具体方法为：设定参考电压VREF2>参考电压VREF1，锁存器对比较器的输出存储并输出00、01、11两位二进制码；Verilog RTL control模块接收两位二进制码输出控制码COTROL_CODE，控制码COTROL_CODE是一个四位的二进制码，具有初始值；当峰值电压低于参考电压VREF1时，锁存器的输出为00，此时，控制码COTROL_CODE的数值加1，当峰值电压高于VREF2时，锁存器的输出为11，控制码COTROL_CODE的输出数值减1，当峰值电压位于参考电压 VREF2、VREF2之间时，锁存器的输出为01，控制码COTROL_CODE的输出数值不变；VerilogRTL模块具有四个控制码端口，每一个端口输出一位控制码，从高位到低位依次对应连接总控制开关S3、S2、S1、S0，根据每位控制码的值，总控制开关S3,S2,S1,S0控制各自连接的开关与相应值的端点连接，进行增益的加减。
例如，控制码COTROL_CODE的初始值为0100，高位到低位依次为0、1、 0、0，此时对应的总控制开关S3连接的开关SW15的0端闭合，总控制开关S2 连接的开关SW13和开关SW12的1端闭合，总控制开关S1连接的开关SW9、开关SW10、开关SW11、开关SW12的0端闭合，总控制开关S0连接的开关SW1、开关SW2、开关SW3、开关SW4、开关SW5、开关SW6、开关SW7、开关SW8的0端闭合，当控制码COTROL_CODE由增加1变为0101，在上述基础上，总控制开关S0连接的开关SW1、开关SW2、开关SW3、开关SW4、开关SW5、开关 SW6、开关SW7、开关SW8变换为1端闭合，当控制码COTROL_CODE由0100 减1变为0011，在上述基础上，总控制开关S2连接的开关SW13和开关SW12 更换为0端闭合，总控制开关S1连接的开关SW9、开关SW10、开关SW11、开关SW12更换为1端闭合，总控制开关S0连接的开关SW1、开关SW2、开关SW3、开关SW4、开关SW5、开关SW6、开关SW7、开关SW8更换为1端闭合，控制码COTROL_CODE最大增至1111，最小减至0000。
图1是可编程运放的整体电路，图2是传统的反比例运放的结构，根据运放的虚短的原理可以知道其输出为：
Figure BDA0003587177150000071
同样的设计图3中的M1可以看作一个深线性区的等效电阻RM1，因此这其他MOS管可以看作是其整数倍的电阻。所以整个电路的输出可以表示成
Figure BDA0003587177150000072
其中式中的n是二进制控制码所对应的十进制数。
图4是图3中晶体管工作在线性区的示意图，晶体管工作在深线性区源漏通道之间可以用一个线性电阻表示，该电阻等于
Figure BDA0003587177150000081
其中，Vgs为晶体管栅源电压，VTH晶体管阈值电压，
Figure BDA0003587177150000082
为晶体管宽长比，Cox为晶体管栅氧层电容，un为电子真空迁移速率，VDS为晶体管漏源电压，晶体管可以看作为一个阻值由过驱动电压控制的电阻，只要VDS≤2(VGS-VTH)，通过控制合适的偏置电压以及宽长比，既可以得到合适的等效电阻。超低功耗4bit可编程运放采用了全晶体管使得反馈模块来替代纯电阻模块其示意图如图5，晶体管替代了电阻。其控制原理是：使用了单刀双掷开关进行逻辑的控制，当输入控制码是 0000的时候，则S0中的所有的单刀双掷开关0端闭合，S1、S2、S3的连接所有开关0端被闭合，因此输入信号只会从S3中的SW15的0端口输入到S2中的SW14的0端口输入到S1中的SW12，经过SW12信号会进入到S0中的SW8中，因为 SW8是打开的因此SW8的0端打开，因此信号将会流经两个线性区的MOS管 M1管。
当输入的控制码是0001时，S0中的单刀双掷开关的1端闭合，S1、S2、 S3的0端被闭合，因此输入信号只会从S3中的SW15的0端口输入到S2中的 SW14的0端口输入到S1中的SW12，经过SW12信号会进入到S0中的SW8中，因为SW8是打开的因此SW8的1端打开，因此信号将会流经两个线性区的MOS 管M1和M2管打开。这与图7不同，图中是两个传统的电路使用了电阻阵列，增加了功耗和版图的面积，并且为了控制怎样的电阻阵列，不得不增加了数字电路的复杂度，这间接的增加了设计的复杂度及整个电路的功耗。本发明使用的全晶体管式的阵列，并用二进制控制码来进行开关的切换，这不仅极大的减少了因为使用电阻说带来的热损耗和版图面积的浪费，并且减少了数字控制电路的设计复杂度，从而减少了数字电路的静态功耗。
图6是峰值检测电路其作用是将输入的有用信号的峰值保存下来，并将其传输到比较器中以供比较器进行比较输出。其由一个运算放大器，一个NMOS 晶体管和一个电容组成，其工作的过程是运算放大器的正极接输入信号，其输出接运算放大器的负端从而构成了一个电压跟随器，当运放的输出的值高于NMOS 晶体管的阈值电压的时候，输出对电容进行充电，当输出的电压低于晶体管的阈值电压时，电容中的电荷进行释放，因此可以进行电压峰值的保持。
图9是Verilog RTL控制模块的控制流程，Verilog RTL控制模块输出控制码，其名称是COTROL_CODE，控制码COTROL_CODE是一个四位的二进制码，当锁存器输出两位二进制码控制电路在接收到这个码的时候，创建的三个状态分别是00对应的是UP、11对应的是DOWN、01对应的是STEADY三个状态，在动态比较器中创建两个参考点电压VREF1、VREF2，输出信号的峰值低于这两个参考电压的时候，锁存器的输出为00，控制码COTROL_CODE的数值加1，输出信号的峰值高于这两个参考电压的时候，锁存器的输出为11，那么控制码COTROL_CODE 的输出数值减1，输出信号的峰值位于这两个参考电压之间的时候，锁存器的输出为01，那么控制码COTROL_CODE的输出数值不变。当定义的输出值的达到最大值1111的时候这时输出值保持不变，当输出值达到0000的时候，输出值保持最低值不变。在整个电路的运行的过程中输出最终会达到稳定的状态。
最终的效果如图10所示是最终的仿真的功能的图，图中比较器的输出都是低电平，因此COTROL_CODE的控制码是加1，因此放大器的输出是不断成倍数增加的，控制码从0001不断地增加当控制码不断地增加到1001的时候放大器的信号峰值增加到了VREF1和VREF2之间，比较器的输出立刻变成01这时其输出稳定。图11是输出电压和峰值检测电路的仿真图，峰值检测电路对输出信号进行了很好的跟踪。
表1本发明与其他文献性能参数对比
Figure BDA0003587177150000091
由表1可以看出本文在功耗上较其他三种自动增益控制运放有大幅度减少。
[1]Wu C P,Tsao H W.A 110-MHz 84-dB CMOS Programmable Gain AmplifierWith Integrated RSSI Function[J].IEEE Journal of Solid-State Circuits,2005,40(6):p.1249-1258.
[2]姚红燕.数字辅助直流失调消除的自动增益控制电路设计[D].东南大学,2016.
[3]Tacconi E J,Christiansen C F.A wide range and high speed automaticgain control[C]//Particle Accelerator Conference.IEEE,1993。

Claims (6)

1.一种数模混合式低功耗自动增益控制放大器，其特征在于：包括超低功耗4bit可编程运放、峰值检测电路、动态比较器、锁存器和Verilog RTL控制模块，信号经过超低功耗4bit可编程运放被输送到峰值检测电路中，峰值检测电路将信号的最高值检测并送入到动态比较器中，动态比较器中有两个提前预置好的参考电压VREF1和VREF2，峰值电压与参考电压VREF1、VREF2相比较，将比较器的结果送入到锁存器中并进行存储，并输出二位二进制码，Verilog RTL控制模块根据二位二进制码对超低功耗4bit可编程运放进行增益的加减。
2.如权利要求1所述的一种数模混合式低功耗自动增益控制放大器，其特征在于：所述的超低功耗4bit可编程运放包括全晶体管式开关矩阵、第一运算放大器OPA1和等效电阻；全晶体管式开关矩阵具有四个由Verilog RTL控制模块根据二位二进制码控制的总控制开关S0、S1、S2、S3，全晶体管式开关矩阵的输出OUT与第一运算放大器OPA1的输出连接，全晶体管式开关矩阵的输入IN与第一运算放大器OPA1的负端相连接，第一运算放大器OPA1的正端与外部供电VCM连接，全晶体管式开关矩阵的BIAS端与等效电阻的一端连接，等效电阻的另一端为信号输入端。
3.如权利要求2所述的一种数模混合式低功耗自动增益控制放大器，其特征在于：所述的等效电阻为线性区NMOS晶体管或PMOS晶体管，NMOS晶体管或PMOS晶体管的栅极与BIAS端连接，NMOS晶体管或PMOS晶体管的源极与信号输入端连接，NMOS晶体管或PMOS晶体管的漏极与第一运算放大器OPA1的负端相连接。
4.如权利要求2所述的一种数模混合式低功耗自动增益控制放大器，其特征在于：所述的全晶体管式开关矩阵包括晶体管M1~M16、开关SW1~SW15、总控制开关S0、S1、S2、S3；
晶体管M1~M16的栅极与偏置电压BIAS相连接，输入VIN与晶体管M1的源极相连接，晶体管M2的源极与开关SW8的0端和晶体管M1的漏极相连接，晶体管M2的漏极与晶体管M3的源极和开关SW8的1端相连接，晶体管M3的漏极与晶体管M4的源极和开关SW7的0端相连接，晶体管M4的漏极与晶体管M5的源极和开关SW7的1端相连接，晶体管M5的漏极与晶体管M6的源极和开关SW6的0端相连接，晶体管M6的漏极与晶体管M7的源极和开关SW6的1端相连接，晶体管M7的漏极与晶体管M8的源极和开关SW5的0端相连接，晶体管M8的漏极与晶体管M9的源极和开关SW5的1端相连接，晶体管M9的漏极与晶体管M10的源极和开关SW4的0端相连接，晶体管M10的漏极与晶体管M11的源极和开关SW4的1端相连接，晶体管M11的漏极与晶体管M12的源极和开关SW3的0端相连接，晶体管M12的漏极与晶体管M13的源极和开关SW3的1端相连接，晶体管M13的漏极与晶体管M14的源极和开关SW2的0端相连接，晶体管M14的漏极与晶体管M15的源极和开关SW2的1端相连接，晶体管M15的漏极与晶体管M16的源极和开关SW1的0端相连接，晶体管M16的漏极与开关SW1的1端连接；
开关SW8的单端与开关SW12的0端相连接，开关SW7的单端与开关SW12的1端相连接，开关SW6的单端与开关SW11的0端相连接，开关SW5的单端与开关SW11的1端相连接，开关SW4的单端与开关SW10的0端相连接，开关SW3的单端与开关SW10的1端相连接，开关SW2的单端与开关SW9的0端相连接，开关SW1的单端与开关SW9的1端相连接，开关SW12的单端与开关SW14的0端相连接，开关SW11的单端与开关SW14的1端相连接，开关SW10的单端与开关SW13的0端相连接，开关SW9的单端与开关SW13的1端相连接，开关SW14的单端与开关SW15的0端相连接，开关SW13的单端与开关SW15的1端相连接，开关SW15的输出端与OUT端相连接；
总控制开关S0与开关SW1、开关SW2、开关SW3、开关SW4、开关SW5、开关SW6、开关SW7、开关SW8相连接；总控制开关S1与开关SW9、开关SW10、开关SW11、开关SW12相连接；总控制开关S2与开关SW13、开关SW14相连接；总控制开关S1与控制开关SW15相连接。
5.如权利要求1所述的一种数模混合式低功耗自动增益控制放大器，其特征在于：所述的峰值检测电路包括第二运算放大器OPA2、晶体管和电容，晶体管为NMOS晶体管或PMOS晶体管，第二运算放大器OPA2的正端与超低功耗4bit可编程运放的输出相连接，第二运算放大器OPA2的输出端与晶体管的栅极相连接，晶体管的源极分别与第二运算放大器OPA2的负端电容、峰值检测电路输出端相连接。
6.如权利要求4所述的一种数模混合式低功耗自动增益控制放大器，其特征在于：所述的Verilog RTL控制模块根据二位二进制码对超低功耗4bit可编程运放进行增益的大小调节的具体方法为：设定参考电压VREF2>参考电压VREF1，锁存器对比较器的输出存储并输出00、01、11两位二进制码；Verilog RTL 模块接收两位二进制码并输出控制码COTROL_CODE，控制码COTROL_CODE是一个四位的二进制码，具有初始值；
当峰值电压低于参考电压VREF1时，锁存器的输出为00，此时，控制码COTROL_CODE的数值加1，当峰值电压高于VREF2时，锁存器的输出为11，控制码COTROL_CODE的输出数值减1，当峰值电压位于参考电压VREF2、VREF2之间时，锁存器的输出为01，控制码COTROL_CODE的输出数值不变；
Verilog RTL 模块具有四个输出端口，每一个端口输出一位控制码，从高位到低位依次对应连接总控制开关S3、S2、S1、S0，根据每位控制码的值，总控制开关S3,S2,S1,S0控制各自连接的开关与相应值的端点连接，进行增益的加减。
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