KR102634687B1 - 선형 이득 코드가 인터리브된 자동 이득 제어 회로 - Google Patents

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Abstract

예시적인 자동 이득 제어(AGC) 회로(206)는 AGC 코드 워드의 제1 비트에 응답하는 프로그래밍 가능한 소스 축퇴 저항(304)을 갖는 베이스 전류 이득 회로(302)를 포함한다. AGC 회로는, AGC 코드 워드의 제2 비트에 응답하는 프로그래밍 가능한 전류 소스를 갖는, 베이스 전류 이득 회로의 입력(328)과 출력(330) 사이에 커플링되는 프로그래밍 가능한 전류 이득 회로(308)를 더 포함한다. AGC 회로는, AGC 코드 워드의 제2 비트의 논리적 보수에 응답하는 프로그래밍 가능한 전류 소스(316)를 갖는, 베이스 전류 이득 회로의 출력에 커플링되는 블리더 회로(314)를 더 포함한다. AGC 회로는 베이스 전류 이득 회로의 출력에 커플링되는 부하 회로(318)를 더 포함한다.

Description

선형 이득 코드가 인터리브된 자동 이득 제어 회로
본 개시의 예는 일반적으로 전자 회로에 관한 것으로, 특히, 선형 이득 코드가 인터리브된 자동 이득 제어 회로(linear gain code interleaved automatic gain control circuit)에 관한 것이다.
트랜스시버에서, 자동 이득 제어(automatic gain control: AGC) 블록은, 자신의 출력에서의 아날로그 신호가 아날로그 데이터를 검출하여 디지털 비트 스트림으로 변환하는 샘플링 회로의 다이나믹 레인지 내에 있도록, 유입하는 아날로그 신호를 감쇠 또는 증폭시키기 위해 사용된다. AGC 블록은 가변 이득 증폭기 및 증폭기의 이득을 자동적으로 조정하는 제어 루프를 통상적으로 포함한다.
유선 트랜스시버에서, 높은 손실 채널은 수신기 프론트 엔드에서 작은 신호로 나타날 것이고, 한편 낮은 손실 채널은 수신기 프론트 엔드를 포화시키는 큰 신호로 나타날 것이다. 자동 적응 루프를 통해 자신의 이득이 결정되는 AGC 회로는, 자신의 출력에서의 신호가 샘플러 회로의 감도보다 절대 더 작지 않도록 그리고 샘플링 회로를 절대 포화시키지 않도록, 큰 입력 신호를 감쇠시키고 작은 입력 신호를 증폭시키는데, 이들 둘 모두는 잘못된 검출 및 비트 에러를 야기한다. 따라서, 넓은 이득 범위, 높은 대역폭 및 AGC 이득 설정 전반에 걸쳐 기생 대역 내(in-band) 피킹(peaking)이 없는 양호한 선형성을 갖는 AGC 회로를 제공하는 것이 바람직하다.
선형 이득 코드가 인터리브된 자동 이득 제어(AGC) 회로를 제공하기 위한 기술이 설명된다. 한 예에서, AGC 회로는 AGC 코드 워드의 제1 비트에 응답하는 프로그래밍 가능한 소스 축퇴 저항(programmable source degeneration resistance)을 갖는 베이스 전류 이득 회로(base current-gain circuit)를 포함한다. AGC 회로는, AGC 코드 워드의 제2 비트에 응답하는 프로그래밍 가능한 전류 소스를 갖는, 베이스 전류 이득 회로의 입력과 출력 사이에 커플링되는 프로그래밍 가능한 전류 이득 회로를 더 포함한다. AGC 회로는, AGC 코드 워드의 제2 비트의 논리적 보수(logical complement)에 응답하는 프로그래밍 가능한 전류 소스를 갖는, 베이스 전류 이득 회로의 출력에 커플링되는 블리더 회로(bleeder circuit)를 더 포함한다. AGC 회로는, 베이스 전류 이득 회로의 출력에 커플링되는 부하 회로를 더 포함한다.
옵션적으로(optionally), 베이스 전류 이득 회로는 고정 전류 소스를 포함할 수도 있다.
옵션적으로, 프로그래밍 가능한 전류 이득 회로는, AGC 코드 워드의 제2 비트에 응답하는 프로그래밍 가능한 소스 축퇴 저항을 포함할 수도 있다.
옵션적으로, 프로그래밍 가능한 전류 이득 회로는 프로그래밍 가능한 전류 소스의 적어도 하나의 브랜치를 각각 제공하는 복수의 전류 이득 셀을 포함할 수도 있다.
옵션적으로, AGC 코드 워드의 일부는 제1 복수의 제2 비트로 인터리브되는(interleaved) 제1 복수의 제1 비트로 구성될 수도 있다.
옵션적으로, AGC 코드 워드의 최하위 부분(least-significant portion)은 제2 복수의 제1 비트로 구성될 수도 있다.
옵션적으로, AGC 코드 워드의 최상위 부분(most-significant portion)은 제2 복수의 제2 비트로 구성될 수도 있다.
옵션적으로, 베이스 전류 이득 회로의 프로그래밍 가능한 소스 축퇴 저항은, 고정 저항 및 고정 저항과 병렬인 복수의 스위칭 가능한 저항을 포함할 수도 있다.
옵션적으로, 베이스 전류 이득 회로는, AGC 코드 워드의 제1 비트에 응답하는 프로그래밍 가능한 전류 소스를 포함할 수도 있다.
옵션적으로, AGC 회로는 바이너리 코드 워드로부터 온도계 코드로서 AGC 코드 워드를 생성하도록 구성되는 디코더를 더 포함할 수도 있다.
다른 예에서, 수신기는 아날로그 신호를 수신하도록 커플링되는 제1 입력을 갖는 AGC 회로를 포함한다. 수신기는 AGC 회로의 출력에 커플링되는 프론트 엔드 회로를 더 포함한다. 수신기는, AGC 회로의 제2 입력과 프론트 엔드 회로의 출력 사이에 커플링되는 AGC 제어 회로를 더 포함한다. AGC 회로는, AGC 회로의 제1 입력과 출력 사이에 커플링되는 베이스 전류 이득 회로를 포함하는데, 베이스 전류 이득 회로는 AGC 코드 워드의 제1 비트에 응답하는 프로그래밍 가능한 소스 축퇴 저항을 갖는다. AGC 회로는, AGC 코드 워드의 제2 비트에 응답하는 프로그래밍 가능한 전류 소스를 갖는, AGC 회로의 제1 입력과 출력 사이에 커플링되는 프로그래밍 가능한 전류 이득 회로를 더 포함한다. AGC 회로는, AGC 코드 워드의 제2 비트의 논리적 보수에 응답하는 프로그래밍 가능한 전류 소스를 갖는, AGC 회로의 출력에 커플링되는 블리더 회로를 더 포함한다. AGC 회로는 AGC 회로의 출력에 커플링되는 부하 회로를 더 포함한다.
옵션적으로, 프로그래밍 가능한 전류 이득 회로는 프로그래밍 가능한 전류 소스의 적어도 하나의 브랜치를 각각 제공하는 복수의 전류 이득 셀을 포함할 수도 있다.
옵션적으로, AGC 코드 워드의 일부는 제1 복수의 제2 비트로 인터리브되는 제1 복수의 제1 비트로 구성될 수도 있다.
옵션적으로, AGC 코드 워드의 최하위 부분(least-significant portion)은 제2 복수의 제1 비트로 구성될 수도 있다.
옵션적으로, AGC 코드 워드의 최상위 부분(most-significant portion)은 제2 복수의 제2 비트로 구성될 수도 있다.
옵션적으로, AGC 회로는, AGC 제어 회로에 의해 출력되는 바이너리 코드 워드로부터 온도계 코드(thermometer code)로서 AGC 코드 워드를 생성하도록 구성되는 디코더를 더 포함할 수도 있다.
다른 예에서, 자동 이득 제어의 방법은, 베이스 전류 이득 회로, 프로그래밍 가능한 전류 이득 회로, 블리더 회로, 및 부하 회로를 갖는 AGC 회로를 제어하기 위한 AGC 코드 워드를 생성하는 것을 포함한다. 그 방법은, 베이스 전류 이득 회로의 프로그래밍 가능한 소스 축퇴 저항을 제어하기 위해 AGC 코드 워드의 제1 비트를 제어하는 것을 더 포함한다. 그 방법은, 프로그래밍 가능한 전류 이득 회로의 프로그래밍 가능한 전류 소스를 제어하기 위해 AGC 코드 워드의 제2 비트를 제어하는 것을 더 포함한다. 그 방법은, 블리더 회로의 프로그래밍 가능한 전류 소스를 제어하기 위해 AGC 코드 워드의 제2 비트를 논리적으로 보완하는 것을 더 포함한다.
옵션적으로, AGC 코드 워드의 일부는 제1 복수의 제2 비트로 인터리브되는 제1 복수의 제1 비트로 구성될 수도 있다.
옵션적으로, AGC 코드 워드의 최하위 부분(least-significant portion)은 제2 복수의 제1 비트로 구성될 수도 있다.
옵션적으로, AGC 코드 워드의 최상위 부분(most-significant portion)은 제2 복수의 제2 비트로 구성될 수도 있다.
이들 및 다른 양태는 다음의 상세한 설명을 참조하여 이해될 수도 있다.
상기 언급된 피쳐가 상세하게 이해될 수 있는 방식으로, 상기에서 간략하게 요약된 더 상세한 설명은, 그 중 일부가 첨부된 도면에서 예시되는 예시적인 구현예에 대한 참조에 의해 얻어질 수도 있다. 그러나, 첨부된 도면은 단지 통상적인 예시적 구현예를 묘사하며 따라서 그 범위를 제한하는 것으로 간주되어서는 안된다는 것을 유의해야 한다.
도 1은, 본원에서 설명되는 자동 이득 제어(AGC) 회로의 예가 활용될 수 있는 예시적인 통신 시스템을 묘사하는 블록도이다.
도 2는 도 1의 통신 시스템에서의 수신기의 한 예를 묘사하는 블록도이다.
도 3은 한 예에 따른 AGC 회로를 묘사하는 블록도이다.
도 4a는 한 예에 따른 AGC 코드의 일반적인 포맷을 묘사하는 블록도이다.
도 4b는 한 예에 따른 AGC 코드의 특정한 예를 묘사하는 블록도이다.
도 5a 및 도 5b는 베이스 전류 이득 회로의 예를 묘사하는 개략도이다.
도 6은 한 예에 따른 프로그래밍 가능한 전류 이득 회로를 묘사하는 블록도이다.
도 7은 한 예에 따른 블리더 회로를 묘사하는 블록도이다.
도 8a 내지 도 8d는 전류 이득 셀의 예를 묘사하는 개략도이다.
도 9a 및 도 9b는 한 예에 따른 블리더 회로를 묘사하는 개략도이다.
도 10은 한 예에 따른 자동 이득 제어의 방법을 묘사하는 흐름도이다.
도 11은 본원에서 설명되는 바와 같은 AGC 회로를 포함할 수 있는 필드 프로그래머블 게이트 어레이(field programmable gate array; FPGA)의 아키텍쳐를 예시한다.
이해를 용이하게 하기 위해, 가능한 경우, 도면에 공통인 동일한 엘리먼트를 나타내기 위해 동일한 도면 부호가 사용되었다. 하나의 예의 엘리먼트는 다른 예에서 유익하게 통합될 수도 있다는 것이 고려된다.
이하, 다양한 피쳐가 도면을 참조하여 설명된다. 도면은 축척대로 도시될 수도 있거나 또는 도시되지 않을 수도 있다는 것 및 유사한 구조 또는 기능의 엘리먼트는 도면 전체에 걸쳐 동일한 참조 번호에 의해 나타내어진다는 것을 유의해야 한다. 도면은 피쳐의 설명을 용이하게 하기 위해 의도되는 것에 불과하다는 것을 유의해야 한다. 그들은 청구된 본 발명의 망라적인 설명으로서 또는 청구된 발명의 범위에 대한 제한으로서 의도되지는 않는다. 또한, 예시된 예는 도시되는 모든 양태 또는 이점을 가질 필요는 없다. 특정한 예와 연계하여 설명되는 양태 또는 이점은 반드시 그 예로 제한되지 않으며, 심지어 그렇게 예시되지 않더라도, 또는 그렇게 명시적으로 설명되지는 않더라도, 임의의 다른 예에서 실시될 수 있다.
선형 이득 코드가 인터리브된 자동 이득 제어(AGC) 증폭기를 제공하기 위한 기술이 설명된다. 하나의 예시적인 AGC 회로는 길버트 셀 기반의 바이어스 전류 조종 회로(Gilbert Cell-based bias current steering circuit)를 통한 아날로그 이득 제어를 활용한다. 다른 예에서, AGC 회로는 소스 축퇴(source degeneration)를 갖는 선형 저항기 부하 증폭기를 활용한다. 고속 유선 트랜스시버의 경우, 이러한 증폭기는, 미세 튜닝 및 작은 이득 단계를 갖는 넓은 다이나믹 레인지를 달성하면서, 선형 동작을 유지한다. 그러한 증폭기에서, 이득은 소스 축퇴 저항을 튜닝하는 것에 의해 제어되어, 하나의 이득 제어 코드로부터 다른 것으로 이득 단계가 작아지는 것을 허용한다. 또한, 소스 축퇴를 통해, 둘 모두 선형성에 영향을 주는, 출력 스윙 및 입력 트랜지스터 전류 밀도는, 이득 코드를 변경할 때 손상되지 않는다.
AGC 회로가 넓은 이득 범위 및 높은 대역폭을 갖는 넓은 다이나믹 레인지, 높은 데이터 레이트 트랜스시버에 대해, 소스 축퇴 저항기 기반의 이득 튜닝에서 하나의 문제점이 발생한다. 넓은 다이나믹 레인지를 달성하기 위해서, 작은 이득(또는 감쇠)에 대해 유효 축퇴 저항이 크고 한편 고이득 설정에 대해 유효 저항이 작도록, 증폭기는 넓은 범위의 소스 축퇴 저항을 가져야만 한다. 소스 축퇴를 갖는 선형 저항기 부하 증폭기는 입력 트랜지스터의 소스 노드에서 기생 커패시턴스를 갖는다. 이 기생 커패시턴스는, 트랜지스터의 내재하는 커패시턴스로부터 발생할 뿐만 아니라, 테일 전류 소스까지의 배선으로부터, 그리고 소스 축퇴 저항기의 배선으로부터 발생한다. 더 많은 소스 축퇴 저항기는 더 큰 기생 커패시턴스로 나타난다. 유효 축퇴 저항(Rseff) 및 전체 기생 커패시턴스(Cp)는 다음과 같이 기생 제로(parasitic zero)를 형성한다:
Figure 112018093394618-pct00001
고대역폭 증폭기의 경우, 기생 제로(fz)는 대역 내에 있을 것이고 주파수 응답에서 소망되지 않는 피킹을 야기할 것이다. AGC 주파수 응답에서의 기생 피킹은 다음의 이유 때문에 바람직하지 않다. 피킹은 기생 기반이며, 따라서 잘 제어되지 않고, 이득 설정에 종속하는 주파수를 갖는다. 또한, 이러한 타입의 피킹은, 피킹 주파수에서의 입력 신호 콘텐츠가 나머지 주파수 콘텐츠보다 더 많이 부스팅되는 소망되지 않은 균등화를 야기하여, 심볼간 간섭(inter-symbol interference; ISI)을 야기할 수 있다. 이러한 부스트는 또한 매우 큰 신호를 발생시킬 수 있고 적응 루프를 구동하는 샘플러를 포화시켜 잘못된 비트 결정을 야기할 수 있다. 유선 트랜스시버에서는, 종종, 소망되는 주파수에서 피킹을 통해 등화를 수행하는 연속 시간 선형 등화기(continuous time linear equalizer; CTLE)가 AGC 블록에 선행하거나 또는 후행한다. CTLE의 역할은, 피킹이 종종 튜닝되는 주파수 범위를 목표로 하는 이러한 부스팅을 제공하는 것이다. 한편, AGC의 역할은, 이득 또는 감쇠만을 제공하는 플랫 응답 증폭기를 달성하는 것이다. CTLE 및 AGC의 사용에 의해, 주파수 부스팅 및 신호 증폭의 작업이 분리되고 독립적으로 제어될 수 있다. 따라서, AGC에서의 각각의 이득 설정에 대해 평탄한 주파수 응답을 달성하는 것이 중요할 수 있다.
소망되지 않는 기생 제로 피킹을 감소시키는 하나의 기술은, AGC 출력에 피킹 제거 커패시터(de-peaking capacitor)를 추가하여, 이득을 튜닝하고 기생 피킹을 도입하는 소스 축퇴 저항기에 의해 야기되는 피킹을 감소시키고 필터링하는 것이다. 이들 커패시터는, 큰 축퇴 저항이 대역 내 피킹을 야기하고 AGC 대역폭을 따라서 대역 내 피킹의 양을 감소시키는 저이득 설정에 대해 인에이블된다. 고이득 설정에서, 커패시터는 AGC 대역폭이 소망되는 대로 높을 수 있도록 디스에이블된다. 이 기술의 단점은, 커패시터 어레이에 대한 필요성 및 각각의 이득 설정마다 얼마나 많은 커패시턴스가 인에이블/디스에이블되어야 하는지를 결정하는 정교한 스킴(scheme)이다. 커패시터는 프로세스 변동 및 모델링 부정확도를 또한 가질 것인데, 나노미터 스케일의 실리콘 기술에서의 무선 주파수(radio frequency; RF) 커패시터 디바이스가, 트랜지스터 및 저항기만큼 정확하게 제어되지 않는 별개의 특수 모델을 종종 필요로 하기 때문에, 이들 둘 모두는 설계에서 고려되어야 한다. 마지막으로, AGC 출력에 큰 커패시터 어레이를 추가하는 것은, 유닛 커패시터의 배선 및 오프 커패시턴스(off capacitance)로 인해, 출력에서 많은 기생 커패시턴스를 추가하고 면적을 증가시키는데, 이들은 AGC의 높은 대역폭을 손상시킬 것이다.
본원에서 설명되는 예에서, 대역 내 기생 피킹 제로를 도입하지 않는 그리고 넓은 다이나믹 레인지, 미세 제어된 이득 단계, 양호한 선형성, 및 높은 대역폭을 갖는 평탄한 주파수 응답을 달성하는 이득 제어를 갖는 AGC 회로가 제공된다. AGC 회로에서의 이득 제어는 소스 축퇴 저항기 튜닝 및 바이어스 전류 및 트랜스컨덕턴스(이득) 튜닝의 인터리브식 조합(interleaved combination)을 통해 획득된다. AGC 회로는 이득을 변경하기 위해 인에이블/디스에이블되는 모듈형 프로그래밍 가능한 전류 소스 축퇴 이득 회로를 포함한다. AGC 회로는 블리더 회로 및 고정 전류 베이스 회로를 더 포함하는데, 여기서 이득은 프로그래밍 가능한 소스 축퇴 저항기의 어레이를 통해 제어된다. 이득 제어는 디지털 이득 제어 비트(즉, 이득 코드 인터리빙)를 통해 고정 전류 베이스 회로와 프로그래밍 가능한 이득 회로 사이에서 인터리브식 방식(interleaved manner)으로 행해진다. 이러한 인터리브식 제어는, 출력에서의 소망되지 않는 기생 피킹 없이, 선형성, 고대역폭, 및 평탄한 주파수 응답을 유지하면서, 정확하고 넓은 범위의 이득 제어를 달성한다. 또한, 인터리브식 AGC 회로는, 이득 제어 비트를 통해 자동적으로 제어되는 블리더 회로의 사용을 통해 모든 이득 설정에 대해 일정한 출력 공통 모드를 달성한다.
가장 낮은 이득 설정을 달성하기 위해 감소된 전류 및 더 작은 이득을 베이스로서 사용하는 것에 의해, 본원에 설명되는 AGC 회로는 베이스에서 큰 축퇴 저항 또는 큰 입력 디바이스를 필요로 하지 않으며 따라서 상기에서 논의되는 대역 내 제로 문제를 갖지 않는다. 인터리브식 이득 제어 접근법을 사용하여 이득을 증가시키고 축퇴 저항을 감소시키는 것에 의해, AGC 회로는 증가된 스윙 및 증가된 이득을 달성하고, 따라서, 양호한 선형성뿐만 아니라, 모든 이득 코드에 대한 넓은 이득 범위 및 미세 데시벨(dB) 선형 분해능을 달성한다. 이들 및 다른 양태는 도면과 관련하여 이하에서 추가로 설명된다.
도 1은 본원에서 설명되는 AGC 회로의 예가 활용될 수 있는 예시적인 통신 시스템(100)을 묘사하는 블록도이다. 통신 시스템(100)은 채널(116)을 통해 수신기(110)에 커플링되는 송신기(108)를 포함한다. 한 예에서, 송신기(108)는 직렬화기/역직렬화기(serializer/deserializer; SerDes)(102)의 일부이고, 수신기(110)는 SerDes(104)의 일부이다. 명확화를 위해, 역직렬화 회로부(deserialization circuitry)는 SerDes(102)로부터 생략되고, 직렬화 회로부는 SerDes(104)로부터 생략된다. SerDes(102)는, 송신기(108)에 의한 채널(116)을 통한 송신을 위해 병렬 입력 데이터를 직렬 출력 데이터로 변환하는 병렬 입력 직렬 출력(parallel-in-serial-out; PISO) 회로(106)를 포함한다. SerDes(104)는 수신기(110)에 의해 출력되는 직렬 데이터를 병렬 출력 데이터로 변환하는 직렬 입력 병렬 출력(serial-in-parallel-out; SIPO) 회로를 포함한다. SerDes(102) 및 SerDes(104)는, 디코더, 인코더, 및 등등과 같은 다른 회로부(도시되지 않음)를 포함할 수 있다.
SerDes(102) 및 SerDes(104)가 도시되지만, 다른 예에서, 송신기(108) 및/또는 수신기(110)의 각각은, 더 큰 트랜스시버 회로의 일부가 아닌 독립형 회로일 수 있다. 몇몇 예에서, 송신기 및 수신기(110)는, 주문형 반도체(application specific integrated circuit; ASIC)와 같은 하나 이상의 집적 회로(integrated circuit; IC) 또는 필드 프로그래머블 게이트 어레이(FPGA)와 같은 프로그래밍 가능한 IC의 일부일 수 있다.
채널(116)은 전기 송신 매체를 포함할 수 있다. 전기 송신 매체는, 금속 트레이스, 비아, 케이블, 커넥터, 디커플링 커패시터, 종단 저항기, 및 등등을 포함할 수 있는, 송신기(108)와 수신기(110) 사이의 임의의 타입의 전기 경로일 수 있다. 전기 송신 매체는 저전압 차동 신호(low-voltage differential signal; LVDS) 경로와 같은 차동 신호 경로일 수 있다.
한 예에서, 송신기(108)는 데이터와 함께 기준 클록을 송신하지 않는다. 수신기(110)는, 유입하는 심볼 스트림으로부터 클록을 추출하기 위한 클럭 데이터 복구(clock data recovery; CDR) 회로(112)(또는 CDR(112))를 포함한다. 추출된 클럭은 유입하는 심볼 스트림을 샘플링하기 위해 그리고 송신된 비트를 복구하기 위해 사용된다.
도 2는 수신기(110)의 한 예를 묘사하는 블록도이다. 수신기(110)는, 연속 시간 선형 등화기(CTLE)(202), AGC 회로(206), 슬라이서(204), CDR(112), 자동 이득 제어(AGC) 적응 회로(208), CTLE 적응 회로(210), 및 결정 적응 회로(212)를 포함한다. CTLE 회로(202)는 채널(116)로부터 아날로그 신호를 수신하도록 커플링된다. CTLE(202)는 채널(116)의 저역 통과 특성을 보상하기 위한 고역 통과 필터로서 동작한다. CTLE(202)의 주파수 응답의 피크는 CTLE 적응 회로(210)에 의해 조정될 수 있다. CTLE(202)는 AGC 회로(206)의 입력에 커플링되는 등화된 아날로그 신호를 출력한다. AGC 회로(206)는 이득 조정된 신호를 슬라이서(204)로 출력한다. AGC(206)의 이득은 AGC 적응 회로(208)에 의해 제어될 수 있다. 다른 예에서, AGC 회로(206)는 CTLE 회로(202)에 선행할 수 있다. 일반적으로, AGC 회로(206)의 출력은 프론트 엔드 회로에 커플링될 수 있는데, 프론트 엔드 회로는, 슬라이서(204), CTLE(202), 또는 등등과 같은 수신기의 다양한 회로를 포함할 수 있다.
슬라이서(204)는 AGC 회로(206)에 커플링되고 등화된 그리고 이득 조정된 아날로그 신호를 수신한다. 슬라이서(204)는, 등화된 그리고 이득 조정된 아날로그 신호를 샘플링하여 심볼(k)당 데이터 샘플(dk) 및 에러 샘플(ek)을 생성하도록 동작 가능하다. 슬라이서(204)는 보 레이트(baud-rate)에서 동작하는 샘플링 클록에 기초하여 등화된 아날로그 신호로부터 심볼 결정을 행한다. 결정 적응 회로(212)는 슬라이서(들)(204)의 결정 임계치(들)를 제어한다. CDR(112)은 슬라이서(들)(204)의 샘플링 위상을 제어한다. 결정 적응 회로(212) 및 CDR(112)은 에러 샘플의 값을 최소화하도록 동작한다.
CDR(112)은 슬라이서(204)에 커플링되고 데이터 및 에러 샘플을 수신한다. CDR(112)은, 데이터 및 에러 샘플에 기초하여 추정된 파형 값 및 심볼당 타이밍 에러 값 둘 모두를 생성한다. CDR(112)은, 생성된 타이밍 에러 값에 기초하여 슬라이서(204)의 샘플링 위상을 적응시키기 위한 제어 신호를 생성한다.
결정 적응 회로(212)는 슬라이서(204)에 커플링되고 데이터 및 에러 샘플을 수신한다. 결정 적응 회로(212)는, 데이터 및 에러 샘플에 기초하여 슬라이서(들)(204)의 결정 임계치(들)를 제어하는 제어 신호를 생성한다. 또한, 결정 적응 회로(212)는, AGC 적응 회로(208)에 커플링되는 각각의 프로세싱된 심볼에 대한 메인 커서에 대한 커서 가중치(ho)를 생성한다. CTLE 적응 회로(210)는 슬라이서(204)에 커플링되어 데이터 샘플을 수신한다. CTLE 적응 회로(210)는 CTLE(202)의 피크 주파수 응답을 조정하는 제어 신호를 생성한다. AGC 적응 회로(208)는 결정 적응 회로(212)에 커플링되어 메인 커서 크기 신호를 수신한다. AGC 적응 회로(208)는 AGC 회로(206)의 이득을 조정하는 제어 신호를 생성한다. 제어 신호는, 이하에서 추가로 설명되는 바와 같이, AGC 제어 워드를 제공한다.
도 3은, 한 예에 따른 AGC 회로(206)를 묘사하는 블록도이다. 도 3에서 도시되는 AGC 회로(206)는 도 2에서 도시되는 수신기(110) 또는 임의의 다른 타입의 수신기와 같은 수신기에서 사용될 수 있을 뿐만 아니라, 자동 이득 제어를 요구하는 임의의 다른 타입의 회로에서 사용될 수 있다. AGC 회로(206)는 베이스 전류 이득 회로(302), 프로그래밍 가능한 전류 이득 회로(308), 블리더 회로(314) 및 부하 회로(318)를 포함한다. 몇몇 예에서, AGC 회로(206)는 디코더(320)를 더 포함한다. 다른 예에서, 디코더(320)는 외부 회로부(예를 들면, AGC 적응 회로(208))의 일부일 수도 있다.
베이스 전류 이득 회로(302)는 아날로그 전압(V_IN으로 표시됨)을 수신하도록 구성되는 입력(328)을 포함한다. 입력(328)은 양의 성분 및 음의 성분을 갖는 차동 입력이다. 베이스 전류 이득 회로(302)는 출력 아날로그 전압(V_OUT로 표시됨)을 제공하도록 구성되는 출력(330)을 포함한다. 출력(330)은 양의 성분 및 음의 성분을 갖는 차동 출력이다. 출력 아날로그 전압(V_OUT)은 입력 아날로그 전압(V_IN)에 대해 증폭 또는 감쇠될 수 있다. 베이스 전류 이득 회로(302)는, 프로그래밍 가능한 소스 축퇴 저항(304)을 구비하며 전류 소스(306)에 의해 바이어싱되는 증폭기(303)를 포함한다. 한 예에서, 전류 소스(306)은 고정 전류 소스(즉, 프로그래밍 가능하지 않음)이다. 대안적으로, 몇몇 예에서, 전류 소스(306)는 프로그래밍 가능할 수 있다. 베이스 전류 이득 회로(302)의 예가 하기에 설명된다.
프로그래밍 가능한 전류 이득 회로(308)는 베이스 전류 이득 회로(302)의 입력(328)에 커플링되는 입력 및 베이스 전류 이득 회로(302)의 출력(330)에 커플링되는 출력을 갖는다. 프로그래밍 가능한 전류 이득 회로(308)는, 프로그래밍 가능한 전류 소스(312)를 사용하여 바이어싱되는 하나 이상의 증폭기(309)를 포함한다. 프로그래밍 가능한 전류 이득 회로(308) 내의 각각의 증폭기(309)는 프로그래밍 가능한 전류 소스(312)의 하나 이상의 브랜치를 포함한다. 한 예에서, 프로그래밍 가능한 전류 이득 회로(308)는 또한 프로그래밍 가능한 소스 축퇴 저항(310)을 포함한다. 프로그래밍 가능한 전류 이득 회로(308) 내의 각각의 증폭기(309)는 프로그래밍 가능한 소스 축퇴 저항(310)의 하나 이상의 브랜치를 포함할 수 있다. 다른 예에서, 프로그래밍 가능한 소스 축퇴 저항(310)은 생략된다. 프로그래밍 가능한 전류 이득 회로(308)의 한 예가 하기에서 설명된다.
블리더 회로(314)는 베이스 전류 이득 회로(302)의 출력(330)에 커플링되는 출력을 갖는다. 블리더 회로(314)는 프로그래밍 가능한 전류 소스(316)를 포함한다. 블리더 회로(314)는, 하기에서 추가로 설명되는 바와 같이, 전력 공급부(도시되지 않음)로부터 프로그래밍 가능한 양의 전류를 인출하도록 구성된다. 블리더 회로(314)의 한 예가 하기에서 설명된다.
부하 회로(318)는 베이스 전류 이득 회로(302)의 출력(330)에 커플링된다. 부하 회로(318)는 베이스 전류 이득 회로(302) 및 프로그래밍 가능한 전류 이득 회로(308)에 의해 인출되는 전류를 출력 아날로그 전압(V_OUT)으로 변환하도록 구성된다. 고정 저항을 갖는 부하, 프로그래밍 가능한 저항을 갖는 부하, 임의의 타입의 피킹 기술(예를 들면, 션트, 직렬, tcoil, 등등)을 활용하기 위한 인덕턴스와 결합되는 저항(고정식 또는 프로그래밍 가능)을 갖는 부하, 또는 등등과 같은 다양한 타입의 부하 회로가 활용될 수 있다. 부하 회로(318)의 한 예가 하기에서 설명된다.
디코더(320)는 출력(322) 및 바이너리 코드 워드(바이너리 AGC 코드로 또한 칭해짐)를 수신하도록 구성되는 입력을 포함한다. 디코더(320)는 바이너리 AGC 코드를 온도계 코드 워드(온도계 코드, 온도계 코드 워드, AGC 코드, 및 AGC 코드 워드로 다양하게 칭해짐)로 변환하도록 구성되는 디지털 회로부를 포함한다. 즉, 디코더(320)는 바이너리 대 온도계 디코더(binary-to-thermometer decoder)를 구현한다. 출력(322)은 AGC 코드를 제공한다. 출력(322)의 제1 부분(3221)("제1 비트" 또는 "축퇴 저항 제어 비트"로 또한 칭해짐)은 베이스 전류 이득 회로(302)에 커플링되어 프로그래밍 가능한 소스 축퇴 저항(304)을 제어한다. 출력(322)의 제2 부분(3222)("제2 비트" 또는 "전류 소스 제어 비트"로 또한 칭해짐)은 프로그래밍 가능한 전류 이득 회로(308)에 커플링되어 프로그래밍 가능한 전류 소스(312)를 제어한다. 따라서, AGC 코드는 축퇴 저항 제어 비트 및 프로그래밍 가능한 전류 소스 제어 비트로 구성된다. 출력(322)의 제2 부분(3222)의 논리적 보수는 블리더 회로(314)에 커플링된다. 한 예에서, 블리더 회로(314)는 출력(322)의 제2 부분(3222)을 반전시키기 위한 논리적 인버터 회로부를 포함할 수 있다. 대안적으로, 디코더(320)는 논리적 인버터 회로부를 포함할 수 있다.
도 4a는, 한 예에 따른, 디코더(320)에 의해 출력되는 AGC 코드(400)의 일반적인 포맷을 묘사하는 블록도이다. 그 예에서, AGC 코드(400)는 제1 부분(402), 제2 부분(404) 및 제3 부분(406)을 포함한다. 제1 부분(402)은 AGC 코드(400)의 최하위 비트(least-significant bit; LSB)(최하위 부분)를 포함한다. 제3 부분(406)은 AGC 코드(400)의 최상위 비트(most-significant bit; MSB)(최상위 부분)를 포함한다. 제2 부분(404)은 최하위 비트와 최상위 비트 사이의 비트(개재하는 비트 또는 개재하는 부분)를 포함한다.
AGC 코드(400)의 제1 부분(402)은 베이스 전류 이득 회로(302) 내의 프로그래밍 가능한 소스 축퇴 저항(304)을 제어한다. 제1 부분(402)은 출력(322)의 제1 부분(3221)의 비트(들)만(축퇴 저항 제어 비트만)을 포함한다. 따라서, AGC 코드(400)의 최하위 비트는 프로그래밍 가능한 소스 축퇴 저항(304)의 순차적인 제어를 제공한다. 즉, 제1 부분(402)에서 비트를 연속적으로 설정하는 것은, 프로그래밍 가능한 소스 축퇴 저항(304)을 감소시키고, 제1 부분(402)에서 비트를 연속적으로 설정 해제하는(unsetting) 것은 프로그래밍 가능한 소스 축퇴 저항(304)을 증가시킨다.
AGC 코드(400)의 제3 부분(406)은 프로그래밍 가능한 전류 이득 회로(308) 내의 프로그래밍 가능한 전류 소스(312)를 제어한다. 제3 부분(406)은 출력(322)의 제2 부분(3222)의 비트(들)만(현재의 소스 제어 비트만)을 포함한다. 따라서, AGC 코드(400)의 최상위 비트는 프로그래밍 가능한 전류 소스(312)의 순차적인 제어를 제공한다. 즉, 제3 부분(406)에서 비트를 연속적으로 설정하는 것은 프로그래밍 가능한 전류 소스(312)의 브랜치를 활성화하고, 제3 부분(406)에서 비트를 연속적으로 설정 해제하는 것은 프로그래밍 가능한 전류 소스(312)의 브랜치를 비활성화한다.
AGC 코드(400)의 제2 부분(404)은 프로그래밍 가능한 소스 축퇴 저항(304) 및 프로그래밍 가능한 전류 소스(312) 둘 모두를 제어한다. 제2 부분(404)은, 출력의 제2 부분(3222)의 비트와 인터리브되는 출력(322)의 제1 부분(3221)의 비트(즉, 현재 소스 제어 비트와 인터리브되는 축퇴 제어 비트)를 포함한다. 즉, 제2 부분(404)은 하나 이상의 축퇴 제어 비트의 세트와 하나 이상의 전류 소스 제어 비트의 세트 사이에서 번갈아 나타난다. 한 예에서, 인터리빙 비율은 1:1이다. 즉, 제2 부분(404)은 하나의 전류 소스 제어 비트와 하나의 축퇴 저항 제어 비트 사이에서 번갈아 나타난다. 다른 인터리빙 비율이 활용될 수 있다. 예를 들면, 제2 부분(404)은 2:1(즉, 하나의 축퇴 저항 제어 비트에 대한 두 개의 전류 소스 제어 비트), 1:2(즉, 두 개의 축퇴 저항 제어 비트에 대한 하나의 전류 소스 제어 비트)의 인터리빙 비율, 또는 임의의 다른 비율을 포함할 수 있다.
일반적으로, 바이너리 AGC 코드는 N 비트를 포함하는데, 여기서 N은 양의 정수이다. 이러한 경우, AGC 코드(400)의 폭은 2N-1일 수 있다. 도 4b는 N = 5인 예에 따른 AGC 코드(400)의 특정한 포맷을 묘사하는 블록도이다. 즉, 바이너리 AGC 코드는 5 비트를 포함하고, AGC 코드(400)(온도계 코드)는 31 비트를 포함한다. 이러한 경우에, AGC 회로(206)에 대해 32 개의 상이한 이득 설정이 있다. 바이너리 워드 00000은 31 비트 온도계 코드 000...0으로 변환되고; 바이너리 워드 00001은 31 비트 온도계 코드 000...1로 변환되고; 바이너리 워드 00010은 31 비트 온도계 코드 000...11로 변환되고; 바이너리 워드 11111이 31 비트 온도계 코드 111...1로 변환될 때까지 계속된다. N의 값은, AGC 회로(206)의 요구되는 다이나믹 레인지 및 각각의 이득 단계의 요구되는 분해능에 의존하여, 5보다 더 클 수 있거나 또는 더 작을 수 있다.
도 4b의 예에서, AGC 코드(400)의 제1 부분(402)은, AGC<1>, AGC<2>, AGC<3>, 및 AGC<4>(일괄적으로 AGC<4:1>)로서 본원에서 표시되는 4 비트를 포함한다. AGC 코드(400)의 비트 AGC<4:1>은, 그들이 베이스 전류 이득 회로(302) 내의 프로그래밍 가능한 소스 축퇴 저항(304)을 제어한다는 것을 나타내기 위해 해칭을 가지고 도시된다. 해칭이 없는 AGC 코드(400)의 비트는 프로그래밍 가능한 전류 이득 회로(308) 내의 프로그래밍 가능한 전류 소스(312)를 제어한다.
AGC 코드(400)의 제2 부분(404)은, AGC<5>, AGC<6>, ..., AGC<18>(일괄적으로 AGC<18:5>)로서 본원에서 표시되는 14 비트를 포함한다. 도 4b의 예에서, 제2 부분(404)에서의 비트는, 프로그래밍 가능한 전류 소스(312)에서 인에이블된 전류 브랜치를 증가시키는 것과 프로그래밍 가능한 소스 축퇴 저항(304)에서 소스 축퇴 저항을 감소시키는 것 사이에서 번갈아 나타난다. 그러므로, 비트 AGC<5>, AGC<7>, AGC<9>, AGC<11>, AGC<13>, AGC<15>, 및 AGC<17>은 프로그래밍 가능한 전류 소스(312)를 제어한다. 비트 AGC<6>, AGC<8>, AGC<10>, AGC<12>, AGC<14>, AGC<16>, 및 AGC<18>은 프로그래밍 가능한 소스 축퇴 저항(304)을 제어한다.
AGC 코드(400)의 제3 부분(406)은 AGC<19>, AGC<20>, ..., AGC<31>(일괄적으로 AGC<31:19>)로서 본원에서 표시되는 13 비트를 포함한다. AGC 코드(400)의 비트 AGC<31:19>는, 그들이 프로그래밍 가능한 전류 소스(312)를 제어한다는 것을 나타내기 위해 해칭 없이 도시된다.
도 4a로 돌아가서, AGC 코드(400)의 제1 부분(402)의 폭은 일반적으로 M 비트를 포함하는데, 여기서 M은 제로보다 더 크거나 또는 동일하다. 따라서, 한 예에서, M = 0이고 제2 부분(404)은 AGC 코드(400)의 최하위 비트가 된다(즉, 순차적인 소스 축퇴 저항 제어를 제공하는 제1 부분(402)은 생략된다). 다른 예에서, M은 양의 정수이다. 도 4b의 예에서, M = 4이다.
제2 부분(404)의 폭은, 프로그래밍 가능한 소스 축퇴 저항(304)의 브랜치의 수 및 특정한 인터리빙 비율에 의존한다. 도 4b의 예에서, 제2 부분(404)은, 프로그래밍 가능한 소스 축퇴 저항(304)을 제어하는 7 비트를 포함하고, 그러므로, 프로그래밍 가능한 소스 축퇴 저항(304)은 총 11 개의 브랜치를 포함한다. 또한, 도 4b의 예에서, 제2 부분(404)은 1:1 인터리빙 비율을 포함하고, 그러므로 제2 부분의 전체 폭은 14 비트이다(7 개의 축퇴 저항 제어 비트를 더한 7 개의 전류 소스 제어 비트).
제3 부분(406)의 폭은, 프로그래밍 가능한 전류 소스(312)의 브랜치의 수 및 제2 부분(404)에 대해 사용되는 특정한 인터리빙 비율에 의존한다. 도 4b의 예에서, 제3 부분(406)은, 프로그래밍 가능한 전류 소스(312)의 각각의 13 개의 브랜치를 제어하는 13 비트를 포함한다. 따라서, 도 4b의 예에서, 프로그래밍 가능한 전류 소스(312)는 총 20 개의 브랜치(7 개는 제2 부분(404)에 의해 제어되고 13 개는 제3 부분(406)에 의해 제어됨)를 포함한다. 일반적으로, 제3 부분의 폭은 제로보다 더 크거나 또는 동일할 수 있다. 따라서, 한 예에서, 제3 부분(406)은 생략될 수 있고 제2 부분(404)은 AGC 코드(400)의 최상위 비트가 된다.
도 3, 도 4a 및 도 4b를 참조하면, AGC 회로(206)의 이득은 AGC 코드(400)의 비트를 턴 온/오프하는 것에 의해 제어된다. 한 예에서, AGC 코드(400)의 각각의 비트가 설정될 때 이득이 증가하도록 이득 제어는 단조적이다. 한 예에서, 전류 소스(306)는 고정 전류 소스이다. 베이스 전류 이득 회로(302) 내에서, 이득은 프로그래밍 가능한 소스 축퇴 저항(304)의 브랜치를 턴 온/오프하는 것에 의해 제어된다. 즉, 이득은 프로그래밍 가능한 소스 축퇴 저항(304)의 브랜치를 턴 온하는 것에 의해 증가될 수 있고, 프로그래밍 가능한 소스 축퇴 저항(304)의 브랜치를 턴 오프하는 것에 의해 감소될 수 있다.
프로그래밍 가능한 전류 이득 회로(308) 내에서, 이득은 프로그래밍 가능한 전류 소스(312)의 브랜치를 턴 온/오프하는 것에 의해 제어된다. 프로그래밍 가능한 전류 소스(312)의 브랜치는 증폭기(들)(309) 사이에 분배된다. 하기에 설명되는 예에서, 각각의 증폭기(309)는 프로그래밍 가능한 전류 소스(312)의 두 개의 브랜치를 포함한다. 다른 예에서, 각각의 증폭기(309)는 프로그래밍 가능한 전류 소스(312)의 두 개보다 더 많은 또는 더 적은 브랜치를 포함할 수 있다. 프로그래밍 가능한 전류 소스(312)의 제1 브랜치가 인에이블되는 경우, 제1 증폭기(309)가 또한 인에이블된다. 따라서, 이득은 바이어스 전류 및 상호컨덕턴스(Gm)를 증가시키는 것에 의해 증가된다. 프로그래밍 가능한 전류 소스(312)의 다른 브랜치가 인에이블될 때, 바이어스 전류 및 Gm을 추가로 증가시켜 이득에서의 증가를 제공하는 다른 증폭기(들)(309)가 인에이블될 수 있다. 프로그래밍 가능한 전류 이득 회로(308)가 프로그래밍 가능한 소스 축퇴 저항(310)을 포함하면, 프로그래밍 가능한 소스 축퇴 저항(310)의 브랜치는, 프로그래밍 가능한 전류 소스(312)의 브랜치와 유사하게 증폭기(들)(309) 사이에서 분배될 수 있다. 프로그래밍 가능한 전류 소스(312)의 브랜치가 소스 축퇴 저항 및 인에이블된 전류 브랜치당 이득 증가를 제어하도록 인에이블될 때, 프로그래밍 가능한 소스 축퇴 저항(310)의 브랜치가 인에이블될 수 있다.
AGC 회로에서, 이득이 작은 경우, AGC 코드당 이득 단계도 또한, 미세한 세부 튜닝(fine grain tuning) 및 분해능을 유지하기 위해 작아야 한다. 따라서, AGC 회로의 경우 데시벨(dB) 선형 이득 제어가 종종 필요로 된다. 처음 M 개의 AGC 코드(예를 들면, AGC<4:1>)에서, 이득은 베이스 전류 이득 회로(302) 내의 프로그래밍 가능한 소스 축퇴 저항(304)의 브랜치를 턴 온하는 것에 의해서만 증가된다. M 번째 AGC 코드 이후에, 이득 및 바이어스 전류를 증가시키기 위해 추가적인 AGC 코드가 프로그래밍 가능한 전류 이득 회로(308) 내의 프로그래밍 가능한 전류 소스(312)의 브랜치를 인에이블하기 시작한다. 이득 제어는, M 번째 AGC 코드(예를 들면, AGC<18: 5> 여기서 M = 4) 이후에, 인터리브식 방식으로 베이스 전류 이득 회로(302)와 프로그래밍 가능한 전류 이득 회로(308) 사이에 분배된다. 베이스 전류 이득 회로(302)와 프로그래밍 가능한 전류 이득 회로(308) 사이에서의 이 인터리빙된 전후는 (예를 들면, 1:1 인터리빙을 위해) 모든 다른 AGC 코드에서 바이어스 전류 증가를 야기하고, 프로그래밍 가능한 소스 축퇴 저항(304)의 모든 브랜치가 인에이블될 때까지 계속된다. 이러한 방식에서, 이득이 증가함에 따라, 바이어스 전류는 증가하고 선형성은 손상되지 않는다. 베이스 전류 이득 회로(302)와 프로그래밍 가능한 전류 이득 회로(308)를 제어하는 것 사이에서 교대하는 것은 또한, 미세하고 dB 선형 제어된 AGC 이득 단계를 제공한다.
도 5a는 한 예에 따른 베이스 전류 이득 회로(302)를 묘사하는 개략도이다. 베이스 전류 이득 회로(302)는 트랜지스터 쌍(506), 고정 저항(508), 스위칭 가능한 저항 브랜치(514), 및 전류 소스(306)를 포함한다. 트랜지스터 쌍(506)은 증폭기(303)를 구현하고, 고정 저항(508) 및 스위칭 가능한 저항 브랜치(514)는 프로그래밍 가능한 소스 축퇴 저항(304)을 구현한다.
트랜지스터 쌍(506)은 트랜지스터(5061) 및 트랜지스터(5062)를 포함한다. 트랜지스터(5061 및 5062)는 N 채널 전계 효과 트랜지스터(field effect transistor; FET)이다. 예를 들면, 트랜지스터(5061 및 5062)는 N 타입 금속 산화물 반도체 FET(metal oxide semiconductor FET; MOSFET)일 수 있다. 트랜지스터(5061)의 게이트는 차동 입력 전압(V_IN)의 양의 성분(ln_P로 표시됨)을 수신하도록 커플링된다. 트랜지스터(5062)의 게이트는 차동 입력 전압(V_IN)의 음의 성분(ln_N으로 표시됨)을 수신하도록 커플링된다. 트랜지스터(5061)의 드레인은 차동 출력 전압(V_OUT)의 음의 성분(Out_N으로 표시됨)을 제공하도록 커플링된다. 트랜지스터(5062)의 드레인은 차동 출력 전압(V_OUT)의 양의 성분(Out_P로 표시됨)을 제공하도록 커플링된다. 그 예에서, 고정 저항(508)은 저항기(5082)와 직렬로 커플링되는 저항기(5081)를 포함한다. 트랜지스터(5061)의 소스는 고정 저항(508)의 일측에 커플링되고, 트랜지스터(5062)의 소스는 고정 저항(508)의 타측에 커플링된다.
스위칭 가능한 저항 브랜치(514)는 복수의 브랜치(5141 내지 514M 및 514(M+2), 514(M+4), ..., 514(M+n))를 포함한다. 스위칭 가능한 저항 브랜치(514)는 서로 그리고 고정 저항(508)과 병렬로 커플링된다. 한 예에서, 각각의 스위칭 가능한 저항 브랜치(514)는 직렬로 커플링되는 저항기(5101), 트랜지스터(512), 및 저항기(5102)를 포함한다. 트랜지스터(512)의 소스 및 드레인은 저항기(5101) 및 저항기(5102)에 각각 커플링된다. 트랜지스터(512)의 게이트는 AGC 코드(400)의 비트를 수신하도록 커플링된다. 브랜치(5141)는 비트 AGC<1>을 수신하고, 브랜치(514M)는 비트 AGC<M>을 수신하고, 브랜치(514(M+n))가 비트 AGC<M+n>을 수신할 때까지 계속된다. 스위칭 가능한 저항 브랜치(514)는 다른 구성을 포함할 수 있다. 예를 들면, 각각의 스위칭 가능한 저항 브랜치는 한 쌍의 트랜지스터 사이에 커플링되는 저항기를 포함할 수 있다.
전류 소스(306)는 제1 전류 소스(5161) 및 제2 전류 소스(5162)를 포함한다. 제1 전류 소스(5161)는 트랜지스터(5061)의 소스와 기준 전압(예를 들면, 전기적 접지) 사이에 커플링된다. 제2 전류 소스(5162)는 트랜지스터(5062)의 소스와 기준 전압 사이에 커플링된다. 각각의 전류 소스(5161 및 5162)는 IBias_Base 표시되는 전류를 싱크한다.
도 5a는 또한 부하 회로(318)의 예를 도시한다. 그 예에서, 부하 회로(318)는 인덕터(5041 및 5042) 및 프로그래밍 가능한 저항기(5021 및 5022)를 포함한다. 인덕터(5041)는 프로그래밍 가능한 저항기(5021)와 직렬로 커플링되고, 인덕터(5042)는 프로그래밍 가능한 저항기(5022)와 직렬로 커플링된다. 인덕터(5041)와 프로그래밍 가능한 저항기(5021)의 직렬 결합은, 공급 전압(518)과 트랜지스터(5061)의 드레인 사이에 커플링된다. 인덕터(5042)와 프로그래밍 가능한 저항기(5022)의 직렬 결합은 공급 전압(518)과 트랜지스터(5062)의 드레인 사이에 커플링된다. 프로그래밍 가능한 저항기(502)는 프로세스 및 온도 변동(process and temperature variations; PVT)을 설명하도록 프로그래밍될 수 있다. 인덕터(504)는 유도성 피킹(inductive peaking)을 제공한다. 상기에서 논의되는 바와 같이, 부하 회로(318)는 다른 구성을 가질 수 있다.
동작에서, AGC 코드(400)가 제로인 경우(즉, AGC<31:1> 중 어느 것도 설정되지 않은 경우), 프로그래밍 가능한 소스 축퇴 저항(304)은 고정 저항(508)만을 포함한다. 따라서, 소스 축퇴 저항은 자신의 가장 높은 값에 있다. 바이어스 전류는, AGC 회로(206)의 최저 바이어스 전류인 IBias_Base와 동일하다. 이 이득 설정이 낮기 때문에, 선형성에 필요한 스윙도 또한 낮다. 따라서, 더 작은 바이어스 전류를 사용하는 것은 선형성을 손상시키지 않는다. AGC 코드(400)가 증가함에 따라(예를 들면, AGC 코드(400)의 더 많은 비트가 설정됨에 따라), AGC 회로(206)의 이득을 증가시키고 소스 축퇴 저항을 감소시키는, 스위칭 가능한 저항 브랜치(514) 중 많은 것이 인에이블된다.
AGC 코드가 (M+n)에 도달하면, 프로그래밍 가능한 소스 축퇴 저항(304)의 모든 브랜치는 인에이블된다. (M+n)보다 더 큰 AGC 코드의 경우, 각각의 AGC 코드는, 최대 AGC 코드(예를 들면, 4b의 예에서 AGC<31>)가 도달될 때까지 더 많은 바이어스 전류를 제공하는 프로그래밍 가능한 전류 소스(312)의 브랜치를 턴 온시킨다. 스위칭 가능한 저항 브랜치(514)의 수는 설계 사양에 의존한다. 더 높은 이득 코드의 경우, 이득 비율에 걸친 일정한 이득 단계(dB 단위의 일정한 이득 단계)을 유지하기 위해서는 더 큰 이득 단계가 바람직하다. 따라서, 더 큰 이득 코드에서, 프로그래밍 가능한 소스 축퇴 저항(304)은 조정되지 않는다. 오히려, 프로그래밍 가능한 전류 이득 회로(308)만이 조정되는데, 이것은 더 큰 이득 단계를 달성한다. 이것은 또한 프로그래밍 가능한 소스 축퇴 저항(304)의 사이즈를 작게 유지하여, 기생 커패시턴스를 감소시킨다. 도 4b의 예에서, M = 4인데, 이것은 인터리빙이 AGC 코드 M+1 = 5에서 시작한다는 것을 의미한다. 설계 사양에 따라, M은, 최소 AGC 코드에 대해 인터리빙이 바로 시작되도록, 4보다 더 클 수 있거나 또는 1만큼 작을 수 있다.
도 5b는, 다른 예에 따른 베이스 전류 이득 회로(302)를 묘사하는 개략도이다. 도 5a의 컴포넌트와 동일한 또는 유사한 도 5b에서의 컴포넌트는 동일한 참조 번호로 표시된다. 도 5b의 예에서, 증폭기(303)의 트랜지스터는 P 타입 MOSFET와 같은 P 채널 FET를 포함한다. 즉, 베이스 전류 이득 회로(302)는 트랜지스터(5201) 및 트랜지스터(5202)를 포함하는 트랜지스터 쌍(520)을 포함한다. 트랜지스터(5201 및 5202)의 소스는 고정 저항(508) 및 스위칭 가능한 저항 브랜치(514)의 각각의 단자에 커플링된다. 트랜지스터(5201 및 5202)의 드레인은 부하 회로(318)에 커플링된다. 트랜지스터(5201 및 5202)의 게이트는 전압(ln_P 및 ln_N)을 각각 수신한다. 도 5b에서 도시되는 베이스 전류 이득 회로(302)는, 상기에서 논의되는 도 5a에서 도시되는 예와 유사하게 동작한다.
도 6은, 한 예에 따른 프로그래밍 가능한 전류 이득 회로(308)를 묘사하는 블록도이다. 프로그래밍 가능한 전류 이득 회로(308)는 복수의 전류 이득 셀(608)을 포함한다. 본 예에서, 프로그래밍 가능한 전류 이득 회로(308)는 10 개의 전류 이득 셀(6081 내지 60810)을 포함한다. 다른 예에서, 프로그래밍 가능한 전류 이득 회로(308)는 더 많은 또는 적은 전류 이득 셀(608)을 포함할 수 있다. 각각의 전류 이득 셀(608)은 차동 입력(Vinp 및 Vinn) 및 차동 출력(Voutn 및 Voutp)을 포함한다. 각각의 전류 이득 셀(608)의 차동 입력은 차동 입력(328P 및 328N)에 커플링된다. 각각의 전류 이득 셀(608)의 차동 출력은 차동 출력(330P 및 330N)에 커플링된다.
각각의 전류 이득 셀(608)은, 프로그래밍 가능한 전류 소스(312)의 각각의 하나 이상의 브랜치를 인에이블하기 위한 하나 이상의 인에이블 입력을 포함한다. 본 예에서, 각각의 전류 이득 셀(608)은 En<1> 및 En<2>로 표시되는 두 개의 인에이블 입력을 포함한다. 전류 이득 셀(6081)의 인에이블 입력 En<1> 및 En<2>는 AGC 코드(400)의 각각의 비트 AGC<M+1> 및 AGC<M+3>를 수신하도록 커플링되고; 전류 이득 셀(6082)의 인에이블 입력 En<1> 및 En<2>는 각각의 비트 AGC<M+5> 및 AGC<M+7>를 수신하도록 커플링되고; 전류 이득 셀(60810)이 각각의 비트 AGC<30> 및 AGC<31>를 수신하도록 커플링될 때까지 계속된다.
도 6에서 도시되는 프로그래밍 가능한 전류 이득 회로(308)의 예는 도 4b에서 도시되는 예시적인 AGC 코드(400)에 대응한다. 도 4b에서 도시되는 바와 같이, AGC 코드(400)는 프로그래밍 가능한 전류 소스(312)의 브랜치를 제어하도록 구성되는 20 비트를 포함한다. 도 6의 예에서, 프로그래밍 가능한 전류 이득 회로(308)는, 프로그래밍 가능한 전류 소스(312)의 20 개의 브랜치를 각각 제어하기 위한 총 20 개의 인에이블 입력에 대해 두 개의 인에이블 입력을 각각 갖는 10 개의 전류 이득 셀을 포함한다. 인에이블되는 프로그래밍 가능한 전류 소스(312)의 매 두 개의 브랜치에 대해, 하나의 전류 이득 셀(608)이 인에이블된다. 다른 예에서, 10 개보다 더 많은 또는 적은 전류 이득 셀이 존재할 수 있다. 또한, 다른 예에서, 각각의 전류 이득 셀(608)은 더 많은 또는 적은 인에이블 입력을 가질 수 있다.
도 7은, 한 예에 따른 블리더 회로(314)를 묘사하는 블록도이다. 블리더 회로(314)는 바이어스 전압을 수신하도록 커플링되는 입력(Vin)을 포함한다. 블리더 회로(314)는 차동 출력(330N 및 330P)에 커플링되는 차동 출력(VoutN, Voutp)을 포함한다. 블리더 회로(314)는 복수의 인에이블 입력 En<1> 내지 En<K>를 포함하는데, 여기서 K는 프로그래밍 가능한 전류 소스(312)를 제어하는 AGC 코드(400)에서의 비트의 수와 동일하다. 도 4b의 예에서, AGC 코드(400)는 프로그래밍 가능한 전류 소스(312)를 제어하도록 구성되는 20 비트를 포함하고, 따라서 그 예에서 K = 20이다. 인에이블 입력의 각각은 AGC 코드(400)의 비트의 논리적 보수를 수신하도록 구성된다. 구체적으로, 인에이블 입력 En<1>은 AGC<M+1>의 논리적 보수를 수신하고, 인에이블 입력 En<2>는 AGC<M+3>의 논리적 보수를 수신하고, 인에이블 입력 En<K>가 AGC<31>을 수신할 때까지(여기서 K = 20) 계속된다. 각각의 인에이블 입력은 프로그래밍 가능한 전류 소스(316)의 브랜치를 인에이블하도록 구성된다.
동작에서, 프로그래밍 가능한 전류 소스(316)는 프로그래밍 가능한 전류 소스(312)와 동일한 수의 브랜치를 포함한다. 프로그래밍 가능한 전류 소스(316)의 브랜치는, 인에이블되는 프로그래밍 가능한 전류 소스(312)의 각각의 브랜치에 대해 디스에이블된다. 도 4a의 예에서, AGC 코드 0에서부터 M까지, 모든 전류 이득 셀(608)은 오프이고(프로그래밍 가능한 전류 소스(312)의 어떠한 브랜치도 인에이블되지 않음) 프로그래밍 가능한 전류 소스(316)의 모든 브랜치는 온이다. AGC 코드 M+1로부터 31까지, 프로그래밍 가능한 전류 소스(316)의 브랜치는 각각의 코드에 대해 디스에이블된다. 이러한 방식에서, AGC 회로(206)에 의해 인출되는 전체 DC 전류는 일정하게 유지되어 고정된 공통 모드로 이어질 것이다. AGC 회로(206)에 의해 인출되는 전체 DC 전류가 일정할 때, AGC 회로(206)의 이득에 영향을 미치는 바이어스 전류는, 전류 이득 셀(608)을 인에이블 및 디스에이블하는 것을 통해 AGC 코드에 따라 변한다. 이것은, 블리더 회로(314)가 입력 신호(V_IN)에 커플링되지 않고, 대신 별개의 입력 바이어스 신호를 수신하도록 커플링되기 때문이다. 따라서, 블리더 회로(314)에 의해 인출되는 전류는, 신호 이득이 아닌 공통 모드에만 영향을 미친다.
도 8a 내지 도 8d는 전류 이득 셀(608)의 예를 묘사하는 개략도이다. 도 8a에서 도시되는 바와 같이, 전류 이득 셀(608)은 트랜지스터(8061) 및 트랜지스터(8062)를 포함하는 트랜지스터 쌍(806)을 포함한다. 트랜지스터(8061 및 8062)는 N 채널 FET(예를 들면, N 타입 MOSFET)를 포함한다. 트랜지스터(8061 및 8062)의 드레인은 출력(330N 및 330P)에 각각 커플링된다. 트랜지스터(8061 및 8062)의 게이트는 입력(328P 및 328N)에 각각 커플링된다.
도 8a의 예에서, 전류 이득 셀(608)은 프로그래밍 가능한 소스 축퇴 저항(310)의 브랜치(8141 및 8142)를 포함한다. 각각의 브랜치(8141)는 직렬로 커플링되는 저항기(8101), 트랜지스터(812), 및 저항기(8102)를 포함한다. 브랜치(814)는 트랜지스터(8061 및 8062)의 소스 사이에서 병렬로 커플링된다. 브랜치(8141) 내의 트랜지스터(812)의 게이트는 인에이블 신호 En<1>을 수신하고, 브랜치(8142) 내의 트랜지스터(812)의 게이트는 인에이블 신호 En<2>를 수신한다.
도 8a의 예에서, 전류 이득 셀(608)은 브랜치(802) 및 브랜치(804)로 표시되는 프로그래밍 가능한 전류 소스(312)의 두 개의 브랜치를 포함한다. 브랜치(802)는 인에이블 신호 En<1>을 통해 인에이블되고, 브랜치(804)는 인에이블 신호 En<2>를 통해 인에이블된다. 브랜치(802)는 트랜지스터(8061)의 소스와 기준 전압 사이에 커플링되는 전류 소스(8021), 및 트랜지스터(8062)의 소스와 기준 전압 사이에 커플링되는 전류 소스(8022)를 포함한다. 브랜치(804)는 전류 소스(8021)와 병렬인 전류 소스(8041) 및 전류 소스(8022)와 병렬인 전류 소스(8042)를 포함한다.
동작에서, 인에이블 신호 둘 모두가 설정되지 않으면, 전류 이득 셀(608)은 디스에이블된다. 인에이블 신호 En<1>이 설정되면, 프로그래밍 가능한 전류 소스(312)의 브랜치(802) 및 프로그래밍 가능한 소스 축퇴 저항(310)의 브랜치(8141)는 인에이블된다. 인에이블 신호 En<1> 및 En<2> 둘 모두가 설정되면, 프로그래밍 가능한 전류 소스(312)의 브랜치(802 및 804) 둘 모두, 및 프로그래밍 가능한 소스 축퇴 저항(310)의 브랜치(8141 및 8142) 둘 모두가 인에이블된다. 인에이블될 때, 전류 이득 셀(608)은, 바이어스 전류를 증가시키는 것 및 입력 트랜지스터 사이즈를 효과적으로 증가시키는 것(즉, Gm을 증가시키는 것)에 의해 이득을 증가시킨다. 전류 이득 셀(608)의 이득은 베이스 전류 이득 회로(302)의 이득에 선형적으로 더해진다. 전류 이득 셀(608)을 턴 온시키는 것은 증폭기 회로의 입력 트랜지스터의 바이어스 전류 및 유효 폭을 증가시키는 것과 유사하다.
도 8a의 엘리먼트와 동일한 또는 유사한 도 8b의 엘리먼트는 동일한 참조 번호로 표시된다. 도 8b의 예에서, N 채널 트랜지스터는 P 채널 트랜지스터(예를 들면, P 타입 MOSFET)로 대체된다. 즉, 전류 이득 셀(608)은 상기에서 설명되는 트랜지스터(8061 및 8062)와 유사하게 구성되는 트랜지스터(8201 및 8202)를 포함한다. 프로그래밍 가능한 전류 소스(312)의 브랜치(802 및 804)는 트랜지스터(8201 및 8202)의 소스와 전압 공급부(voltage supply)(518) 사이에 커플링된다. 도 8b에서 도시되는 전류 이득 셀(608)은 상기에서 설명되는 바와 유사하게 동작한다.
도 8a의 엘리먼트와 동일한 또는 유사한 도 8c의 엘리먼트는 동일한 참조 번호로 표시된다. 도 8c의 예에서, 프로그래밍 가능한 소스 축퇴 저항(310)은 생략되어 있다. 트랜지스터(8061 및 8062)의 소스는 함께 커플링된다. 프로그래밍 가능한 전류 소스(312)의 브랜치(802 및 804)는 트랜지스터(8061 및 8062)의 소스와 기준 전압 사이에서 병렬로 커플링된다. 도 8c에서 도시되는 전류 이득 셀(608)은 상기에서 설명되는 바와 유사하게 동작하지만, 그러나 소스 축퇴 저항은 없다.
도 8b의 엘리먼트와 동일한 또는 유사한 도 8d의 엘리먼트는 동일한 참조 번호로 표시된다. 도 8d의 예에서, 프로그래밍 가능한 소스 축퇴 저항(310)은 생략되어 있다. 트랜지스터(8201 및 8202)의 소스는 함께 커플링된다. 프로그래밍 가능한 전류 소스(312)의 브랜치(802 및 804)는 트랜지스터(8201 및 8202)의 소스와 공급 전압(518) 사이에서 병렬로 커플링된다. 도 8d에서 도시되는 전류 이득 셀(608)은 상기에서 설명되는 바와 유사하게 동작하지만, 그러나 소스 축퇴 저항은 없다.
도 9a는, 한 예에 따른 블리더 회로(314)를 묘사하는 개략도이다. 블리더 회로(314)는, 트랜지스터(9061) 및 트랜지스터(9062)를 포함하는 트랜지스터 쌍(906)을 포함한다. 트랜지스터(9061 및 9062)의 드레인은 출력(330N 및 330P)에 각각 커플링된다. 트랜지스터(9061 및 9062)의 게이트는 바이어스 전압(Vin)을 수신하도록 커플링된다. 프로그래밍 가능한 전류 소스(316)는, K 개의 인에이블 신호 En<1> 내지 En<K>와 각각 대응하는 K 개의 브랜치(9021 내지 902K)를 포함한다. 각각의 브랜치는 한 쌍의 전류 소스(A 및 B로 라벨링됨)를 포함한다. 따라서, 브랜치(9021)는 전류 소스(902A1 및 902B1)를 포함하고; 브랜치(9022)는 전류 소스(902A2 및 902B2)를 포함하고; 브랜치(902K)가 전류 소스(902AK 및 902BK)를 포함할 때까지 계속된다. 전류 소스(902A)는 트랜지스터(9061)의 소스와 기준 전압 사이에 커플링된다. 전류 소스(902B)는 트랜지스터(9062)의 소스와 기준 전압 사이에 커플링된다. 전류 소스(902A)는 병렬로 커플링되고, 전류 소스(902B)는 병렬로 커플링된다. 블리더 회로(314)의 동작은 상기에서 설명되어 있다. 도 9는 블리더 회로(314)의 단지 하나의 예를 도시한다. 블리더 회로(314)는 다양한 구성을 가질 수 있다. 일반적으로, 블리더 회로(314)는, 프로그래밍 가능한 전류 소스(316)의 하나 이상의 브랜치를 각각 갖는 하나 이상의 셀을 포함한다. 각각의 셀은 도 9에서 도시되는 바와 같이 N 채널 트랜지스터를 사용하여 구성될 수 있거나, 또는 도 8b 및 도 8d에서 도시되는 전류 이득 셀(608)과 유사한 구성으로 P 채널 트랜지스터를 사용하여 구성될 수 있다.
도 9b는, 다른 예에 따른 블리더 회로(314)를 묘사하는 개략도이다. 도 9a의 엘리먼트와 동일한 또는 유사한 엘리먼트는 동일한 참조 번호로 표시되고 상기에서 설명되어 있다. 본 예에서, N 채널 트랜지스터(906)는 P 채널 트랜지스터(920)(예를 들면, P 타입 MOSFET)로 대체된다. 즉, 블리더 회로(314)는, N 채널 트랜지스터(9061) 및 N 채널 트랜지스터(9062) 대신, P 채널 트랜지스터(9201) 및 P 채널(9202)을 포함할 수 있다. 전류 소스(902)는 공급 전압(518)과 P 채널 트랜지스터(920)의 소스 사이에 커플링된다.
도 10은 한 예에 따른 자동 이득 제어 방법(1000)을 묘사하는 흐름도이다. 방법(1000)은 상기에서 설명되는 AGC 회로(206)에 의해 수행될 수 있고 상기에서 설명되는 동작을 요약한다. 방법(1000)은 단계(1002)에서 시작하는데, 여기서 디코더(320)는, 베이스 전류 이득 회로(302), 프로그래밍 가능한 전류 이득 회로(308), 및 블리더 회로(314)를 갖는 AGC 회로(206)를 제어하기 위한 AGC 코드 워드를 생성하도록 제어된다. 예시적인 AGC 코드 워드는 상기에서 설명되는 도 4a 및 도 4b에서 도시된다.
단계(1004)에서, 디코더(320)는 AGC 코드 워드의 제1 비트가 베이스 전류 이득 회로의 프로그래밍 가능한 소스 축퇴 저항(304)을 제어하게 하도록 제어된다. 도 4a의 예에서, 단계(1004)에서 언급되는 제1 비트는 제1 부분(402) 내의 비트 모두 및 제2 부분(404) 내의 비트 중 일부를 포함한다. 도 4b의 예에서, 단계(1004)에서 언급되는 제1 비트는 AGC<4:1> 및 AGC<6>, AGC<8>, ..., AGC<18>을 포함한다.
단계(1006)에서, 디코더(320)는, AGC 코드 워드의 제2 비트가 프로그래밍 가능한 전류 이득 회로(308)의 프로그래밍 가능한 전류 소스(312)를 제어하게 하도록 제어된다. 도 4a의 예에서, 단계(1006)에서 언급되는 제2 비트는 제3 부분(406) 내의 비트 모두 및 제2 부분(404) 내의 비트 중 일부를 포함한다. 도 4b의 예에서, 단계(1006)에서 언급되는 제2 비트는 AGC<31:19> 및 AGC<5>, AGC<7>, ..., AGC<17>을 포함한다.
단계(1008)에서, 디코더(320) 또는 블리더 회로(314)는, 프로그래밍 가능한 전류 소스(316)를 제어하기 위해 AGC 코드 워드의 제2 비트를 논리적으로 보완한다.
본원에서 설명되는 AGC 회로(206)는, 필드 프로그래머블 게이트 어레이(FPGA) 또는 다른 타입의 프로그래밍 가능한 IC와 같은 IC에 배치되는 직렬 수신기 또는 트랜스시버에서 사용될 수 있다. 도 11은, 다중 기가비트 트랜스시버(multi-gigabit transceiver; "MGT")(1), 구성 가능한 논리 블록(configurable logic block; "CLB")(2), 랜덤 액세스 메모리 블록(random access memory block; "BRAM")(3), 입력/출력 블록(input/output block; "IOB")(4), 구성 및 클록킹 로직("CONFIG/CLOCKS")(5), 디지털 신호 프로세싱 블록(digital signal processing block; "DSP")(6), 특수 입력/출력 블록("I/O")(7)(예를 들면, 구성 포트 및 클록 포트), 및 다른 프로그래밍 가능한 로직(8) 예컨대 디지털 클록 매니저, 아날로그 디지털 변환기, 시스템 모니터링 로직, 및 등등을 포함하는 많은 수의 상이한 프로그래밍 가능한 타일을 포함하는 FPGA(1100)의 아키텍쳐를 예시한다. 몇몇 FPGA는 또한 전용 프로세서 블록("PROC")(10)을 포함한다.
몇몇 FPGA에서, 각각의 프로그래밍 가능한 타일은, 도 11의 상부에서 포함되는 예에 의해 도시되는 바와 같이, 동일한 타일 내의 프로그래밍 가능한 로직 엘리먼트의 입력 및 출력 단자(20)에 대한 연결을 갖는 적어도 하나의 프로그래밍 가능한 상호 연결 엘리먼트(interconnect element)("INT")(11)를 포함할 수 있다. 각각의 프로그래밍 가능한 상호 연결 엘리먼트(11)는 또한, 동일한 타일 또는 다른 타일(들) 내의 인접한 프로그래밍 가능한 상호 연결 엘리먼트(들)의 상호 연결 세그먼트(22)에 대한 연결을 포함할 수 있다. 각각의 프로그래밍 가능한 상호 연결 엘리먼트(11)는 또한, 논리 블록(도시되지 않음) 사이의 일반적인 라우팅 리소스의 상호 연결 세그먼트(24)에 대한 연결을 포함할 수 있다. 일반적인 라우팅 리소스는, 상호 연결 세그먼트(예를 들면, 상호 연결 세그먼트(24))의 트랙을 포함하는 논리 블록(도시되지 않음)과 상호 연결 세그먼트를 연결하기 위한 스위치 블록(도시되지 않음) 사이의 라우팅 채널을 포함할 수 있다. 일반적인 라우팅 리소스의 상호 연결 세그먼트(예를 들면, 상호 연결 세그먼트(24))는 하나 이상의 논리 블록에 걸칠 수 있다. 일반적인 라우팅 리소스과 함께 취해지는 프로그래밍 가능한 상호 연결 엘리먼트(11)는, 예시된 FPGA에 대한 프로그래밍 가능한 상호 연결 구조("프로그래밍 가능한 상호 연결")를 구현한다.
예시적인 구현예에서, CLB(2)는, 단일의 프로그래밍 가능한 상호 연결 엘리먼트("INT")(11)를 더한 유저 로직을 구현하도록 프로그래밍될 수 있는 구성 가능 로직 엘리먼트(configurable logic element; "CLE")(12)를 포함할 수 있다. BRAM(3)은, 하나 이상의 프로그래밍 가능한 상호 연결 엘리먼트에 추가하여, BRAM 로직 엘리먼트("BRL")(13)를 포함할 수 있다. 통상적으로, 타일에 포함되는 상호 연결 엘리먼트의 수는 타일의 높이에 의존한다. 사진의 예에서, BRAM 타일은 다섯 개의 CLB와 동일한 높이를 가지지만, 그러나 다른 숫자(예를 들면, 4)도 또한 사용될 수 있다. DSP 타일(6)은, 적절한 수의 프로그래밍 가능한 상호 연결 엘리먼트에 추가하여, DSP 로직 엘리먼트("DSPL")(14)를 포함할 수 있다. IOB(4)는, 예를 들면, 프로그래밍 가능한 상호 연결 엘리먼트(11)의 하나의 인스턴스에 추가하여, 입력/출력 로직 엘리먼트("IOL")(15)의 두 개의 인스턴스를 포함할 수 있다. 기술 분야의 숙련된 자에게 명백한 바와 같이, 예를 들면, I/O 로직 엘리먼트(15)에 연결되는 실제 I/O 패드는 통상적으로 입력/출력 로직 엘리먼트(15)의 영역으로 한정되지는 않는다.
그림의 예에서, (도 11에서 도시되는) 다이 중심 근처의 수평 영역은, 구성, 클록 및 다른 제어 로직에 대해 사용된다. 이 수평 영역 또는 열로부터 연장하는 수직 열(9)은, FPGA의 너비에 걸쳐 클록 및 구성 신호를 분배하기 위해 사용된다.
도 11에서 예시되는 아키텍쳐를 활용하는 몇몇 FPGA는, FPGA의 큰 부분을 구성하는 보통의 주상 구조(columnar structure)를 방해하는 추가적인 논리 블록을 포함한다. 추가적인 논리 블록은 프로그래밍 가능한 블록 및/또는 전용 로직일 수 있다. 예를 들면, 프로세서 블록(10)은 BRAM 및 CLB의 여러 개의 열에 걸쳐 있다. 프로세서 블록(10)은 단일 마이크로프로세서로부터 마이크로프로세서(들), 메모리 컨트롤러, 주변 장치, 및 등등의 완전한 프로그래밍 가능한 프로세싱 시스템에 이르는 다양한 컴포넌트일 수 있다.
도 11은 예시적인 FPGA 아키텍쳐만을 예시하도록 의도된다는 것을 유의한다. 예를 들면, 행에서의 논리 블록의 수, 행의 상대적인 폭, 행의 수 및 순서, 행에 포함되는 논리 블록의 타입, 논리 블록의 상대적인 사이즈, 및 도 11의 상부에 포함되는 상호 연결/로직 구현예는 순전히 예시적인 것이다. 예를 들면, 실제 FPGA에서는, 유저 로직의 효율적인 구현을 용이하게 하기 위해, CLB가 나타나는 곳마다 하나보다 많은 인접한 행의 CLB가 통상적으로 포함되지만, 그러나 인접한 CLB 행의 수는 FPGA의 전체 사이즈에 따라 변한다.
선형 인터리브식 AGC 회로를 제공하기 위한 기술이 설명되었다. 그 설계는 평탄한 주파수 응답을 갖는 넓은 다이나믹 레인지를 달성한다. 넓은 다이나믹 레인지는, 베이스 전류 이득 회로(302)의 전류 소스 및 트랜지스터 쌍에 대해 그리고 최저 AGC 이득 코드에 대해 더 작은 바이어스 전류 및 더 작은 트랜지스터 사이즈를 사용하는 것에 의해 달성된다. 더 큰 AGC 이득 코드의 경우, 더 많은 바이어스 전류가 인에이블되고 더 많은 트랜지스터가 입력에 커플링되어 입력 트랜지스터의 유효 폭을 증가시킨다. 따라서, 가장 작은 이득을 달성하기 위해 요구되는 유효 축퇴 저항은 클 필요가 없고, 입력 트랜지스터에 의해 그리고 저항기 어레이 배선으로부터 기여되는 기생 용량은 크지 않다. 이것은, 타겟 대역폭 밖에 있는 고 주파수 제로로 이어지고, 프로그래밍 가능한 전류 이득 회로(308)에서의 파라미터 M, n 및 전류 이득 셀(608)의 수를 조정하는 것에 의해 항상 대역 외로 유지될 수 있다. 또한, AGC 회로 설계는 베이스와 프로그래밍 가능한 회로 사이의 인터리빙으로 인해 모든 이득 코드에 걸쳐 선형성을 달성한다. 이득 코드가 증가함에 따라, 더 많은 바이어스 전류가 가산되어, 신호가 제한된 스윙에 의해 절대로 클립되지 않도록 이득과 함께 스윙을 증가시킨다. 설계는 AGC 이득 코드에 의해 제어되는 블리더 회로(314)의 사용을 통해 일정한 출력 공통 모드를 달성하고 출력 공통 모드가 모든 AGC 코드에 대해 일정한 것을 보장하도록 DC 전류 소스를 자동적으로 턴 온/오프한다.
상기에서 설명되는 AGC 회로(206)는 여러가지 변형예를 포함할 수 있다. 상기에서 설명되는 예에서, 단조로운 거동을 보장하기 위해, AGC 코드를 증가시키도록 이득은 항상 가산되고 절대 감산되지 않는다. 각각의 AGC 코드 증가는, 베이스에서 저항기 브랜치를 턴 온시키거나 또는 전류 이득 셀을 인에이블시키는데, 이들 둘 모두는 항상 이득을 증가시킨다. 그러나, 코드당 이득 단계 사이즈를 더 작게 만들기 위해, 둘 사이의 상이점이 유효 이득 증가이도록, 이득은 베이스로부터 감산될 수 있고 프로그래밍 가능한 전류 이득 회로(308) 내의 전류 이득 셀을 인에이블시키는 것을 통해 가산될 수 있다. 예를 들면, 프로그래밍 가능한 전류 이득 회로(308) 내의 주어진 전류 이득 셀(608)이 인에이블될 때, 프로그래밍 가능한 소스 축퇴 저항(304) 내의 저항기 브랜치는 디스에이블될 수 있다. 감산된 이득이 항상 가산된 이득보다 더 작은 경우 이득은 여전히 AGC 코드에 따라 단조적일 것이다.
다른 예에서, 베이스 전류 이득 회로(302) 내의 전류 소스(306)는, 더 작은 이득 코드에서 훨씬 더 많은 선형성을 위해 더 크게 만들어질 수 있다. 전류 소스(306)에 의해 제공되는 베이스 전류의 일부는, 전체 바이어스 전류가 너무 높지 않도록, 전류 이득 셀이 프로그래밍 가능한 전류 이득 회로(308)에서 인에이블될 때 턴 오프될 수 있다. 이것은, 증가하는 AGC 코드와 함께 총 이득이 증가하도록 약간의 이득이 베이스 전류 이득 회로(302)로부터 감산되고 프로그래밍 가능한 전류 이득 회로(308)에 의해 가산되는 상기의 접근법과 유사하다. 이러한 변형에서, 전류 소스(306)는 고정되기보다는 프로그래밍 가능할 수 있다.
다른 예에서, 베이스 전류 이득 회로(302) 내의 전류 소스(306)는 프로그래밍 가능할 수 있고, 프로그래밍 가능한 소스 축퇴 저항(304)의 브랜치와 함께 튜닝될 수 있다. 즉, 프로그래밍 가능한 소스 축퇴 저항(304)의 브랜치(들)가 인에이블/디스에이블될 때, 전류 소스(306)의 브랜치(들)가 인에이블/디스에이블될 수 있다.
또한, 상기에서 설명되는 바와 같이, 프로그래밍 가능한 소스 축퇴 저항(304) 내의 브랜치 수, AGC 코드 단계의 수, 전류 이득 셀(608)의 수, 프로그래밍 가능한 전류 소스(312)의 브랜치의 수, 및 전류 이득 셀(608)당 프로그래밍 가능한 전류 소스(312)의 브랜치의 수는, 상기에서 설명되는 예에서와는 상이할 수 있고 특정한 설계 요건에 의존할 수 있다.
전술한 내용이 특정한 예에 관한 것이지만, 그 기본 범위를 벗어나지 않으면서 다른 예 및 추가적인 예가 고안될 수도 있고, 그 범위는 후속하는 청구범위에 의해 결정된다.

Claims (15)

  1. 자동 이득 제어(automatic gain control; AGC) 회로로서,
    AGC 코드 워드의 제1 비트에 응답하는 프로그래밍 가능한 소스 축퇴 저항(programmable source degeneration resistance)을 갖는 베이스 전류 이득 회로(base current-gain circuit);
    상기 AGC 코드 워드의 제2 비트에 응답하는 프로그래밍 가능한 전류 소스를 갖고, 상기 베이스 전류 이득 회로의 입력과 출력 사이에 커플링되는 프로그래밍 가능한 전류 이득 회로;
    상기 AGC 코드 워드의 상기 제2 비트의 논리적 보수(logical complement)에 응답하는 프로그래밍 가능한 전류 소스를 갖고, 상기 베이스 전류 이득 회로의 상기 출력에 커플링되는 블리더 회로(bleeder circuit); 및
    상기 베이스 전류 이득 회로의 상기 출력에 커플링되는 부하 회로
    를 포함하고,
    상기 AGC 코드 워드의 일부는 미리 결정된 인터리빙 비율로 제1 복수의 상기 제2 비트와 인터리브되는(interleaved) 제1 복수의 상기 제1 비트로 구성되는 것인, 자동 이득 제어(AGC) 회로.
  2. 제1항에 있어서,
    상기 베이스 전류 이득 회로는 고정 전류 소스를 포함하는 것인, 자동 이득 제어(AGC) 회로.
  3. 제1항에 있어서,
    상기 프로그래밍 가능한 전류 이득 회로는, 상기 AGC 코드 워드의 상기 제2 비트에 응답하는 프로그래밍 가능한 소스 축퇴 저항을 포함하는 것인, 자동 이득 제어(AGC) 회로.
  4. 제1항에 있어서,
    상기 프로그래밍 가능한 전류 이득 회로는 상기 프로그래밍 가능한 전류 소스의 적어도 하나의 브랜치를 각각 제공하는 복수의 전류 이득 셀을 포함하는 것인, 자동 이득 제어(AGC) 회로.
  5. 제1항에 있어서,
    상기 AGC 코드 워드의 최하위 부분(least-significant portion)은 제2 복수의 상기 제1 비트로 구성되는 것인, 자동 이득 제어(AGC) 회로.
  6. 제1항에 있어서,
    상기 AGC 코드 워드의 최상위 부분(most-significant portion)은 제2 복수의 상기 제2 비트로 구성되는 것인, 자동 이득 제어(AGC) 회로.
  7. 제1항에 있어서,
    상기 베이스 전류 이득 회로의 상기 프로그래밍 가능한 소스 축퇴 저항은,
    고정 저항; 및
    상기 고정 저항과 병렬인 복수의 스위칭 가능한 저항
    을 포함하는 것인, 자동 이득 제어(AGC) 회로.
  8. 제1항에 있어서,
    상기 베이스 전류 이득 회로는, 상기 AGC 코드 워드의 상기 제1 비트에 응답하는 프로그래밍 가능한 전류 소스를 포함하는 것인, 자동 이득 제어(AGC) 회로.
  9. 제1항에 있어서,
    바이너리 코드 워드로부터 온도계 코드로서 상기 AGC 코드 워드를 생성하도록 구성되는 디코더를 더 포함하는, 자동 이득 제어(AGC) 회로.
  10. 수신기로서,
    아날로그 신호를 수신하도록 커플링되는 제1 입력을 갖는 자동 이득 제어(AGC) 회로;
    상기 AGC 회로의 출력에 커플링되는 프론트 엔드 회로; 및
    상기 AGC 회로의 제2 입력과 상기 프론트 엔드 회로의 출력 사이에 커플링되는 AGC 제어 회로
    를 포함하고,
    상기 AGC 회로는,
    상기 AGC 회로의 상기 제1 입력과 상기 출력 사이에 커플링되고, AGC 코드 워드의 제1 비트에 응답하는 프로그래밍 가능한 소스 축퇴 저항을 가진 베이스 전류 이득 회로;
    상기 AGC 회로의 상기 제1 입력과 상기 출력 사이에 커플링되고, 상기 AGC 코드 워드의 제2 비트에 응답하는 프로그래밍 가능한 전류 소스를 가진 프로그래밍 가능한 전류 이득 회로;
    상기 AGC 회로의 상기 출력에 커플링되고, 상기 AGC 코드 워드의 상기 제2 비트의 논리적 보수에 응답하는 프로그래밍 가능한 전류 소스를 가진 블리더 회로; 및
    상기 AGC 회로의 상기 출력에 커플링되는 부하 회로
    를 포함하고,
    상기 AGC 코드 워드의 일부는 미리 결정된 인터리빙 비율로 제1 복수의 상기 제2 비트와 인터리브되는 제1 복수의 상기 제1 비트로 구성되는 것인, 수신기.
  11. 제10항에 있어서,
    상기 프로그래밍 가능한 전류 이득 회로는 상기 프로그래밍 가능한 전류 소스의 적어도 하나의 브랜치를 각각 제공하는 복수의 전류 이득 셀을 포함하는 것인, 수신기.
  12. 제10항에 있어서,
    상기 AGC 코드 워드의 최하위 부분은 제2 복수의 상기 제1 비트로 구성되고 상기 AGC 코드 워드의 최상위 부분은 제2 복수의 상기 제2 비트로 구성되는 것인, 수신기.
  13. 제10항에 있어서,
    상기 AGC 회로는,
    상기 AGC 제어 회로에 의해 출력되는 바이너리 코드 워드로부터 온도계 코드로서 상기 AGC 코드 워드를 생성하도록 구성되는 디코더를 더 포함하는 것인, 수신기.
  14. 삭제
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