JP6063643B2 - 半導体装置および通信装置 - Google Patents

Description

本発明は、半導体装置および通信装置に関し、例えば、高速通信経路上の信号を再駆動する半導体装置およびそれを含んだ通信装置に適用して有効な技術に関する。

例えば、特許文献１には、可変利得型アンプの差動入力電圧を同電位とした状態で差動出力電圧を検出し、それがゼロとなるように可変利得型アンプの差動入力端子間にオフセット電圧を加えるオフセット補正方式が示されている。

特開２００５−１１００８０号公報

例えば、差動増幅回路において、差動対を担う一対のＭＯＳトランジスタの間などに製造バラツキが生じると、所謂差動オフセットが生じる。差動増幅回路等の半導体装置では、通常、製造プロセスの微細化（４０ｎｍ、２８ｎｍ、…）が進むにつれ、製造バラツキの影響がより顕著化してくるため、このような差動オフセットを補正することが益々重要となってきている。

こうした中、差動増幅回路等の半導体装置では、製造プロセスの微細化と共に、高速化が進んでいる。差動増幅回路は、例えば、数十Ｇｂｐｓ以上といった高速通信システムにおけるインタフェース回路等として使用され、様々な目的により可変利得型が用いられる場合がある。このような可変利得型の差動増幅回路において差動オフセットを補正するためには、例えば特許文献１に示されるように、差動増幅回路の入力端子間に補正電圧を加えることが考えられる。しかしながら、この場合、差動増幅回路の入力側に設けられたオフセット補正回路の入力容量等に起因して、高速化が阻害される恐れがある。

本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、差動オフセットの補正と共に高速化を実現可能な半導体装置およびそれを備えた通信装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。

本実施の形態による半導体装置は、利得設定信号を受け、これが表す利得で差動入力信号を増幅し、差動出力信号を出力する可変利得型の差動増幅回路と、当該差動増幅回路で生じるオフセット電圧を相殺する補正回路とを備える。ここで、補正回路は、前記利得設定信号を受け、その利得に応じて変動する補正電圧を生成し、当該補正電圧を前記差動出力信号に付加することでオフセット電圧を相殺する。

前記一つの実施の形態によれば、差動増幅回路を含む半導体装置およびそれを備えた通信装置において、差動オフセットの補正と共に高速化が実現可能になる。

本発明の実施の形態１による半導体装置において、その主要部の概略構成例を示す機能ブロック図である。 図１におけるオフセット補正回路部の動作例を説明する図である。 図１における可変利得型差動増幅回路の詳細な構成例を示す回路図である。 図１における可変利得型差動増幅回路の他の詳細な構成例を示す回路図である。 図１における可変利得型差動増幅回路の更に他の詳細な構成例を示す回路図である。 図１における可変利得型差動増幅回路の更に他の詳細な構成例を示す回路図である。 図１におけるオフセット補正回路部の詳細な構成例を示す回路図である。 図１におけるオフセット補正回路部の他の詳細な構成例を示す回路図である。 図１におけるオフセット補正回路部の更に他の詳細な構成例を示す回路図である。 図１におけるオフセット補正回路部の更に他の詳細な構成例を示す回路図である。 本発明の実施の形態１による通信装置において、その概略構成例を示す外形図である。 図５Ａにおける再駆動回路（半導体装置）の構成例を示すブロック図である。 本発明の実施の形態２による半導体装置において、その主要部の概略構成例を示す回路ブロック図である。 図６の半導体装置において、その詳細な構成例を示す回路図である。 図７の半導体装置において、そのオフセット補正に伴う初期設定方法の一例を示すフロー図である。 本発明の実施の形態３による半導体装置において、その主要部の概略構成例を示す機能ブロック図である。 図９における可変利得型差動増幅回路の詳細な構成例を示す回路図である。 本発明の実施の形態４による半導体装置において、その主要部の概略構成例を示す機能ブロック図である。 図１１の半導体装置において、その詳細な構成例を示す回路図である。 図１２の半導体装置において、そのオフセット補正に伴う初期設定方法の一例を示すフロー図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
《半導体装置（主要部）の概要》
図１は、本発明の実施の形態１による半導体装置において、その主要部の概略構成例を示す機能ブロック図である。図１に示す半導体装置は、可変利得型差動増幅回路ＶＧＡ１と、その出力側に設けられたオフセット補正回路部ＯＦＣＢＫ１を備える。ＶＧＡ１は、差動入力信号ＩＮＰ，ＩＮＮを受けて、ゲイン設定信号ＡＳＥＴに応じたゲインで増幅動作を行い、差動出力信号ＯＵＴＰ’，ＯＵＴＮ’を出力する。ＯＦＣＢＫ１は、オフセット補正レベル生成回路ＯＦＧと、これによって生成したオフセット補正レベルをＯＵＴＰ’，ＯＵＴＮ’に加算し、差動出力信号ＯＵＴＰ，ＯＵＴＮを出力する加算部ＡＤＤｐ，ＡＤＤｎを備える。

オフセット補正レベル生成回路ＯＦＧは、基準設定レベルＲＦＳＥＴに対してゲイン設定信号ＡＳＥＴに応じた重み付けを行う重み付け部（乗算部）ＷＴと、その出力を反映させる極性を選択する極性選択部ＰＮＳＥＬを備える。ＰＮＳＥＬは、極性選択信号ＰＮＳＥＴに応じて、ＷＴの出力を加算部ＡＤＤｐを介して差動出力信号ＯＵＴＰ’に加算するか、あるいは加算部ＡＤＤｎを介して差動出力信号ＯＵＴＮ’に加算するかを選択する。

図２は、図１におけるオフセット補正回路部の動作例を説明する図である。図２に示すように、図１の可変利得型差動増幅回路ＶＧＡ１において、例えば製造バラツキにより入力換算でＶＯＦの入力オフセット電圧が生じた場合、当該ＶＯＦは、ＶＧＡ１によってゲイン設定信号ＡＳＥＴが示すゲインＡの倍数で増幅され、（Ａ×ＶＯＦ）の出力オフセット電圧ＶＯＦＯとして差動出力信号ＯＵＴＰ’，ＯＵＴＮ’に現れる。そこで、図１のオフセット補正回路部ＯＦＣＢＫ１は、オフセット補正レベル生成回路ＯＦＧによって当該ＶＯＦＯと同等レベルのオフセット補正電圧を生成し、加算部ＡＤＤｐ，ＡＤＤｎのいずれか一方を選択してＯＵＴＰ’，ＯＵＴＮ’のいずれか一方に加算する。

例えば、差動出力信号ＯＵＴＮ’を基準としてＯＵＴＰ’に正の出力オフセット電圧ＶＯＦＯが生じた場合には、重み付け部（乗算部）ＷＴから出力された正のオフセット補正電圧を加算部ＡＤＤｎを介してＯＵＴＮ’に加算（あるいはＡＤＤｐを介してＯＵＴＰ’から減算）する。逆に、ＯＵＴＰ’を基準としてＯＵＴＮ’に正のＶＯＦＯが生じた場合には、ＷＴから出力された正のオフセット補正電圧をＡＤＤｐを介してＯＵＴＰ’に加算（あるいはＡＤＤｎを介してＯＵＴＮ’から減算）する。これによって、ＶＯＦＯとオフセット補正電圧が相殺され、差動出力信号ＯＵＴＰ，ＯＵＴＮにおけるオフセット電圧はゼロとなる。

ここで、具体的には、例えば次のような方法によってオフセット補正に伴う初期設定が行われる。まず、図１の差動入力信号ＩＮＰ，ＩＮＮを同電位とし、ゲイン設定信号ＡＳＥＴによって所定のゲインＡを設定する。この状態で、図１の基準設定レベルＲＦＳＥＴをゼロとすると、差動出力信号ＯＵＴＰ，ＯＵＴＮにおいて入力オフセット電圧ＶＯＦの極性および電圧レベルに応じた出力オフセット電圧ＶＯＦＯ（＝Ａ×ＶＯＦ）が観測される。そこで、このＶＯＦＯを相殺する側の極性を極性選択信号ＰＮＳＥＴによって定め、この選択状態でＲＦＳＥＴのレベルを順次増大させていく。そうすると、いずれかの時点で差動出力信号ＯＵＴＰ，ＯＵＴＮがゼロとなり（例えばＯＵＴＰ，ＯＵＴＮにて論理レベルの反転が観測され）、その結果、ＶＯＦＯ（＝Ａ×ＶＯＦ）の値が判明する。

出力オフセット電圧ＶＯＦＯ（＝Ａ×ＶＯＦ）の値が判明すると、ゲインＡの値は予め判明しているため入力オフセット電圧ＶＯＦの値も判明し、図２に示したような特性に基づいて、様々なゲインＡに対してＶＯＦＯを補正（相殺）することが可能になる。なお、実際には、前述した差動出力信号ＯＵＴＰ，ＯＵＴＮがゼロとなった時点の基準設定レベルＲＦＳＥＴならびに極性選択信号ＰＮＳＥＴの状態を保持しておけばよい。そうすると、ゲイン設定信号ＡＳＥＴによるゲインＡが変わった場合でも、図１の重み付け部（乗算部）ＷＴが当該ＲＦＳＥＴに対してゲインＡに連動した重み付けを自動的に行うため、ゲインＡの変動に関わらずＶＯＦＯは自動的に補正（相殺）される。

《半導体装置（主要部）の主要な効果等》
図１および図２のようなオフセット補正方式を用いることで、例えば、次のような効果が得られる。第１に、可変利得型差動増幅回路ＶＧＡ１の出力側にオフセット補正回路部ＯＦＣＢＫ１を配置し、出力側でオフセット補正を行っているため、入力側でオフセット補正を行う場合と比較して高速化が図れる。すなわち、ＶＧＡ１には、例えば、電圧レベルが小さくなった差動入力信号ＩＮＰ，ＩＮＮを所定の電圧レベルまで増幅させるような役目を担わせることが多い。このような場合、入力側でオフセット補正を行うと、これに伴うＶＧＡ１の入力容量は、電圧レベルが小さいＩＮＰ，ＩＮＮに影響を及ぼすため、高速化を阻む主要因となり得る。一方、差動出力信号ＯＵＴＰ’，ＯＵＴＮ’の電圧レベルはある程度大きくなっているため、ＶＧＡ１の出力容量は入力容量に比べると高速化に与える影響が小さい。その結果、出力側でオフセット補正を行うことで高速化が図れる。

第２に、出力側でオフセット補正を行うことで、入力側でオフセット補正を行う場合と比べてオフセット補正の高分解能（高精度）化が図れる。すなわち、例えば、入力側にオフセット電圧ＶＯＦが生じた場合、出力側には、ゲインＡを用いて（Ａ・ＶＯＦ）のオフセット電圧が生じることになる。したがって、例えば、出力側においてΔＶ１の電圧刻み幅でオフセット補正を行った場合、等価的には、入力側において（（１／Ａ）・ΔＶ１）（ただしＡ＞１）の電圧刻み幅でオフセット補正を行ったことになる。その結果、出力側でオフセット補正を行うと、入力側で行う場合と比べてより細かい電圧刻み幅でオフセット補正を行うことができるため、その分だけオフセット補正を高分解能化（高精度化）することができる。また、見方を変えると、仮に、入力側でオフセット電圧を打ち消すためにΔＶ２の電圧刻み幅が必要だった場合、出力側で打ち消すためには（Ａ・ΔＶ２）（ただしＡ＞１）の電圧刻み幅で足り、その分だけ、オフセット補正回路部ＯＦＣＢＫ１を簡素化することができる。

ここで、この第２の効果から判るように、前述したオフセット補正に伴う初期設定を行う際には、可変利得型差動増幅回路ＶＧＡ１のゲインを最大値Ａｍａｘに設定した状態で行うことが望ましい。この場合、基準設定レベルＲＦＳＥＴの探索動作に伴い、等価的には、入力オフセット電圧ＶＯＦの大きさが最小の電圧刻み幅（（１／Ａｍａｘ）・ΔＶ１）（ただしＡ＞１）で検出されるため、その結果、オフセット補正の更なる高分解能（高精度）化が図れる。

なお、ここでは、可変利得型差動増幅回路ＶＧＡ１のゲインを所定のゲインＡ（望ましくは最大値Ａｍａｘ）に設定し、この状態で基準設定レベルＲＦＳＥＴの探索動作を１回行うことでオフセット補正に伴う初期設定を行った。これによって、当該初期設定に要する時間を短縮することが可能となる。ただし、この場合、図１の重み付け部（乗算部）ＷＴによって図２の特性の傾き（線形性）がある程度の精度で確保できることが求められるため、例えばこの線形性が確保し難いような場合には、異なるゲインで複数回の探索動作を行い、線形性の補正を行うようなことも可能である。

《可変利得型差動増幅回路の詳細》
図３Ａ、図３Ｂ、図３Ｃおよび図３Ｄは、図１における可変利得型差動増幅回路のそれぞれ異なる詳細な構成例を示す回路図である。図３Ａ〜図３Ｄに示す各可変利得型差動増幅回路ＶＧＡ１１〜ＶＧＡ１４は、差動対トランジスタとなるＮＭＯＳトランジスタ（ＭＮ１（ＭＮｖ１），ＭＮ２（ＭＮｖ２））と、テール電流源（ＩＳＶｇ（ＮＮ３））と、２個の負荷抵抗（Ｒ１（Ｒｖ１），Ｒ２（Ｒｖ２））を備える。テール電流源は、一端が差動対トランジスタの共通ソースノードに結合され、他端が接地電源電圧ＧＮＤに結合される。２個の負荷抵抗は、一端が差動対トランジスタのドレインノードにそれぞれ結合され、他端が電源電圧ＶＣＣに結合される。差動入力信号ＩＮＰ，ＩＮＮは、差動対トランジスタのゲートにそれぞれ入力され、差動出力信号ＯＵＴＰ’，ＯＵＴＮ’は、差動対トランジスタのドレインからそれぞれ出力される。

ここで、図３ＡのＶＧＡ１１は、テール電流源が可変電流源ＩＳＶｇとなっており、当該ＩＳＶｇの電流値がゲイン設定信号ＡＳＥＴで設定されることで可変利得を実現している。図３ＢのＶＧＡ１２は、差動対トランジスタとなるＮＭＯＳトランジスタＭＮｖ１，ＭＮｖ２のトランジスタサイズが可変設定可能となっており、当該トランジスタサイズがＡＳＥＴで設定されることで可変利得を実現している。図３ＣのＶＧＡ１３は、２個の負荷抵抗が可変抵抗Ｒｖ１，Ｒｖ２となっており、当該Ｒｖ１，Ｒｖ２の抵抗値がＡＳＥＴで設定されることで可変利得を実現している。図３ＤのＶＧＡ１４は、ＮＭＯＳトランジスタＭＮ１，ＭＮ２のソースとテール電流源（ＮＭＯＳトランジスタＭＮ３）の一端との間にそれぞれ可変抵抗Ｒｖ３，Ｒｖ４が挿入されており、当該Ｒｖ３，Ｒｖ４の抵抗値がＡＳＥＴで設定されることで可変利得を実現している。

このような差動増幅回路の利得は、差動対トランジスタの相互コンダクタンス（ｇｍ）と負荷抵抗の抵抗値（Ｒ）との積（ｇｍ・Ｒ）でほぼ定められる。図３Ａおよび図３Ｂではｇｍの値が制御され、図３ＣではＲの値が制御され、図３Ｄでは、ソース抵抗を介して等価的にｇｍの値が制御される。

このような差動増幅回路において、製造バラツキ等が生じると、例えば、差動対トランジスタの一方（ＭＮ１）のトランジスタサイズと他方（ＭＮ２）のトランジスタサイズとが異なる事態や、あるいは負荷抵抗の一方（Ｒ１）の抵抗値と他方（Ｒ２）の抵抗値とが異なる事態が生じる。この場合、差動増幅回路の右半分回路の利得と左半分回路の利得が異なるため、図２等に示したように、差動入力信号ＩＮＰ，ＩＮＮがゼロの場合であっても差動出力信号ＯＵＴＰ’，ＯＵＴＮ’に非ゼロの出力オフセット電圧ＶＯＦＯが生じる。この出力オフセット電圧（ＶＯＦＯ）はＩＮＰとＩＮＮ間に生じた入力オフセット電圧ＶＯＦに換算することができる。

このようなオフセット電圧（ＤＣオフセット）の補正は、例えば、差動入力ノード（ＩＮＰ，ＩＮＮ）間に入力オフセット電圧ＶＯＦを相殺するような補正電圧を加えることで行うことも可能である。この場合、差動増幅回路のゲインに関わらず一定の補正電圧を加えればよいため、オフセット補正の容易化が図れるが、その一方で、前述したように入力容量に伴う速度低下等の問題が生じ得る。そこで、前述した本実施の形態によるオフセット補正方式を用いることが有益となる。

《オフセット補正回路部の詳細》
図４Ａ、図４Ｂ、図４Ｃおよび図４Ｄは、図１におけるオフセット補正回路部のそれぞれ異なる詳細な構成例を示す回路図である。図４Ａに示すオフセット補正回路部ＯＦＣＢＫ１１は、可変利得型差動増幅回路ＶＧＡ１における差動出力ノードの正極側（ＯＵＴＰ’）と接地電源電圧ＧＮＤの間に結合される可変電流源ＩＳＶｏｐと、差動出力ノードの負極側（ＯＵＴＮ’）とＧＮＤの間に結合される可変電流源ＩＳＶｏｎを備える。ＩＳＶｏｐ，ＩＳＶｏｎは、いずれか一方が極性選択信号ＰＮＳＥＴによって有効化され、その電流値は、ゲイン設定信号ＡＳＥＴと基準設定レベルＲＦＳＥＴの乗算結果を反映して設定される。このような構成を用いると、ＩＳＶｏｐ，ＩＳＶｏｎのいずれか一方による電流がＶＧＡ１の出力抵抗を介して電圧に変換され、当該電圧が差動出力信号ＯＵＴＰ’，ＯＵＴＮ’のいずれか一方にオフセット補正電圧として加算される。その結果、オフセット電圧が相殺された差動出力信号ＯＵＴＰ，ＯＵＴＮが得られる。

一方、図４Ｂ〜図４Ｄに示す各オフセット補正回路部ＯＦＣＢＫ１２〜ＯＦＣＢＫ１４は、差動対トランジスタとなるＮＭＯＳトランジスタ（ＭＮ１１（ＭＮｖ１１），ＭＮ１２）と、テール電流源（ＮＭＯＳトランジスタＭＮ１３）と、２個の負荷抵抗（Ｒ１１（Ｒｖ１１），Ｒ１２）を備える。テール電流源は、一端が差動対トランジスタの共通ソースノードに結合され、他端が接地電源電圧ＧＮＤに結合される。２個の負荷抵抗は、一端が差動対トランジスタのドレインノードにそれぞれ結合され、他端が電源電圧ＶＣＣに結合される。差動出力信号ＯＵＴＰ’，ＯＵＴＮ’は、差動対トランジスタのゲートにそれぞれ入力され、差動出力信号ＯＵＴＰ，ＯＵＴＮは、差動対トランジスタのドレインからそれぞれ出力される。

図４Ｂ〜図４Ｄは、オフセットアンプ方式となっており、差動増幅回路の右半分回路と左半分回路との間に意図的な非対称性を持たせ、この非対称性の程度を調整可能とすることによりオフセット電圧を補正する方式となっている。図４ＢのＯＦＣＢＫ１２では、差動対トランジスタの一方（ＮＭＯＳトランジスタＭＮｖ１１）のトランジスタサイズがゲイン設定信号ＡＳＥＴと基準設定レベルＲＦＳＥＴの乗算結果ならびに極性選択信号ＰＮＳＥＴを反映して調整可能となっている。具体的には、例えば、差動対トランジスタの他方側（ＮＭＯＳトランジスタＭＮ１２）がｘ個の単位トランジスタで構成され、一方側（ＭＮｖ１１）がｙ（＞ｘ）個の単位トランジスタで構成され、ＭＮｖ１１側の単位トランジスタの有効数がｘ個を中心として±（ｙ−ｘ）個の範囲で可変設定可能に構成される。

図４ＣのＯＦＣＢＫ１３では、２個の負荷抵抗の一方（可変抵抗Ｒｖ１１）の抵抗値がゲイン設定信号ＡＳＥＴと基準設定レベルＲＦＳＥＴの乗算結果ならびに極性選択信号ＰＮＳＥＴを反映して調整可能となっている。この場合も、例えば、図４Ｂの場合と同様に、負荷抵抗の他方側（抵抗Ｒ１２）がｘ個の単位抵抗で構成され、一方側（Ｒｖ１１）がｙ（＞ｘ）個の単位抵抗で構成され、Ｒｖ１１側の単位抵抗の有効数が可変設定可能に構成される。一方、図４ＤのＯＦＣＢＫ１４では、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２のソースとテール電流源の一端との間にそれぞれ抵抗Ｒｖ１３，Ｒ１４が挿入されており、図４Ｃの場合と同様に、可変抵抗Ｒｖ１３側の単位抵抗の有効数が可変設定可能に構成される。

このように、例えば図４Ａ〜図４Ｄに示されるような回路方式をオフセット補正回路部として適用することが可能である。ただし、図４Ａに示すような方式に比べて図４Ｂ〜図４Ｄに示すような方式は、差動対トランジスタのトランジスタサイズや可変抵抗の抵抗値をゲイン設定信号ＡＳＥＴに連動して制御する方法や、当該制御に対応する当該トランジスタサイズや抵抗値の作り込み方法が複雑化する場合がある。したがって、この観点では、図４Ａに示すような方式を用いることが望ましい。また、図４Ａでは、電流源を用いた回路方式によってオフセット補正を行っているが、電圧源を用いた回路方式によってオフセット補正を行うことも可能である。ただし、この場合、通常、電圧源からの補正電圧を差動出力信号ＯＵＴＰ’，ＯＵＴＮ’に反映させる際に、図４Ａに示すような単純接続ではなく、別途加算回路が必要とされるため、この観点では図４Ａに示すような方式を用いることが望ましい。

《通信装置の概要》
図５Ａは、本発明の実施の形態１による通信装置において、その概略構成例を示す外形図であり、図５Ｂは、図５Ａにおける再駆動回路（半導体装置）の構成例を示すブロック図である。図５Ａに示す通信装置は、例えばルータ装置等であり、複数のカードコネクタＣＮＴが実装されるバックプレーンＢＫＰと、当該ＣＮＴに適宜挿入されるインタフェースカード（配線基板）ＩＦＣＤ［１］，ＩＦＣＤ［２］，…や、スイッチカード（配線基板）ＳＷＣＤ等を備えている。各インタフェースカードＩＦＣＤは、外部通信ケーブル（例えばイーサネットケーブルや光ファイバケーブル等）ＬＮｉｎ，ＬＮｏｕｔに接続するための端子や、所定の通信プロトコル処理等を行う処理デバイスＡＳＩＣなどを備えている。また、ＳＷＣＤは、複数の入力端子と複数の出力端子の間で経路の選択や分配等を行うスイッチデバイスＳＷＬＳＩなどを備えている。

バックプレーンＢＫＰは、カードコネクタＣＮＴを介して各カードに電源を供給すると共に、各カード間の通信経路を備える。例えば、各インタフェースカードＩＦＣＤは、ＢＫＰを介してスイッチカードＳＷＣＤに接続され、これによって各ＩＦＣＤ間でＳＷＣＤを介した通信（すなわちルーティング）が可能となる。ここで、ＢＫＰのサイズは、例えば１ｍを超えるような場合があり、これにより、各ＩＦＣＤとＳＷＣＤとの間の通信経路の長さは様々に異なる。そこで、この通信経路長の相違に伴う信号レベルの変動を補償するため、各カードには、再駆動回路（シグナルコンディショナ）ＳＣを搭載した半導体デバイス（半導体装置）が実装される。

再駆動回路（シグナルコンディショナ）ＳＣは、図５Ｂに示すように、例えば、可変利得型差動増幅回路ＶＧＡと、オフセット補正回路部ＯＦＣＢＫと、固定利得増幅部ＬＡＢＫと、クロック・データ再生回路ＣＤＲ等を備える。この内、ＶＧＡおよびＯＦＣＢＫには、前述したような構成例が適用される。ＶＧＡは、例えば、入力端子ＩＮの初段に設けられ、図５ＡにおけるバックプレーンＢＫＰ上の通信経路を介して減少した信号レベルを増幅する。ただし、増幅回路は一般的に高速化が進むほど利得が減少するため、ここでは、ＶＧＡ（ＯＦＣＢＫ）の後段に固定利得型差動増幅回路ＬＡ１，ＬＡ２およびオフセットアンプＯＡを含む固定利得増幅部ＬＡＢＫを設け、十分な利得を確保している。ＬＡＢＫの出力信号は、例えば、出力端子ＯＵＴ１に向けてバイパス出力されたり、あるいはＣＤＲを介してクロック信号とデータ信号が再生された上で出力端子ＯＵＴ２に向けて出力される。

このような再駆動回路（シグナルコンディショナ）ＳＣにおいて、オフセット補正に伴う初期設定を行う際には、例えば、まず、固定利得型差動増幅回路ＬＡ１の差動入力を短絡し、クロック・データ再生回路ＣＤＲからの再生データ信号を監視しながらその論理レベルが反転するまでオフセットアンプＯＡの調整を行う。オフセットアンプＯＡは、例えば、前述した図４Ｂ〜図４Ｄのいずれかと同様の構成を備えており、その可変パラメータの調整を行うことで固定利得増幅部ＬＡＢＫ全体のオフセット補正が行われる。次いで、このオフセット補正が行われたＬＡＢＫを介して、ＣＤＲからの再生データ信号を監視しながらその論理レベルが反転するまでオフセット補正回路部ＯＦＣＢＫの調整を行う。この際の具体的な調整方法は、図１、図２等で述べた通りである。

特に、このような通信装置においては、バックプレーンＢＫＰ上の通信経路が長くなる（例えば１ｍ超に達する）場合があるため、当該通信経路上に余分な容量が付加されると、高速化（数十Ｇｂｐｓ以上）が阻害される恐れがある。そこで、可変利得型差動増幅回路ＶＧＡの入力側でなく、出力側にオフセット補正回路部ＯＦＣＢＫを備える本実施の形態のオフセット補正方式を用いることが有益となる。

以上、本実施の形態１の半導体装置および通信装置を用いることで、代表的には、差動オフセットの補正と共に高速化が実現可能となる。

（実施の形態２）
《半導体装置（主要部）の概略回路構成》
図６は、本発明の実施の形態２による半導体装置において、その主要部の概略構成例を示す回路ブロック図である。図６に示す半導体装置は、実施の形態１で述べた図１のオフセット補正回路部に対して図４Ａの回路方式を適用し、更に回路の改良を図ったものとなっている。

図６に示すオフセット補正回路部ＯＦＣＢＫ１１ａは、オフセット補正レベル生成回路ＯＦＧ内に１個の可変電流源ＩＳＶｏと極性選択部ＰＮＳＥＬを備えている。ＩＳＶｏの電流は、ゲイン設定信号ＡＳＥＴと基準設定レベルＲＦＳＥＴの乗算結果を反映して設定され、ＰＮＳＥＬは、極性選択信号ＰＮＳＥＴに基づいてＩＳＶｏの電流を可変利得型差動増幅回路ＶＧＡ１の差動出力ノード（差動出力信号ＯＵＴＰ’，ＯＵＴＮ’）における片方の極性に結合させる。例えば、図４Ａのように２個の可変電流源ＩＳＶｏｐ，ＩＳＶｏｎを設けた場合には、当該２個の可変電流源の間の特性バラツキによって精度面に影響が生じる可能性があるが、図６のように１個の可変電流源ＩＳＶｏとすることで、このような可能性を排除することができる。また、回路面積の低減も図れる。

《半導体装置（主要部）の詳細回路構成》
図７は、図６の半導体装置において、その詳細な構成例を示す回路図である。図７に示す可変利得型差動増幅回路ＶＧＡ１は、実施の形態１の図３Ａで述べた回路方式を適用しており、差動対トランジスタ（ＮＭＯＳトランジスタＭＮ１，ＭＮ２）と、負荷抵抗Ｒ１，Ｒ２と、可変電流源としてのゲイン制御部ＧＣＴＬｍおよび基準電流生成部ＩＲＧｖを備える。電源電圧ＶＣＣは、特に限定はされないが、例えば１Ｖ等である。

ゲイン制御部ＧＣＴＬｍは、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の共通ソースノードと接地電源電圧ＧＮＤの間にソース・ドレイン間が並列に接続された複数（（ｋ＋１）個）のＮＭＯＳトランジスタＭＮｍ［０］〜ＭＮｍ［ｋ］と、一端が当該ＭＮｍ［１］〜ＭＮｍ［ｋ］のゲートにそれぞれ接続され、他端が共通に接続された複数（ｋ個）のスイッチＳＷｍ［１］〜ＳＷｍ［ｋ］を備える。ＩＲＧｖは、ソースがＧＮＤに接続され、ゲートとドレインが共通に接続（すなわちダイオード接続）されたＮＭＯＳトランジスタＭＮｒと、ＭＮｒに所定の基準電流を供給する電流源ＩＳｒを備える。ＭＮｒのゲート（ドレイン）は、ＭＮｍ［０］のゲートと共にＳＷｍ［１］〜ＳＷｍ［ｋ］の共通接続ノードにそれぞれ接続される。

ここで、特に限定はされないが、例えば、ＮＭＯＳトランジスタＭＮｍ［１］〜ＭＮｍ［ｋ］のトランジスタサイズは、２のべき乗倍の比率でそれぞれ異なっている。例えば、ＭＮｍ［１］のトランジスタサイズを基準として、ＭＮｍ［２］は２^{（２−１）}倍のサイズを備え、…、ＭＮｍ［ｋ］は２^{（ｋ−１）}倍のサイズを備える。ＮＭＯＳトランジスタＭＮｒは、ＮＭＯＳトランジスタＭＮｍ［０］との間でカレントミラー回路を構成すると共に、スイッチＳＷｍ［１］〜ＳＷｍ［ｋ］がオンとなった際に、当該オンとなったスイッチに対応するＭＮｍ［１］〜ＭＮｍ［ｋ］との間でカレントミラー回路を構成する。

したがって、ゲイン設定信号ＡＳＥＴ１をスイッチＳＷｍ［１］〜ＳＷｍ［ｋ］のオン・オフを設定するｋビットのディジタル信号とすることで、ゲイン制御部ＧＣＴＬｍを可変電流源として機能させることができる。例えば、ＭＮｍ［１］に流れる電流をＩ１とし、ｋ＝４とすると、ＭＮｍ［１］〜ＭＮｍ［４］によって、最小０から最大（１５・Ｉ１）（＝（１＋２＋４＋８）Ｉ１）までの電流をＩ１の刻み（すなわち１６段階）で設定することができる。可変電流源の電流は、ＭＮｍ［０］に流れる電流に、このＭＮｍ［１］〜ＭＮｍ［ｋ］による可変電流分を加算した値に設定される。特に限定はされないが、例えばＭＮｍ［０］のみが有効の際にＶＧＡ１のゲインは１倍となり、これを基準として、ＭＮｍ［０］とＭＮｍ［１］のトランジスタサイズ比、ならびにＭＮｍ［１］〜ＭＮｍ［ｋ］のオン・オフに応じてゲイン設定信号ＡＳＥＴ１に対するゲインの変動比率が定められる。

また、図７に示すオフセット補正回路部ＯＦＣＢＫ１１ａは、オフセット補正レベル生成回路ＯＦＧと、基準電流生成部ＩＲＧｏと、オフセット補正レベル制御部ＯＦＣＴＬ１を備える。ＩＲＧｏは、ソースが接地電源電圧ＧＮＤに接続されたダイオード接続のＮＭＯＳトランジスタＭＮｒｏと、ＭＮｒｏに基準電流を供給する可変電流源ＩＳＶｒｏを備える。ＯＦＧは、ソースがＧＮＤに接続され、ＭＮｒｏとの間でそれぞれカレントミラー回路を構成する複数（（ｋ＋１）個）のＮＭＯＳトランジスタＭＮｏ［０］〜ＭＮｏ［ｋ］と、複数（（（ｋ＋１）×２）個）のスイッチＳＷｏｎ［０］，ＳＷｏｐ［０］，ＳＷｏｎ［１］，ＳＷｏｐ［１］，…，ＳＷｏｎ［ｋ］，ＳＷｏｐ［ｋ］を備える。

スイッチＳＷｏｎ［０］，ＳＷｏｐ［０］は、一端がＭＮｏ［０］のドレインに共通に接続され、ＳＷｏｎ［０］の他端は可変利得型差動増幅回路ＶＧＡ１の差動出力ノードの一方（ＯＵＴＮ’）に接続され、ＳＷｏｐ［０］の他端は当該差動出力ノードの他方（ＯＵＴＰ’）に接続される。以降も同様にして、例えば、ＳＷｏｎ［ｋ］，ＳＷｏｐ［ｋ］は、一端がＭＮｏ［ｋ］のドレインに共通に接続され、ＳＷｏｎ［ｋ］の他端は当該差動出力ノードの一方（ＯＵＴＮ’）に接続され、ＳＷｏｐ［ｋ］の他端は当該差動出力ノードの他方（ＯＵＴＰ’）に接続される。

ここで、必ずしも限定はされないが、例えば、ＮＭＯＳトランジスタＭＮｏ［１］〜ＭＮｏ［ｋ］のトランジスタサイズは、前述したゲイン制御部ＧＣＴＬｍ内のＭＮｍ［１］〜ＭＮｍ［ｋ］の場合と同様に、２のべき乗倍の比率でそれぞれ異なっている。例えば、ＭＮｏ［１］のトランジスタサイズを基準として、ＭＮｏ［２］は２^{（２−１）}倍のサイズを備え、…、ＭＮｏ［ｋ］は２^{（ｋ−１）}倍のサイズを備える。これにより、ＭＮｏ［１］〜ＭＮｏ［ｋ］は、可変電流源として機能する。例えば、ＭＮｏ［１］に流れる電流をＩ２とし、ｋ＝４とすると、前述したＧＣＴＬｍ内のＭＮｍ［１］〜ＭＮｍ［４］の場合と同様にＭＮｏ［１］〜ＭＮｏ［４］によって、最小０から最大（１５・Ｉ２）（＝（１＋２＋４＋８）Ｉ２）までの電流をＩ２の刻み（すなわち１６段階）で設定することができる。

また、ＮＭＯＳトランジスタＭＮｏ［０］とＭＮｏ［１］のトランジスタサイズ比は、前述した可変利得型差動増幅回路ＶＧＡ１におけるゲイン設定信号ＡＳＥＴ１に対するゲインの変動比率に対応するように定められる。例えば、ＧＣＴＬｍにおいてＭＮｍ［０］のみを有効化した際にゲイン１倍となり、ＭＮｍ［０］〜ＭＮｍ［ｋ］全てを有効化した際にゲイン２倍となる場合、ＯＦＧにおいて同様に、ＭＮｏ［０］〜ＭＮｏ［ｋ］全てを有効化した際にＭＮｏ［０］のみを有効化した際と比べて２倍の電流が得られるようにトランジスタサイズ比が調整される。ＶＧＡ１の出力抵抗が一定の場合、電流が２倍になるとオフセット補正電圧も２倍となる。

オフセット補正レベル制御部ＯＦＣＴＬ１は、極性選択信号ＰＮＳＥＴに基づいてスイッチ制御信号ＳＳＥＴｐ，ＳＳＥＴｎのいずれか一方の系統を活性化し、前述したＭＮｏ［０］〜ＭＮｏ［ｋ］によって生成された電流を差動出力ノード（ＯＵＴＰ’，ＯＵＴＮ’）の片方の極性に結合する。ＳＳＥＴｎはＳＷｏｎ［０］〜ＳＷｏｎ［ｋ］のオン・オフを制御し、ＳＳＥＴｐはＳＷｏｐ［０］〜ＳＷｏｐ［ｋ］のオン・オフを制御する。また、この際に、ＯＦＣＴＬ１は、ゲイン設定信号ＡＳＥＴ１に基づいて、前述したＧＣＴＬｍ内のＳＷｍ［１］〜ＳＷｍ［ｋ］のオン・オフ制御と連動するようにＳＷｏｎ［１］〜ＳＷｏｎ［ｋ］（又はＳＷｏｐ［１］〜ＳＷｏｐ［ｋ］）のオン・オフ制御を行う。

《オフセット補正に伴う初期設定方法》
図８は、図７の半導体装置において、そのオフセット補正に伴う初期設定方法の一例を示すフロー図である。図８において、まず、可変利得型差動増幅回路ＶＧＡ１のゲインが最大値Ａｍａｘに設定される（Ｓ１０１）。すなわち、図７のゲイン設定信号ＡＳＥＴ１によってゲイン制御部ＧＣＴＬｍにおけるスイッチＳＷｍ［１］〜ＳＷｍ［ｋ］が全てオンに制御される。次いで、ＶＧＡ１の入力レベルが設定される（Ｓ１０２）。すなわち、図７の差動入力信号ＩＮＰ，ＩＮＮが同電位とされ、かつＮＭＯＳトランジスタＭＮ１，ＭＮ２がオンとなる電圧レベル（例えば０．６Ｖ等）に設定される。

続いて、図７のオフセット補正回路部ＯＦＣＢＫ１１ａの極性が設定され、この状態で基準電流生成部ＩＲＧｏ内の可変電流源ＩＳＶｒｏの値が順次探索される（Ｓ１０３）。すなわち、例えば、ＩＳＶｒｏの電流値をゼロとすると、差動出力ノード（ＯＵＴＰ’（ＯＵＴＰ），ＯＵＴＮ’（ＯＵＴＮ））には所定の極性を持つ出力オフセット電圧が出力されるため、この極性を相殺するための極性が極性選択信号ＰＮＳＥＴによって定められる。また、このＰＮＳＥＴと前述したゲイン設定信号ＡＳＥＴ１の最大値Ａｍａｘ設定によって、スイッチＳＷｏｎ［１］〜ＳＷｏｎ［ｋ］（又はＳＷｏｐ［１］〜ＳＷｏｐ［ｋ］）が全てオンに制御され、加えて、ＰＮＳＥＴに応じてＳＷｏｎ［０］（又はＳＷｏｐ［０］）もオンに制御される。そして、この状態でＩＳＶｒｏの電流値を調整ビット（図６および図７の基準設定レベルＲＦＳＥＴに対応）を介して段階的に増加させていく。

そうすると、いずれかの段階で差動出力ノード（ＯＵＴＰ’（ＯＵＴＰ），ＯＵＴＮ’（ＯＵＴＮ））の極性反転が検出される（Ｓ１０４）。そこで、この極性反転が検出された際の極性選択信号ＰＮＳＥＴの値ならびに可変電流源ＩＳＶｒｏの調整ビット（基準設定レベルＲＦＳＥＴ）の値を保存する（Ｓ１０５）ことで、初期設定を完了することができる。以降は、この保存された値を用いれば、ゲイン設定信号ＡＳＥＴ１の変化に追従してオフセット補正レベル生成回路ＯＦＧで生成されるオフセット補正電流も適切に変化し、オフセット補正を自動的に行うことが可能となる。更に、当該初期設定は、可変利得型差動増幅回路ＶＧＡ１のゲインが最大値Ａｍａｘの状態で行われているため、実施の形態１で述べたような有益な効果が得られる。

以上、本実施の形態２の半導体装置を用いることで、実施の形態１の場合と同様の効果が得られ、代表的には、差動オフセットの補正と共に高速化が実現可能となる。また、実施の形態１で述べたオフセット補正方式を、効率的な回路方式によって実現することが可能になる。

（実施の形態３）
《半導体装置（主要部）の概要（応用例［１］）》
図９は、本発明の実施の形態３による半導体装置において、その主要部の概略構成例を示す機能ブロック図である。図９に示す半導体装置は、実施の形態１の図１で述べた半導体装置の応用例となっており、図１と比較して、可変利得型差動増幅回路ＶＧＡ２が２個の可変利得型差動増幅回路ＶＧＡｍ，ＶＧＡｓで構成される点が異なっている。さらに、これに応じて、オフセット補正回路部ＯＦＣＢＫ２が、２個のオフセット補正レベル生成回路ＯＦＧｍ，ＯＦＧｓと、２組の加算部ＡＤＤｐ１，ＡＤＤｎ１，ＡＤＤｐ２，ＡＤＤｎ２を備える点が異なっている。

図９において、ＶＧＡｍと、ＯＦＧｍと、ＡＤＤｐ１，ＡＤＤｎ１は、メイン側回路部であり、プラス側の増幅動作とこれに伴うオフセット補正を実現するものである。一方、ＶＧＡｓと、ＯＦＧｓと、ＡＤＤｐ２，ＡＤＤｎ２は、サブ側回路部であり、マイナス側の増幅動作（すなわち減衰動作）とこれに伴うオフセット補正を実現するものである。ここでは、共通の差動出力ノードに対して（差動出力信号ＯＵＴＰ’，ＯＵＴＮ’の出力極性が同一の状態に対して）、ＶＧＡｍは、正極側の入力極性で差動入力信号ＩＮＰ，ＩＮＮを受け、ＶＧＡｓは、負極側の入力極性でＩＮＰ，ＩＮＮを受ける。

その結果、差動出力信号ＯＵＴＰ’，ＯＵＴＮ’には、差動入力信号ＩＮＰ，ＩＮＮをＶＧＡｍのゲインで増幅した信号から、ＩＮＰ，ＩＮＮをＶＧＡｓのゲインで増幅した信号を減算した結果が得られる。ＶＧＡｍのゲインはゲイン設定信号ＡＳＥＴの一部となるメイン側のゲイン設定信号ＡＳＥＴｍで定められ、ＶＧＡｓのゲインもＡＳＥＴの一部となるサブ側のゲイン設定信号ＡＳＥＴｓで定められる。なお、ここでは、出力極性を基準に入力極性が異なる構成としたが、勿論、入力極性を基準に出力極性が異なる構成であってもよい。

このような構成を用いると、ＶＧＡｍのゲインとＶＧＡｓのゲインを適宜組み合わせることで、増幅動作と減衰動作が実現可能となる。特に限定はされないが、例えばＶＧＡｓをオフにした状態でＶＧＡｍを用いて０［ｄＢ］から＋Ｘ［ｄＢ］の間の増幅動作が行われ、ＶＧＡｍを０［ｄＢ］に設定した状態でＶＧＡｓを用いて０［ｄＢ］から−Ｙ［ｄＢ］の間の減衰動作が行われる。例えば、図５のような通信装置においては、前述したようなバックプレーンＢＫＰ上の通信経路の長さに応じて、増幅動作のみならず、減衰動作が必要とされる場合がある。このような場合に、図９のような構成例を用いることが有益となる。

メイン側回路部およびサブ側回路部のそれぞれに関する構成および動作に関しては、図１の場合と同様である。すなわち、メイン側回路部において、オフセット補正レベル生成回路ＯＦＧｍは、ＶＧＡｍのオフセット電圧を相殺する補正レベルを生成し、当該補正レベルを加算部ＡＤＤｐ１，ＡＤＤｎ１を介して共通の差動出力ノード（ＯＵＴＰ’，ＯＵＴＮ’）に付加する。これによって、ＶＧＡｍのオフセット電圧が補正される。この際に、ＯＦＧｍ内の重み付け部（乗算部）ＷＴｍは、ＶＧＡｍ用のゲイン設定信号ＡＳＥＴｍならびに基準設定レベルＲＦＳＥＴｍを受けて補正レベルを生成し、ＶＧＡｍ用の極性選択部ＰＮＳＥＬｍ（極性選択信号ＰＮＳＥＴｍ）を介してＡＤＤｐ１，ＡＤＤｎ１に向けた出力を行う。

サブ側回路部においても同様に、オフセット補正レベル生成回路ＯＦＧｓは、ＶＧＡｓのオフセット電圧を相殺する補正レベルを生成し、当該補正レベルを加算部ＡＤＤｐ２，ＡＤＤｎ２を介して共通の差動出力ノード（ＯＵＴＰ’，ＯＵＴＮ’）に付加する。これによって、ＶＧＡｓのオフセット電圧が補正される。この際に、ＯＦＧｓ内の重み付け部（乗算部）ＷＴｓは、ＶＧＡｓ用のゲイン設定信号ＡＳＥＴｓならびに基準設定レベルＲＦＳＥＴｓを受けて補正レベルを生成し、ＶＧＡｓ用の極性選択部ＰＮＳＥＬｓ（極性選択信号ＰＮＳＥＴｓ）を介してＡＤＤｐ２，ＡＤＤｎ２に向けた出力を行う。

この際には、実施の形態１で述べたようなオフセット補正に伴う初期設定において、例えばＶＧＡｍを活性化（ＶＧＡｓを非活性化（すなわちゲインをゼロに固定））させた状態でＶＧＡｍ用の基準設定レベルＲＦＳＥＴｍおよび極性選択信号ＰＮＳＥＴｍを定めることができる。同様に、例えば、ＶＧＡｓを活性化（ＶＧＡｍを非活性化（すなわちゲインをゼロに固定））させた状態でＶＧＡｓ用の基準設定レベルＲＦＳＥＴｓおよび極性選択信号ＰＮＳＥＴｓを定めることができる。これにより、実動作上でＶＧＡｍのゲインとＶＧＡｓのゲインをどのように組み合わせても、当該ゲインに応じたオフセット補正を自動的に行うことが可能となる。

《可変利得型差動増幅回路の詳細（応用例［１］）》
図１０は、図９における可変利得型差動増幅回路の詳細な構成例を示す回路図である。図１０の可変利得型差動増幅回路ＶＧＡ２は、ミキサ型の可変利得型差動増幅回路となっており、メイン側の可変利得型差動増幅回路ＶＧＡｍと、サブ側の可変利得型差動増幅回路ＶＧＡｓを備えている。ＶＧＡｍは、図３Ａの場合と同様に、差動対トランジスタ（ＮＭＯＳトランジスタＭＮ１，ＭＮ２）と、負荷抵抗Ｒ１，Ｒ２と、テール電流源（可変電流源ＩＳＶｍ）を備える。ＭＮ１は、ゲートに正極側の差動入力信号ＩＮＰを受けて、ドレインから負極側の差動出力信号ＯＵＴＮ’を出力し、ＭＮ２は、ゲートに負極側の差動入力信号ＩＮＮを受けて、ドレインから正極側の差動出力信号ＯＵＴＰ’を出力する。なお、ＩＳＶｍの電流値は、ＶＧＡｍ用のゲイン設定信号ＡＳＥＴｍで定められる。

一方、ＶＧＡｓは、差動対トランジスタ（ＮＭＯＳトランジスタＭＮ３，ＭＮ４）と、テール電流源（可変電流源ＩＳＶｓ）を備え、ＶＧＡｍとの間で負荷抵抗Ｒ１，Ｒ２を共有した構成となっている。ＭＮ３において、ドレインはＭＮ１のドレイン（負極側の差動出力ノード（ＯＵＴＮ’））と共通に接続されるが、ゲートにはＭＮ１と異なり負極側の差動入力信号ＩＮＮが入力される。同様に、ＭＮ４において、ドレインはＭＮ２のドレイン（正極側の差動出力ノード（ＯＵＴＰ’））と共通に接続されるが、ゲートにはＭＮ２と異なり正極側の差動入力信号ＩＮＰが入力される。なお、ＩＳＶｓの電流値は、ＶＧＡｓ用のゲイン設定信号ＡＳＥＴｓで定められる。

ここで、例えば、ＭＮ１において、ＩＮＰのレベル（＋Δｖ）とＩＳＶｍに応じた相互コンダクタンス（ｇｍ１）とに基づいて＋方向のＡＣ電流（＋Δｉ１）が流れた場合、ＭＮ３ではＩＮＮのレベル（−Δｖ）とＩＳＶｓに応じた相互コンダクタンス（ｇｍ３）とに基づいて−方向のＡＣ電流（−Δｉ３）が流れる。その結果、Ｒ１には（Δｉ１−Δｉ３）のＡＣ電流が流れて電圧に変換されるため、出力極性が変わらない範囲（例えば、Δｉ１＞Δｉ３の範囲）でΔｉ１およびΔｉ３の大きさをＩＳＶｍ（ＡＳＥＴｍ）およびＩＳＶｓ（ＡＳＥＴｓ）を用いて適宜調整することで、増幅動作と減衰動作が実現可能となる。

以上、本実施の形態３の半導体装置を用いることで、実施の形態１の場合と同様の効果が得られ、代表的には、差動オフセットの補正と共に高速化が実現可能となる。さらに、増幅動作と減衰動作の双方において、このような効果が得られる。なお、図１０では、可変利得型差動増幅回路ＶＧＡｍ，ＶＧＡｓとして、図３Ａの回路方式を適用したが、勿論、図３Ｂ〜図３Ｄのような回路方式を適用することも可能である。

（実施の形態４）
《半導体装置（主要部）の概要（応用例［１’］）》
図１１は、本発明の実施の形態４による半導体装置において、その主要部の概略構成例を示す機能ブロック図である。図１１に示す半導体装置は、実施の形態３の図９で述べた半導体装置の変形例となっている。図１１の半導体装置は、図９と比較して、オフセット補正回路部ＯＦＣＢＫ３内に、１個のオフセット補正レベル生成回路ＯＦＧと１組の加算部ＡＤＤｐ，ＡＤＤｎが備わる点と、新たに、基準設定レベル選択部ＭＳＳＥＬと制御部ＣＴＬが加わった点が異なっている。図１１の可変利得型差動増幅回路ＶＧＡ２は、図９の場合と同様であり、メイン側の可変利得型差動増幅回路ＶＧＡｍとサブ側の可変利得型差動増幅回路ＶＧＡｓを備える。

例えば、ＶＧＡ２において、増幅動作を行う場合にはＶＧＡｍのみを動作させ、減衰動作を行う場合にはＶＧＡｍのゲインを固定した状態でＶＧＡｓを動作させるような場合、ゲイン設定信号ＡＳＥＴの変動に追従してＶＧＡｍの出力オフセット電圧かＶＧＡｓの出力オフセット電圧のいずれか一方のみが変動することになる。したがって、オフセット補正レベル生成回路ＯＦＧは、必ずしもメイン側とサブ側に対応して２個必要という訳ではなく、１個で共用することが可能である。これによって、回路面積の低減が可能となる。また、２個のオフセット補正レベル生成回路を設けた場合では当該２個の間の特性バラツキによって精度面に影響が生じる可能性があるが、１個で共用することで、このような可能性を排除することができる。

ただし、１個で共用する場合、増幅動作の際にはＡＳＥＴに追従してＶＧＡｍ側の出力オフセット電圧を補正し、減衰動作の際にはＡＳＥＴに追従してＶＧＡｓ側の出力オフセット電圧を補正する必要がある。そこで、ここでは、この２種類の補正対象を基準設定レベル選択部ＭＳＳＥＬで切り替えている。ＭＳＳＥＬは、制御部ＣＴＬからの基準設定レベル選択信号ＭＳＳＥＴに応じてメイン用の基準設定レベルＲＦＳＥＴｍかサブ用の基準設定レベルＲＦＳＥＴｓを選択し、それをＯＦＧ内の重み付け部（乗算部）ＷＴに出力する。この際に、ＣＴＬは、ＭＳＳＥＴと共にこれに対応する極性選択信号ＰＮＳＥＴを出力することで、ＲＦＳＥＴｍに対応する極性とＲＦＳＥＴｓに対応する極性とを極性選択部ＰＮＳＥＬを介して設定する。なお、ＣＴＬは、ゲイン設定信号ＡＳＥＴを受けて増幅動作か減衰動作かを判断することで、このようなＭＳＳＥＴ，ＰＮＳＥＴを出力する。

《半導体装置（主要部）の詳細回路構成（応用例［１’］）》
図１２は、図１１の半導体装置において、その詳細な構成例を示す回路図である。図１２において、可変利得型差動増幅回路ＶＧＡ２内のメイン側の可変利得型差動増幅回路ＶＧＡｍは、前述した図７のＶＧＡ１と同様の回路構成となっている。一方、ＶＧＡ２内のサブ側の可変利得型差動増幅回路ＶＧＡｓは、図１０で述べたように、ＶＧＡｍ内の差動対トランジスタ（ＮＭＯＳトランジスタＭＮ１，ＭＮ２）とドレインノードをそれぞれ共用する差動対トランジスタ（ＮＭＯＳトランジスタＭＮ３，ＭＮ４）と、その共通ソースノードに接続されたゲイン制御部ＧＣＴＬｓを備える。

ゲイン制御部ＧＣＴＬｓは、ＶＧＡｍ内（図７のＶＧＡ１内）のゲイン制御部ＧＣＴＬｍと同様に、ＭＮ３，ＭＮ４の共通ソースノードとＧＮＤの間にソース・ドレイン間が並列に接続された複数（ｋ個）のＮＭＯＳトランジスタＭＮｓ［１］〜ＭＮｓ［ｋ］と、その各ゲートに一端が接続されたスイッチＳＷｓ［１］〜ＳＷｓ［ｋ］を備える。ＭＮｓ［１］〜ＭＮｓ［ｋ］のトランジスタサイズは、例えばＧＣＴＬｍ内のＭＮｍ［１］〜ＭＮｍ［ｋ］の場合と同様に、２のべき乗倍の比率でそれぞれ異なっている。ＳＷｓ［１］〜ＳＷｓ［ｋ］の他端は、図７で説明した基準電流生成部ＩＲＧｖにおけるＮＭＯＳトランジスタＭＮｒのゲート（ドレイン）に共通に接続される。ただし、ＧＣＴＬｓは、ＧＣＴＬｍと異なり、ＮＭＯＳトランジスタＭＮｍ［０］に相当するトランジスタを備えていない。

ここで、増幅動作が行われる際には、例えば、ＧＣＴＬｓ内の各スイッチＳＷｓ［１］〜ＳＷｓ［ｋ］がゲイン設定信号ＡＳＥＴ２によって全てオフに制御されると共に、ＧＣＴＬｍ内の各スイッチＳＷｍ［１］〜ＳＷｍ［ｋ］のオン・オフがゲイン（増幅量）に応じてＡＳＥＴ２によって制御される。一方、減衰動作が行われる際には、例えば、ＧＣＴＬｍ内の各スイッチＳＷｍ［１］〜ＳＷｍ［ｋ］がＡＳＥＴ２によって全てオフに制御されると共に、ＧＣＴＬｓ内の各スイッチＳＷｓ［１］〜ＳＷｓ［ｋ］のオン・オフがゲイン（減衰量）に応じてＡＳＥＴ２によって制御される。すなわち、例えば、ＶＧＡｍのゲインがＧＣＴＬｍ内のＭＮｍ［０］によって０［ｄＢ］（１倍）に設定され、このＭＮｍ［０］の電流を基準として、ＧＣＴＬｓ内の電流（減算電流となる）を適宜制御することで減衰動作が行われる。

また、図１２のオフセット補正回路部ＯＦＣＢＫ３は、オフセット補正レベル生成回路ＯＦＧと、基準設定レベル選択部ＭＳＳＥＬと、基準電流生成部ＩＲＧｍ，ＩＲＧｓと、オフセット補正レベル制御部ＯＦＣＴＬ２を備える。ＯＦＧは、図７の構成と同様に、複数（（ｋ＋１）個）のＮＭＯＳトランジスタＭＮｏ［０］〜ＭＮｏ［ｋ］と、複数（（（ｋ＋１）×２）個）のスイッチＳＷｏｎ［０］，ＳＷｏｐ［０］，ＳＷｏｎ［１］，ＳＷｏｐ［１］，…，ＳＷｏｎ［ｋ］，ＳＷｏｐ［ｋ］を備える。

ＩＲＧｍは、メイン（ＶＧＡｍ）用であり、図７のＩＲＧｏと同様に、ダイオード接続のＮＭＯＳトランジスタＭＮｒｏ１と、これに電流を供給する可変電流源ＩＳＶｒｏ１を備える。同様に、ＩＲＧｓは、サブ（ＶＧＡｓ）用であり、ダイオード接続のＮＭＯＳトランジスタＭＮｒｏ２と、可変電流源ＩＳＶｒｏ２を備える。ＭＳＳＥＬは、基準設定レベル選択信号ＭＳＳＥＴによってオン・オフが制御されるスイッチＳＷｏｍ，ＳＷｏｓを備える。ＯＦＧ内のＭＮｏ［１］〜ＭＮｏ［ｋ］は、ＳＷｏｍがオンに制御された際にはＩＲＧｍ内のＭＮｒｏ１とカレントミラー回路を構成し、ＳＷｏｓがオンに制御された際にはＩＲＧｓ内のＭＮｒｏ２とカレントミラー回路を構成する。また、ＯＦＧ内のＭＮｏ［０］は、ＳＷｏｍ，ＳＷｏｓの状態に関わらず、ＩＲＧｍ内のＭＮｒｏ１とカレントミラー回路を構成する。

オフセット補正レベル制御部ＯＦＣＴＬ２は、図７のＯＦＣＴＬ１の場合と同様に、ゲイン設定信号ＡＳＥＴ２および極性選択信号ＰＮＳＥＴを受けて、スイッチ制御信号ＳＳＥＴｐ，ＳＳＥＴｎを出力する。ただし、ＰＮＳＥＴは、図７の場合と異なり、ＶＧＡｍ側のオフセット極性とＶＧＡｓ側のオフセット極性が独立に存在するため、２種類の信号（ＰＮＳＥＴｍ，ＰＮＳＥＴｓ）を内包する。さらに、ＯＦＣＴＬ２は、図１１で述べたように、ＡＳＥＴ２を受けて増幅動作か減衰動作かを判断し、ＰＮＳＥＴｍ，ＰＮＳＥＴｓの情報を用いてスイッチＳＷｏｎ［０］〜ＳＷｏｎ［ｋ］，ＳＷｏｐ［０］〜ＳＷｏｐ［ｋ］の極性を適宜設定すると共に、基準設定レベル選択信号ＭＳＳＥＴを出力する。

例えば、ＶＧＡ２に対して増幅動作が設定される際、ＯＦＣＴＬ２は、ＶＧＡｍの出力オフセット電圧の極性を相殺する極性をＰＮＳＥＴｍから入手し、これに応じてＳＳＥＴｐ，ＳＳＥＴｎのいずれか一方を用いてＳＷｏｎ［１］〜ＳＷｏｎ［ｋ］（又はＳＷｏｐ［１］〜ＳＷｏｐ［ｋ］）のオン・オフを制御する。このオン・オフの制御は、ＡＳＥＴ２によるＧＣＴＬｍ内のＳＷｍ［１］〜ＳＷｍ［ｋ］の制御に連動して行われる。また、ＯＦＣＴＬ２は、ＭＳＳＥＴを介してＳＷｏｍをオンに制御する。一方、ＶＧＡ２に対して減衰動作が設定される際、ＯＦＣＴＬ２は、ＶＧＡｓの出力オフセット電圧の極性を相殺する極性をＰＮＳＥＴｓから入手し、これに応じてＳＳＥＴｐ，ＳＳＥＴｎのいずれか一方を用いてＳＷｏｎ［１］〜ＳＷｏｎ［ｋ］（又はＳＷｏｐ［１］〜ＳＷｏｐ［ｋ］）のオン・オフを制御する。このオン・オフの制御は、ＡＳＥＴ２によるＧＣＴＬｓ内のＳＷｓ［１］〜ＳＷｓ［ｋ］の制御に連動して行われる。また、ＯＦＣＴＬ２は、ＭＳＳＥＴを介してＳＷｏｓをオンに制御する。

また、ＯＦＣＴＬ２は、例えば、この増幅動作と減衰動作に共通して、ＰＮＳＥＴｍで定められる極性をＳＳＥＴｎ，ＳＳＥＴｐを介してＳＷｏｎ［０］，ＳＷｏｐ［０］に設定する。すなわち、ここでは、ＯＦＧ内のＭＮｏ［０］およびＳＷｏｎ［０］，ＳＷｏｐ［０］は、ＧＣＴＬｍ内のＭＮｍ［０］に対応するものであり、当該ＭＮｍ［０］を用いたＶＧＡｍの動作は、増幅動作と減衰動作で共通して行われる。そこで、ＯＦＣＴＬ２は、ＭＮｏ［０］およびＳＷｏｎ［０］，ＳＷｏｐ［０］を用いて、このＶＧＡｍの動作に伴う出力オフセット電圧を補正する。

《オフセット補正に伴う初期設定方法（応用例［１’］）》
図１３は、図１２の半導体装置において、そのオフセット補正に伴う初期設定方法の一例を示すフロー図である。図１３において、ステップＳ２０１ａ〜Ｓ２０５ａは、メイン側（ＶＧＡｍ）を対象とした初期設定方法であり、ステップＳ２０１ｂ〜Ｓ２０５ｂは、サブ側（ＶＧＡｓ）を対象とした初期設定方法である。ただし、それぞれの初期設定方法は、前述した図８のステップＳ１０１〜Ｓ１０５とほぼ同様であるため、ここでは、図８との相違点に着目して簡単に説明を行う。

まず、ステップＳ２０１ａにおいては、図８の場合と同様にＶＧＡ２のゲインが最大値Ａｍａｘに設定される。この場合、図１２において、ＧＣＴＬｍ内のスイッチＳＷｍ［１］〜ＳＷｍ［ｋ］が全てオンに制御され、ＧＣＴＬｓ内のスイッチＳＷｓ［１］〜ＳＷｓ［ｋ］が全てオフに制御される。その結果、ＶＧＡｍが最大ゲインで活性化され、ＶＧＡｓは非活性（すなわちゲインがゼロに固定）となる。また、Ａｍａｘの設定に応じてＭＳＳＥＬ内のスイッチＳＷｏｍがオンに、ＳＷｏｓがオフにそれぞれ制御される。この状態で、図８の場合と同様にしてＳ２０２ａ〜Ｓ２０４ａ（図８のＳ１０２〜Ｓ１０４に対応）の処理を行うことで、メイン側の極性選択信号ＰＮＳＥＴｍが定められ、ＩＲＧｍ内の可変電流源ＩＳＶｒｏ１の電流値（基準設定レベルＲＦＳＥＴｍに対応）が定められる。その後、ステップＳ２０５ａにおいて、当該ＰＮＳＥＴｍ，ＲＦＳＥＴｍが保存されることで、メイン側の初期設定が完了する。

次いで、ステップＳ２０１ｂにおいては、ＶＧＡ２のゲインが最小値Ａｍｉｎに設定される。この場合、図１２において、ＧＣＴＬｍ内のスイッチＳＷｍ［１］〜ＳＷｍ［ｋ］が全てオフに制御され、ＧＣＴＬｓ内のスイッチＳＷｓ［１］〜ＳＷｓ［ｋ］が全てオンに制御される。その結果、ＶＧＡｍはＧＣＴＬｍ内のＭＮｍ［０］のみを介して活性化され、ＶＧＡｓは最大ゲイン（ＶＧＡ２としては最小ゲイン）で活性化される。また、Ａｍｉｎの設定に応じてＭＳＳＥＬ内のスイッチＳＷｏｍがオフに、ＳＷｏｓがオンにそれぞれ制御される。ここで、ＶＧＡｍによって生じる出力オフセット電圧は、前述したステップＳ２０５ａによる保存処理に伴い、ＭＮｏ［０］およびＳＷｏｎ［０］，ＳＷｏｐ［０］を介して既に補正された状態となっている。

この状態で、図８の場合と同様にしてＳ２０２ｂ〜Ｓ２０４ｂ（図８のＳ１０２〜Ｓ１０４に対応）の処理を行うことで、サブ側の極性選択信号ＰＮＳＥＴｓが定められ、ＩＲＧｓ内の可変電流源ＩＳＶｒｏ２の電流値（基準設定レベルＲＦＳＥＴｓに対応）が定められる。その後、ステップＳ２０５ｂにおいて、当該ＰＮＳＥＴｓ，ＲＦＳＥＴｓが保存されることで、サブ側の初期設定が完了し、全ての初期設定が完了する。

このような初期設定により、実動作上は、この保存されたＰＮＳＥＴｍ，ＲＦＳＥＴｍ，ＰＮＳＥＴｓ，ＲＦＳＥＴｓを用いることで、増幅動作および減衰動作に関わらず、そのゲインに応じて自動的にオフセット補正が実現可能となる。また、ゲインを最大値あるいは最小値に設定した状態で初期設定を行うことで、前述したように各種有益な効果が得られる。なお、ここでは、ＶＧＡｓ側の初期設定に際し、実動作に沿って、ＶＧＡｍを活性化させた状態で行ったが、場合によっては、ＶＧＡｍ側を非活性とし、ＭＮｏ［０］を介した補正電流が流れない状態を構築し、この状態でＶＧＡｓ側の初期設定を行うことも可能である。ただし、この場合、当該初期設定の環境を構築するために別途初期設定用の動作モードを設ける必要性が生じたり、あるいは、実動作との相違に伴う誤差が生じる恐れもあるため、この観点からは図１３のような方法を用いることが望ましい。

以上、本実施の形態４の半導体装置を用いることで、これまでの各実施の形態の場合と同様の効果が得られ、代表的には、差動オフセットの補正と共に高速化が実現可能となる。さらに、増幅動作と減衰動作の双方において、このような効果を効率的な回路方式を用いて得ることが可能になる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

ＡＤＤ 加算部
ＡＳＥＴ ゲイン設定信号
ＡＳＩＣ 処理デバイス
ＢＫＰ バックプレーン
ＣＤＲ クロック・データ再生回路
ＣＮＴ カードコネクタ
ＣＴＬ 制御部
ＧＣＴＬ ゲイン制御部
ＧＮＤ 接地電源電圧
ＩＦＣＤ インタフェースカード
ＩＮ 入力端子
ＩＮＰ，ＩＮＮ 差動入力信号
ＩＲＧ 基準電流生成部
ＩＳＶ 可変電流源
ＬＡ 固定利得型差動増幅回路
ＬＡＢＫ 固定利得増幅部
ＬＮ 外部通信ケーブル
ＭＮ ＮＭＯＳトランジスタ
ＭＳＳＥＬ 基準設定レベル選択部
ＭＳＳＥＴ 基準設定レベル選択信号
ＯＡ オフセットアンプ
ＯＦＣＢＫ オフセット補正回路部
ＯＦＣＴＬ オフセット補正レベル制御部
ＯＦＧ オフセット補正レベル生成回路
ＯＵＴ 出力端子
ＯＵＴＰ’，ＯＵＴＮ’，ＯＵＴＰ，ＯＵＴＮ 差動出力信号
ＰＮＳＥＬ 極性選択部
ＰＮＳＥＴ 極性選択信号
Ｒ 抵抗
ＲＦＳＥＴ 基準設定レベル
ＳＳＥＴ スイッチ制御信号
ＳＷ スイッチ
ＳＷＣＤ スイッチカード
ＳＷＬＳＩ スイッチデバイス
ＶＣＣ 電源電圧
ＶＧＡ 可変利得型差動増幅回路
ＷＴ 重み付け部（乗算部）

Claims (8)

1. 利得設定信号を受け、前記利得設定信号が表す利得で差動入力信号を増幅し、差動出力信号を出力する可変利得型の差動増幅回路と、
   前記利得設定信号を受け、前記利得に比例して変動する補正電圧を生成し、前記補正電圧を前記差動出力信号のいずれか一方に付加することで前記差動増幅回路で生じるオフセット電圧を相殺する補正回路と、
   を備え、
   前記補正回路は、前記差動出力信号が出力される差動出力ノードに結合される補正用可変電流源を備え、
   前記補正用可変電流源は、所定の基準電流を基準として前記利得に比例して変動する補正電流を生成することで、前記補正電圧に対応する前記補正電流を生成し、
   前記補正回路は、さらに、前記基準電流の電流値を設定する基準用可変電流源を備え、
   前記基準用可変電流源の電流設定値は、前記差動入力信号が同電位に、前記利得が最大利得にそれぞれ設定された状態で探索され、前記差動出力信号がゼロとなる際の値に定められる、
   半導体装置。
2. 請求項１記載の半導体装置において、
   前記差動増幅回路は、
   前記差動入力信号が入力され、一端が共通に結合される差動対トランジスタと、
   前記差動対トランジスタの共通結合ノードに一端が結合されるテール電流源とを備え、
   前記テール電流源の電流は、前記利得に比例して変動する半導体装置。
3. 請求項２記載の半導体装置において、
   前記補正回路は、さらに、
   前記基準用可変電流源からの電流が供給される第１基準トランジスタと、
   前記補正用可変電流源に含まれる第１および第２トランジスタ、第１および第２正極スイッチ、ならびに第１および第２負極スイッチと、
   制御回路とを備え、
   前記第１トランジスタは、前記第１基準トランジスタとの間でカレントミラー回路を構成することで第１電流を生成し、
   前記第２トランジスタは、前記第１基準トランジスタとの間でカレントミラー回路を構成することで第２電流を生成し、
   前記第１および第２正極スイッチは、前記第１および第２電流を前記差動出力ノードの正極にそれぞれ結合し、
   前記第１および第２負極スイッチは、前記第１および第２電流を前記差動出力ノードの負極にそれぞれ結合し、
   前記制御回路は、前記利得設定信号の変化に応じて、前記第１および第２負極スイッチを共にオフに制御した状態で前記第１および前記第２正極スイッチのオン・オフ状態を変化させるか、あるいは、前記第１および第２正極スイッチを共にオフに制御した状態で前記第１および第２負極スイッチのオン・オフ状態を変化させる半導体装置。
4. 請求項３記載の半導体装置において、
   前記第２トランジスタは、前記第１トランジスタの２倍のトランジスタサイズを有する半導体装置。
5. 第１差動入力信号と第１利得設定信号が入力され、前記第１差動入力信号を前記第１利得設定信号が表す第１利得で増幅し、差動出力ノードに第１差動出力信号を出力する可変利得型の第１差動増幅回路と、
   前記第１差動入力信号と同一レベルで逆極性となる第２差動入力信号と第２利得設定信号が入力され、前記第２差動入力信号を前記第２利得設定信号が表す第２利得で増幅し、当該増幅結果となる第２差動増幅信号を前記差動出力ノードにおいて前記第１差動出力信号に対して加算する可変利得型の第２差動増幅回路と、
   前記第１利得設定信号を受け、前記第１利得に比例して変動する第１補正電圧を生成し、前記第１補正電圧を前記第１差動出力信号のいずれか一方に付加することで第１オフセット電圧を相殺し、さらに、前記第２利得設定信号を受け、前記第２利得に比例して変動する第２補正電圧を生成し、前記第２補正電圧を前記第１差動出力信号のいずれか一方に付加することで第２オフセット電圧を相殺する補正回路と、
   を備え、
   前記第１差動増幅回路は、前記第２利得を変化させる際には固定利得で使用され、
   前記第２差動増幅回路は、前記第１利得を変化させる際には固定利得で使用され、
   前記補正回路は、
   前記差動出力ノードに結合される補正用可変電流源と、
   第１基準電流を生成する第１基準電流源と、
   第２基準電流を生成する第２基準電流源と、
   を備え、
   前記補正用可変電流源は、前記第１利得を変化させる際には前記第１基準電流を基準として前記第１利得に比例して変動する第１補正電流を生成することで前記第１補正電圧に対応する前記第１補正電流を生成し、前記第２利得を変化させる際には前記第２基準電流を基準として前記第２利得に比例して変動する第２補正電流を生成することで前記第２補正電圧に対応する前記第２補正電流を生成し、
   前記第１および第２基準電流源のそれぞれは、可変電流源であり、
   前記第１基準電流源の第１電流設定値は、前記第１差動入力信号が同電位に、前記第１利得が最大利得にそれぞれ設定された状態で前記第１電流設定値の探索動作を行うことで定められ、
   前記第２基準電流源の第２電流設定値は、前記第２差動入力信号が同電位に、前記第２利得が最大利得にそれぞれ設定された状態で前記第２電流設定値の探索動作を行うことで定められる、
   半導体装置。
6. 請求項５記載の半導体装置において、
   前記第１差動増幅回路は、
   前記第１差動入力信号が入力され、一端が共通に結合される第１差動対トランジスタと、
   前記第１差動対トランジスタの他端に結合される増幅用負荷回路と、
   前記第１差動対トランジスタの共通結合ノードに一端が結合される第１テール電流源とを備え、
   前記第２差動増幅回路は、
   前記第２差動入力信号が入力され、一端が共通に結合され、他端が前記増幅用負荷回路に結合される第２差動対トランジスタと、
   前記第２差動対トランジスタの共通結合ノードに一端が結合される第２テール電流源とを備え、
   前記第１テール電流源の電流は、前記第１利得に比例して変動し、
   前記第２テール電流源の電流は、前記第２利得に比例して変動する半導体装置。
7. 差動信号を送信する第１半導体装置と、
   前記第１半導体装置が実装される第１配線基板と、
   前記差動信号を受信する第２半導体装置と、
   前記第２半導体装置が実装される第２配線基板と、
   前記第１配線基板から前記第２配線基板に向けて前記差動信号を伝送する通信経路とを備え、
   前記第２半導体装置は、
   入力初段に配置され、利得設定信号を受けて前記利得設定信号が表す利得で前記受信した前記差動信号を増幅し、差動出力信号を出力する可変利得型の差動増幅回路と、
   前記利得設定信号を受け、前記利得に比例して変動する補正電圧を生成し、前記補正電圧を前記差動出力信号のいずれか一方に付加することでオフセット電圧を相殺する補正回路と、
   を備え、
   前記補正回路は、前記差動出力信号が出力される差動出力ノードに結合される補正用可変電流源を備え、
   前記補正用可変電流源は、所定の基準電流を基準として前記利得に比例して変動する補正電流を生成することで、前記補正電圧に対応する前記補正電流を生成し、
   前記補正回路は、さらに、前記基準電流の電流値を設定する基準用可変電流源を備え、
   前記基準用可変電流源の電流設定値は、前記差動増幅回路の差動入力信号が同電位に、前記利得が最大利得にそれぞれ設定された状態で探索され、前記差動出力信号がゼロとなる際の値に定められる、
   通信装置。
8. 請求項７記載の通信装置において、
   前記差動増幅回路は、
   前記受信した前記差動信号が入力され、一端が共通に結合される差動対トランジスタと、
   前記差動対トランジスタの共通結合ノードに一端が結合されるテール電流源とを備え、
   前記テール電流源の電流は、前記利得に比例して変動する通信装置。

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