JPWO2007043122A1

JPWO2007043122A1 - 可変利得増幅器及びその制御方法

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Publication number: JPWO2007043122A1
Application number: JP2007539745A
Authority: JP
Inventors: 知之荒井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2005-09-30
Filing date: 2005-09-30
Publication date: 2009-04-16
Also published as: EP1931027A1; EP1931027A4; US7567126B2; US20080180175A1; WO2007043122A1; WO2007043122A9

Abstract

第１の電界効果トランジスタを有し、その第１の電界効果トランジスタのゲートに入力される信号を増幅して出力する第１の増幅回路（１０６）と、第１の増幅回路のゲートバイアスを制御することにより第１の増幅回路の利得を制御するゲートバイアス制御回路（１０２）と、第１の増幅回路のゲートに接続される容量を制御することにより第１の増幅回路の利得を制御する可変整合回路（１０３）とを有する可変利得増幅器が提供される。

Description

本発明は、可変利得増幅器及びその制御方法に関する。

図７は、下記の特許文献１に記載されている利得制御可能な高周波増幅回路の回路図である。電界効果トランジスタ７０１は、ゲートに入力される入力信号を増幅する。スイッチＢ１〜Ｂｎをオン／オフ制御し、減衰用容量の接続を制御することにより、利得を制御することができる。

すなわち、入力電力を制御することで利得制御を行う。この入力電力制御には、増幅回路のノイズフィギュア（Ｓ／Ｎ）の劣化を引き起こさないように容量の制御が用いられている。しかし、増幅回路の入力の容量が変化すると増幅回路の入力インピーダンスが変化してしまい、前段とのインピーダンス不整合が生じる。このことにより増幅回路の線形性劣化が引き起こされる点が課題である。

特開２００５−１５９８０３号公報

本発明の目的は、入力インピーダンスの変化を防止することができる可変利得増幅器及びその制御方法を提供することである。

本発明の一観点によれば、第１の電界効果トランジスタを有し、その第１の電界効果トランジスタのゲートに入力される信号を増幅して出力する第１の増幅回路と、前記第１の増幅回路のゲートバイアスを制御することにより前記第１の増幅回路の利得を制御するゲートバイアス制御回路と、前記第１の増幅回路のゲートに接続される容量を制御することにより前記第１の増幅回路の利得を制御する可変整合回路とを有する可変利得増幅器が提供される。

図１は、本発明の第１の実施形態による可変利得増幅器の構成例を示すブロック図である。図２は、第１の実施形態による可変利得増幅器の構成例を示す回路図である。図３は、ゲートバイアス制御回路のゲートバイアス制御及び可変整合回路の容量制御により、ゲインを制御した場合のトランジスタの入力インピーダンスの変化を示すスミスチャートである。図４は、ゲートバイアス制御回路によりゲートバイアスを制御せず、可変整合回路の容量制御のみにより、ゲインを制御した場合のトランジスタの入力インピーダンスの変化を示すスミスチャートである。図５は、本発明の第２の実施形態による可変利得増幅器の構成例を示す回路図である。図６は、本発明の第３の実施形態による可変利得増幅器の構成例を示す回路図である。図７は、利得制御可能が可能な高周波増幅回路の回路図である。

（第１の実施形態）
図１は、本発明の第１の実施形態による可変利得増幅器の構成例を示すブロック図である。以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。ｎチャネルトランジスタ１０６は、ゲートが容量１０４を介して入力端子ＩＮに接続され、ドレインが電源電圧端子１０７に接続され、ソースがグランド端子に接続される。出力端子ＯＵＴは、トランジスタ１０６のドレインに接続される。ゲイン制御回路１０１は、可変利得増幅器のゲイン（利得）に応じて、ゲートバイアス制御回路１０２及び可変整合回路１０３を制御する。ゲートバイアス制御回路１０２は、抵抗１０５を介して、トランジスタ１０６のゲートに接続される。可変整合回路１０３は、トランジスタ１０６のゲートに接続される。

トランジスタ１０６は、増幅回路を構成し、入力端子ＩＮに入力される高周波入力信号（ＲＦ入力信号）を増幅して出力端子ＯＵＴから出力する。ゲートバイアス制御回路１０２は、トランジスタ１０６のゲートバイアスを制御することにより、増幅回路のゲインを制御する。可変整合回路１０３は、トランジスタ１０６のゲートに接続される容量を制御することにより増幅回路のゲインを制御する。

図２は、本実施形態による可変利得増幅器の構成例を示す回路図である。ゲイン制御回路２０７は図１のゲイン制御回路１０１に対応し、ゲートバイアス制御回路２０２は図１のゲートバイアス制御回路１０２に対応し、可変整合回路２０３は図１の可変整合回路１０３に対応し、容量Ｃ５は図１の容量１０４に対応し、トランジスタＭ１は図１のトランジスタ１０６に対応する。

まず、増幅回路２０４の構成について説明する。ｎチャネルトランジスタＭ１は、ゲートが抵抗を介してオペアンプ２０８の出力端子に接続され、ドレインがｎチャネルトランジスタＭ２のソースに接続され、ソースがグランドに接続される。ｎチャネルトランジスタＭ２は、ゲートが電圧Ｖｇ１に接続され、ドレインがインダクタＬ１を介して電源電圧Ｖｄｄに接続される。入力端子ＩＮは、容量Ｃ５を介してトランジスタＭ１のゲートに接続される。出力端子ＯＵＴは、トランジスタＭ２のドレインに接続される。容量Ｃ５は、入力端子ＩＮの入力信号の直流成分をカットし、そのカットされた入力信号をトランジスタＭ１のゲートに供給する。

次に、可変整合回路２０３の構成について説明する。ｎチャネルトランジスタＭ２１は、ドレインが容量Ｃ１を介してトランジスタＭ１のゲートに接続され、ソースがグランドに接続され、スイッチＳＷ２１を構成する。ｎチャネルトランジスタＭ２２は、ドレインが容量Ｃ２を介してトランジスタＭ１のゲートに接続され、ソースがグランドに接続され、スイッチＳＷ２２を構成する。ｎチャネルトランジスタＭ２４は、ドレインが容量Ｃ４を介してトランジスタＭ１のゲートに接続され、ソースがグランドに接続され、スイッチＳＷ２４を構成する。以上のように、例えば４個の容量Ｃ１〜Ｃ４及びスイッチＳＷ２１〜ＳＷ２４の直列接続ユニットが並列に接続される。

次に、ｇｍ補償回路２０１の構成について説明する。ｎチャネルトランジスタＭ６は、ゲート及びドレインが電流源ＣＳ３を介して電源電圧Ｖｄｄに接続され、ソースがグランドに接続される。ｎチャネルトランジスタＭ５は、ゲートが電流源ＣＳ３に接続され、ドレインが電流源ＣＳ２を介して電源電圧Ｖｄｄに接続され、ソースが抵抗Ｒ３を介してグランドに接続される。ｎチャネルトランジスタＭ１１は、ドレインが電流源ＣＳ１１及び抵抗Ｒ１を介して電源電圧Ｖｄｄに接続され、ソースがグランドに接続され、スイッチＳＷ１１を構成する。ｎチャネルトランジスタＭ１２は、ドレインが電流源ＣＳ１２及び抵抗Ｒ１を介して電源電圧Ｖｄｄに接続され、ソースがグランドに接続され、スイッチＳＷ１２を構成する。ｎチャネルトランジスタＭ１４は、ドレインが電流源ＣＳ１４及び抵抗Ｒ１を介して電源電圧Ｖｄｄに接続され、ソースがグランドに接続され、スイッチＳＷ１４を構成する。以上のように、例えば４個の電流源ＣＳ１１〜ＣＳ１４及びスイッチＳＷ１１〜ＳＷ１４の直列接続ユニットが並列に接続される。電流源ＣＳ３，ＣＳ２，ＣＳ１１〜ＣＳ１４は、カレントミラー回路２０５を構成し、相互に依存した電流が流れる。

次に、ゲートバイアス制御回路２０２の構成について説明する。ｎチャネルトランジスタＭ３は、ゲートがオペアンプ２０８の出力端子に接続され、ドレインがｎチャネルトランジスタＭ４のソースに接続され、ソースがグランドに接続される。ｎチャネルトランジスタＭ４は、ゲートが電圧Ｖｇ１に接続され、ドレインが抵抗Ｒ２を介して電源電圧Ｖｄｄに接続される。オペアンプ２０８は、非反転入力端子がトランジスタＭ４のドレインに接続され、反転入力端子が電流源ＣＳ１１〜ＣＳ１４に接続される。カレントミラー回路２０６は、トランジスタＭ１，Ｍ２，Ｍ３及びＭ４を有する。トランジスタＭ１及びＭ３は相互に依存した電流が流れ、トランジスタＭ２及びＭ４は相互に依存した電流が流れる。

ゲイン制御回路２０７は、スイッチＳＷ１１〜ＳＷ１４及びスイッチＳＷ２１〜ＳＷ２４のゲート電圧を制御することにより、ゲインを制御する。

次に、可変整合回路２０３の動作を説明する。スイッチＳＷ２１〜ＳＷ２４は、ゲート電圧がハイレベルになるとオンし、トランジスタＭ１のゲート及びグランド間にそれぞれ容量Ｃ１〜Ｃ４を接続する。スイッチＳＷ２１〜ＳＷ２４のオン数を多くするほど、容量Ｃ１〜Ｃ４が大きくなり、かつトランジスタＭ１の入力インピーダンスが小さくなり、ゲインが小さくなる。

次に、ｇｍ補償回路２０１の動作を説明する。トランジスタＭ１のｇｍは、温度及びプロセスばらつきにより変動する。ｇｍ補償回路２０１内のトランジスタＭ５，Ｍ６は、トランジスタＭ１と同じ構造のトランジスタを用いるため、同じｇｍを有する。ｇｍ補償回路２０１は、トランジスタＭ１のｇｍが一定になるように制御するための回路である。

次に、ゲートバイアス制御回路２０２の動作を説明する。スイッチＳＷ１１〜ＳＷ１４は、ゲート電圧がハイレベルになるとオンし、それぞれ電流源ＣＳ１１〜ＣＳ１４を接続する。スイッチＳＷ１１〜ＳＷ１４のオン数を少なくするほど、抵抗Ｒ１を流れる電流が小さくなり、トランジスタＭ１のゲートバイアス電圧が低くなる。すると、トランジスタＭ１のゲート入力容量が小さくなり、かつトランジスタＭ１の入力インピーダンスが大きくなり、ゲインが小さくなる。

図３及び図４は、ゲイン制御によるトランジスタＭ１の入力インピーダンスの変化のシミュレーション結果を示すスミスチャートである。横軸は、抵抗成分を示し、左端が０Ω、右端が無限大、中央が５０Ωを示す。円の上側がインダクタンス成分を示し、下側が容量成分を示す。本実施形態の可変利得増幅器は、５０Ωで整合されているものとする。

図４は、ゲートバイアス制御回路２０２によりゲートバイアスを制御せず、可変整合回路２０３の容量制御のみにより、ゲインを制御した場合のトランジスタＭ１の入力インピーダンスの変化を示すスミスチャートである。ゲインが大きいポイント４０２から徐々にゲインが小さいポイント４０１にゲイン制御すると、矢印４０３の方向にトランジスタＭ１の入力インピーダンスが変化する。可変整合回路２０３は、容量Ｃ１〜Ｃ４を大きくすることにより、ゲインが小さくなる方向にポイント４０２からポイント４０１に変化させることができる。その時、トランジスタＭ１の入力インピーダンスは、矢印４０３に示すように、小さくなる方向に変化する。

図３は、ゲートバイアス制御回路２０２のゲートバイアス制御及び可変整合回路２０３の容量制御により、ゲインを制御した場合のトランジスタＭ１の入力インピーダンスの変化を示すスミスチャートである。ゲインが大きいポイント３０２から徐々にゲインが小さいポイント３０１にゲイン制御すると、トランジスタＭ１の入力インピーダンスはほとんど変化しない。図３は、図４に比べ、入力インピーダンスの変化がほとんどなく、入力インピーダンスをほぼ一定に保つことができる。

ゲートバイアス制御回路２０２は、ゲートバイアスを小さくすることにより、ゲインが小さくなる方向にポイント３０２からポイント３０１に変化させることができる。その時、トランジスタＭ１の入力容量は小さくなり、かつ入力インピーダンスは大きくなる方向に変化する。

図４に示したように、可変整合回路２０３は、ゲインが小さくなるように制御すると、トランジスタＭ１の入力容量が大きくなり、入力インピーダンスが小さくなる。逆に、ゲートバイアス制御回路２０２は、ゲインが小さくなるように制御すると、トランジスタＭ１の入力容量が小さくなり、入力インピーダンスが大きくなる。ゲインを大きくする場合には、トランジスタＭ１の入力容量及び入力インピーダンスは、上記のゲインを小さくする場合に対して、逆方向に変化する。

すなわち、ゲートバイアス制御回路２０２のゲートバイアス制御によりゲインを小さくするとトランジスタＭ１の入力インピーダンスが変化する方向と、可変整合回路２０３の容量制御によりゲインを小さくするとトランジスタＭ１の入力インピーダンスが変化する方向とが逆である。これらの２つの入力インピーダンスの変化が相互に打ち消しあい、入力インピーダンスをほぼ一定にすることができる。

また、ゲートバイアス制御回路２０２は、トランジスタＭ１のゲートバイアス電圧を低くすることにより、ゲインを小さくすることができる。この際、トランジスタＭ１のドレイン電流が小さくなり、消費電力を小さくすることができる。これに対し、可変整合回路２０３は、ゲイン制御により、消費電力を制御することができない。したがって、ゲインを小さくするときには、ゲートバイアス制御回路２０２のゲートバイアス制御によりゲインを小さくすれば、消費電力を小さくすることができ、好ましい。ここで、ゲインの下げ幅が小さい場合には、ゲートバイアス制御回路２０２によるゲイン制御のみで可能である。しかし、ゲインの下げ幅が大きい場合には、ゲートバイアス制御回路２０２及び可変整合回路２０３の両方により、ゲインを制御する必要がある。

すなわち、増幅回路２０４のゲイン変更範囲に応じて、ゲートバイアス制御回路２０２のゲートバイアス制御、又はゲートバイアス制御回路２０２のゲートバイアス制御及び可変整合回路２０３の容量制御により、増幅回路２０４のゲインを制御する。

具体的には、増幅回路２０４のゲインの下げ幅が所定値よりも小さい場合にはゲートバイアス制御回路２０２のゲートバイアス制御により増幅回路２０４のゲインを制御し、増幅回路２０４のゲインの下げ幅が所定値よりも大きい場合にはゲートバイアス制御回路２０２のゲートバイアス制御及び可変整合回路２０３の容量制御により増幅回路２０４のゲインを制御する。

本実施形態の可変利得増幅器は、パワーアンプドライバ回路の単相回路又は差動回路の入力部に用いることができる。例えば、ゲートバイアス制御回路２０２に用いられる電流源ＣＳ１１は５０μＡ、電流源ＣＳ１２は１００μＡ、電流源ＣＳ１３は２００μＡ、電流源ＣＳ１４は４００μＡの電流を流すことができる。これらの電流源ＣＳ１１〜ＣＳ１４は、ｇｍ補償回路２０１のカレントミラー回路２０５内で構成される電流源である。４ビットのスイッチＳＷ１１〜ＳＷ１４を切り替えることにより電源回路の電流源ＣＳ１１〜ＣＳ１４の電流値を制御する。この電流源ＣＳ１１〜ＣＳ１４を用いて、さらにオペアンプ２０８に接続されたカレントミラー回路２０６を用いて、より高精度にトランジスタＭ３のゲートバイアス点を制御する。トランジスタＭ４のゲートバイアス電圧Ｖｇ１は、抵抗分圧等で与えることができる。例えば、可変整合回路２０３に用いられる容量Ｃ１は２８０ｆＦ、容量Ｃ２は５６０ｆＦ、容量Ｃ３は１１２０ｆＦ、容量Ｃ４は２２４０ｆＦである。容量Ｃ５は１１２０ｆＦである。トランジスタＭ２１〜Ｍ２４は、例えば、ゲート長Ｌｇが０．２４μｍである。例えば、トランジスタＭ２１のゲート幅Ｗｇは８μｍ、トランジスタＭ２２のゲート幅Ｗｇは１６μｍ、トランジスタＭ２３のゲート幅Ｗｇは３２μｍ、トランジスタＭ２４のゲート幅Ｗｇは６４μｍである。これらのトランジスタＭ２１〜Ｍ２４のオン／オフを切り替えることにより、ゲイン可変幅が大きくなったときの入力インピーダンスの変化を抑制する。また、容量Ｃ５は、パワーアンプドライバの整合回路の一部として最適な値を用いる。このゲートバイアス制御回路２０２のスイッチＳＷ１１〜ＳＷ１４と可変整合回路２０３のＳＷ２１〜ＳＷ２４のゲートは、ゲイン制御回路２０７に接続されている。ゲイン変更幅があらかじめ設定されたゲイン可変範囲未満ならゲートバイアス制御回路２０２のみを用いてスイッチＳＷ１１〜ＳＷ１４の４ビット制御を行う。また、ゲイン変更幅があらかじめ設定された可変範囲以上ならゲートバイアス制御回路２０２及び可変整合回路２０３のスイッチＳＷ１１〜ＳＷ１４及びＳＷ２１〜ＳＷ２４の８ビットを用いて、入力インピーダンスが変化しないように制御を行う。図３には、例として、差動回路の入力部にこの可変利得増幅器を用いたときのシミュレーション結果を示す。このように入力インピーダンスの変化を抑制してゲインを制御できることが分かる。この可変利得増幅器を用いることで増幅器の線形性の劣化を抑制することができる。

（第２の実施形態）
図５は、本発明の第２の実施形態による可変利得増幅器の構成例を示す回路図である。図５が図２と異なる点を説明する。入力反射電力検出器５０１は、トランジスタＭ１の入力反射電力を検出し、端子ＤＯＵＴに出力する。ゲイン制御回路２０７は、入力反射電力検出器５０１により出力された端子ＤＯＵＴの入力反射電力に応じて、ゲートバイアス制御回路２０２のスイッチＳＷ１１〜ＳＷ１４及び／又は可変整合回路２０３のスイッチＳＷ２１〜ＳＷ２４のオン／オフ制御を行う。

トランジスタＭ１のゲート入力端子には、入力反射電力検出器５０１等の反射検出回路が接続されており、その出力端子ＤＯＵＴはゲイン制御回路２０７に接続されている。ゲイン制御回路２０７は、ゲイン制御前の入射反射電力とゲイン制御後の入力反射電力を比較し、その差分を演算する。その差分があらかじめ設定した値未満であればゲートバイアス制御回路２０２のスイッチＳＷ１１〜ＳＷ１４の４ビットのみを制御する。また、その差分が設定された値以上ならゲートバイアス制御回路２０２のスイッチＳＷ１１〜ＳＷ１４及び可変整合回路２０３のスイッチＳＷ２１〜ＳＷ２４の８ビットを制御する。この制御の際、入力インピーダンスが変化しないように制御を行う。

入力反射電力は、入力インピーダンスの影響を受ける。したがって、ゲイン制御前の入力反射電力とゲイン制御後の入力反射電力との差分が小さくなるようにスイッチＳＷ１１〜ＳＷ１４及びＳＷ２１〜ＳＷ２４を制御することにより、ゲイン制御後の入力インピーダンスがゲイン制御前の入力インピーダンスと同じになるように制御される。

本実施形態によれば、入力反射電力検出器５０１により検出された入力反射電力に応じて、ゲートバイアス制御回路２０２のゲートバイアス制御、又はゲートバイアス制御回路２０２のゲートバイアス制御及び可変整合回路２０３の容量制御を行う。すなわち、このゲイン制御のゲイン下げ幅が所定値より小さい場合にはゲートバイアス制御回路２０２により制御を行い、所定値より大きい場合にはゲートバイアス制御回路２０２及び可変整合回路２０３により制御を行う。ゲートバイアス制御回路２０２の制御によりゲインを下げることにより、消費電力を小さくすることができる。

具体的には、入力反射電力検出器５０１により検出されたゲイン制御前の入力反射電力とゲイン制御後の入力反射電力との差分が所定値より小さい場合にはゲートバイアス制御回路２０２のゲートバイアス制御を行い、所定値より大きい場合にはゲートバイアス制御回路２０２のゲートバイアス制御及び可変整合回路２０３の容量制御を行う。

（第３の実施形態）
図６は、本発明の第３の実施形態による可変利得増幅器の構成例を示す回路図である。図６が図１と異なる点を説明する。ｎチャネルトランジスタ６０１は、ゲートが端子ＯＵＴに接続され、ドレインが電源電圧端子１０７に接続され、ソースがグランド端子に接続される。出力端子６０２は、トランジスタ６０１のドレインに接続される。

トランジスタ６０１は、図１の増幅回路の後段に接続される固定利得増幅回路を構成し、トランジスタ６０１のゲートに入力される信号を増幅して端子６０２から出力する。この固定利得増幅回路は、ゲートバイアス制御回路及び可変整合回路を有せず、トランジスタ６０１のゲートバイアス制御及びゲートに接続される容量制御を行わない。本実施形態のように、複数段の増幅回路により可変利得増幅器を構成する場合には、少なくとも１個が図１の可変利得増幅回路であればよく、その他は固定利得増幅回路でよい。

以上のように、第１〜第３の実施形態によれば、可変利得増幅器は、図１に示すように、ゲートバイアス制御回路１０２と、可変整合回路１０３と、これら２つの回路１０２，１０３を制御するゲイン制御回路１０１を有する。ゲイン制御幅があらかじめ設定されたゲイン制御範囲よりも小さい場合にはゲートバイアス制御回路１０２によりゲインを制御する。また、ゲイン制御幅があらかじめ設定されたゲイン制御範囲より大きい場合には、可変整合回路１０３とゲートバイアス制御回路１０２の制御を組み合わせることによりゲインを制御する。

上記の可変利得増幅器によれば、入力端子ＩＮから増幅トランジスタＭ１のゲートとの間の高周波入力信号の伝播経路中に、抵抗素子やスイッチが挿入されていないので、抵抗素子によるノイズフィギュアの劣化や寄生容量の問題、スイッチによる高周波特性の劣化がない。

また、ゲインを制御した場合の入力インピーダンスの変化が少ないため、可変利得増幅器の前段回路との整合が維持できるため、可変利得増幅器は広範囲のゲイン制御範囲において線形性劣化を抑制することができる。また、ゲートバイアス回路１０２と可変整合回路１０３を制御することによりゲインを制御するため消費電力を抑制することができる。

したがって、高周波信号に対してノイズフィギュアの劣化が少なく、可変利得増幅器の線形性劣化を抑制して低消費電力で広範囲にゲインを制御することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

第１の増幅回路のゲートバイアス制御及びゲートに接続される容量制御を組み合わせて利得を制御することにより、入力インピーダンスの変動を防止することができる。また、ゲートバイアス制御により、消費電力を抑制することができる。

Claims

第１の電界効果トランジスタを有し、その第１の電界効果トランジスタのゲートに入力される信号を増幅して出力する第１の増幅回路と、
前記第１の増幅回路のゲートバイアスを制御することにより前記第１の増幅回路の利得を制御するゲートバイアス制御回路と、
前記第１の増幅回路のゲートに接続される容量を制御することにより前記第１の増幅回路の利得を制御する可変整合回路と
を有することを特徴とする可変利得増幅器。
前記第１の増幅回路の利得変更範囲に応じて、前記ゲートバイアス制御回路のゲートバイアス制御、又は前記ゲートバイアス制御回路のゲートバイアス制御及び前記可変整合回路の容量制御により、前記第１の増幅回路の利得を制御することを特徴とする請求項１記載の可変利得増幅器。
前記第１の増幅回路の利得の下げ幅が所定値よりも小さい場合には前記ゲートバイアス制御回路のゲートバイアス制御により前記第１の増幅回路の利得を制御し、前記第１の増幅回路の利得の下げ幅が所定値よりも大きい場合には前記ゲートバイアス制御回路のゲートバイアス制御及び前記可変整合回路の容量制御により前記第１の増幅回路の利得を制御することを特徴とする請求項２記載の可変利得増幅器。
さらに、前記第１の増幅回路の入力反射電力を検出する反射検出回路を有し、
前記反射検出回路により検出された入力反射電力に応じて、前記ゲートバイアス制御回路のゲートバイアス制御及び／又は前記可変整合回路の容量制御を行うことを特徴とする請求項１記載の可変利得増幅器。
前記反射検出回路により検出された入力反射電力に応じて、前記ゲートバイアス制御回路のゲートバイアス制御、又は前記ゲートバイアス制御回路のゲートバイアス制御及び前記可変整合回路の容量制御を行うことを特徴とする請求項４記載の可変利得増幅器。
前記反射検出回路により検出された利得制御前の入力反射電力と利得制御後の入力反射電力との差分が所定値より小さい場合には前記ゲートバイアス制御回路のゲートバイアス制御を行い、所定値より大きい場合には前記ゲートバイアス制御回路のゲートバイアス制御及び前記可変整合回路の容量制御を行うことを特徴とする請求項５記載の可変利得増幅器。
さらに、前記第１の増幅回路に接続され、かつ第２の電界効果トランジスタを有し、その第２の電界効果トランジスタのゲートバイアス制御及びゲートに接続される容量制御を行わず、その第２の電界効果トランジスタのゲートに入力される信号を増幅して出力する第２の増幅回路を有することを特徴とする請求項１記載の可変利得増幅器。
前記ゲートバイアス制御回路のゲートバイアス制御により利得を小さくすると前記第１の増幅回路の入力インピーダンスが変化する方向と、前記可変整合回路の容量制御により利得を小さくすると前記第１の増幅回路の入力インピーダンスが変化する方向とが逆であることを特徴とする請求項１記載の可変利得増幅器。
前記ゲートバイアス制御回路のゲートバイアス制御により利得を小さくすると前記第１の増幅回路の入力インピーダンスが大きくなり、前記可変整合回路の容量制御により利得を小さくすると前記第１の増幅回路の入力インピーダンスが小さくなることを特徴とする請求項８記載の可変利得増幅器。
前記ゲートバイアス制御回路は、前記ゲートバイアスを小さくすることにより前記第１の増幅回路の利得を小さくし、前記可変整合回路は、前記容量を大きくすることにより前記第１の増幅回路の利得を小さくすることを特徴とする請求項１記載の可変利得増幅器。
第１の電界効果トランジスタを有し、その第１の電界効果トランジスタのゲートに入力される信号を増幅して出力する第１の増幅回路を有する可変利得増幅器の制御方法であって、
前記第１の増幅回路のゲートバイアスを制御することにより前記第１の増幅回路の利得を制御するゲートバイアス制御ステップと、
前記第１の増幅回路のゲートに接続される容量を制御することにより前記第１の増幅回路の利得を制御する容量制御ステップと
を有することを特徴とする可変利得増幅器の制御方法。
前記第１の増幅回路の利得変更範囲に応じて、前記ゲートバイアス制御、又は前記ゲートバイアス制御及び前記容量制御により、前記第１の増幅回路の利得を制御することを特徴とする請求項１１記載の可変利得増幅器の制御方法。
前記第１の増幅回路の利得の下げ幅が所定値よりも小さい場合には前記ゲートバイアス制御により前記第１の増幅回路の利得を制御し、前記第１の増幅回路の利得の下げ幅が所定値よりも大きい場合には前記ゲートバイアス制御及び前記容量制御により前記第１の増幅回路の利得を制御することを特徴とする請求項１２記載の可変利得増幅器の制御方法。
さらに、前記第１の増幅回路の入力反射電力を検出する反射検出ステップを有し、
前記検出された入力反射電力に応じて、前記ゲートバイアス制御及び／又は前記容量制御を行うことを特徴とする請求項１１記載の可変利得増幅器の制御方法。
前記検出された入力反射電力に応じて、前記ゲートバイアス制御、又は前記ゲートバイアス制御及び前記容量制御を行うことを特徴とする請求項１４記載の可変利得増幅器の制御方法。
前記検出された利得制御前の入力反射電力と利得制御後の入力反射電力との差分が所定値より小さい場合には前記ゲートバイアス制御を行い、所定値より大きい場合には前記ゲートバイアス制御及び前記容量制御を行うことを特徴とする請求項１５記載の可変利得増幅器の制御方法。
前記可変利得増幅器は、さらに、前記第１の増幅回路に接続され、かつ第２の電界効果トランジスタを有し、その第２の電界効果トランジスタのゲートバイアス制御及びゲートに接続される容量制御を行わず、その第２の電界効果トランジスタのゲートに入力される信号を増幅して出力する第２の増幅回路を有することを特徴とする請求項１１記載の可変利得増幅器の制御方法。
前記ゲートバイアス制御により利得を小さくすると前記第１の増幅回路の入力インピーダンスが変化する方向と、前記容量制御により利得を小さくすると前記第１の増幅回路の入力インピーダンスが変化する方向とが逆であることを特徴とする請求項１１記載の可変利得増幅器の制御方法。
前記ゲートバイアス制御により利得を小さくすると前記第１の増幅回路の入力インピーダンスが大きくなり、前記容量制御により利得を小さくすると前記第１の増幅回路の入力インピーダンスが小さくなることを特徴とする請求項１８記載の可変利得増幅器の制御方法。
前記ゲートバイアス制御は、前記ゲートバイアスを小さくすることにより前記第１の増幅回路の利得を小さくし、前記容量制御は、前記容量を大きくすることにより前記第１の増幅回路の利得を小さくすることを特徴とする請求項１１記載の可変利得増幅器の制御方法。