WO2007043122A9 - 可変利得増幅器及びその制御方法 - Google Patents

可変利得増幅器及びその制御方法

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Definitions

  • the present invention relates to a variable gain amplifier and a control method thereof.
  • FIG. 7 is a circuit diagram of a high-frequency amplifier circuit capable of gain control described in Patent Document 1 below.
  • the field effect transistor 701 amplifies an input signal input to the gate.
  • the gain can be controlled by controlling switches Bl to Bn on and off and controlling the connection of the attenuating capacitor.
  • gain control is performed by controlling input power.
  • capacity control is used so as not to cause deterioration of the noise figure (SZN) of the amplifier circuit.
  • SZN noise figure
  • the input capacitance of the amplifier circuit changes, the input impedance of the amplifier circuit changes, resulting in impedance mismatch with the previous stage. The problem is that this causes degradation of the linearity of the amplifier circuit.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2005-159803
  • An object of the present invention is to provide a variable gain amplifier that can prevent a change in input impedance and a control method thereof.
  • a first amplifier circuit having a first field effect transistor and amplifying and outputting a signal input to the gate of the first field effect transistor;
  • a gate bias control circuit for controlling a gain of the first amplifier circuit by controlling a gate bias of the first amplifier circuit; and a capacitor connected to a gate of the first amplifier circuit.
  • a variable gain amplifier having a variable matching circuit for controlling the gain of the first amplifier circuit is provided.
  • FIG. 1 is a block diagram showing a configuration example of a variable gain amplifier according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a configuration example of a variable gain amplifier according to the first embodiment.
  • FIG. 3 is a Smith chart showing changes in the input impedance of a transistor when the gain is controlled by gate bias control of the gate bias control circuit and capacitance control of the variable matching circuit.
  • FIG. 4 is a Smith chart showing changes in the input impedance of a transistor when the gain is controlled only by controlling the capacitance of the variable matching circuit without controlling the gate bias by the gate bias control circuit.
  • FIG. 5 is a circuit diagram showing a configuration example of a variable gain amplifier according to a second embodiment of the present invention.
  • FIG. 6 is a circuit diagram showing a configuration example of a variable gain amplifier according to a third embodiment of the present invention.
  • FIG. 7 is a circuit diagram of a high frequency amplifier circuit capable of gain control.
  • FIG. 1 is a block diagram showing a configuration example of a variable gain amplifier according to the first embodiment of the present invention.
  • the MOS field effect transistor is simply referred to as a transistor.
  • the n-channel transistor 106 has a gate connected to the input terminal IN through the capacitor 104, a drain connected to the power supply voltage terminal 107, and a source connected to the ground terminal.
  • the output terminal OUT is connected to the drain of the transistor 106.
  • the gain control circuit 101 controls the gate bias control circuit 102 and the variable matching circuit 103 according to the gain (gain) of the variable gain amplifier.
  • the gate bias control circuit 102 is connected to the gate of the transistor 106 through the resistor 105.
  • the variable matching circuit 103 is connected to the gate of the transistor 106.
  • the transistor 106 constitutes an amplifier circuit, and a high frequency input signal input to the input terminal IN
  • the gate bias control circuit 102 controls the gain of the amplifier circuit by controlling the gate bias of the transistor 106.
  • the variable matching circuit 103 controls the gain of the amplifier circuit by controlling the capacitance connected to the gate of the transistor 106.
  • FIG. 2 is a circuit diagram showing a configuration example of the variable gain amplifier according to the present embodiment.
  • gain The control circuit 207 corresponds to the gain control circuit 101 in FIG. 1
  • the gate bias control circuit 202 corresponds to the gate bias control circuit 102 in FIG. 1
  • the variable matching circuit 203 corresponds to the variable matching circuit 103 in FIG.
  • Capacitor C5 corresponds to capacitor 104 in FIG. 1
  • transistor Ml corresponds to transistor 106 in FIG.
  • the n-channel transistor Ml has a gate connected to the output terminal of the operational amplifier 208 through a resistor, a drain connected to the source of the n-channel transistor M2, and a source connected to the ground.
  • the n-channel transistor M2 has a gate connected to the voltage Vgl and a drain connected to the power supply voltage Vdd through the inductor L1.
  • the input terminal IN is connected to the gate of the transistor Ml through the capacitor C5.
  • the output terminal OUT is connected to the drain of the transistor M2.
  • Capacitor C5 cuts the DC component of the input signal at input terminal IN and supplies the cut input signal to the gate of transistor Ml.
  • the drain is connected to the gate of the transistor Ml via the capacitor C1, and the source is connected to the ground, thereby forming the switch SW21.
  • the drain is connected to the gate of the transistor Ml via the capacitor C2, and the source is connected to the ground, thereby forming the switch SW22.
  • the drain is connected to the gate of the transistor Ml through the capacitor C4, the source is connected to the ground, and the switch SW24 is configured. As described above, for example, series connection units of four capacitors C1 to C4 and switches SW21 to SW24 are connected in parallel.
  • the gate and drain are connected to the power supply voltage Vdd via the current source CS3, and the source is connected to the ground.
  • the gate is connected to the current source CS3
  • the drain is connected to the power supply voltage Vdd through the current source CS2
  • the source is connected to the ground through the resistor R3.
  • the drain is connected to the power supply voltage Vdd via the current source CS11 and the resistor R1, and the source is connected to the ground to constitute the switch SW11.
  • the drain is connected to the power supply voltage Vdd via the current source CS12 and the resistor R1, and the source is connected to the ground, forming the switch SW12.
  • the In the n-channel transistor M14 the drain is connected to the power supply voltage Vdd via the current source CS14 and the resistor R1, and the source is connected to the ground to constitute the switch SW14.
  • a series connection unit of four current sources CS11 to CS14 and switches SW11 to SW14 are connected in parallel.
  • the current sources CS3, CS2, CS11 to CS14 constitute a current mirror circuit 205, and mutually dependent current flows.
  • the n-channel transistor M3 has a gate connected to the output terminal of the operational amplifier 208, a drain connected to the source of the n-channel transistor M4, and a source connected to the ground.
  • the n-channel transistor M4 has a gate connected to the voltage Vgl and a drain connected to the power supply voltage Vdd via the resistor R2.
  • the operational amplifier 208 has a non-inverting input terminal connected to the drain of the transistor M4 and an inverting input terminal connected to the current sources CS11 to CS14.
  • the current mirror circuit 206 includes transistors Ml, M2, M3, and M4. Transistors Ml and M3 carry mutually dependent currents, and transistors M2 and M4 carry mutually dependent currents.
  • the gain control circuit 207 controls the gain by controlling the gate voltages of the switches SW11 to SW14 and the switches SW21 to SW24.
  • the switches SW21 to SW24 are turned on when the gate voltage becomes high level, and the capacitors C1 to C4 are connected between the gate and the ground of the transistor Ml, respectively. As the number of switches SW21 to SW24 is increased, the capacitances C1 to C4 are increased, the input impedance of the transistor Ml is decreased, and the gain is decreased.
  • the gm of transistor Ml varies with temperature and process variations.
  • the transistors M5 and M6 in the gm compensation circuit 201 have the same gm because the transistors having the same structure as the transistor Ml are used.
  • the gm compensation circuit 201 is a circuit for controlling the gm of the transistor Ml to be constant.
  • the switches SW11 to SW14 are turned on when the gate voltage becomes high level, and connect the current sources CS11 to CS14, respectively.
  • the smaller the number of switches SW11 to SW14 that are turned on the smaller the current flowing through the resistor R1 and the lower the gate bias voltage of the transistor Ml.
  • the transistor Ml gain As a result, the input impedance of the transistor Ml increases and the gain decreases.
  • FIG. 3 and FIG. 4 are Smith charts showing simulation results of changes in the input impedance of the transistor Ml by gain control.
  • the horizontal axis shows the resistance component, the left end is ⁇ , the right end is infinity, and the center is 50 ⁇ .
  • the upper side of the circle shows the inductance component, and the lower side shows the capacitance component.
  • the variable gain amplifier of this embodiment is assumed to be matched with 50 ⁇ .
  • FIG. 4 is a Smith chart showing the change in the input impedance of the transistor Ml when the gate bias is not controlled by the gate bias control circuit 202 and the gain is controlled only by the capacitance control of the variable matching circuit 203. It is.
  • gain control is performed from point 402 with a large gain gradually to point 401 with a small gain
  • the input impedance of transistor Ml changes in the direction of arrow 403.
  • the variable matching circuit 203 can be changed from the point 402 to the point 401 in the direction of decreasing the gain by increasing the capacitances C1 to C4. At that time, the input impedance of the transistor Ml changes in the direction of decreasing as shown by the arrow 403.
  • FIG. 3 is a Smith chart showing changes in the input impedance of the transistor M 1 when the gain is controlled by the gate bias control of the gate bias control circuit 202 and the capacitance control of the variable matching circuit 203.
  • gain control is performed from the point 302 with a large gain to the point 301 with a gradually small gain, the input impedance of the transistor M1 hardly changes.
  • Fig. 3 can keep the input impedance with almost no change in input impedance almost constant.
  • the gate bias control circuit 202 can change the gain from a point 302 to a point 301 by decreasing the gate bias. At that time, the input capacitance of the transistor Ml decreases and the input impedance changes in the increasing direction.
  • variable matching circuit 203 when the variable matching circuit 203 is controlled so as to reduce the gain, the input capacitance of the transistor Ml increases and the input impedance decreases. Conversely, when the gate bias control circuit 202 controls the gain to be small, the transistor Ml is turned on. The force capacity decreases and the input impedance increases. When the gain is increased, the input capacitance and input impedance of the transistor M 1 change in the opposite direction as compared with the case where the gain is decreased.
  • the gate bias control circuit 202 can reduce the gain by reducing the gate bias voltage of the transistor Ml. At this time, the drain current of the transistor Ml is reduced, and the power consumption can be reduced.
  • the variable matching circuit 203 cannot control power consumption by gain control. Therefore, when the gain is reduced, it is preferable to reduce the gain by the gate bias control of the gate bias control circuit 202 because power consumption can be reduced.
  • the gain reduction range is small, only gain control by the gate bias control circuit 202 is possible.
  • the gain reduction range is large, it is necessary to control the gain by both the gate bias control circuit 202 and the variable matching circuit 203.
  • the gate bias control of the gate bias control circuit 202 or the gate bias control of the gate bias control circuit 202 and the capacitance control of the variable matching circuit 203 Control the gain.
  • the gain of the amplifier circuit 204 is controlled by the gate bias control of the gate bias control circuit 202, and the gain of the amplifier circuit 204 is controlled.
  • the reduction width is larger than a predetermined value, the gain of the amplifier circuit 204 is controlled by the gate bias control of the gate bias control circuit 202 and the capacitance control of the variable matching circuit 203.
  • the variable gain amplifier of this embodiment can be used for a single-phase circuit or a differential circuit input section of a power amplifier driver circuit.
  • the current source CS11 used in the gate bias control circuit 202 is 50 A
  • the current source CS12 is 100 A
  • the current source CS13 is 200 A
  • the current source CS 14 can pass a current of 400 ⁇ .
  • These current sources CS 11 to CS 14 are current sources configured in the current mirror circuit 205 of the gm compensation circuit 201. By switching the 4-bit switches SW11 to SW14, the current values of the current sources CS11 to CS14 of the power supply circuit are controlled.
  • the current mirror circuit 206 connected to the operational amplifier 208 is used to control the gate bias point of the transistor M3 with higher accuracy.
  • the gate bias voltage Vgl of the transistor M4 can be given by resistance voltage division or the like.
  • the capacitance C1 used in the variable matching circuit 203 is 280 fF
  • the capacitance C 2 is 560 fF
  • the capacitance C3 is 1120 fF
  • the capacitance C4 is 2240 fF.
  • Capacitance C5 is 1120fF.
  • the transistors M21 to M24 have a gate length Lg of 0.24 m.
  • the gate width Wg of transistor M21 is 8 ⁇
  • the gate width Wg of transistor ⁇ 22 is 16 ⁇
  • the gate width Wg of transistor ⁇ 23 is 32 ⁇ m
  • the gate width Wg of transistor M24 is 64 ⁇ m.
  • Fig. 3 shows the simulation results when this variable gain amplifier is used at the input of a differential circuit.
  • FIG. 5 is a circuit diagram showing a configuration example of a variable gain amplifier according to the second embodiment of the present invention. The difference between Fig. 5 and Fig. 2 is explained.
  • the input reflected power detector 501 detects the input reflected power of the transistor M 1 and outputs it to the terminal DOUT.
  • Gain control circuit 207 is an input On / off control of the switches SW11 to SW14 and Z of the gate bias control circuit 202 and the switches SW21 to SW24 of the variable matching circuit 203 is performed according to the input reflected power of the terminal DOUT output from the reflected power detector 501.
  • a reflection detection circuit such as an input reflected power detector 501 is connected to the gate input terminal of the transistor Ml, and its output terminal DOUT is connected to the gain control circuit 207.
  • the gain control circuit 207 compares the incident reflected power before gain control and the input reflected power after gain control, and calculates the difference. If the difference is less than the preset value, only 4 bits of the switches SW11 to SW14 of the gate bias control circuit 202 are controlled. If the difference is equal to or greater than the set value, the 8 bits of the switches SW11 to SW14 of the gate bias control circuit 202 and the switches SW21 to SW24 of the variable matching circuit 203 are controlled. In this control, control is performed so that the input impedance does not change.
  • the input reflected power is affected by the input impedance. Therefore, by controlling the switches SW11 to SW14 and SW21 to SW24 so that the difference between the input reflected power before gain control and the input reflected power after gain control becomes small, the input impedance after gain control becomes the same as before gain control. It is controlled to be the same as the input impedance.
  • the gate bias control of the gate bias control circuit 202 or the gate bias control and variable matching of the gate bias control circuit 202 according to the input reflected power detected by the input reflected power detector 501 The capacity of the circuit 203 is controlled. That is, when the gain reduction range of this gain control is smaller than the predetermined value! /, Control is performed by the gate bias control circuit 202, and when it is larger than the predetermined value, the gate bias control circuit 202 and the variable matching circuit 203 Take control. By reducing the gain by the control of the gate bias control circuit 202, power consumption can be reduced.
  • the gate bias control circuit 202 Gate bias control is performed. If the value is larger than the predetermined value, gate bias control of the gate bias control circuit 202 and capacitance control of the variable matching circuit 203 are performed.
  • FIG. 6 is a circuit diagram showing a configuration example of a variable gain amplifier according to the third embodiment of the present invention. The difference between Fig. 6 and Fig. 1 is explained.
  • the n-channel transistor 601 has a gate connected to the terminal OUT, a drain connected to the power supply voltage terminal 107, and a source connected to the ground terminal.
  • the output terminal 602 is connected to the drain of the transistor 601.
  • the transistor 601 constitutes a fixed gain amplifier circuit connected to the subsequent stage of the amplifier circuit in FIG. 1.
  • the signal input to the gate of the transistor 601 is amplified and output from the terminal 602.
  • This fixed gain amplifier circuit does not have a gate bias control circuit and a variable matching circuit, and does not perform gate bias control of the transistor 601 and capacitance control connected to the gate.
  • a variable gain amplifier is configured by a plurality of stages of amplifier circuits as in this embodiment, at least one of the variable gain amplifier circuits in FIG. 1 may be used, and the others may be fixed gain amplifier circuits.
  • the variable gain amplifier includes the gate bias control circuit 102, the variable matching circuit 103, and these two circuits 102, as shown in FIG. , 10 3, a gain control circuit 101 is provided.
  • the gate bias control circuit 102 controls the gain.
  • the gain control width is larger than the preset gain control range, the gain is controlled by combining the control of the variable matching circuit 103 and the gate bias control circuit 102.
  • a resistance element or a switch is inserted in the propagation path of a high-frequency input signal between the input terminal IN force amplification transistor Ml and the gate. There is no noise figure degradation, parasitic capacitance problems, or high frequency characteristics degradation due to switches.
  • variable gain amplifier in which noise figure is less deteriorated with respect to a high-frequency signal.
  • the gain can be controlled over a wide range with low power consumption.

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Abstract

　第１の電界効果トランジスタを有し、その第１の電界効果トランジスタのゲートに入力される信号を増幅して出力する第１の増幅回路（１０６）と、第１の増幅回路のゲートバイアスを制御することにより第１の増幅回路の利得を制御するゲートバイアス制御回路（１０２）と、第１の増幅回路のゲートに接続される容量を制御することにより第１の増幅回路の利得を制御する可変整合回路（１０３）とを有する可変利得増幅器が提供される。  

Description

可変利得増幅器及びその制御方法
技術分野
[0001] 本発明は、可変利得増幅器及びその制御方法に関する。
背景技術
[0002] 図 7は、下記の特許文献 1に記載されている利得制御可能な高周波増幅回路の回 路図である。電界効果トランジスタ 701は、ゲートに入力される入力信号を増幅する。 スィッチ Bl〜Bnをオン Zオフ制御し、減衰用容量の接続を制御することにより、利得 を制御することができる。
[0003] すなわち、入力電力を制御することで利得制御を行う。この入力電力制御には、増 幅回路のノイズフィギュア（SZN)の劣化を引き起こさな 、ように容量の制御が用いら れている。しかし、増幅回路の入力の容量が変化すると増幅回路の入力インピーダ ンスが変化してしまい、前段とのインピーダンス不整合が生じる。このことにより増幅 回路の線形性劣化が引き起こされる点が課題である。
[0004] 特許文献 1 :特開 2005— 159803号公報
発明の開示
[0005] 本発明の目的は、入力インピーダンスの変化を防止することができる可変利得増幅 器及びその制御方法を提供することである。
[0006] 本発明の一観点によれば、第 1の電界効果トランジスタを有し、その第 1の電界効 果トランジスタのゲートに入力される信号を増幅して出力する第 1の増幅回路と、前記 第 1の増幅回路のゲートバイアスを制御することにより前記第 1の増幅回路の利得を 制御するゲートバイアス制御回路と、前記第 1の増幅回路のゲートに接続される容量 を制御することにより前記第 1の増幅回路の利得を制御する可変整合回路とを有す る可変利得増幅器が提供される。
図面の簡単な説明
[0007] [図 1]図 1は、本発明の第 1の実施形態による可変利得増幅器の構成例を示すブロッ ク図である。 [図 2]図 2は、第 1の実施形態による可変利得増幅器の構成例を示す回路図である。
[図 3]図 3は、ゲートバイアス制御回路のゲートバイアス制御及び可変整合回路の容 量制御により、ゲインを制御した場合のトランジスタの入力インピーダンスの変化を示 すスミスチャートである。
[図 4]図 4は、ゲートバイアス制御回路によりゲートバイアスを制御せず、可変整合回 路の容量制御のみにより、ゲインを制御した場合のトランジスタの入力インピーダンス の変化を示すスミスチャートである。
[図 5]図 5は、本発明の第 2の実施形態による可変利得増幅器の構成例を示す回路 図である。
[図 6]図 6は、本発明の第 3の実施形態による可変利得増幅器の構成例を示す回路 図である。
[図 7]図 7は、利得制御可能が可能な高周波増幅回路の回路図である。
発明を実施するための最良の形態
[0008] (第 1の実施形態）
図 1は、本発明の第 1の実施形態による可変利得増幅器の構成例を示すブロック 図である。以下、 MOS電界効果トランジスタを単にトランジスタという。 nチャネルトラ ンジスタ 106は、ゲートが容量 104を介して入力端子 INに接続され、ドレインが電源 電圧端子 107に接続され、ソースがグランド端子に接続される。出力端子 OUTは、ト ランジスタ 106のドレインに接続される。ゲイン制御回路 101は、可変利得増幅器の ゲイン (利得）に応じて、ゲートバイアス制御回路 102及び可変整合回路 103を制御 する。ゲートバイアス制御回路 102は、抵抗 105を介して、トランジスタ 106のゲート に接続される。可変整合回路 103は、トランジスタ 106のゲートに接続される。
[0009] トランジスタ 106は、増幅回路を構成し、入力端子 INに入力される高周波入力信号
(RF入力信号)を増幅して出力端子 OUTから出力する。ゲートバイアス制御回路 10 2は、トランジスタ 106のゲートバイアスを制御することにより、増幅回路のゲインを制 御する。可変整合回路 103は、トランジスタ 106のゲートに接続される容量を制御す ることにより増幅回路のゲインを制御する。
[0010] 図 2は、本実施形態による可変利得増幅器の構成例を示す回路図である。ゲイン 制御回路 207は図 1のゲイン制御回路 101に対応し、ゲートバイアス制御回路 202 は図 1のゲートバイアス制御回路 102に対応し、可変整合回路 203は図 1の可変整 合回路 103に対応し、容量 C5は図 1の容量 104に対応し、トランジスタ Mlは図 1のト ランジスタ 106に対応する。
[0011] まず、増幅回路 204の構成について説明する。 nチャネルトランジスタ Mlは、ゲー トが抵抗を介してオペアンプ 208の出力端子に接続され、ドレインが nチャネルトラン ジスタ M2のソースに接続され、ソースがグランドに接続される。 nチャネルトランジスタ M2は、ゲートが電圧 Vglに接続され、ドレインがインダクタ L1を介して電源電圧 Vd dに接続される。入力端子 INは、容量 C5を介してトランジスタ Mlのゲートに接続され る。出力端子 OUTは、トランジスタ M2のドレインに接続される。容量 C5は、入力端 子 INの入力信号の直流成分をカットし、そのカットされた入力信号をトランジスタ Ml のゲートに供給する。
[0012] 次に、可変整合回路 203の構成について説明する。 nチャネルトランジスタ M21は 、ドレインが容量 C1を介してトランジスタ Mlのゲートに接続され、ソースがグランドに 接続され、スィッチ SW21を構成する。 nチャネルトランジスタ M22は、ドレインが容量 C2を介してトランジスタ Mlのゲートに接続され、ソースがグランドに接続され、スイツ チ SW22を構成する。 nチャネルトランジスタ M24は、ドレインが容量 C4を介してトラ ンジスタ Mlのゲートに接続され、ソースがグランドに接続され、スィッチ SW24を構成 する。以上のように、例えば 4個の容量 C1〜C4及びスィッチ SW21〜SW24の直列 接続ユニットが並列に接続される。
[0013] 次に、 gm補償回路 201の構成について説明する。 nチャネルトランジスタ M6は、ゲ ート及びドレインが電流源 CS3を介して電源電圧 Vddに接続され、ソースがグランド に接続される。 nチャネルトランジスタ M5は、ゲートが電流源 CS3に接続され、ドレイ ンが電流源 CS 2を介して電源電圧 Vddに接続され、ソースが抵抗 R3を介してグラン ドに接続される。 nチャネルトランジスタ Mi lは、ドレインが電流源 CS 11及び抵抗 R1 を介して電源電圧 Vddに接続され、ソースがグランドに接続され、スィッチ SW11を構 成する。 nチャネルトランジスタ M12は、ドレインが電流源 CS 12及び抵抗 R1を介し て電源電圧 Vddに接続され、ソースがグランドに接続され、スィッチ SW12を構成す る。 nチャネルトランジスタ M14は、ドレインが電流源 CS 14及び抵抗 R1を介して電 源電圧 Vddに接続され、ソースがグランドに接続され、スィッチ SW14を構成する。以 上のように、例えば 4個の電流源 CS11〜CS14及びスィッチ SW11〜SW14の直列 接続ユニットが並列に接続される。電流源 CS3, CS2, CS11〜CS14は、カレントミ ラー回路 205を構成し、相互に依存した電流が流れる。
[0014] 次に、ゲートバイアス制御回路 202の構成について説明する。 nチャネルトランジス タ M3は、ゲートがオペアンプ 208の出力端子に接続され、ドレインが nチャネルトラン ジスタ M4のソースに接続され、ソースがグランドに接続される。 nチャネルトランジスタ M4は、ゲートが電圧 Vglに接続され、ドレインが抵抗 R2を介して電源電圧 Vddに接 続される。オペアンプ 208は、非反転入力端子がトランジスタ M4のドレインに接続さ れ、反転入力端子が電流源 CS11〜CS14に接続される。カレントミラー回路 206は 、トランジスタ Ml, M2, M3及び M4を有する。トランジスタ Ml及び M3は相互に依 存した電流が流れ、トランジスタ M2及び M4は相互に依存した電流が流れる。
[0015] ゲイン制御回路 207は、スィッチ SW11〜SW14及びスィッチ SW21〜SW24のゲ ート電圧を制御することにより、ゲインを制御する。
[0016] 次に、可変整合回路 203の動作を説明する。スィッチ SW21〜SW24は、ゲート電 圧がハイレベルになるとオンし、トランジスタ Mlのゲート及びグランド間にそれぞれ容 量 C1〜C4を接続する。スィッチ SW21〜SW24のオン数を多くするほど、容量 C1 〜C4が大きくなり、かつトランジスタ Mlの入力インピーダンスが小さくなり、ゲインが 小さくなる。
[0017] 次に、 gm補償回路 201の動作を説明する。トランジスタ Mlの gmは、温度及びプロ セスばらつきにより変動する。 gm補償回路 201内のトランジスタ M5, M6は、トランジ スタ Mlと同じ構造のトランジスタを用いるため、同じ gmを有する。 gm補償回路 201 は、トランジスタ Mlの gmが一定になるように制御するための回路である。
[0018] 次に、ゲートバイアス制御回路 202の動作を説明する。スィッチ SW11〜SW14は 、ゲート電圧がハイレベルになるとオンし、それぞれ電流源 CS 11〜CS 14を接続す る。スィッチ SW11〜SW14のオン数を少なくするほど、抵抗 R1を流れる電流が小さ くなり、トランジスタ Mlのゲートバイアス電圧が低くなる。すると、トランジスタ Mlのゲ ート入力容量が小さくなり、かつトランジスタ Mlの入力インピーダンスが大きくなり、 ゲインが小さくなる。
[0019] 図 3及び図 4は、ゲイン制御によるトランジスタ Mlの入力インピーダンスの変化のシ ミュレーシヨン結果を示すスミスチャートである。横軸は、抵抗成分を示し、左端が Ο Ω 、右端が無限大、中央が 50 Ωを示す。円の上側がインダクタンス成分を示し、下側が 容量成分を示す。本実施形態の可変利得増幅器は、 50 Ωで整合されているものと する。
[0020] 図 4は、ゲートバイアス制御回路 202によりゲートバイアスを制御せず、可変整合回 路 203の容量制御のみにより、ゲインを制御した場合のトランジスタ Mlの入力インピ 一ダンスの変化を示すスミスチャートである。ゲインが大きいポイント 402から徐々に ゲインが小さいポイント 401にゲイン制御すると、矢印 403の方向にトランジスタ Ml の入力インピーダンスが変化する。可変整合回路 203は、容量 C1〜C4を大きくする ことにより、ゲインが小さくなる方向にポイント 402からポイント 401に変化させることが できる。その時、トランジスタ Mlの入力インピーダンスは、矢印 403〖こ示すよう〖こ、小 さくなる方向に変化する。
[0021] 図 3は、ゲートバイアス制御回路 202のゲートバイアス制御及び可変整合回路 203 の容量制御により、ゲインを制御した場合のトランジスタ M 1の入力インピーダンスの 変化を示すスミスチャートである。ゲインが大きいポイント 302から徐々にゲインが小さ いポイント 301にゲイン制御すると、トランジスタ M 1の入力インピーダンスはほとんど 変化しない。図 3は、図 4に比べ、入力インピーダンスの変化がほとんどなぐ入カイ ンピーダンスをほぼ一定に保つことができる。
[0022] ゲートバイアス制御回路 202は、ゲートバイアスを小さくすることにより、ゲインが小さ くなる方向にポイント 302からポイント 301に変化させることができる。その時、トランジ スタ Mlの入力容量は小さくなり、かつ入力インピーダンスは大きくなる方向に変化す る。
[0023] 図 4に示したように、可変整合回路 203は、ゲインが小さくなるように制御すると、トラ ンジスタ Mlの入力容量が大きくなり、入力インピーダンスが小さくなる。逆に、ゲート バイアス制御回路 202は、ゲインが小さくなるように制御すると、トランジスタ Mlの入 力容量が小さくなり、入力インピーダンスが大きくなる。ゲインを大きくする場合には、 トランジスタ M 1の入力容量及び入力インピーダンスは、上記のゲインを小さくする場 合に対して、逆方向に変化する。
[0024] すなわち、ゲートバイアス制御回路 202のゲートバイアス制御によりゲインを小さく するとトランジスタ Mlの入力インピーダンスが変化する方向と、可変整合回路 203の 容量制御によりゲインを小さくするとトランジスタ Mlの入力インピーダンスが変化する 方向とが逆である。これらの 2つの入力インピーダンスの変化が相互に打ち消しあい 、入力インピーダンスをほぼ一定にすることができる。
[0025] また、ゲートバイアス制御回路 202は、トランジスタ Mlのゲートバイアス電圧を低く することにより、ゲインを小さくすることができる。この際、トランジスタ Mlのドレイン電 流が小さくなり、消費電力を小さくすることができる。これに対し、可変整合回路 203 は、ゲイン制御により、消費電力を制御することができない。したがって、ゲインを小さ くするときには、ゲートバイアス制御回路 202のゲートバイアス制御によりゲインを小さ くすれば、消費電力を小さくすることができ、好ましい。ここで、ゲインの下げ幅が小さ い場合には、ゲートバイアス制御回路 202によるゲイン制御のみで可能である。しか し、ゲインの下げ幅が大きい場合には、ゲートバイアス制御回路 202及び可変整合 回路 203の両方により、ゲインを制御する必要がある。
[0026] すなわち、増幅回路 204のゲイン変更範囲に応じて、ゲートバイアス制御回路 202 のゲートバイアス制御、又はゲートバイアス制御回路 202のゲートバイアス制御及び 可変整合回路 203の容量制御により、増幅回路 204のゲインを制御する。
[0027] 具体的には、増幅回路 204のゲインの下げ幅が所定値よりも小さい場合にはゲート バイアス制御回路 202のゲートバイアス制御により増幅回路 204のゲインを制御し、 増幅回路 204のゲインの下げ幅が所定値よりも大きい場合にはゲートバイアス制御 回路 202のゲートバイアス制御及び可変整合回路 203の容量制御により増幅回路 2 04のゲインを制御する。
[0028] 本実施形態の可変利得増幅器は、パワーアンプドライバ回路の単相回路又は差動 回路の入力部に用いることができる。例えば、ゲートバイアス制御回路 202に用いら れる電流源 CS11は 50 A、電流源 CS12は 100 A、電流源 CS13は 200 A、 電流源 CS 14は 400 μ Αの電流を流すことができる。これらの電流源 CS 11〜CS 14 は、 gm補償回路 201のカレントミラー回路 205内で構成される電流源である。 4ビット のスィッチ SW11〜SW14を切り替えることにより電源回路の電流源 CS11〜CS14 の電流値を制御する。この電流源 CS11〜CS14を用いて、さらにオペアンプ 208に 接続されたカレントミラー回路 206を用いて、より高精度にトランジスタ M3のゲートバ ィァス点を制御する。トランジスタ M4のゲートバイアス電圧 Vglは、抵抗分圧等で与 えることができる。例えば、可変整合回路 203に用いられる容量 C1は 280fF、容量 C 2は 560fF、容量 C3は 1120fF、容量 C4は 2240fFである。容量 C5は 1120fFであ る。トランジスタ M21〜M24は、例えば、ゲート長 Lgが 0. 24 mである。例えば、ト ランジスタ M21のゲート幅 Wgは 8 πι、トランジスタ Μ22のゲート幅 Wgは 16 πι、ト ランジスタ Μ23のゲート幅 Wgは 32 μ m、トランジスタ M24のゲート幅 Wgは 64 μ m である。これらのトランジスタ M21〜M24のオン Zオフを切り替えることにより、ゲイン 可変幅が大きくなつたときの入力インピーダンスの変化を抑制する。また、容量 C5は 、パワーアンプドライバの整合回路の一部として最適な値を用いる。このゲートバイァ ス制御回路 202のスィッチ SW11〜SW14と可変整合回路 203の SW21〜SW24 のゲートは、ゲイン制御回路 207に接続されている。ゲイン変更幅があら力じめ設定 されたゲイン可変範囲未満ならゲートバイアス制御回路 202のみを用いてスィッチ S W11〜SW14の 4ビット制御を行う。また、ゲイン変更幅があら力じめ設定された可変 範囲以上ならゲートバイアス制御回路 202及び可変整合回路 203のスィッチ SW11 〜SW14及び SW21〜SW24の 8ビットを用いて、入力インピーダンスが変化しない ように制御を行う。図 3には、例として、差動回路の入力部にこの可変利得増幅器を 用いたときのシミュレーション結果を示す。このように入力インピーダンスの変化を抑 制してゲインを制御できることが分かる。この可変利得増幅器を用いることで増幅器 の線形性の劣化を抑制することができる。
(第 2の実施形態）
図 5は、本発明の第 2の実施形態による可変利得増幅器の構成例を示す回路図で ある。図 5が図 2と異なる点を説明する。入力反射電力検出器 501は、トランジスタ M 1の入力反射電力を検出し、端子 DOUTに出力する。ゲイン制御回路 207は、入力 反射電力検出器 501により出力された端子 DOUTの入力反射電力に応じて、ゲート バイアス制御回路 202のスィッチ SW11〜SW14及び Z又は可変整合回路 203の スィッチ SW21〜SW24のオン Zオフ制御を行う。
[0030] トランジスタ Mlのゲート入力端子には、入力反射電力検出器 501等の反射検出回 路が接続されており、その出力端子 DOUTはゲイン制御回路 207に接続されている 。ゲイン制御回路 207は、ゲイン制御前の入射反射電力とゲイン制御後の入力反射 電力を比較し、その差分を演算する。その差分があらかじめ設定した値未満であれ ばゲートバイアス制御回路 202のスィッチ SW11〜SW14の 4ビットのみを制御する。 また、その差分が設定された値以上ならゲートバイアス制御回路 202のスィッチ SW1 1〜SW14及び可変整合回路 203のスィッチ SW21〜SW24の 8ビットを制御する。 この制御の際、入力インピーダンスが変化しないように制御を行う。
[0031] 入力反射電力は、入力インピーダンスの影響を受ける。したがって、ゲイン制御前 の入力反射電力とゲイン制御後の入力反射電力との差分が小さくなるようにスィッチ SW11〜SW14及び SW21〜SW24を制御することにより、ゲイン制御後の入力イン ピーダンスがゲイン制御前の入力インピーダンスと同じになるように制御される。
[0032] 本実施形態によれば、入力反射電力検出器 501により検出された入力反射電力に 応じて、ゲートバイアス制御回路 202のゲートバイアス制御、又はゲートバイアス制御 回路 202のゲートバイアス制御及び可変整合回路 203の容量制御を行う。すなわち 、このゲイン制御のゲイン下げ幅が所定値より小さ!/、場合にはゲートバイアス制御回 路 202により制御を行い、所定値より大きい場合にはゲートバイアス制御回路 202及 び可変整合回路 203により制御を行う。ゲートバイアス制御回路 202の制御によりゲ インを下げることにより、消費電力を小さくすることができる。
[0033] 具体的には、入力反射電力検出器 501により検出されたゲイン制御前の入力反射 電力とゲイン制御後の入力反射電力との差分が所定値より小さい場合にはゲートバ ィァス制御回路 202のゲートバイアス制御を行い、所定値より大きい場合にはゲート バイアス制御回路 202のゲートバイアス制御及び可変整合回路 203の容量制御を行
[0034] (第 3の実施形態） 図 6は、本発明の第 3の実施形態による可変利得増幅器の構成例を示す回路図で ある。図 6が図 1と異なる点を説明する。 nチャネルトランジスタ 601は、ゲートが端子 OUTに接続され、ドレインが電源電圧端子 107に接続され、ソースがグランド端子に 接続される。出力端子 602は、トランジスタ 601のドレインに接続される。
[0035] トランジスタ 601は、図 1の増幅回路の後段に接続される固定利得増幅回路を構成 し、トランジスタ 601のゲートに入力される信号を増幅して端子 602から出力する。こ の固定利得増幅回路は、ゲートバイアス制御回路及び可変整合回路を有せず、トラ ンジスタ 601のゲートバイアス制御及びゲートに接続される容量制御を行わな 、。本 実施形態のように、複数段の増幅回路により可変利得増幅器を構成する場合には、 少なくとも 1個が図 1の可変利得増幅回路であればよぐその他は固定利得増幅回路 でよい。
[0036] 以上のように、第 1〜第 3の実施形態によれば、可変利得増幅器は、図 1に示すよう に、ゲートバイアス制御回路 102と、可変整合回路 103と、これら 2つの回路 102, 10 3を制御するゲイン制御回路 101を有する。ゲイン制御幅があら力じめ設定されたゲ イン制御範囲よりも小さい場合にはゲートバイアス制御回路 102によりゲインを制御 する。また、ゲイン制御幅があらかじめ設定されたゲイン制御範囲より大きい場合に は、可変整合回路 103とゲートバイアス制御回路 102の制御を組み合わせることによ りゲインを制御する。
[0037] 上記の可変利得増幅器によれば、入力端子 IN力 増幅トランジスタ Mlのゲートと の間の高周波入力信号の伝播経路中に、抵抗素子やスィッチが挿入されて 、な ヽ ので、抵抗素子によるノイズフィギュアの劣化や寄生容量の問題、スィッチによる高周 波特性の劣化がない。
[0038] また、ゲインを制御した場合の入力インピーダンスの変化が少な 、ため、可変利得 増幅器の前段回路との整合が維持できるため、可変利得増幅器は広範囲のゲイン 制御範囲において線形性劣化を抑制することができる。また、ゲートバイアス回路 10 2と可変整合回路 103を制御することによりゲインを制御するため消費電力を抑制す ることがでさる。
[0039] したがって、高周波信号に対してノイズフィギュアの劣化が少なぐ可変利得増幅器 の線形性劣化を抑制して低消費電力で広範囲にゲインを制御することができる。
[0040] なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示し たものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはなら ないものである。すなわち、本発明はその技術思想、またはその主要な特徴力も逸脱 することなぐ様々な形で実施することができる。
産業上の利用可能性
[0041] 第 1の増幅回路のゲートバイアス制御及びゲートに接続される容量制御を組み合 わせて利得を制御することにより、入力インピーダンスの変動を防止することができる 。また、ゲートバイアス制御により、消費電力を抑制することができる。

Claims

請求の範囲
[1] 第 1の電界効果トランジスタを有し、その第 1の電界効果トランジスタのゲートに入力 される信号を増幅して出力する第 1の増幅回路と、
前記第 1の増幅回路のゲートバイアスを制御することにより前記第 1の増幅回路の 利得を制御するゲートバイアス制御回路と、
前記第 1の増幅回路のゲートに接続される容量を制御することにより前記第 1の増 幅回路の利得を制御する可変整合回路と
を有することを特徴とする可変利得増幅器。
[2] 前記第 1の増幅回路の利得変更範囲に応じて、前記ゲートバイアス制御回路のゲ ートバイアス制御、又は前記ゲートバイアス制御回路のゲートバイアス制御及び前記 可変整合回路の容量制御により、前記第 1の増幅回路の利得を制御することを特徴 とする請求項 1記載の可変利得増幅器。
[3] 前記第 1の増幅回路の利得の下げ幅が所定値よりも小さい場合には前記ゲートバ ィァス制御回路のゲートバイアス制御により前記第 1の増幅回路の利得を制御し、前 記第 1の増幅回路の利得の下げ幅が所定値よりも大きい場合には前記ゲートバイァ ス制御回路のゲートバイアス制御及び前記可変整合回路の容量制御により前記第 1 の増幅回路の利得を制御することを特徴とする請求項 2記載の可変利得増幅器。
[4] さらに、前記第 1の増幅回路の入力反射電力を検出する反射検出回路を有し、 前記反射検出回路により検出された入力反射電力に応じて、前記ゲートバイアス制 御回路のゲートバイアス制御及び Z又は前記可変整合回路の容量制御を行うことを 特徴とする請求項 1記載の可変利得増幅器。
[5] 前記反射検出回路により検出された入力反射電力に応じて、前記ゲートバイアス制 御回路のゲートバイアス制御、又は前記ゲートバイアス制御回路のゲートバイアス制 御及び前記可変整合回路の容量制御を行うことを特徴とする請求項 4記載の可変利 得増幅器。
[6] 前記反射検出回路により検出された利得制御前の入力反射電力と利得制御後の 入力反射電力との差分が所定値より小さい場合には前記ゲートバイアス制御回路の ゲートバイアス制御を行 、、所定値より大き!、場合には前記ゲートバイアス制御回路 のゲートバイアス制御及び前記可変整合回路の容量制御を行うことを特徴とする請 求項 5記載の可変利得増幅器。
[7] さらに、前記第 1の増幅回路に接続され、かつ第 2の電界効果トランジスタを有し、 その第 2の電界効果トランジスタのゲートバイアス制御及びゲートに接続される容量 制御を行わず、その第 2の電界効果トランジスタのゲートに入力される信号を増幅し て出力する第 2の増幅回路を有することを特徴とする請求項 1記載の可変利得増幅
[8] 前記ゲートバイアス制御回路のゲートバイアス制御により利得を小さくすると前記第 1の増幅回路の入力インピーダンスが変化する方向と、前記可変整合回路の容量制 御により利得を小さくすると前記第 1の増幅回路の入力インピーダンスが変化する方 向とが逆であることを特徴とする請求項 1記載の可変利得増幅器。
[9] 前記ゲートバイアス制御回路のゲートバイアス制御により利得を小さくすると前記第 1の増幅回路の入力インピーダンスが大きくなり、前記可変整合回路の容量制御によ り利得を小さくすると前記第 1の増幅回路の入力インピーダンスが小さくなることを特 徴とする請求項 8記載の可変利得増幅器。
[10] 前記ゲートバイアス制御回路は、前記ゲートバイアスを小さくすることにより前記第 1 の増幅回路の利得を小さくし、前記可変整合回路は、前記容量を大きくすることによ り前記第 1の増幅回路の利得を小さくすることを特徴とする請求項 1記載の可変利得 増幅器。
[11] 第 1の電界効果トランジスタを有し、その第 1の電界効果トランジスタのゲートに入力 される信号を増幅して出力する第 1の増幅回路を有する可変利得増幅器の制御方 法であって、
前記第 1の増幅回路のゲートバイアスを制御することにより前記第 1の増幅回路の 利得を制御するゲートバイアス制御ステップと、
前記第 1の増幅回路のゲートに接続される容量を制御することにより前記第 1の増 幅回路の利得を制御する容量制御ステップと
を有することを特徴とする可変利得増幅器の制御方法。
[12] 前記第 1の増幅回路の利得変更範囲に応じて、前記ゲートバイアス制御、又は前 記ゲートバイアス制御及び前記容量制御により、前記第 1の増幅回路の利得を制御 することを特徴とする請求項 11記載の可変利得増幅器の制御方法。
[13] 前記第 1の増幅回路の利得の下げ幅が所定値よりも小さい場合には前記ゲートバ ィァス制御により前記第 1の増幅回路の利得を制御し、前記第 1の増幅回路の利得 の下げ幅が所定値よりも大きい場合には前記ゲートバイアス制御及び前記容量制御 により前記第 1の増幅回路の利得を制御することを特徴とする請求項 12記載の可変 利得増幅器の制御方法。
[14] さらに、前記第 1の増幅回路の入力反射電力を検出する反射検出ステップを有し、 前記検出された入力反射電力に応じて、前記ゲートバイアス制御及び Z又は前記 容量制御を行うことを特徴とする請求項 11記載の可変利得増幅器の制御方法。
[15] 前記検出された入力反射電力に応じて、前記ゲートバイアス制御、又は前記ゲート バイアス制御及び前記容量制御を行うことを特徴とする請求項 14記載の可変利得増 幅器の制御方法。
[16] 前記検出された利得制御前の入力反射電力と利得制御後の入力反射電力との差 分が所定値より小さい場合には前記ゲートバイアス制御を行い、所定値より大きい場 合には前記ゲートバイアス制御及び前記容量制御を行うことを特徴とする請求項 15 記載の可変利得増幅器の制御方法。
[17] 前記可変利得増幅器は、さらに、前記第 1の増幅回路に接続され、かつ第 2の電界 効果トランジスタを有し、その第 2の電界効果トランジスタのゲートバイアス制御及び ゲートに接続される容量制御を行わず、その第 2の電界効果トランジスタのゲートに 入力される信号を増幅して出力する第 2の増幅回路を有することを特徴とする請求項 11記載の可変利得増幅器の制御方法。
[18] 前記ゲートバイアス制御により利得を小さくすると前記第 1の増幅回路の入力インピ 一ダンスが変化する方向と、前記容量制御により利得を小さくすると前記第 1の増幅 回路の入力インピーダンスが変化する方向とが逆であることを特徴とする請求項 11 記載の可変利得増幅器の制御方法。
[19] 前記ゲートバイアス制御により利得を小さくすると前記第 1の増幅回路の入力インピ 一ダンスが大きくなり、前記容量制御により利得を小さくすると前記第 1の増幅回路の 入力インピーダンスが小さくなることを特徴とする請求項 18記載の可変利得増幅器 の制御方法。
前記ゲートバイアス制御は、前記ゲートバイアスを小さくすることにより前記第 1の増 幅回路の利得を小さくし、前記容量制御は、前記容量を大きくすることにより前記第 1 の増幅回路の利得を小さくすることを特徴とする請求項 11記載の可変利得増幅器の 制御方法。
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