JP4907395B2

JP4907395B2 - 可変利得増幅回路

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Publication number: JP4907395B2
Application number: JP2007059665A
Authority: JP
Inventors: 昌人徳山
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2007-03-09
Filing date: 2007-03-09
Publication date: 2012-03-28
Anticipated expiration: 2027-03-09
Also published as: JP2008227667A

Description

本発明は、ＣＭＯＳアナログ回路を構成し、高周波入力信号を増幅する利得設定可能な可変利得増幅回路に関する。

ＣＭＯＳプロセスの高周波回路では、利得（ゲイン）の切り替えを行うための種々の方法が用いられていた。
例えば、抵抗や容量等の受動素子を用いて信号を減衰させて利得切り替えを行うアッテネータユニットがあった（例えば、特許文献１参照）。図１３で示したような、抵抗とトランジスタを用いたアナログスイッチからなるアッテネータを複数個並列に配置することで、レジスタ設定によって減衰量を制御することができた。
また、複数のトランジスタを並列に配置し、それぞれのドレイン電流を電流加算できるようにする可変利得制御回路があった（例えば、特許文献２参照。）。この場合、図１４に示すように、動作するトランジスタの数をカスコードトランジスタのオン／オフ切り替えで制御することによって、加算する電流を制御して利得を切り替えるようにしていた。

また、図１５に示すように、２つの入力トランジスタを含む差動増幅回路で入力段のソースが共通でない場合に、２つの入力トランジスタのソースの間に接続される抵抗として、固定抵抗を使う代わりにスイッチ等で制御できる可変抵抗を用いるようにした増幅器があった（例えば、特許文献３参照。）。図１５では、入力段の相互コンダクタンスを制御することにより利得を切り替えていた。
また他の方法としては、図１６に示すように入力トランジスタと同調素子との間に設けられたカスコードトランジスタを、オン／オフすることができるスイッチとして扱い、オフしたカスコードトランジスタを構成する各トランジスタのオフした数だけ、同調素子を介さないバイパストランジスタを構成するトランジスタをオンさせることにより、入力トランジスタで電圧−電流変換される電流における同調素子へ流れる電流を制限することで利得を切り替える方法があった。
特開平８−２８８７９１号公報特開２０００−２７８０６１号公報特開２０００−２８６６５３号公報

高周波増幅回路の利得切り替えにおいて、抵抗や容量等の受動素子で抵抗分圧を行い、それをスイッチで切り替えるという前記方法は、回路構成が比較的簡単であり、利得は基本的に抵抗の比率で決まるために制御しやすく、利得の切り替え段数を多くすることができる。しかし、このような方法では、抵抗とトランジスタの数が多く、抵抗とトランジスタの寄生容量等の影響を受けやすいという欠点や、利得の切り替え段数が多くなると、抵抗とその寄生容量によりローパスフィルタの特性に顕著に影響が現れるという欠点があった。高周波帯、特に数ＧＨｚの周波数になると、わずかな寄生容量でもローパスフィルタのカットオフ周波数は通過周波数に対して十分に高くないため、所望の信号が減衰するという問題があった。

また、トランジスタの数を変えることで利得の切り替えを行う前記方法では、各トランジスタの電流を加算することで、トランジスタの数又はサイズ比でその電流量を制御することができる。しかし、構造上多くの切り替えを設けることが困難であり、トランジスタのドレインの総面積及びドレインが接するゲート長が大きくなり、トランジスタの寄生容量の影響を受けやすくなるため、特性が悪化するという問題があった。また、差動の同調増幅回路において、各入力トランジスタのソース間に接続される抵抗を切り替える前記利得の切り替え方法では、抵抗の切り替えにアナログスイッチを使用しているが、切り替え段数が多くなると大きな寄生容量が形成される。このため、抵抗と寄生容量でローパスフィルタとして働いてしまうため、周波数特性の劣化を招き利得特性が劣化するという問題があった。

また、カスコードトランジスタをオン／オフスイッチとして同調素子に流れる電流を制限することで利得の切り替えを行う方法では、利得切り替えの段数が多くなるとカスコードトランジスタのフィンガー数を小さくする必要があり、レイアウトが複雑になってソースドレイン面積の増大を招き、周波数特性及び利得特性の劣化を招くという問題があった。
また、前記のような各方法では連続的な利得の切り替えを行うことができないため、アナログ的なＡＧＣ動作用のゲインアンプとしては使用することができなかった。

本発明は、このような問題を解決するためになされたものであり、周波数特性及び利得特性の劣化を招くことなく、連続的な利得の切り替えを行うことができる可変利得増幅回路を得ることを目的とする。

この発明に係る可変利得増幅回路は、外部から入力された利得制御信号に応じて利得を可変し、入力された高周波入力信号を増幅して出力する可変利得増幅回路において、
正側電源電圧と負側電源電圧との間に直列に接続された同調素子、第１のカスコードトランジスタ、制御電極に前記高周波入力信号が入力された第１の入力トランジスタ及び制御電極に所定のバイアス電圧が入力された定電流源をなす第１のバイアス電流制御用トランジスタ、並びに前記同調素子と前記第１のカスコードトランジスタの直列回路に並列に接続され制御電極に前記利得制御信号が入力された第１のバイパストランジスタで構成される同調増幅回路部と、
前記正側電源電圧と前記負側電源電圧との間に直列に接続された第２のカスコードトランジスタ、制御電極に所定の電圧が入力された第２の入力トランジスタ及びダイオードを形成する第２のバイアス電流制御用トランジスタ、並びに前記第２のカスコードトランジスタに並列に接続され制御電極に前記利得制御信号が入力された第２のバイパストランジスタを有し、前記第１のバイアス電流制御用トランジスタによって供給されるバイアス電流に比例した基準電流を生成し、前記第２のバイアス電流制御用トランジスタに流れる電流が該基準電流になるように前記第２のカスコードトランジスタに制御電極電圧を印加すると共に、前記第１のカスコードトランジスタにも当該制御電極電圧を印加する制御回路部と、
を備えるものである。

具体的には、前記制御回路部は、
前記第１のバイアス電流制御用トランジスタによって供給されるバイアス電流に比例した基準電流を生成する基準電流生成回路と、
該基準電流生成回路の出力端と前記負側電源電圧との間に接続されて前記基準電流が流れる、ダイオードを形成する第１のトランジスタと、
前記第２のバイアス電流制御用トランジスタが形成するダイオードのアノード電圧が、該第１のトランジスタが形成するダイオードのアノード電圧に等しくなるように前記第１及び第２の各カスコードトランジスタの動作をそれぞれ制御するオペアンプと、
を備えるようにした。

また、この発明に係る可変利得増幅回路は、外部から入力された利得制御信号に応じて利得を可変し、入力された高周波入力信号を増幅して出力する可変利得増幅回路において、
正側電源電圧と負側電源電圧との間に直列に接続された同調素子、制御電極に前記利得制御信号が入力された第１のカスコードトランジスタ、制御電極に前記高周波入力信号が入力された第１の入力トランジスタ及び制御電極に所定のバイアス電圧が入力された定電流源をなす第１のバイアス電流制御用トランジスタ、並びに前記同調素子と前記第１のカスコードトランジスタの直列回路に並列に接続された第１のバイパストランジスタで構成される同調増幅回路部と、
前記正側電源電圧と前記負側電源電圧との間に直列に接続された、制御電極に前記利得制御信号が入力された第２のカスコードトランジスタ、制御電極に所定の電圧が入力された第２の入力トランジスタ及びダイオードを形成する第２のバイアス電流制御用トランジスタ、並びに前記第２のカスコードトランジスタに並列に接続された第２のバイパストランジスタを有し、前記第１のバイアス電流制御用トランジスタによって供給されるバイアス電流に比例した基準電流を生成し、前記第２のバイアス電流制御用トランジスタに流れる電流が該基準電流になるように前記利得制御信号を前記第２のカスコードトランジスタの制御電極に入力すると共に、前記第１のカスコードトランジスタの制御電極にも当該利得制御信号を入力する制御回路部と、
を備えるものである。

具体的には、前記制御回路部は、
前記第１のバイアス電流制御用トランジスタによって供給されるバイアス電流に比例した基準電流を生成する基準電流生成回路と、
該基準電流生成回路の出力端と前記負側電源電圧との間に接続され、該基準電流が流れる、ダイオードを形成する第１のトランジスタと、
前記第２のバイアス電流制御用トランジスタが形成するダイオードのアノード電圧が、該第１のトランジスタが形成するダイオードのアノード電圧に等しくなるように前記第１及び第２の各バイパストランジスタの動作をそれぞれ制御するオペアンプと、
を備えるようにした。

また、前記第１のカスコードトランジスタ、第１の入力トランジスタ及び第１のバイパストランジスタのサイズ比は、前記第２のカスコードトランジスタ、第２の入力トランジスタ及び第２のバイパストランジスタのサイズ比と同じであり、前記第１のカスコードトランジスタと第１のバイパストランジスタのサイズ比は、前記第２のカスコードトランジスタと第２のバイパストランジスタのサイズ比と同じであるようにした。

また、この発明に係る可変利得増幅回路は、外部から入力された利得制御信号に応じて利得を可変し、入力された高周波入力信号を増幅して出力する可変利得増幅回路において、
正側電源電圧と負側電源電圧との間に直列に接続された同調素子、第１のカスコードトランジスタ、制御電極に前記高周波入力信号が入力された第１の入力トランジスタ及び制御電極に所定のバイアス電圧が入力された定電流源をなす第１のバイアス電流制御用トランジスタ、並びに前記同調素子と前記第１のカスコードトランジスタの直列回路に並列に接続され制御電極に前記利得制御信号が入力された第１のバイパストランジスタで構成される同調増幅回路部と、
前記正側電源電圧と前記負側電源電圧との間に直列に接続された第２のカスコードトランジスタ、第２の入力トランジスタ及びダイオードを形成する第２のバイアス電流制御用トランジスタ、並びに前記第２のカスコードトランジスタに並列に接続され制御電極に前記利得制御信号が入力された第２のバイパストランジスタを有し、前記第１のバイアス電流制御用トランジスタによって供給されるバイアス電流に比例した基準電流を生成し、前記第２のバイアス電流制御用トランジスタに流れる電流が該基準電流になるように前記第２のカスコードトランジスタに制御電極電圧を印加すると共に、前記第１のカスコードトランジスタにも当該制御電極電圧を印加する制御回路部と、
前記正側電源電圧と前記負側電源電圧との間に直列に接続された、制御電極に該正側電源電圧が入力された第３のカスコードトランジスタ、制御電極に前記高周波入力信号のコモン電圧が入力された第３の入力トランジスタ及び制御電極に前記所定のバイアス電圧が入力された定電流源をなす第３のバイアス電流制御用トランジスタからなる参照回路部と、
を備え、
前記制御回路部は、前記第２のカスコードトランジスタと前記第２の入力トランジスタとの接続部の電圧が、前記第３のカスコードトランジスタと前記第３の入力トランジスタとの接続部の電圧になるように前記第２の入力トランジスタの動作を制御するものである。

具体的には、前記制御回路部は、
前記第１のバイアス電流制御用トランジスタによって供給されるバイアス電流に比例した基準電流を生成する基準電流生成回路と、
該基準電流生成回路の出力端と前記負側電源電圧との間に接続されて前記基準電流が流れる、ダイオードを形成する第１のトランジスタと、
前記第２のバイアス電流制御用トランジスタが形成するダイオードのアノード電圧が、該第１のトランジスタが形成するダイオードのアノード電圧に等しくなるように前記第１及び第２の各カスコードトランジスタの動作をそれぞれ制御する第１のオペアンプと、
前記第２のカスコードトランジスタと前記第２の入力トランジスタとの接続部の電圧が、前記第３のカスコードトランジスタと前記第３の入力トランジスタとの接続部の電圧になるように前記第２の入力トランジスタの動作を制御する第２のオペアンプと、
を備えるようにした。

また、この発明に係る可変利得増幅回路は、外部から入力された利得制御信号に応じて利得を可変し、入力された高周波入力信号を増幅して出力する可変利得増幅回路において、
正側電源電圧と負側電源電圧との間に直列に接続された同調素子、制御電極に前記利得制御信号が入力された第１のカスコードトランジスタ、制御電極に前記高周波入力信号が入力された第１の入力トランジスタ及び制御電極に所定のバイアス電圧が入力された定電流源をなす第１のバイアス電流制御用トランジスタ、並びに前記同調素子と前記第１のカスコードトランジスタの直列回路に並列に接続された第１のバイパストランジスタで構成される同調増幅回路部と、
前記正側電源電圧と前記負側電源電圧との間に直列に接続された、制御電極に前記利得制御信号が入力された第２のカスコードトランジスタ、第２の入力トランジスタ及びダイオードを形成する第２のバイアス電流制御用トランジスタ、並びに前記第２のカスコードトランジスタに並列に接続された第２のバイパストランジスタを有し、前記第１のバイアス電流制御用トランジスタによって供給されるバイアス電流に比例した基準電流を生成し、前記第２のバイアス電流制御用トランジスタに流れる電流が該基準電流になるように前記利得制御信号を前記第２のカスコードトランジスタの制御電極に入力すると共に、前記第１のカスコードトランジスタの制御電極にも当該利得制御信号を入力する制御回路部と、
前記正側電源電圧と前記負側電源電圧との間に直列に接続された、制御電極に該正側電源電圧が入力された第３のカスコードトランジスタ、制御電極に前記高周波入力信号のコモン電圧が入力された第３の入力トランジスタ及び制御電極に前記所定のバイアス電圧が入力された定電流源をなす第３のバイアス電流制御用トランジスタからなる参照回路部と、
を備え、
前記制御回路部は、前記第２のカスコードトランジスタと前記第２の入力トランジスタとの接続部の電圧が、前記第３のカスコードトランジスタと前記第３の入力トランジスタとの接続部の電圧になるように前記第２の入力トランジスタの動作を制御するものである。

具体的には、前記制御回路部は、
前記第１のバイアス電流制御用トランジスタによって供給されるバイアス電流に比例した基準電流を生成する基準電流生成回路と、
該基準電流生成回路の出力端と前記負側電源電圧との間に接続されて前記基準電流が流れる、ダイオードを形成する第１のトランジスタと、
前記第２のバイアス電流制御用トランジスタが形成するダイオードのアノード電圧が、該第１のトランジスタが形成するダイオードのアノード電圧に等しくなるように前記第１及び第２の各バイパストランジスタの動作をそれぞれ制御する第１のオペアンプと、
前記第２のカスコードトランジスタと前記第２の入力トランジスタとの接続部の電圧が、前記第３のカスコードトランジスタと前記第３の入力トランジスタとの接続部の電圧になるように前記第２の入力トランジスタの動作を制御する第２のオペアンプと、
を備えるようにした。

また、前記第１のカスコードトランジスタ、第１の入力トランジスタ及び第１のバイパストランジスタのサイズ比は、前記第２のカスコードトランジスタ、第２の入力トランジスタ及び第２のバイパストランジスタのサイズ比と、前記第３のカスコードトランジスタ、第３の入力トランジスタ及び第３のバイパストランジスタのサイズ比とそれぞれ同じであり、前記第１のカスコードトランジスタと第１のバイパストランジスタのサイズ比は、前記第２のカスコードトランジスタと第２のバイパストランジスタのサイズ比と同じであるようにした。

本発明の可変利得増幅回路によれば、同調増幅回路部の各トランジスタの動作点を制御回路部内でＤＣ的に再現させたうえで、第１のカスコードトランジスタに流れる電流と第１のバイパストランジスタに流れる電流の和が一定になるように、第１のカスコードトランジスタの制御電極電圧に帰還をかけることにより、第１のバイパストランジスタの制御電極電圧の変化に対して、第１のカスコードトランジスタの制御電極電圧を制御することができ、利得の切り替えを連続的に行うことができる。また、同調増幅回路部は、第１のカスコードトランジスタと第１のバイパストランジスタが並列に配置されているが、共にフィンガー数の多い１つのトランジスタとしてレイアウトすることができ、回路構成がシンプルであるため、寄生容量等の影響が小さく、周波数特性と利得特性の改善を図ることができる。

また、同調増幅回路部における第１のカスコードトランジスタと第１の入力トランジスタとの接続部の電圧を参照回路部で再現し、その再現した電圧と制御回路部における第２のカスコードトランジスタと第２の入力トランジスタとの接続部の電圧とを比較し、第２の入力トランジスタの制御電極へ帰還をかけることにより、第２のカスコードトランジスタと第２の入力トランジスタとの接続部の電圧を同調増幅回路部の動作点と同じになるようにすることができる。このことから、カスコードトランジスタとバイパストランジスタの接続部の電圧が、同調増幅回路部、制御回路部及び参照回路部との間で一致させることができ、同調増幅回路部の第１のカスコードトランジスタに流れる電流と第１のバイパストランジスタに流れる電流の和を、精度よく一定にすることができ、第１のカスコードトランジスタ、第１のバイパストランジスタ及び第１の入力トランジスタの各トランジスタの動作点を所望の値に制御することができるため、リニアリティ等の歪に対する特性を改善することができる。

また、同調制御回路部及び制御回路部、又は同調制御回路部、制御回路部及び参照回路部において、トランジスタの動作点の再現が重要であり、電流値の絶対値は重要ではないため、各トランジスタサイズの比を同じにしたままで各トランジスタサイズを小さくすることにより、バイアス電流の絶対値を小さくすることができ、消費電流の低減を図ることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における可変利得増幅回路の回路例を示した図である。
図１において、可変利得増幅回路１は、外部から入力された制御信号に応じて利得を可変し、入力された高周波入力信号Ｓｉｎを増幅して出力信号Ｓｏｕｔとして出力する。可変利得増幅回路１は、同調増幅回路部２とゲート電圧生成回路部３で構成されており、同調増幅回路部２は、第１のカスコードトランジスタ１１、第１の入力トランジスタ１２、第１のバイアス電流制御用トランジスタ１３、第１のバイパストランジスタ１４、インダクタ１５及びコンデンサ１６で構成され、インダクタ１５及びコンデンサ１６は同調素子を構成している。

また、ゲート電圧生成回路部３は、第２のカスコードトランジスタ２１、第２の入力トランジスタ２２、第２のバイアス電流制御用トランジスタ２３、第２のバイパストランジスタ２４、オペアンプ２５、Ｎチャネル型トランジスタ２６，２７及びＰチャネル型トランジスタ２８，２９で構成されている。第１及び第２の各カスコードトランジスタ１１，２１、第１及び第２の各入力トランジスタ１２，２２、第１及び第２の各バイアス電流制御用トランジスタ１３，２３、第１及び第２の各バイパストランジスタ１４，２４はそれぞれＮチャネル型のトランジスタ、例えばＮＭＯＳトランジスタである。

また、Ｎチャネル型トランジスタ２６，２７は例えばＮＭＯＳトランジスタであり、Ｐチャネル型トランジスタ２８，２９は例えばＰＭＯＳトランジスタであり、以下Ｎチャネル型トランジスタがＮＭＯＳトランジスタであり、Ｐチャネル型トランジスタがＰＭＯＳトランジスタである場合を例にして説明する。なお、ゲート電圧生成回路部３は制御回路部をなし、ＮＭＯＳトランジスタ２６及びＰＭＯＳトランジスタ２８，２９は基準電流生成回路を、ＮＭＯＳトランジスタ２７は第１のトランジスタをそれぞれなす。

インダクタ１５とコンデンサ１６が並列に接続されており、該並列回路の一端が正側電源電圧をなす直流電源電圧ＶＣＣ（以下、電源電圧ＶＣＣと呼ぶ）に接続され、該並列回路の他端と負側電源電圧をなす接地電圧との間に第１のカスコードトランジスタ１１、第１の入力トランジスタ１２及び第１のバイアス電流制御用トランジスタ１３が直列に接続されている。電源電圧ＶＣＣと第１のカスコードトランジスタ１１のソースとの間には第１のバイパストランジスタ１４が接続されている。第１のカスコードトランジスタ１１のゲートにはゲート電圧生成回路３からのゲート電圧Ｖｇａｔｅが、第１の入力トランジスタ１２のゲートには高周波入力信号Ｓｉｎが、第１のバイアス電流制御用トランジスタ１３のゲートには所定のバイアス電圧Ｖｂｉａｓがそれぞれ入力され、第１のバイパストランジスタ１４のゲートには可変利得増幅回路１の利得を制御するための利得制御信号ｇｃｎｔが外部から入力されている。インダクタ１５及びコンデンサ１６の並列回路と第１のカスコードトランジスタ１１との接続部から出力信号Ｓｏｕｔが出力される。

ＰＭＯＳトランジスタ２８及び２９はカレントミラー回路を形成しており、ＰＭＯＳトランジスタ２８及び２９において、各ソースは電源電圧ＶＣＣにそれぞれ接続され、各ゲートは接続されてＰＭＯＳトランジスタ２８のドレインに接続されている。ＰＭＯＳトランジスタ２８のドレインと接地電圧との間にはＮＭＯＳトランジスタ２６が接続され、ＮＭＯＳトランジスタ２６のゲートにはバイアス電圧Ｖｂｉａｓが入力されている。また、ＰＭＯＳトランジスタ２９のドレインと接地電圧との間にはＮＭＯＳトランジスタ２７が接続され、ＮＭＯＳトランジスタ２７のゲートはＮＭＯＳトランジスタ２７のドレインに接続されてダイオードを形成し、該接続部はオペアンプ２５の非反転入力端に接続されている。

また、電源電圧ＶＣＣと接地電圧との間には、第２のカスコードトランジスタ２１、第２の入力トランジスタ２２及び第２のバイアス電流制御用トランジスタ２３が直列に接続され、第２のカスコードトランジスタ２１に並列に第２のバイパストランジスタ２４が接続されている。第２のバイアス電流制御用トランジスタ２３において、ゲートはドレインに接続されてダイオードを形成し、該接続部はオペアンプ２５の反転入力端に接続されている。第２のカスコードトランジスタ２１のゲートはオペアンプ２５の出力端に接続され、ゲート電圧生成回路３の出力端をなすオペアンプ２５の出力端からゲート電圧Ｖｇａｔｅが出力される。第２の入力トランジスタ２２のゲートには所定のＤＣ電圧Ｖｄｃが入力され、第２のバイパストランジスタ２４のゲートには利得制御信号ｇｃｎｔが入力されている。

このような構成において、バイアス電圧Ｖｂｉａｓは、第１のバイアス電流制御用トランジスタ１３から供給されるバイアス電流を制御する入力電圧であり、通常はバイアス電流源からの電流でインタフェースし、カレントミラー回路を用いて生成される。高周波入力信号ＳｉｎのＤＣ成分は第１の入力トランジスタ１２と第１のバイアス電流制御用トランジスタ１３が飽和領域で動作できる電圧に設定されている。第１の入力トランジスタ１２のドレインに第１のカスコードトランジスタ１１が接続されることによって、出力信号Ｓｏｕｔを出力する出力端から見たインピーダンスが大きくなり、同調増幅回路部２のリニアリティ特性が向上する。第１のカスコードトランジスタ１１のドレインと電源電圧ＶＣＣとの間には、インダクタ１５とコンデンサ１６からなる同調素子が設けられており、該同調素子は、第１の入力トランジスタ１２によって電圧‐電流変換された電流のうち、ＡＣ成分を電流‐電圧変換すると同時に、インダクタ１５のインダクタンスＬとコンデンサ１６の容量Ｃによりｆ＝１／２π（ＬＣ）^１／２で表される共振周波数ｆを中心とした通過周波数特性を有する。出力信号Ｓｏｕｔは、電源電圧ＶＣＣをコモン電圧とする信号になる。

一方、第１のバイパストランジスタ１４は、ドレインが同調素子を介さずに直接電源電圧ＶＣＣに接続されており、負荷となる素子がないため利得には寄与せず、第１のカスコードトランジスタ１１に流れる電流だけが利得に寄与する。第１のカスコードトランジスタ１１と第１のバイパストランジスタ１４に流れる電流の和が一定になるように第１のカスコードトランジスタ１１のゲート電圧が制御される。なお、第１のカスコードトランジスタ１１と第１のバイパストランジスタ１４のトランジスタサイズは同じになるようにするとよい。

ＮＭＯＳトランジスタ２６は、第１のバイアス電流制御用トランジスタ１３が供給するバイアス電流に比例した電流が流れ、該電流はＰＭＯＳトランジスタ２８及び２９のカレントミラー回路で折り返されてダイオードをなすＮＭＯＳトランジスタ２７に流れる。オペアンプ２５は、ＮＭＯＳトランジスタ２７が形成するダイオードのアノードの電圧をモニターすることによりＮＭＯＳトランジスタ２７に流れる電流をモニターし、すなわち第１のバイアス電流制御用トランジスタ１３に流れる電流をモニターする。更に、オペアンプ２５は、第２のバイアス電流制御用トランジスタ２３が形成するダイオードのアノードの電圧をモニターすることにより第２のバイアス電流制御用トランジスタ２３に流れる電流をモニターする。オペアンプ２５は、ＮＭＯＳトランジスタ２７が形成するダイオードのアノードの電圧と第２のバイアス電流制御用トランジスタ２３が形成するダイオードのアノードの電圧が同じになるように第１及び第２の各カスコードトランジスタ１１，２１のゲート電圧Ｖｇａｔｅを制御して帰還をかける。

このようなことから、利得制御信号ｇｃｎｔの電圧Ｖｃｏｎｔに応じて帰還回路が作動して同調増幅回路部２に流れるバイアス電流が一定になるようにゲート電圧Ｖｇａｔｅが制御される。該バイアス電流が一定になると、同調増幅回路部２の第１の入力トランジスタ１２のソースとドレインのＤＣ電圧が一定になり、電圧Ｖｃｏｎｔの設定に関係なく第１の入力ドランジスタ１２の動作点を安定させることができる。各トランジスタ１１〜１３の動作点はリニアリティ特性や利得特性を良くするために、最適なレベルに設定するようにすればよい。なお、ゲート電圧生成回路部３の各トランジスタ２１〜２３のサイズ比は、同調増幅回路部２の各トランジスタ１１〜１３のサイズ比と同じになるようにすることが望ましい。

このように、本第１の実施の形態の可変利得増幅回路は、利得を制御する信号として入力された利得制御信号ｇｃｎｔの電圧Ｖｃｏｎｔの変化に応じて第１及び第２の各カスコードトランジスタ１１，２１のゲート電圧Ｖｇａｔｅへ帰還回路が働き、同調増幅回路部２の第１のカスコードトランジスタ１１と第１のバイパストランジスタ１４の各電流の和を一定にすることができると共に、第１の入力トランジスタ１２のドレイン電圧を利得制御信号ｇｃｎｔの電圧Ｖｃｏｎｔに関係なく一定にすることができるため、第１のカスコードトランジスタ１１、第１の入力トランジスタ１２及び第１のバイパストランジスタ１４が所望の領域の動作点での動作を行うことができる。このようなことから、高いリニアリティ特性と安定した利得特性を得ることができる。また、利得制御信号ｇｃｎｔの電圧Ｖｃｏｎｔに対する利得特性は、連続的に単調減少の特性を示すことから、パワーディテクタ等と組み合わせてアナログ的なＡＧＣ動作を行う回路として使用することができる。

なお、図１において、第１及び第２の各カスコードトランジスタ１１，２１のゲートに利得制御信号ｇｃｎｔがそれぞれ入力されると共に第１及び第２の各バイパストランジスタ１４，２４の各ゲートにゲート電圧Ｖｇａｔｅがそれぞれ入力されるようにしてもよい。ただし、カスコードトランジスタとバイパストランジスタのトランジスタサイズは同じであることが望ましく、トランジスタサイズが同じである場合は図１の場合と実質的に同じ回路になる。この場合、利得制御信号ｇｃｎｔに対するゲート電圧Ｖｇａｔｅ信号の生成に関しては、実質的には図１と同じであるが、利得制御信号ｇｃｎｔがカスコードトランジスタに入力されていることから、利得特性は、図１とは異なり電圧Ｖｃｏｎｔの増加に対して利得は単調増加の特性になる。

第２の実施の形態．
前記第１の実施の形態では、第２の入力トランジスタ２２のゲートには所定のＤＣ電圧Ｖｄｃが入力されるようにしたが、第１の入力トランジスタ１２のドレイン電圧に応じた電圧になるように第２の入力トランジスタ２２のゲート電圧を制御するようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図２は、本発明の第２の実施の形態における可変利得増幅回路の回路例を示した図である。なお、図２では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。

図２における図１との相違点は、同調増幅回路部２の第１の入力トランジスタ１２のドレイン電圧に応じた電圧を生成する参照回路部４を設けたことと、該参照回路部４で生成された電圧を使用して、第１の入力トランジスタ１２のドレイン電圧に応じた電圧になるように第２の入力トランジスタ２２のゲート電圧を制御するオペアンプ３４を図１のゲート電圧生成回路部３に追加したことにある。これに伴って、図１のゲート電圧生成回路部３をゲート電圧生成回路部３ａに、図１の可変利得増幅回路１を可変利得増幅回路１ａにそれぞれした。なお、図２では、図１の同調増幅回路部２にコンデンサ１７及び抵抗１８からなるハイパスフィルタが追加されているが、図１の同調増幅回路部２ではコンデンサ１７及び抵抗１８からなるハイパスフィルタを省略して示しており、図１と図２の同調増幅回路部は実質的に同じであることから、同じ符号で示している。

図２において、可変利得増幅回路１ａは、入力された高周波入力信号Ｓｉｎを増幅し出力信号Ｓｏｕｔとして出力する。可変利得増幅回路１ａは、同調増幅回路部２と、ゲート電圧生成回路部３ａと、参照回路部４とで構成されており、ゲート電圧生成回路部３ａは、第２のカスコードトランジスタ２１、第２の入力トランジスタ２２、第２のバイアス電流制御用トランジスタ２３、第２のバイパストランジスタ２４、オペアンプ２５，３４、ＮＭＯＳトランジスタ２６，２７及びＰＭＯＳトランジスタ２８，２９で構成されている。参照回路部４は、Ｎチャネル型のトランジスタ、例えばＮＭＯＳトランジスタである、第３のカスコードトランジスタ３１、第３の入力トランジスタ３２及び第３のバイアス電流制御用トランジスタ３３で構成されている。

なお、ゲート電圧生成回路部３ａは制御回路部を、オペアンプ２５は第１のオペアンプを、オペアンプ３４は第２のオペアンプをそれぞれなす。
同調増幅回路部２において、高周波入力信号Ｓｉｎが入力される入力端と第１の入力トランジスタ１２のゲートとの間にはコンデンサ１７が接続され、第１の入力トランジスタ１２のゲートと高周波入力信号Ｓｉｎのコモン電圧Ｖｃｏｍとの間には抵抗１８が接続されている。このことから、高周波入力信号ＳｉｎからＤＣ成分が除去された信号が第１の入力トランジスタ１２のゲートに入力されている。

参照回路部４において、電源電圧ＶＣＣと接地電圧との間には、第３のカスコードトランジスタ３１、第３の入力トランジスタ３２及び第３のバイアス電流制御用トランジスタ３３が直列に接続されている。第３のカスコードトランジスタ３１のゲートには電源電圧ＶＣＣが、第３の入力トランジスタ３２のゲートには高周波入力信号Ｓｉｎのコモン電圧Ｖｃｏｍが、第３のバイアス電流制御用トランジスタ３３のゲートにはバイアス電圧Ｖｂｉａｓがそれぞれ入力されている。第３の入力トランジスタのドレイン電圧は、ゲート電圧生成回路部３ａのオペアンプ３４の反転入力端に入力されている。
ゲート電圧生成回路部３ａにおいて、オペアンプ３４の非反転入力端には、第２の入力トランジスタ２２のドレイン電圧が入力されており、オペアンプ３４の出力端は第２の入力トランジスタ２２のゲートに接続されている。

このような構成において、参照回路部４における第３のカスコードトランジスタ３１、第３の入力トランジスタ３２及び第３のバイアス電流制御用トランジスタ３３は、同調増幅回路部２における第１のカスコードトランジスタ１１、第１の入力トランジスタ１２及び第１のバイアス電流制御用トランジスタ１３のトランジスタサイズ比と同じトランジスタサイズ比になるように形成されている。このため、利得制御信号ｇｃｎｔによるゲート電圧Ｖｇａｔｅの制御が行われている状態の第１の入力トランジスタ１２のドレイン電圧を第３の入力トランジスタ３２のドレイン電圧から得ることができる。

オペアンプ３４は、第２の入力トランジスタ２２のドレイン電圧が、参照回路部４の第３の入力トランジスタ３２のドレイン電圧と等しくなるように第２の入力トランジスタ２２の動作制御を行う。このようなことから、第２の入力トランジスタ２２の動作点を、同調増幅回路部２の第１の入力トランジスタ１２の動作点と同じになるようにすることができ、第１のカスコードトランジスタ１１、第１の入力トランジスタ１２及び第１のバイパストランジスタ１４の各動作点をそれぞれ所望の値に制御することができ、リニアリティ等の歪に対する特性を改善することができる。

ここで、図３は、利得制御信号ｇｃｎｔの電圧Ｖｃｏｎｔを変化させたときのゲート電圧Ｖｇａｔｅの変化の例を示した図であり、電圧Ｖｃｏｎｔの電圧上昇に連動してゲート電圧Ｖｇａｔｅが低下していることが分かる。
図４は、図３で示した電圧Ｖｃｏｎｔとゲート電圧Ｖｇａｔｅの変化に対する、第２のカスコードトランジスタ２１に流れる電流ｉｃａｓ２、第２のバイパストランジスタ２４に流れる電流ｉｂｉｐ２、及び第２のバイアス電流制御用トランジスタ２３に流れるバイアス電流ｉｓｕｍ２の各変化例を示した図である。

また、図５は、図３で示した電圧Ｖｃｏｎｔとゲート電圧Ｖｇａｔｅの変化に対する、第１のカスコードトランジスタ１１に流れる電流ｉｃａｓ１、第１のバイパストランジスタ１４に流れる電流ｉｂｉｐ１、及び第１のバイアス電流制御用トランジスタ１３に流れるバイアス電流ｉｓｕｍ１の各変化例を示した図である。図４及び図５から、共にバイパストランジスタに流れる電流の増加に反比例するようにカスコードトランジスタに流れる電流が減少し、該２つの電流の和がほぼ一定になるように制御されていることが分かる。

また、図６は、図３で示した電圧Ｖｃｏｎｔとゲート電圧Ｖｇａｔｅの変化に対する、第１から第３の各入力トランジスタ１２、２２及び３２のそれぞれのドレイン電圧Ｄ１、Ｄ２及びＤ３の例を示した図である。
図３〜図６より、利得制御信号ｇｃｎｔによってゲート電圧Ｖｇａｔｅが変化し、カスコードトランジスタとバイパストランジスタに流れる電流を制御し、該２つトランジスタに流れる電流の和を一定に保つように帰還回路が働くことによって、入力トランジスタのドレイン電圧、すなわちカスコードトランジスタ及びバイパストランジスタの各ソース電圧を一定にできることが分かる。
図７は、電圧Ｖｃｏｎｔに対する可変利得増幅回路１ａの利得特性例を示した図であり、図８は、電圧Ｖｃｏｎｔに対する可変利得増幅回路１ａの周波数特性例を示した図である。図８では、電圧Ｖｃｏｎｔが上昇するほど、周波数特性におけるピーク値が上昇していることを示している。

なお、図９に示すように、図２において、第１及び第２の各カスコードトランジスタ１１，２１のゲートに利得制御信号ｇｃｎｔがそれぞれ入力されると共に第１及び第２の各バイパストランジスタ１４，２４の各ゲートにゲート電圧Ｖｇａｔｅがそれぞれ入力されるようにしてもよい。ただし、カスコードトランジスタとバイパストランジスタのトランジスタサイズは同じであることが望ましく、トランジスタサイズが同じである場合は図２の場合と実質的に同じ回路になる。図９の場合、利得制御信号ｇｃｎｔに対するゲート電圧Ｖｇａｔｅ信号の生成に関しては、実質的には図３と同じであるが、利得制御信号ｇｃｎｔがカスコードトランジスタに入力されていることから、利得特性は、図７とは異なり図１０で示すように、電圧Ｖｃｏｎｔの増加に対して利得は単調増加の特性になる。

一方、図２の可変利得増幅回路を一対の差動信号を増幅して差動信号として出力する構成にしてもよく、このようにした場合、図２は図１１のようになる。図１１において、図２と同じもの又は同様のものは同じ符号で示しており、第１の入力トランジスタのソース間に抵抗４１を挿入して、電圧‐電流変換の相互コンダクタンスｇｍの調整を行っている以外は図２と同様の動作を行うことからその説明を省略する。また、図１１の場合においても、図９のように第１及び第２の各カスコードトランジスタ１１，２１のゲートに利得制御信号ｇｃｎｔがそれぞれ入力されると共に第１及び第２の各バイパストランジスタ１４，２４の各ゲートにゲート電圧Ｖｇａｔｅがそれぞれ入力されるようにしてもよく、このようにした場合、図１１は、図１２のようになる。なお、図１１及び図１２において、１対の差動信号Ｓｉｐ，Ｓｉｍが対応する差動入力端に入力され、該差動信号Ｓｉｐ，Ｓｉｍが増幅されて生成された１対の差動信号Ｓｏｐ，Ｓｏｍが対応する差動出力端から出力される。

このように、本第２の実施の形態における可変利得増幅回路は、ゲート電圧生成回路部３ａと同調増幅回路部２のＤＣ的なレプリカである参照回路部４における第３の入力トランジスタ３２のドレイン電圧を比較し帰還動作させることで、同調増幅回路部２とゲート電圧生成回路部３ａの各入力トランジスタのドレイン電圧を同じ電圧にすることができ、同時にカスコードトランジスタとバイパストランジスタのソース電圧も同じ電圧にすることができる。このため、同調増幅回路部２とゲート電圧生成回路部３ａのバイアス電流を同じ電流値（又はトランジスタサイズに対する電流比）に制御することができ、カスコードトランジスタ、入力トランジスタ及びバイパストランジスタの各トランジスタは所望の領域での動作をより安定的に行うことができ、高いリニアリティ特性と安定した利得特性を得ることができる。

本発明の第１の実施の形態における可変利得増幅回路の回路例を示した図である。本発明の第２の実施の形態における可変利得増幅回路の回路例を示した図である。利得制御信号ｇｃｎｔの電圧Ｖｃｏｎｔを変化させたときのゲート電圧Ｖｇａｔｅの変化の例を示した図である。図３で示した電圧Ｖｃｏｎｔとゲート電圧Ｖｇａｔｅの変化に対する、電流ｉｃａｓ２、ｉｂｉｐ２及びｉｓｕｍ２の各変化例を示した図である。図３で示した電圧Ｖｃｏｎｔとゲート電圧Ｖｇａｔｅの変化に対する、電流ｉｃａｓ１、ｉｂｉｐ１及びｉｓｕｍ１の各変化例を示した図である。図３で示した電圧Ｖｃｏｎｔとゲート電圧Ｖｇａｔｅの変化に対する、各入力トランジスタのドレイン電圧Ｄ１、Ｄ２及びＤ３の例を示した図である。電圧Ｖｃｏｎｔに対する図２の可変利得増幅回路１ａの利得特性例を示した図である。電圧Ｖｃｏｎｔに対する可変利得増幅回路１ａの周波数特性例を示した図である。本発明の第２の実施の形態における可変利得増幅回路の他の回路例を示した図である。電圧Ｖｃｏｎｔに対する図９の可変利得増幅回路１ａの利得特性例を示した図である。本発明の第２の実施の形態における可変利得増幅回路の他の回路例を示した図である。本発明の第２の実施の形態における可変利得増幅回路の他の回路例を示した図である。利得切り替えを行うアッテネータユニットの従来例を示した回路図である。従来の可変利得増幅回路の回路例を示した図である。従来の増幅器の回路例を示した図である。従来の可変利得増幅回路の回路例を示した図である。

符号の説明

１，１ａ可変利得増幅回路
２同調増幅回路部
３，３ａゲート電圧生成回路部
４参照回路部
１１第１のカスコードトランジスタ
２１第２のカスコードトランジスタ
３１第３のカスコードトランジスタ
１２第１の入力トランジスタ
２２第２の入力トランジスタ
３２第３の入力トランジスタ
１３第１のバイアス電流制御用トランジスタ
２３第２のバイアス電流制御用トランジスタ
３３第３のバイアス電流制御用トランジスタ
１４第１のバイパストランジスタ
２４第２のバイパストランジスタ
１５インダクタ
１６，１７コンデンサ
１８，４１抵抗
２５，３４オペアンプ
２６，２７ＮＭＯＳトランジスタ
２８，２９ＰＭＯＳトランジスタ

Claims

外部から入力された利得制御信号に応じて利得を可変し、入力された高周波入力信号を増幅して出力する可変利得増幅回路において、
正側電源電圧と負側電源電圧との間に直列に接続された同調素子、第１のカスコードトランジスタ、制御電極に前記高周波入力信号が入力された第１の入力トランジスタ及び制御電極に所定のバイアス電圧が入力された定電流源をなす第１のバイアス電流制御用トランジスタ、並びに前記同調素子と前記第１のカスコードトランジスタの直列回路に並列に接続され制御電極に前記利得制御信号が入力された第１のバイパストランジスタで構成される同調増幅回路部と、
前記正側電源電圧と前記負側電源電圧との間に直列に接続された第２のカスコードトランジスタ、制御電極に所定の電圧が入力された第２の入力トランジスタ及びダイオードを形成する第２のバイアス電流制御用トランジスタ、並びに前記第２のカスコードトランジスタに並列に接続され制御電極に前記利得制御信号が入力された第２のバイパストランジスタを有し、前記第１のバイアス電流制御用トランジスタによって供給されるバイアス電流に比例した基準電流を生成し、前記第２のバイアス電流制御用トランジスタに流れる電流が該基準電流になるように前記第２のカスコードトランジスタに制御電極電圧を印加すると共に、前記第１のカスコードトランジスタにも当該制御電極電圧を印加する制御回路部と、
を備えることを特徴とする可変利得増幅回路。
前記制御回路部は、
前記第１のバイアス電流制御用トランジスタによって供給されるバイアス電流に比例した基準電流を生成する基準電流生成回路と、
該基準電流生成回路の出力端と前記負側電源電圧との間に接続されて前記基準電流が流れる、ダイオードを形成する第１のトランジスタと、
前記第２のバイアス電流制御用トランジスタが形成するダイオードのアノード電圧が、該第１のトランジスタが形成するダイオードのアノード電圧に等しくなるように前記第１及び第２の各カスコードトランジスタの動作をそれぞれ制御するオペアンプと、
を備えることを特徴とする請求項１記載の可変利得増幅回路。
外部から入力された利得制御信号に応じて利得を可変し、入力された高周波入力信号を増幅して出力する可変利得増幅回路において、
正側電源電圧と負側電源電圧との間に直列に接続された同調素子、制御電極に前記利得制御信号が入力された第１のカスコードトランジスタ、制御電極に前記高周波入力信号が入力された第１の入力トランジスタ及び制御電極に所定のバイアス電圧が入力された定電流源をなす第１のバイアス電流制御用トランジスタ、並びに前記同調素子と前記第１のカスコードトランジスタの直列回路に並列に接続された第１のバイパストランジスタで構成される同調増幅回路部と、
前記正側電源電圧と前記負側電源電圧との間に直列に接続された、制御電極に前記利得制御信号が入力された第２のカスコードトランジスタ、制御電極に所定の電圧が入力された第２の入力トランジスタ及びダイオードを形成する第２のバイアス電流制御用トランジスタ、並びに前記第２のカスコードトランジスタに並列に接続された第２のバイパストランジスタを有し、前記第１のバイアス電流制御用トランジスタによって供給されるバイアス電流に比例した基準電流を生成し、前記第２のバイアス電流制御用トランジスタに流れる電流が該基準電流になるように前記利得制御信号を前記第２のカスコードトランジスタの制御電極に入力すると共に、前記第１のカスコードトランジスタの制御電極にも当該利得制御信号を入力する制御回路部と、
を備えることを特徴とする可変利得増幅回路。
前記制御回路部は、
前記第１のバイアス電流制御用トランジスタによって供給されるバイアス電流に比例した基準電流を生成する基準電流生成回路と、
該基準電流生成回路の出力端と前記負側電源電圧との間に接続され、該基準電流が流れる、ダイオードを形成する第１のトランジスタと、
前記第２のバイアス電流制御用トランジスタが形成するダイオードのアノード電圧が、該第１のトランジスタが形成するダイオードのアノード電圧に等しくなるように前記第１及び第２の各バイパストランジスタの動作をそれぞれ制御するオペアンプと、
を備えることを特徴とする請求項３記載の可変利得増幅回路。
前記第１のカスコードトランジスタ、第１の入力トランジスタ及び第１のバイパストランジスタのサイズ比は、前記第２のカスコードトランジスタ、第２の入力トランジスタ及び第２のバイパストランジスタのサイズ比と同じであり、前記第１のカスコードトランジスタと第１のバイパストランジスタのサイズ比は、前記第２のカスコードトランジスタと第２のバイパストランジスタのサイズ比と同じであることを特徴とする請求項１、２、３又は４記載の可変利得増幅回路。
外部から入力された利得制御信号に応じて利得を可変し、入力された高周波入力信号を増幅して出力する可変利得増幅回路において、
正側電源電圧と負側電源電圧との間に直列に接続された同調素子、第１のカスコードトランジスタ、制御電極に前記高周波入力信号が入力された第１の入力トランジスタ及び制御電極に所定のバイアス電圧が入力された定電流源をなす第１のバイアス電流制御用トランジスタ、並びに前記同調素子と前記第１のカスコードトランジスタの直列回路に並列に接続され制御電極に前記利得制御信号が入力された第１のバイパストランジスタで構成される同調増幅回路部と、
前記正側電源電圧と前記負側電源電圧との間に直列に接続された第２のカスコードトランジスタ、第２の入力トランジスタ及びダイオードを形成する第２のバイアス電流制御用トランジスタ、並びに前記第２のカスコードトランジスタに並列に接続され制御電極に前記利得制御信号が入力された第２のバイパストランジスタを有し、前記第１のバイアス電流制御用トランジスタによって供給されるバイアス電流に比例した基準電流を生成し、前記第２のバイアス電流制御用トランジスタに流れる電流が該基準電流になるように前記第２のカスコードトランジスタに制御電極電圧を印加すると共に、前記第１のカスコードトランジスタにも当該制御電極電圧を印加する制御回路部と、
前記正側電源電圧と前記負側電源電圧との間に直列に接続された、制御電極に該正側電源電圧が入力された第３のカスコードトランジスタ、制御電極に前記高周波入力信号のコモン電圧が入力された第３の入力トランジスタ及び制御電極に前記所定のバイアス電圧が入力された定電流源をなす第３のバイアス電流制御用トランジスタからなる参照回路部と、
を備え、
前記制御回路部は、前記第２のカスコードトランジスタと前記第２の入力トランジスタとの接続部の電圧が、前記第３のカスコードトランジスタと前記第３の入力トランジスタとの接続部の電圧になるように前記第２の入力トランジスタの動作を制御することを特徴とする可変利得増幅回路。
前記制御回路部は、
前記第１のバイアス電流制御用トランジスタによって供給されるバイアス電流に比例した基準電流を生成する基準電流生成回路と、
該基準電流生成回路の出力端と前記負側電源電圧との間に接続されて前記基準電流が流れる、ダイオードを形成する第１のトランジスタと、
前記第２のバイアス電流制御用トランジスタが形成するダイオードのアノード電圧が、該第１のトランジスタが形成するダイオードのアノード電圧に等しくなるように前記第１及び第２の各カスコードトランジスタの動作をそれぞれ制御する第１のオペアンプと、
前記第２のカスコードトランジスタと前記第２の入力トランジスタとの接続部の電圧が、前記第３のカスコードトランジスタと前記第３の入力トランジスタとの接続部の電圧になるように前記第２の入力トランジスタの動作を制御する第２のオペアンプと、
を備えることを特徴とする請求項６記載の可変利得増幅回路。
外部から入力された利得制御信号に応じて利得を可変し、入力された高周波入力信号を増幅して出力する可変利得増幅回路において、
正側電源電圧と負側電源電圧との間に直列に接続された同調素子、制御電極に前記利得制御信号が入力された第１のカスコードトランジスタ、制御電極に前記高周波入力信号が入力された第１の入力トランジスタ及び制御電極に所定のバイアス電圧が入力された定電流源をなす第１のバイアス電流制御用トランジスタ、並びに前記同調素子と前記第１のカスコードトランジスタの直列回路に並列に接続された第１のバイパストランジスタで構成される同調増幅回路部と、
前記正側電源電圧と前記負側電源電圧との間に直列に接続された、制御電極に前記利得制御信号が入力された第２のカスコードトランジスタ、第２の入力トランジスタ及びダイオードを形成する第２のバイアス電流制御用トランジスタ、並びに前記第２のカスコードトランジスタに並列に接続された第２のバイパストランジスタを有し、前記第１のバイアス電流制御用トランジスタによって供給されるバイアス電流に比例した基準電流を生成し、前記第２のバイアス電流制御用トランジスタに流れる電流が該基準電流になるように前記利得制御信号を前記第２のカスコードトランジスタの制御電極に入力すると共に、前記第１のカスコードトランジスタの制御電極にも当該利得制御信号を入力する制御回路部と、
前記正側電源電圧と前記負側電源電圧との間に直列に接続された、制御電極に該正側電源電圧が入力された第３のカスコードトランジスタ、制御電極に前記高周波入力信号のコモン電圧が入力された第３の入力トランジスタ及び制御電極に前記所定のバイアス電圧が入力された定電流源をなす第３のバイアス電流制御用トランジスタからなる参照回路部と、
を備え、
前記制御回路部は、前記第２のカスコードトランジスタと前記第２の入力トランジスタとの接続部の電圧が、前記第３のカスコードトランジスタと前記第３の入力トランジスタとの接続部の電圧になるように前記第２の入力トランジスタの動作を制御することを特徴とする可変利得増幅回路。
前記制御回路部は、
前記第１のバイアス電流制御用トランジスタによって供給されるバイアス電流に比例した基準電流を生成する基準電流生成回路と、
該基準電流生成回路の出力端と前記負側電源電圧との間に接続されて前記基準電流が流れる、ダイオードを形成する第１のトランジスタと、
前記第２のバイアス電流制御用トランジスタが形成するダイオードのアノード電圧が、該第１のトランジスタが形成するダイオードのアノード電圧に等しくなるように前記第１及び第２の各バイパストランジスタの動作をそれぞれ制御する第１のオペアンプと、
前記第２のカスコードトランジスタと前記第２の入力トランジスタとの接続部の電圧が、前記第３のカスコードトランジスタと前記第３の入力トランジスタとの接続部の電圧になるように前記第２の入力トランジスタの動作を制御する第２のオペアンプと、
を備えることを特徴とする請求項８記載の可変利得増幅回路。
前記第１のカスコードトランジスタ、第１の入力トランジスタ及び第１のバイパストランジスタのサイズ比は、前記第２のカスコードトランジスタ、第２の入力トランジスタ及び第２のバイパストランジスタのサイズ比と、前記第３のカスコードトランジスタ、第３の入力トランジスタ及び第３のバイパストランジスタのサイズ比とそれぞれ同じであり、前記第１のカスコードトランジスタと第１のバイパストランジスタのサイズ比は、前記第２のカスコードトランジスタと第２のバイパストランジスタのサイズ比と同じであることを特徴とする請求項６、７、８又は９記載の可変利得増幅回路。