JP5385335B2

JP5385335B2 - 増幅器

Info

Publication number: JP5385335B2
Application number: JP2011108296A
Authority: JP
Inventors: 清宮下
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei Microdevices Corp
Priority date: 2011-05-13
Filing date: 2011-05-13
Publication date: 2014-01-08
Anticipated expiration: 2031-05-13
Also published as: JP2012239126A

Description

本発明は、増幅器に関し、より詳細には、可変利得の増幅器に関する。

可変利得の増幅器であるギルバート掛け算器回路（ＧｉｌｂｅｒｔＭｕｌｔｉｐｌｉｅｒ）が、従来高周波帯で用いられてきた（非特許文献１および２参照）。ギルバート掛け算器回路の一例を図８に示す。

入力ＲＦ信号振幅Ｖ_RFのＡＣ入力がトランジスタＱ１、Ｑ２に与えられ、入力直流電圧Ｖ_LOのＤＣ入力がトランジスタＱＭ１〜ＱＭ４に与えられる。ＣＯＭは基準電位端子であり、ＶＰＯＳは正電源電位端子である。得られるＡＣ出力の出力ＲＦ信号振幅は、Ｖ_RF×Ｖ_LOに比例する。

このようにギルバート掛け算器回路では、「（ＤＣ入力）×（ＡＣ入力）＝（ＡＣ出力）」という掛け算を実行でき、ＤＣ入力に比例したＡＣ出力が得られる。したがって、ＤＣ入力によってＡＣ入力の利得を可変させることができる。

しかしながら、ギルバート掛け算器回路では、ＩＣ（Ｑ１）＋ＩＣ（Ｑ２）＝Ｉｚは常に成立するものの、ＩＣ（ＱＭ１）＋ＩＣ（ＱＭ２）＝ＩＣ（ＱＭ３）＋ＩＣ（ＱＭ４）はＶ_LO平衡状態以外では成立せず、ＶＣ（Ｑ１）＝ＶＣ（Ｑ２）も成立しない。言い換えると、ギルバート掛け算回路を用いた可変利得増幅器では、Ｖ_LOを利得制御のパラメータとするのでＡＣ入力の通過する系に存在するトランジスタＱ１およびＱ２の直流バイアス条件を変えてしまう。

したがって、ＡＣ入力に対する歪率も変ってしまい、歪に対する最適化が困難になるという問題があった。ここで、各符号は以下とおりである。
ＩＣ（Ｑ１）；トランジスタＱ１のコレクタ電流
ＩＣ（Ｑ２）；トランジスタＱ２のコレクタ電流
Ｉｚ；トランジスタＱＣのコレクタ電流
ＩＣ（ＱＭ１）；トランジスタＱＭ１のコレクタ電流
ＩＣ（ＱＭ２）；トランジスタＱＭ２のコレクタ電流
ＩＣ（ＱＭ３）；トランジスタＱＭ３のコレクタ電流
ＩＣ（ＱＭ４）；トランジスタＱＭ４のコレクタ電流
ＶＣ（Ｑ１）；トランジスタＱ１のコレクタ電圧
ＶＣ（Ｑ２）；トランジスタＱ２のコレクタ電圧

このようなギルバート掛け算器回路を解決するために、インピーダンス制御回路を用いた可変利得増幅器が用いられている（特許文献１、２および３参照）。この可変利得増幅器の一例を図９に示す。

増幅器９００は、ソース接地の第１のトランジスタＭ１を備える。ＡＣ入力端子ＩＮが、直流阻止容量Ｃ１の一方の端子に接続され、直流阻止容量Ｃ１の他方の端子が、インダクタＬＩＮを介して第１のトランジスタＭ１のゲート端子に接続される。

トランジスタＭ１のソース端子が、ソース・ディジェネレイション用のインダクタＬＳを介して増幅器基準電位ＶＳＳ１Ｐ８Ｉに接続される。トランジスタＭ１のドレイン端子が、カスコードトランジスタＭＣ１のソース端子に接続され、カスコードトランジスタＭＣ１のゲート端子が、増幅器正電源電位ＶＤＤ１Ｐ８Ｉに接続され、ドレイン端子は、負荷インダクタンスＬＬを介して増幅器正電源電位ＶＤＤ１Ｐ８Ｉに接続される。

増幅器９００の出力は、カスコードトランジスタＭＣ１のドレイン端子と負荷ＬＬの接続点である出力端子ＯＵＴから取り出される。

増幅器基準電位ＶＳＳ１Ｐ８Ｉと基準電位ＶＳＳ１Ｐ８との間のインピーダンスは、インダクタンス素子Ｌ１Ｓ〜Ｌ４Ｓ及びそれに直列に接続されるスイッチＳ１Ｓ〜Ｓ４Ｓで構成される複数の基準電位側インピーダンス制御素子からなる基準電位側インピーダンス制御回路により制御される。

また、増幅器正電源電位ＶＤＤ１Ｐ８Ｉと正電源電位ＶＤＤ１Ｐ８との間のインピーダンスは、インダクタンスＬ１Ｄ〜Ｌ４Ｄ及びそれに直列接続されるスイッチＳ１Ｄ〜Ｓ４Ｄで構成される複数の正電源電位側インピーダンス制御素子からなる正電源電位側インピーダンス制御回路により制御される。

増幅器９００は、基準電位と増幅器とを接続する接続線のインピーダンスを、基準電位側インピーダンス制御回路のスイッチを開閉することにより制御する。また、正電源電位と増幅器とを接続する接続線のインピーダンスを、正電源電位側インピーダンス制御回路のスイッチを開閉することにより制御する。

たとえば、スイッチがＯＮ時の抵抗分がゼロ、ＯＦＦ時の抵抗無限大である理想スイッチを仮定した場合、スイッチを開閉させても、増幅器正電源電位ＶＤＤ１Ｐ８Ｉおよび増幅器基準電位ＶＳＳ１Ｐ８ＩになんらＤＣ的な変動を与えない。したがって、すべてのトランジスタの直流バイアス電流、トランジスタＭ１の直流入力の変動は生じない。一方、ＡＣ的な成分、例えば増幅器正電源電位ＶＤＤ１Ｐ８Ｉから正電源電位ＶＤＤ１Ｐ８側を見たときのインピーダンス、及び増幅器基準電位ＶＳＳ１Ｐ８Ｉから基準電位ＶＳＳ１Ｐ８側を見たインピーダンスは、スイッチをＯＮすることで低下させ、スイッチをＯＦＦすることで上昇させることが出来るため、利得を可変させることができる。

特開２００２−９４３４５号公報特開２００４−２８２５０６号公報特開２００９−２００９５８号公報

B. Gilbert, "A precise four-quadrant multiplier with sub-nanosecond response," JSSC SC-3, pp. 365〜373, Dec. 1968． B. Gilbert, "The micromixer: A highly linear variant of the gilbert mixer using a bisymmetric class-AB input stage," JSSC SC-32, pp. 1412〜1423, Sep. 1997． Behzad Razavi, "Design of Analog CMOS Integrated Circuits," McGraw-Hill, pp. 454, 2001．

しかしながら、多数のインダクタンスを有するインピーダンス制御回路を半導体基板上に形成すると、ＩＣチップの面積が非常に大きくなってしまうという問題があった。

本発明は、このような問題点に鑑みてなされたものであり、その目的は、ＩＣチップの面積を大きくすることなく利得が可変可能である増幅器を提供することにある。

このような問題を解決するために、本発明の第１の態様は、ＡＣ入力が入力されるトランジスタおよび前記トランジスタのドレイン端子側に一方の端子が接続された負荷を備える増幅器において、インダクタンス素子および前記インダクタンス素子に直列に接続される可変抵抗を有するインピーダンス制御回路であって、基準電源と前記トランジスタのソース端子側とを接続する第１の接続線、および正電源と前記負荷の他方の端子とを接続する第２の接続線のうちの少なくとも一方に配置され、前記第１および第２の接続線のうちの少なくとも一方のインピーダンスを制御するインピーダンス制御回路を備え、前記インダクタンス素子は、前記トランジスタが設けられたＩＣチップの外部に設けられていることを特徴とする。

また、本発明の第２の態様は、第１の態様において、前記インピーダンス制御回路が、前記インダクタンス素子および前記インダクタンス素子に直列に接続されるスイッチを有するインピーダンス制御素子が複数並列に接続されていることを特徴とする。

また、本発明の第３の態様は、第１の態様において、前記インピーダンス制御回路が、さらに、前記第１の接続線と前記第２の接続線との間に配置された可変容量を有することを特徴とする。

また、本発明の第４の態様は、第１、２または３の態様において、前記インダクタンス素子がボンディングワイアで構成されていることを特徴とする。

本発明によれば、基準電位または正電源電位の少なくとも一方と増幅器とを接続する接続線のインピーダンスを制御するインピーダンス制御回路を設け、当該インピーダンス制御回路を構成するインダクタンス素子としてＩＣチップ外部にあるワイアボンディング等を利用することにより、ＩＣチップの面積を大きくすることなく利得が可変可能である増幅器を提供することができる。

第１の実施形態に係る増幅器を示す図である。スイッチの開閉と増幅器の利得の変動との関係を示す図である。第２の実施形態に係る増幅器を示す図である。可変抵抗の抵抗値の変化と増幅器の利得の変動との関係を示す図である。第３の実施形態に係る増幅器を示す図である。可変容量の容量値の変化と増幅器の利得の変動との関係を示す図である。第４の実施形態に係る増幅器を示す図である。ギルバート掛け算器回路の一例を示す図である。従来の可変利得増幅器の一例を示す図である。

以下、図面を参照して本発明の実施形態を詳細に説明する。
（第１の実施形態）
図１は、第１の実施形態に係る増幅器を示している。増幅器１００は、ソース接地の第１のトランジスタＭ１を備える。ＡＣ入力端子ＩＮが、直流阻止容量Ｃ１の一方の端子に接続され、直流阻止容量Ｃ１の他方の端子が、抵抗ＲＢおよびインダクタＬＩＮの一方の端子に接続される。抵抗ＲＢは、トランジスタＭ１の入力容量をキャンセルし、インダクタＬＩＮは、トランジスタＭ１の直流動作点を決定する。

抵抗ＲＢの他方の端子が、第２のトランジスタＭ２のゲート端子およびドレイン端子、ならびに直流バイアス電流入力端子ＩＢに接続される。第２のトランジスタＭ２のソース端子およびバルク端子が、基準電位ＶＳＳ１Ｐ８に接続される。

インダクタＬＩＮの他方の端子が、第１のトランジスタＭ１のゲート端子に接続される。トランジスタＭ１のソース端子が、ソース・ディジェネレイション用のインダクタＬＳを介して基準電位ＶＳＳ１Ｐ８に接続され、トランジスタＭ１のドレイン端子が、カスコードトランジスタＭＣ１のソース端子に接続される。カスコードトランジスタＭＣ１のゲート端子が、正電源電位ＶＤＤ１Ｐ８に接続され、ドレイン端子は、負荷インダクタンスＬＬを介して正電源電位ＶＤＤ１Ｐ８に接続される。増幅器１００の出力は、カスコードトランジスタＭＣ１のドレイン端子と負荷ＬＬの接続点である出力端子ＯＵＴから取り出される。

ＩＣチップ１０の内部の基準電位ＶＳＳ１Ｐ８とＩＣチップ１０の外部の基準電源ＶＳＳとの間のインピーダンスは、図１に示したように、インダクタンス素子Ｌ１Ｓ及びそれに直列に接続されるスイッチＳ１Ｓで構成される第１の基準電源側インピーダンス制御素子と、インダクタンスＬ２Ｓ及びスイッチＳ２Ｓで構成される第２の基準電源側インピーダンス制御素子と、インダクタンスＬ３Ｓ及びスイッチＳ３Ｓで構成される第３の基準電源側インピーダンス制御素子と、インダクタンスＬ４Ｓ及びスイッチＳ４Ｓで構成される第４の基準電源側インピーダンス制御素子とにより制御される。ここで、第２から第４の基準電源側インピーダンス制御素子は、第１の基準電源側インピーダンス制御素子と並列に接続されている。第１から第４の基準電源側インピーダンス制御素子を併せて、基準電源側インピーダンス制御回路と呼ぶ。

また、ＩＣチップ１０の内部の正電源電位ＶＤＤ１Ｐ８とＩＣチップ１０の外部の正電源ＶＤＤとの間のインピーダンスは、インダクタンスＬ１Ｄ及びそれに直列接続されるスイッチＳ１Ｄで構成される第１の正電源側インピーダンス制御素子と、インダクタンスＬ２Ｄ及びスイッチＳ２Ｄで構成される第２の正電源側インピーダンス制御素子と、インダクタンスＬ３Ｄ及びスイッチＳ３Ｄで構成される第３の正電源側インピーダンス制御素子と、インダクタンスＬ４Ｄ及びスイッチＳ４Ｄで構成される第４の正電源側インピーダンス制御素子により制御される。ここで、第２から第４の正電源側インピーダンス制御素子は、第１の正電源側インピーダンス制御素子と並列に接続されている。第１から第４の正電源側インピーダンス制御素子を併せて、正電源側インピーダンス制御回路と呼ぶ。

第１の実施形態に係る増幅器１００は、基準電源と増幅器とを接続する接続線のインピーダンスを、基準電源側インピーダンス制御回路のスイッチを開閉することにより制御する。また、正電源と増幅器とを接続する接続線のインピーダンスを、正電源側インピーダンス制御回路のスイッチを開閉することにより制御する。

たとえば、スイッチがＯＮ時の抵抗分がゼロ、ＯＦＦ時の抵抗無限大である理想スイッチを仮定した場合、スイッチを開閉させても、正電源電位ＶＤＤ１Ｐ８および基準電位ＶＳＳ１Ｐ８になんらＤＣ的な変動を与えない。したがって、すべてのトランジスタの直流バイアス電流、トランジスタＭ１の直流入力の変動は生じない。一方、ＡＣ的な成分、例えば正電源電位ＶＤＤ１Ｐ８から正電源ＶＤＤ側を見たときのインピーダンス、及び基準電位ＶＳＳ１Ｐ８から基準電源ＶＳＳ側を見たインピーダンスは、スイッチをＯＮすることで低下させ、スイッチをＯＦＦすることで上昇させることが出来るため利得を可変させることができる。

ここで、増幅器１００を構成する素子のうち、第１のトランジスタＭ１等、正電源側インピーダンス制御回路の第１〜４の正電源側インピーダンス制御素子のスイッチＳ１Ｄ〜Ｓ４Ｄ、および、基準電源側インピーダンス制御回路の第１〜４の基準電源側インピーダンス制御素子のスイッチＳ１Ｓ〜Ｓ４Ｓは、半導体基板上に形成、すなわちＩＣチップ１０内に形成されている。正電源側インピーダンス制御回路の第１〜４の正電源側インピーダンス制御素子のインダクタンスＬ１Ｄ〜Ｌ４Ｄ、および、基準電源側インピーダンス制御回路の第１〜４の基準電源側インピーダンス制御素子のインダクタンスＬ１Ｓ〜Ｌ４Ｓは、ＩＣチップ１０の外部に設けられている。

そして、ＩＣチップ１０の外部の正電源ＶＤＤおよび基準電源ＶＳＳは、正電源側インピーダンス制御回路および基準電源側インピーダンス制御回路をそれぞれ介して、正電源電位ＶＤＤ１Ｐ８および基準電位ＶＳＳ１Ｐ８として、増幅器１００に供給される。

正電源側インピーダンス制御回路の第１〜４の正電源側インピーダンス制御素子のインダクタンスＬ１Ｄ〜Ｌ４Ｄ、および、基準電源側インピーダンス制御回路の第１〜４の基準電源側インピーダンス制御素子のインダクタンスＬ１Ｓ〜Ｌ４Ｓは、例えばボンディングワイアを利用して構成することができる。

ＩＣチップ１０上には複数のパッドが設けられ、それらのパッドは各インダクタンスを構成する各ボンディングワイアと各スイッチとの間に設けられる（図示せず）。すなわち、各ボンディングワイアの一端が各パッドに接続され、各パッドはそれぞれ配線を介して各スイッチに接続される。

このように、第１の実施形態に係る増幅器１００は、インダクタンス素子としてＩＣチップ１０外部にあるワイアボンディング等を利用することにより、ＩＣチップの面積を大きくすることなく利得が可変可能である。

さらに、インダクタンスとしてボンディングワイアを利用しているので、インダクタンスを半導体基板上に形成する場合に比べて、Ｑ値の高い、すなわち、損失の少ないインダクタンスを得ることができる。

図２は、スイッチの開閉と増幅器の利得の変動との関係を示している。［Ｓ１Ｓ，Ｓ２Ｓ，Ｓ３Ｓ，Ｓ４Ｓ］＝［Ｓ１Ｄ，Ｓ２Ｄ，Ｓ３Ｄ，Ｓ４Ｄ］＝［Ｏｎ，Ｏｎ，Ｏｎ，Ｏｎ］の時であって、トータルの等価直列挿入インダクタンス値＝０．５［ｎＨ］の時の利得−周波数特性は、図２中のＯＵＴ＄０．５Ｎであり、［Ｓ１Ｓ，Ｓ２Ｓ，Ｓ３Ｓ，Ｓ４Ｓ］＝［Ｓ１Ｄ，Ｓ２Ｄ，Ｓ３Ｄ，Ｓ４Ｄ］＝［Ｏｎ，Ｏｎ，Ｏｎ，Ｏｆｆ］の時であって、トータルの等価直列挿入インダクタンス値＝１．０［ｎＨ］の時の利得−周波数特性は、図２中のＯＵＴ＄１Ｎであり、［Ｓ１Ｓ，Ｓ２Ｓ，Ｓ３Ｓ，Ｓ４Ｓ］＝［Ｓ１Ｄ，Ｓ２Ｄ，Ｓ３Ｄ，Ｓ４Ｄ］＝［Ｏｎ，Ｏｎ，Ｏｆｆ，Ｏｆｆ］の時であって、トータルの等価直列挿入インダクタンス値＝２．０［ｎＨ］の時の利得−周波数特性は、図２中のＯＵＴ＄２Ｎであり、［Ｓ１Ｓ，Ｓ２Ｓ，Ｓ３Ｓ，Ｓ４Ｓ］＝［Ｓ１Ｄ，Ｓ２Ｄ，Ｓ３Ｄ，Ｓ４Ｄ］＝［Ｏｎ，Ｏｆｆ，Ｏｆｆ，Ｏｆｆ］の時であって、トータルの等価直列挿入インダクタンス値＝４．０［ｎＨ］の時の利得−周波数特性は、図２中のＯＵＴ＄４Ｎである。

この例ではインピーダンスの上昇が利得の上昇という形で現れているが、これは回路定数の選び方によって、インピーダンスの低下が利得の低下を生ずる形にも設計できる。

さらに、非特許文献３に記載のある通り、ＡＣ入力をＶｍ×Ｃｏｓ（２πｆｔ）とした場合、ＡＣ入力に対する歪率に対して最も影響を与える３次歪の大きさは、
ＡＨＤ３／ＡＦ＝Ｖｍ²／（３２×（Ｖｇｓ−Ｖｔｈ）²）
と表されるところ、本実施形態に係るインピーダンス制御はゲート・ソース間電圧Ｖｇｓを変化させないので、３次歪が変化せず歪率に対する影響が抑制されている。ここで、ＡＨＤ３はトランジスタ出力３次歪振幅、ＡＦはトランジスタ出力基本波振幅、Ｖｇｓはトランジスタのゲート−ソース間電圧、Ｖｔｈはトランジスタの閾値電圧である。

なお、図１を参照して説明した本実施形態では、基準電源側インピーダンス制御回路と正電源側インピーダンス制御回路の両方が設けられているが、いずれかのみを設けた場合でも、インピーダンス制御が可能であり、同等の効果が得られることに留意されたい。換言すると、基準電源または正電源と増幅器とを接続する接続線のインピーダンスを制御するインピーダンス制御回路を少なくとも１つ設けることで、本実施形態の効果が得られる。

ここで、図１には、増幅器として、Ｍ１、ＭＣ１、ＬＬ、ＬＳ、ＬＩＮ、Ｃ１、ＲＢ、Ｍ２、ＡＣ入力端子ＩＮ、直流バイアス電流入力端子ＩＢ、出力端子ＯＵＴを構成要素として示してあるが、ＡＣ入力が入力されるトランジスタ（Ｍ１が対応）と、トランジスタのドレイン端子側に接続された負荷（ＬＬが対応）と、基準電位（ＶＳＳ１Ｐ８が対応）および正電源電位（ＶＤＤ１Ｐ８が対応）とを備えていればよく、図１に示した形態に限定する意図はない。他の実施形態に係る増幅器も参照されたい。なお、「ドレイン端子側に接続」とは、ドレイン端子に直接に接続される場合のみならず、ＭＣ１等の介在素子が存在する場合も包含することを意味する。

なお、図１を参照して説明した本実施形態において、各インダクタンスは増幅器等が形成される半導体基板とその外部の他の物体とを接続する導体であればよい。各インダクタンスは、例えば、ボンディングワイアのみで構成されていても良いし、ボンディングワイアに加えリードフレームやパッドの一部または全部を含めてインダクタンスが構成されていても良い。

（第２の実施形態）
図３は、第２の実施形態に係る増幅器を示している。増幅器３００は、基準電源側インピーダンス制御素子および正電源側インピーダンス制御素子を除いて、第１の実施形態に係る増幅器１００と同一である。増幅器３００は、基準電位ＶＳＳ１Ｐ８とインダクタンスＬ１Ｓとの間に、可変抵抗Ｒ１Ｓを備え、さらに、正電源電位ＶＤＤ１Ｐ８とインダクタンスＬ１Ｄとの間に、可変抵抗Ｒ１Ｄを備え、これらをインピーダンス制御回路の構成素子として用いる。

ここで、増幅器３００、正電源側インピーダンス制御回路の第１の正電源側インピーダンス制御素子の可変抵抗Ｒ１Ｄ、および、基準電源側インピーダンス制御回路の第１の基準電源側インピーダンス制御素子の可変抵抗Ｒ１Ｓは、ＩＣチップ３０上に形成されている。正電源側インピーダンス制御回路の第１の正電源側インピーダンス制御素子のインダクタンスＬ１Ｄ、および、基準電源側インピーダンス制御回路の第１の基準電源側インピーダンス制御素子のインダクタンスＬ１Ｓは、ＩＣチップ３０の外部に設けられている。

正電源側インピーダンス制御回路の第１の正電源側インピーダンス制御素子のインダクタンスＬ１Ｄ、および、基準電源側インピーダンス制御回路の第１の基準電源側インピーダンス制御素子のインダクタンスＬ１Ｓは、例えばボンディングワイアを利用して構成されている。

インピーダンス変動の観点から見ると、どちらも同じ直列のインダクタンス挿入であり、ＩＣチップの面積を大きくすることなく、第１の実施形態と同様のインピーダンス制御を行うことができる。

なお、第２の実施形態を第１の実施形態と組み合わせて増幅器を構成することもできる。

図４は、可変抵抗の抵抗値の変化と増幅器の利得の変動との関係を示している。Ｒ１Ｄ＝Ｒ１Ｓ＝０．１Ωの時の利得−周波数特性は、図４中のＯＵＴ＄０．１ｏｈｍであり、Ｒ１Ｄ＝Ｒ１Ｓ＝１．０Ωの時の利得−周波数特性は、図４中のＯＵＴ＄１．０ｏｈｍであり、Ｒ１Ｄ＝Ｒ１Ｓ＝１０Ωの時の利得−周波数特性は、図４中のＯＵＴ＄１０ｏｈｍであり、Ｒ１Ｄ＝Ｒ１Ｓ＝１００Ωの時の利得−周波数特性は、図４中のＯＵＴ＄１００ｏｈｍである。

この例では抵抗の低下がピークの利得の上昇、抵抗の上昇がピークの利得の低下という形で現れている。

（第３の実施形態）
図５は、第３の実施形態に係る増幅器を示している。増幅器５００は、基準電源側インピーダンス制御素子および正電源側インピーダンス制御素子を除いて、第１の実施形態に係る増幅器１００と同一である。増幅器５００は、基準電位ＶＳＳ１Ｐ８と正電源電位ＶＤＤ１Ｐ８との間に、可変容量ＣＶ１を備え、これをインピーダンス制御回路の構成素子として用いる。ここで、増幅器５００、および、可変容量ＣＶ１は、ＩＣチップ５０上に形成されている。正電源側インピーダンス制御回路の第１の正電源側インピーダンス制御素子のインダクタンスＬ１Ｄ、および、基準電源側インピーダンス制御回路の第１の基準電源側インピーダンス制御素子のインダクタンスＬ１Ｓは、ＩＣチップ５０の外部に設けられている。

インピーダンス変動の観点から見ると、直列のインダクタンス挿入と並列の容量挿入とは等価であり、ＩＣチップの面積を大きくすることなく、第１の実施形態と同様のインピーダンス制御を行うことができる。

なお、第３の実施形態を第１の実施形態と組み合わせて増幅器を構成することもできる。

図６は、可変容量の容量値の変化と増幅器の利得の変動との関係を示している。ＣＶ１＝１ｆＦの時の利得−周波数特性は、図４中のＯＵＴ＄１ｅ−１５であり、ＣＶ１＝１０ｆＦの時の利得−周波数特性は、図４中のＯＵＴ＄１０ｅ−１５であり、ＣＶ１＝１００ｆＦの時の利得−周波数特性は、図４中のＯＵＴ＄１００ｅ−１５であり、ＣＶ１＝１ｐＦの時の利得−周波数特性は、図４中のＯＵＴ＄１ｅ−１２であり、ＣＶ１＝１０ｐＦの時の利得−周波数特性は、図４中のＯＵＴ＄１０ｅ−１２である。

この例では容量の低下が利得の上昇、容量の上昇が利得の低下という形で現れている。

（第４の実施形態）
図７は、第４の実施形態に係る増幅器を示している。増幅器７００は、ゲート接地の第１のトランジスタＭ１を備える。ＡＣ入力端子ＩＮが、直流阻止容量Ｃ１を介して第１のトランジスタＭ１のソース端子に接続されるとともに、インダクタＬＢに接続される。インダクタＬＢは、第１のトランジスタＭ１のソース−基準電位ＶＳＳ１Ｐ８間の直流パスを形成する。第１のトランジスタＭ１のドレイン端子が、カスコードトランジスタＭＣ１のソース端子に接続される。

カスコードトランジスタＭＣ１のゲート端子が、正電源電位ＶＤＤ１Ｐ８に接続され、ドレイン端子は、負荷インダクタンスＬＬを介して正電源電位ＶＤＤ１Ｐ８に接続される。増幅器７００の出力は、カスコードトランジスタＭＣ１のドレイン端子と負荷ＬＬの接続点である出力端子ＯＵＴから取り出される。

第２のトランジスタＭ２のドレイン端子には、ＤＣ電流が加えられ、第２のトランジスタＭ２によって電流―電圧変換される。この電圧が第１のトランジスタＭ１へと導かれて第１のトランジスタＭ１直流動作点を決定する。

基準電位ＶＳＳ１Ｐ８と基準電源ＶＳＳとの間のインピーダンスは、図１に示したように、インダクタンス素子Ｌ１Ｓ及びそれに直列に接続されるスイッチＳ１Ｓで構成される第１の基準電源側インピーダンス制御素子と、インダクタンスＬ２Ｓ及びスイッチＳ２Ｓで構成される第２の基準電源側インピーダンス制御素子と、インダクタンスＬ３Ｓ及びスイッチＳ３Ｓで構成される第３の基準電源側インピーダンス制御素子と、インダクタンスＬ４Ｓ及びスイッチＳ４Ｓで構成される第４の基準電源側インピーダンス制御素子とにより制御される。ここで、第２から第４の基準電位側インピーダンス制御素子は、第１の基準電源側インピーダンス制御素子と並列に接続されている。第１から第４の基準電源側インピーダンス制御素子を併せて、基準電源側インピーダンス制御回路と呼ぶ。

また、正電源電位ＶＤＤ１Ｐ８と正電源ＶＤＤとの間のインピーダンスは、インダクタンスＬ１Ｄ及びそれに直列接続されるスイッチＳ１Ｄで構成される第１の正電源側インピーダンス制御素子と、インダクタンスＬ２Ｄ及びスイッチＳ２Ｄで構成される第２の正電源側インピーダンス制御素子と、インダクタンスＬ３Ｄ及びスイッチＳ３Ｄで構成される第３の正電源側インピーダンス制御素子と、インダクタンスＬ４Ｄ及びスイッチＳ４Ｄで構成される第４の正電源側インピーダンス制御素子により制御される。ここで、第２から第４の正電源側インピーダンス制御素子は、第１の正電源側インピーダンス制御素子と並列に接続されている。第１から第４の正電源側インピーダンス制御素子を併せて、正電源側インピーダンス制御回路と呼ぶ。

ここで、増幅器７００の構成素子のうち、第１のトランジスタＭ１等、正電源側インピーダンス制御回路の第１〜４の正電源側インピーダンス制御素子のスイッチＳ１Ｄ〜Ｓ４Ｄ、および、基準電源側インピーダンス制御回路の第１〜４の基準電源側インピーダンス制御素子のスイッチＳ１Ｓ〜Ｓ４Ｓは、ＩＣチップ７０上に形成されている。正電源側インピーダンス制御回路の第１〜４の正電源側インピーダンス制御素子のインダクタンスＬ１Ｄ〜Ｌ４Ｄ、および、基準電源側インピーダンス制御回路の第１〜４の基準電源側インピーダンス制御素子のインダクタンスＬ１Ｓ〜Ｌ４Ｓは、ＩＣチップ７０の外部に設けられている。

そして、ＩＣチップ７０の外部の正電源ＶＤＤおよび基準電源ＶＳＳは、正電源側インピーダンス制御回路および基準電源側インピーダンス制御回路をそれぞれ介して、正電源電位ＶＤＤ１Ｐ８および基準電位ＶＳＳ１Ｐ８として、増幅器７００に供給される。

正電源側インピーダンス制御回路の第１〜４の正電源側インピーダンス制御素子のインダクタンスＬ１Ｄ〜Ｌ４Ｄ、および、基準電源側インピーダンス制御回路の第１〜４の基準電源側インピーダンス制御素子のインダクタンスＬ１Ｓ〜Ｌ４Ｓは、例えばボンディングワイアを利用して構成されている。

第４の実施形態に係る増幅器７００は、第１の実施形態と同様に、第１〜第４の基準電源側インピーダンス制御素子または第１〜第４の正電源側インピーダンス制御素子のスイッチを開閉することによりインピーダンスを制御して、ＡＣ入力の歪率を変化させることなく、そして、インダクタンス素子としてＩＣチップ１０外部にあるワイアボンディング等を利用することにより、ＩＣチップの面積を大きくすることなく、利得を可変させることができる。

なお、第４の実施形態を第２又は第３の実施形態と組み合わせて増幅器を構成することもできる。

（第５の実施形態）
第１〜４の実施形態において、正電源側インピーダンス制御回路の第１〜４の正電源側インピーダンス制御素子のインダクタンスＬ１Ｄ〜Ｌ４Ｄ、および、基準電源側インピーダンス制御回路の第１〜４の基準電源側インピーダンス制御素子のインダクタンスＬ１Ｓ〜Ｌ４Ｓは、例えばボンディングワイアを利用して構成することで、ＩＣチップ外部に設けるようにしたが、ＩＣチップ内部のパッドエリアに設けるようにしてもよい。パッドエリアにはパッドが形成されているスペース以外に余分なスペースが十分にあるので、そのスペースに各インダクタンスを設ければ、ＩＣチップ全体の面積を大きくすることなく、利得を可変させることもできる。

１０ＩＣチップ
１００増幅器
Ｍ１トランジスタ
ＬＬインダクタンス（負荷に対応）
ＶＤＤ正電源
ＶＳＳ基準電源
ＩＮＡＣ入力端子
ＯＵＴ出力端子

Claims

ＡＣ入力が入力されるトランジスタおよび前記トランジスタのドレイン端子側に一方の端子が接続された負荷を備える増幅器において、
インダクタンス素子および前記インダクタンス素子に直列に接続される可変抵抗を有するインピーダンス制御回路であって、基準電源と前記トランジスタのソース端子側とを接続する第１の接続線、および正電源と前記負荷の他方の端子とを接続する第２の接続線のうちの少なくとも一方に配置され、前記第１および第２の接続線のうちの少なくとも一方のインピーダンスを制御するインピーダンス制御回路を備え、
前記インダクタンス素子は、前記トランジスタが設けられたＩＣチップの外部に設けられていることを特徴とする増幅器。
前記インピーダンス制御回路は、
前記インダクタンス素子および前記インダクタンス素子に直列に接続されるスイッチを有するインピーダンス制御素子が複数並列に接続されていることを特徴とする請求項１に記載の増幅器。
前記インピーダンス制御回路は、さらに、前記第１の接続線と前記第２の接続線との間に配置された可変容量を有することを特徴とする請求項１に記載の増幅器。
前記インダクタンス素子は、ボンディングワイアで構成されていることを特徴とする請求項１、２または３に記載の増幅器。