JP6136165B2

JP6136165B2 - 電子回路

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Publication number: JP6136165B2
Application number: JP2012217131A
Authority: JP
Inventors: 川崎　健; 健川崎
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2012-09-28
Filing date: 2012-09-28
Publication date: 2017-05-31
Anticipated expiration: 2032-09-28
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Description

本発明は、電子回路に関し、例えば、カレントリユース電子回路に関する。

複数段の電子回路において、後段回路に供給される電源を後段回路を介して前段回路にも供給するカレントリユース電子回路が知られている。例えば、特許文献１には、カレントリユース電子回路を用いる技術が開示されている。カレントリユース電子回路は、電源電圧に対して、複数のトランジスタを直列に接続するため、消費電流が抑制できる。

特開２００８−３５０８３号公報

例えば、ローノイズアンプ（ＬＮＡ）およびパワーアンプ（ＰＡ）においては、初段トランジスタは、ＮＦ（Noise Figure）を小さくするため、ゲート幅等のサイズを小さくする。後段トランジスタは、線形性を向上させるため、サイズを大きくする。しかしながら、カレントリユース電子回路においては直流電流が共有されており、各トランジスタにほぼ同じ電流が流れる。このため、各トランジスタのサイズを変更できない。例えば、各トランジスタのサイズを初段トランジスタの最適なサイズにすると、後段トランジスタにおいて、線形動作が得られない、これにより、飽和特性および歪特性が劣化する。一方、各トランジスタのサイズを後段トランジスタの最適なサイズとすると、初段トランジスタにおいてＮＦが大きくなってしまう。

本発明は、上記課題に鑑みなされたものであり、各段のトランジスタのサイズを変更可能とすることを目的とする。

本発明は、第１端子、第２端子および制御端子を有し、前記第１端子が接地された第１トランジスタと、第１端子、第２端子および制御端子を有し、前記制御端子が前記第１トランジスタの第２端子に高周波的に接続された第２トランジスタと、一端が前記第２トランジスタの第１端子に、他端がグランドに接続された第１キャパシタと、一端が前記第１トランジスタの第２端子と前記第２トランジスタの制御端子との間の第１ノードに接続され、他端が前記第２トランジスタの第１端子と前記第１キャパシタの一端との間の第２ノードに接続された第１抵抗と、前記第２トランジスタの第２端子、第１端子、前記第２ノード、前記第１抵抗および前記第１ノードを介し前記第１トランジスタの第２端子に直流電流を供給する第１電流経路と、前記第２ノードに接続され前記第１電流経路とグランドとの間に前記第１トランジスタに並列に接続された第１分流回路と、を具備することを特徴とする電子回路である。本発明によれば、各段のトランジスタのサイズを変更可能とすることができる。

上記構成において、前記第１トランジスタおよび前記第２トランジスタはＦＥＴからなり、前記第１トランジスタのゲート幅は、前記第２トランジスタのゲート幅よりも小さい構成とすることができる。

上記構成において、第１端子、第２端子および制御端子を有し、前記制御端子が前記第２トランジスタの第２端子に高周波的に接続された第３トランジスタと、一端が前記第３トランジスタの第１端子に、他端がグランドに接続された第２キャパシタと、一端が前記第２トランジスタの第２端子と前記第３トランジスタの制御端子との間の第３ノードに接続され、他端が前記第３トランジスタの第１端子と前記第２キャパシタの一端との間の第４ノードに接続された第２抵抗と、前記第３トランジスタの第２端子、第１端子、前記第４ノード、前記第２抵抗および前記第３ノードを介し前記第２トランジスタの第２端子に直流電流を供給する第２電流経路と、前記第４ノードに接続され前記第２電流経路とグランドとの間に前記第２トランジスタに並列に接続された第２分流回路と、を具備する構成とすることができる。

上記構成において、前記第３トランジスタはＦＥＴからなり、前記第２トランジスタのゲート幅は、前記第３トランジスタのゲート幅よりも小さい構成とすることができる。

上記構成において、前記第１分流回路は、前記第１トランジスタのゲートフィンガーと同じ幅のゲートフィンガーを有する第４トランジスタを備える構成とすることができる。

上記構成において、前記第1分流回路は、前記第４トランジスタと前記第２ノードとの間に設けられた第３抵抗を備える構成とすることができる。

上記構成において、一端が前記第１分流回路に、他端が前記第２ノードに接続された信号の波長の１／８以上かつ３／８以下の長さを有する第１分布定数線路を具備する構成とすることができる。

上記構成において、前記第２分流回路は、前記第２トランジスタのゲートフィンガーと同じ幅のゲートフィンガーを有する第５トランジスタと、前記第１トランジスタのゲートフィンガーと同じ幅のゲートフィンガーを有する第６トランジスタと、を備える構成とすることができる。

上記構成において、前記第２分流回路は、前記第５トランジスタと前記第４ノードとの間に設けられた第４抵抗と、前記第５トランジスタと前記第６トランジスタとの間に設けられた第５抵抗と、を備える構成とすることができる。

上記構成において、一端が前記第２分流回路に、他端が前記第４ノードに接続された信号の波長の１／８以上かつ３／８以下の長さを有する第２分布定数線路を具備する構成とすることができる。

本発明によれば、各段のトランジスタのサイズを変更可能とすることができる。

図１は、比較例１に係る電子回路の回路図である。図２は、実施例１に係る電子回路の回路図である。図３は、トランジスタの平面図である。図４は、実施例２に係る電子回路の回路図である。図５は、実施例３に係る電子回路の回路図である。図６は、比較例２に係る電子回路の回路図である。図７（ａ）および図７（ｂ）は、それぞれ周波数に対するＮＦおよびゲインを示す図である。図８は、実施例４に係る電子回路の回路図である。図９は、実施例５に係る電子回路の回路図である。図１０は、実施例６に係る電子回路の回路図である。

図１は、比較例１に係る電子回路の回路図である。図１に示すように、電子回路１１０はトランジスタ１０から１４を有する３段増幅回路である。トランジスタ１０から１４としてＦＥＴ（Field Effect Transistor）を用いた場合を例に説明する。

トランジスタ１０のソースはグランドに、ゲートは電子回路１１０の入力端子Ｔｉｎに、それぞれ電気的に接続されている。トランジスタ１２のソースはキャパシタＣ１を介しグランドに、ゲートはトランジスタ１０のドレインに、それぞれ電気的に接続されている。トランジスタ１０のドレインとトランジスタ１２のゲートとの間のノードＮ１と、トランジスタ１２のソースとキャパシタＣ１との間のノードＮ２と、は電気的に接続されている。

トランジスタ１４のソースはキャパシタＣ２を介しグランドに、ゲートはトランジスタ１２のドレインに、ドレインは出力端子Ｔｏｕｔに、それぞれ電気的に接続されている。トランジスタ１２のドレインとトランジスタ１４のゲートとの間のノードＮ３と、トランジスタ１４のソースとキャパシタＣ２との間のノードＮ４と、は電気的に接続されている。トランジスタ１４のドレインと出力端子Ｔｏｕｔとの間のノードは直流電源Ｔｂに電気的に接続されている。各トランジスタ１０から１４の間、トランジスタ１０と入力端子Ｔｉｎとの間およびトランジスタ１４と出力端子Ｔｏｕｔとの間には分布定数線路Ｌが接続されている。分布定数線路Ｌは、インピーダンス整合を行なう。入力端子Ｔｉｎとグランドとの間に接続された抵抗Ｒは抵抗成分整合のための抵抗である。直流電源Ｔｂとグランドとの間に接続されたキャパシタＣはノイズカットキャパシタである。

トランジスタ１０は、ゲートに入力した高周波信号を増幅しドレインから出力する。トランジスタ１２は、ゲートに入力した高周波信号を増幅しドレインから出力する。トランジスタ１４は、ゲートに入力した高周波信号を増幅しドレインから出力する。このように、電子回路１１０は、入力端子Ｔｉｎに入力した高周波信号を３段のトランジスタで増幅し出力端子Ｔｏｕｔから出力する。キャパシタＣ１およびＣ２が直流電流を遮断する。これにより、直流電流Ｉ０は、直流電源Ｔｂからトランジスタ１４のドレインおよびソース、ノードＮ４およびＮ３、トランジスタ１２のドレインおよびソース、ノードＮ２およびＮ１、並びにトランジスタ１０のドレインおよびソースに至る電流経路２１を介しグランドに流れる。

電子回路１１０によれば、トランジスタ１０から１４で直流電流を共用するため、消費電流を抑制できる。しかしながら、トランジスタ１０から１４のゲート幅はほぼ同じとなる。

実施例１は、２段増幅回路の例である。図２は、実施例１に係る電子回路の回路図である。図２に示すように、電子回路１００において、入力端子Ｔｉｎとトランジスタ１０（第１トランジスタ）のゲートＧ１（制御端子）との間には、キャパシタＣ５、分布定数線路Ｌ１およびＬ３が直列に接続されている。分布定数線路Ｌ１とＬ３との間のノードとグランドとの間に分布定数線路Ｌ２が接続されている。分布定数線路Ｌ２とグランドとの間には、抵抗Ｒ４とキャパシタＣ４とが直列に接続されている。抵抗Ｒ４とキャパシタＣ４とは並列に接続されている。分布定数線路Ｌ１からＬ３、キャパシタＣ４および抵抗Ｒ４は、入力端子ＴｉｎとゲートＧ１との間のインピーダンス整合回路として機能する。抵抗Ｒ４は、ゲートＧ１に印加される直流電圧を設定する。キャパシタＣ５は、直流カット用キャパシタである。

トランジスタ１０のソースＳ１（第１端子）は分布定数線路Ｌ４と、キャパシタＣ３と抵抗Ｒ３と、を介し接地されている。キャパシタＣ３と抵抗Ｒ３とは並列に接続されている。抵抗Ｒ３は、ソースＳ１を直流的に接地し、ソースＳ１に加わる直流電圧を設定する。キャパシタＣ３は、ソースＳ１を高周波的に接地する。トランジスタ１０のドレインＤ１（第２端子）は分布定数線路Ｌ５およびＬ６を直列に介しトランジスタ１２のゲートＧ２（制御端子）に直流的かつ高周波的に接続されている。

トランジスタ１２（第２トランジスタ）のソースＳ２は分布定数線路Ｌ８とキャパシタＣ１（第１キャパシタ）とを介し高周波的に接地されているが、直流的には接地されていない。分布定数線路Ｌ５と分布定数線路Ｌ６との間（すなわちドレインＤ１とゲートＧ２との間）のノードＮ１（第１ノード）は、抵抗Ｒ１（第１抵抗）および分布定数線路Ｌ７を直列に介し、トランジスタ１２のソースＳ２（第１端子）とキャパシタＣ１との間のノードＮ２（第２ノード）に接続されている。分布定数線路Ｌ５からＬ８および抵抗Ｒ１は、ドレインＤ１とゲートＧ２との間のインピーダンス整合回路として機能する。抵抗Ｒ１は、ゲートＧ２に加わる直流電圧を設定する。

トランジスタ１２のドレインＤ２（第２端子）と出力端子Ｔｏｕｔとの間には、分布定数線路Ｌ１３およびＬ１５とキャパシタＣ６とが直列に接続されている。分布定数線路Ｌ１３とＬ１５との間のノードと直流電源Ｔｄとの間には、分布定数線路Ｌ１４が直列に接続されている。直流電源Ｔｂとグランドとの間には、キャパシタＣ７が接続されている。分布定数線路Ｌ１３からＬ１５は、ドレインＤ２に対するドレインバイアス回路およびドレインＤ２と出力端子Ｔｏｕｔとの間のインピーダンス整合回路として機能する。キャパシタＣ７は直流電圧Ｖｄｄに対するフィルタである。キャパシタＣ６は直流カットキャパシタである。

ノードＮ２とグランドとの間には分流回路３０が接続されている。分流回路３０（第１分流回路）は抵抗Ｒ５を有している。抵抗Ｒ５は一端がノードＮ２に他端がグランドに接続されている。

図３は、トランジスタの平面図である。実施例１から実施例６において用いられる各トランジスタは、ソース電極５０、ゲート電極６０、ドレイン電極７０を有している。ソース電極５０は、複数のフィンガー５２と、複数のフィンガー５２が接続するバスバー５４を備えている。ゲート電極６０は、複数のフィンガー６２と、複数のフィンガー６２が接続するバスバー６４を備えている。ドレイン電極７０は、複数のフィンガー７２と、複数のフィンガー７２が接続するバスバー７４を備えている。活性領域８０内には複数のフィンガー５２、６２および７２が設けられている。このように、トランジスタは、マルチフィンガー型のＦＥＴである。活性領域８０の幅がフィンガー幅Ｗである。フィンガー幅Ｗにゲートフィンガー６２のフィンガー数を乗じた値がトランジスタのゲート幅となる。

図２において、トランジスタ１０はゲートＧ１に入力した高周波信号を増幅しドレインＤ１から出力する。トランジスタ１２はゲートＧ２に入力した高周波信号を増幅しドレインＤ２から出力する。一方、キャパシタは、直流的には無視できる。分布定数線路は、直流的には短絡となる。このため、直流電源Ｔｄから供給される直流電流は、トランジスタ１２のドレインＤ２およびソースＳ２、抵抗Ｒ１、トランジスタ１０のドレインＤ１およびソースＳ１並びに抵抗Ｒ３に至る電流経路２０（第１電流経路）を介しグランドに流れる。さらに、直流電流Ｉ０の一部の直流電流Ｉ２は、ノードＮ２からグランドに電流経路２４を介して流れる。これにより、トランジスタ１０を流れる直流電流Ｉ１をトランジスタ１２を流れる直流電流Ｉ０より小さくできる。

表１は、実施例１に用いられる分布定数線路の線路長、キャパシタの容量値、抵抗の抵抗値、トランジスタのフィンガー幅、フィンガー数、電流値の例を示す。分布定数線路は特性インピーダンスを５０Ωとしている。図３においけるフィンガー５２および７２の長さを５μｍ、フィンガー６２の長さ（ゲート長）を１μｍ、ソースとゲートとの間隔およびドレインとゲートとの間隔をそれぞれ１μｍとする。また、電源電圧は５Ｖである。以下の実施例においても同様である。

実施例１によれば、抵抗Ｒ１の一端がノードＮ１に他端がノードＮ２に接続されている。キャパシタＣ１の一端がソースＳ２に他端がグランドに接続されている。電流経路２０はトランジスタ１２のドレインＤ２およびソースＳ２、ノードＮ２、抵抗Ｒ１並びにノードＮ１を介しトランジスタ１０のドレインＤ１に直流電流を供給する。分流回路３０がトランジスタ１０と１２との間の電流経路２０とグランドとの間にトランジスタ１０に並列に接続されている。これにより、トランジスタ１２を流れた直流電流Ｉ１の一部の電流Ｉ２をトランジスタ１０とは並列に分流回路３０を介しグランドに流すことができる。これにより、トランジスタ１０を流れる直流電流Ｉ１を、トランジスタ１２を流れる直流電流Ｉ０より小さくできる。したがって、トランジスタ１０のサイズ（例えばゲート幅）をトランジスタ１２のサイズより小さくできる。よって、トランジスタ１０のサイズをＮＦが向上するように最適化でき、トランジスタ１２のサイズを線形性が向上するように最適化できる。

また、分流回路３０として抵抗Ｒ５を用いるため、分流回路３０のサイズを小さくできる。なお、表１において、直流電流Ｉ１とＩ２を同じとしているが、トランジスタ１０および１２を所望のサイズにするため、直流電流Ｉ１とＩ２との分流比を適宜設定可能である。

実施例２は、分流回路としてトランジスタを用いる例である。図４は、実施例２に係る電子回路の回路図である。図４に示すように、電子回路１０２において、分流回路３０はトランジスタ３２（第４トランジスタ）、抵抗Ｒ６からＲ８を有している。トランジスタ３２のソースＳ４は、抵抗Ｒ８を介し接地されている。ゲートＧ４は抵抗Ｒ７を介し接地されている。ドレインＤ４は抵抗Ｒ６（第３抵抗）を介しノードＮ２に接続されている。このように、抵抗Ｒ６は、ノードＮ２とトランジスタ３２との間に接続されている。その他の構成は、実施例１の図２と同じであり説明を省略する。

表２は、実施例２に用いられる分布定数線路の線路長、キャパシタの容量値、抵抗の抵抗値、トランジスタのフィンガー幅、フィンガー数、電流値の例を示す。

例えば、直流電流Ｉ１とＩ２とをほぼ同じとするためには、トランジスタ１０と３２とのサイズを同じにすることが好ましい。また、抵抗Ｒ６とＲ１との抵抗値を同じとし、抵抗Ｒ７とＲ４との抵抗値を同じとし、抵抗Ｒ８とＲ３との抵抗値を同じとすることが好ましい。これにより、トランジスタ１０と３２に加わるバイアス電圧を同じにすることができる。トランジスタ１０および１２を所望のサイズにするため、トランジスタ３２のサイズおよび抵抗Ｒ６からＲ８の抵抗値を適宜設定し、直流電流Ｉ１とＩ２との分流比を適宜設定可能である。

実施例２においては、分流回路３０としてトランジスタ３２を用いている。これにより、製造ばらつきまたは温度変動により、トランジスタ１０および３２の特性が変動しても、直流電流Ｉ１とＩ２との分流比の変動を抑制できる。

また、トランジスタ３２のフィンガーをトランジスタ１０のフィンガーと同じサイズとする。例えば、図３のゲートフィンガーの幅Ｗをトランジスタ３２と１０とで同じとする。これにより、フィンガー数を変えることで直流電流Ｉ１とＩ２との分流比を調整することができる。よって、電子回路の設計が容易となる。

実施例３は、３段増幅回路の例である。図５は、実施例３に係る電子回路の回路図である。図５に示すように、電子回路１０４において、トランジスタ１４（第３トランジスタ）が、トランジスタ１２と出力端子Ｔｏｕｔとの間に設けられている。

トランジスタ１２のドレインＤ２は分布定数線路Ｌ９およびＬ１０を直列に介しトランジスタ１４のゲートＧ３（制御端子）に直流的かつ高周波的に接続されている。トランジスタ１４のソースＳ３は分布定数線路Ｌ１２とキャパシタＣ２（第２キャパシタ）を介し高周波的に接地されているが、直流的には接地されていない。分布定数線路Ｌ９と分布定数線路Ｌ１０との間（すなわちドレインＤ２とゲートＧ３との間）のノードＮ３（第３ノード）は、抵抗Ｒ２（第２抵抗）および分布定数線路Ｌ１１を直列に介し、トランジスタ１４のソースＳ３（第１端子）とキャパシタＣ２との間のノードＮ４（第４ノード）に接続されている。分布定数線路Ｌ９からＬ１２および抵抗Ｒ２は、ドレインＤ２とゲートＧ３との間のインピーダンス整合回路として機能する。抵抗Ｒ２は、ゲートＧ３に加わる直流電圧を設定する。トランジスタ１４のドレインＤ３（第２端子）は出力端子Ｔｏｕｔに接続されている。

直流電源Ｔｄから供給される直流電流は、トランジスタ１４のドレインＤ３およびソースＳ３、抵抗Ｒ２およびトランジスタ１２のドレインＤ２に至る電流経路２２（第２電流経路）と、トランジスタ１２のドレインＤ２およびソースＳ２、抵抗Ｒ１、トランジスタ１０のドレインＤ１およびソースＳ１並びに抵抗Ｒ３に至る電流経路２０と、を介しグランドに流れる。さらに、直流電流Ｉ０の一部の直流電流Ｉ２は、ノードＮ２からグランドに電流経路２４を介して流れる。これにより、トランジスタ１０を流れる直流電流Ｉ１をトランジスタ１２を流れる直流電流Ｉ０より小さくできる。その他の構成は、実施例２の図４と同じであり説明を省略する。

表３は、実施例３に用いられる分布定数線路の線路長、キャパシタの容量値、抵抗の抵抗値、トランジスタのフィンガー幅、フィンガー数、電流値の例を示す。

図６は、比較例２に係る電子回路の回路図である。図６に示すように、電子回路１１２は、分流回路３０が設けられておらず、各トランジスタ１０から１４を流れる直流電流Ｉ０は同じである。その他の構成は、実施例３の図５と同じであり説明を省略する。

表４は、比較例４に用いられる分布定数線路の線路長、キャパシタの容量値、抵抗の抵抗値、トランジスタのフィンガー幅、フィンガー数、電流値の例を示す。

表３および表４の値を用い、実施例３および比較例２のＮＦおよびゲインをシミュレーションした。トランジスタ１０から３２は、チャネルがＩｎＧａＡｓ、電子供給層がＡｌＧａＡｓのＨＥＭＴ（High Electron Mobility Transistor）とした。

図７（ａ）および図７（ｂ）は、それぞれ周波数に対するＮＦおよびゲインを示す図である。実線は実施例３、破線は比較例２のシミュレーション結果を示している。図７（ａ）に示すように、実施例３は比較例２に比べＮＦを小さくできる。図７（ｂ）に示すように、実施例３のゲインは比較例２と同程度である。このように、実施例３によれば、分流回路３０を設けることにより、トランジスタ１０のゲート幅を小さくできる。これにより、ＮＦを向上させ、かつゲインの劣化を抑制できる。

実施例３のように、カレンスリユースするトランジスタ１０から１４を３以上設けてもよい。

実施例４は、分流回路を２つ設けた例である。図８は実施例４に係る電子回路の回路図である。図８に示すように、電子回路１０６において、分流回路４０（第２分流回路）が、ノードＮ４とグランドとの間に設けられている。分流回路４０は、トランジスタ４２（第５トランジスタ）およびトランジスタ４４（第６トランジスタ）と、抵抗Ｒ９からＲ１４を有している。トランジスタ４２のソースＳ５は、抵抗Ｒ１１を介しノードＮ５に接続されている。ゲートＧ５は抵抗Ｒ１０を介しノードＮ５に接続されている。ドレインＤ５は抵抗Ｒ９（第４抵抗）を介しノードＮ４に接続されている。このように、抵抗Ｒ９は、トランジスタ４２とノードＮ４との間に接続されている。トランジスタ４４のソースＳ６は、抵抗Ｒ１４を介し接地されている。ゲートＧ６は抵抗Ｒ１３を介し接地されている。ドレインＤ６は抵抗Ｒ１２（第５抵抗）を介しノードＮ５に接続されている。このように、抵抗Ｒ１２は、トランジスタ４２とトランジスタ４４との間に接続されている。

トランジスタ１４を流れた直流電流Ｉ０の一部の直流電流Ｉ４は、ノードＮ４からグランドに電流経路２６を介して流れる。これにより、トランジスタ１２を流れる直流電流Ｉ３はトランジスタ１４を流れる直流電流Ｉ０より小さくなる。直流電流Ｉ３の一部の直流電流Ｉ２はノードＮ２からグランドに電流経路２４を介し流れる。これにより、トランジスタ１０を流れる直流電流Ｉ１はトランジスタ１２を流れる直流電流Ｉ３より小さくなる。その他の構成は、実施例３の図５と同じであり説明を省略する。

表５は、実施例４に用いられる分布定数線路の線路長、キャパシタの容量値、抵抗の抵抗値、トランジスタのフィンガー幅、フィンガー数、電流値の例を示す。

表５の例では、直流電流Ｉ１とＩ２とを同じとし、直流電流Ｉ３とＩ４とを同じとしている。例えば、直流電流Ｉ３とＩ４とをほぼ同じとするためには、トランジスタ１０と３２と４４のサイズを同じにすること、トランジスタ１２と４２のサイズを同じにすることが好ましい。また、抵抗Ｒ９とＲ２との抵抗値を同じにし、抵抗Ｒ１４とＲ８とＲ３との抵抗値を同じとすることが好ましい。また、抵抗Ｒ１２の抵抗値は、Ｒ６とＲ１との合成抵抗値と同じとすることが好ましい。これにより、トランジスタ１０と３２と４４およびトランジスタ１２と４２に加わるバイアス電圧を同じにすることができる。トランジスタ１０から１４を所望のサイズにするため、トランジスタ４２および４４のサイズ並びに抵抗Ｒ９からＲ１４の抵抗値を適宜設定し、直流電流Ｉ１とＩ２との分流比、Ｉ３とＩ４との分流比をそれぞれ適宜設定可能である。

実施例５によれば、キャパシタＣ２の一端がトランジスタ１４のソースＳ３に、他端がグランドに接続されている。抵抗Ｒ２の一端がノードＮ３、他端がノードＮ４に接続されている。電流経路２２が、トランジスタ１４のドレインＤ３、ソースＳ３、ノードＮ４、抵抗Ｒ２およびノードＮ３を介しトランジスタ１２のドレインＤ２に電流を供給する。分流回路４０がトランジスタ１２と１４との間の電流経路２２とグランドとの間にトランジスタ１２に並列に接続されている。これにより、トランジスタ１４を流れた直流電流の一部をトランジスタ１２とは並列に分流回路４０を介しグランドに流すことができる。これにより、トランジスタ１２を流れる直流電流Ｉ３をトランジスタ１４を流れる直流電流Ｉ０より小さくできる。したがって、トランジスタ１２のサイズ（例えばゲート幅）をトランジスタ１４のサイズ（例えばゲート幅）より小さくできる。

また、分流回路４０としてトランジスタ４２および４４を用いている。これにより、製造ばらつきまたは温度変動により、トランジスタの特性が変動しても、直流電流Ｉ３とＩ４との変動を抑制できる。

さらに、トランジスタ４２のフィンガーをトランジスタ１２のフィンガーと同じサイズとする。トランジスタ４４のフィンガーをトランジスタ１０のフィンガーと同じサイズとする。例えば、図３のゲートフィンガーの幅のＷを、トランジスタ４２と１２とで同じとし、トランジスタ４４と１０とで同じとする。これにより、フィンガー数を変えることで電流Ｉ３とＩ４との分流比を調整することができる。よって、電子回路の設計が容易となる。

図９は、実施例５に係る電子回路の回路図である。図９に示すように、電子回路１０８において、分布定数線路Ｌ１６（第１分布定数線路）がノードＮ２と分流回路３０のトランジスタ３２のドレインＤ４との間に接続されている。その他の構成は実施例３の図５と同じであり説明を省略する。

表６は、実施例５に用いられる分布定数線路の線路長、キャパシタの容量値、抵抗の抵抗値、トランジスタのフィンガー幅、フィンガー数、電流値の例を示す。

実施例５によれば、分布定数線路Ｌ１６の一端が分流回路３０に、他端が電流経路２０に接続されている。これにより、電流線路２０から高周波信号が分流回路３０に漏えいすることを抑制でき、回路全体のロスを抑制することができる。

分布定数線路Ｌ１６は、高周波信号の波長の１／８以上かつ３／８以下の長さを有することが好ましい。このように、分布定数線路Ｌ１６の長さを波長の１／４に近くする。これにより、高周波信号に対し分布定数線路Ｌ１６を高インピーダンスとすることができる。よって、電流線路２０から高周波信号が分流回路３０に漏えいすることをより抑制できる。例えば、高周波信号が８０ＧＨｚの場合、波長の１／８は１５０μｍ、波長の３／８は、４５０μｍである。

図１０は、実施例６に係る電子回路の回路図である。図１０に示すように、電子回路１０９において、分布定数線路Ｌ１６がノードＮ２と分流回路３０のトランジスタ３２のドレインＤ４との間に接続されている。さらに、分布定数線路Ｌ１７がノードＮ４と分流回路４０との間に接続されている。その他の構成は実施例４の図８と同じであり説明を省略する。

表７は、実施例６に用いられる分布定数線路の線路長、キャパシタの容量値、抵抗の抵抗値、トランジスタのフィンガー幅、フィンガー数、電流値の例を示す。

実施例６によれば、分布定数線路Ｌ１７の一端が分流回路４０に、他端が電流経路２２に接続されている。これにより、電流線路２２から高周波信号が分流回路４０に漏えいすることを抑制できる。

分布定数線路Ｌ１６およびＬ１７は、高周波信号の波長の１／８以上かつ３／８以下の長さを有することが好ましい。これにより、高周波信号に対し分布定数線路Ｌ１６およびＬ１７を高インピーダンスとすることができる。

実施例１から６において、トランジスタ１０から１４、３２、４２および４４としてＦＥＴの例を説明したが、これらのトランジスタはバイポーラトランジスタでもよい。この場合、エミッタが第１端子、コレクタが第２端子、ベースが制御端子に対応する。トランジスタのサイズはエミッタ面積となる。また、３段増幅回路を例に説明したが、４段以上の増幅回路でもよい。さらに、分布定数線路は、ショートスタブ等のインダクタタンス素子でもよい。さらに、分布定数線路として、コプレーナ線路等を用いてもよい。高周波信号は、例えば電子回路の帯域内の信号である。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０、１２、１４、３２、４２、４４トランジスタ
２０、２２直流電流経路
Ｃ１−Ｃ７キャパシタ
Ｌ１−Ｌ１７分布定数線路
Ｒ１−Ｒ１４抵抗
Ｔｂ直流電源

Claims

第１端子、第２端子および高周波信号が入力する制御端子を有し、前記第１端子がグランドに接続されＦＥＴからなる第１トランジスタと、
第１端子、第２端子および制御端子を有し、前記制御端子が前記第１トランジスタの第２端子に高周波的に接続され、前記第１トランジスタの第２端子から出力された高周波信号が前記制御端子に入力する第２トランジスタと、
一端が前記第２トランジスタの第１端子に、他端がグランドに接続され、前記第２トランジスタの第１端子を高周波的に接地させる第１キャパシタと、
一端が前記第１トランジスタの第２端子と前記第２トランジスタの制御端子との間の第１ノードに接続され、他端が前記第２トランジスタの第１端子と前記第１キャパシタの一端との間の第２ノードに接続された第１抵抗と、
前記第２トランジスタの第２端子、第１端子、前記第２ノード、前記第１抵抗および前記第１ノードを介し前記第１トランジスタの第２端子に直流電流を供給する第１電流経路と、
第１端子、第２端子および高周波信号が入力しない制御端子を有しＦＥＴからなり前記第１端子がグランドに接続され、前記第１トランジスタと同じゲート幅を有する第４トランジスタと、一端が前記第４トランジスタの第２端子に接続され他端が前記第２ノードに接続され前記第１抵抗と同じ抵抗値を有する第３抵抗と、を備え、前記第２ノードに接続され前記第１電流経路とグランドとの間に前記第１トランジスタに並列に接続された第１分流回路と、
を具備することを特徴とする電子回路。
前記第２トランジスタはＦＥＴからなり、前記第１トランジスタのゲート幅は、前記第２トランジスタのゲート幅よりも小さいことを特徴とする請求項１記載の電子回路。
第１端子、第２端子および制御端子を有し、前記制御端子が前記第２トランジスタの第２端子に高周波的に接続され、前記第２トランジスタの第２端子から出力された高周波信号が前記制御端子に入力する第３トランジスタと、
一端が前記第３トランジスタの第１端子に、他端がグランドに接続され、前記第３トランジスタの第１端子を高周波的に接地させる第２キャパシタと、
一端が前記第２トランジスタの第２端子と前記第３トランジスタの制御端子との間の第３ノードに接続され、他端が前記第３トランジスタの第１端子と前記第２キャパシタの一端との間の第４ノードに接続された第２抵抗と、
前記第３トランジスタの第２端子、第１端子、前記第４ノード、前記第２抵抗および前記第３ノードを介し前記第２トランジスタの第２端子に直流電流を供給する第２電流経路と、
前記第４ノードに接続され前記第２電流経路とグランドとの間に前記第２トランジスタに並列に接続された第２分流回路と、
を具備することを特徴とする請求項１または２記載の電子回路。
前記第３トランジスタはＦＥＴからなり、前記第２トランジスタのゲート幅は、前記第３トランジスタのゲート幅よりも小さいことを特徴とする請求項３記載の電子回路。
一端が前記第１トランジスタの第１端子に接続され、他端がグランドに接続された第６抵抗と、
一端が前記第１トランジスタの制御端子に接続され、他端がグランドに接続された第７抵抗と、
を具備し、
前記第１分流回路は、一端が前記第４トランジスタの第１端子に接続され他端がグランドに接続され前記第６抵抗と同じ抵抗値を有する第８抵抗と、一端が前記第４トランジスタの制御端子に接続され他端がグランドに接続され前記第７抵抗と同じ抵抗値を有する第９抵抗と、を備えることを特徴とする請求項１から４のいずれか一項記載の電子回路。
一端が前記第１分流回路に、他端が前記第２ノードに接続された信号の波長の１／８以上かつ３／８以下の長さを有する第１分布定数線路を具備することを特徴とする請求項１から５のいずれか一項記載の電子回路。
前記第２分流回路は、前記第２トランジスタと同じゲート幅を有する第５トランジスタと、前記第１トランジスタと同じゲート幅を有する第６トランジスタと、を備えることを特徴とする請求項３または４記載の電子回路。
前記第２分流回路は、前記第５トランジスタと前記第４ノードとの間に設けられた第４抵抗と、前記第５トランジスタと前記第６トランジスタとの間に設けられた第５抵抗と、を備えることを特徴とする請求項７記載の電子回路。
一端が前記第２分流回路に、他端が前記第４ノードに接続された信号の波長の１／８以上かつ３／８以下の長さを有する第２分布定数線路を具備することを特徴とする請求項３または４記載の電子回路。