JP6272102B2

JP6272102B2 - カスコード増幅器

Info

Publication number: JP6272102B2
Application number: JP2014066406A
Authority: JP
Inventors: 勝也嘉藤; 新庄　真太郎; 真太郎新庄; 檜枝　護重; 護重檜枝
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2014-03-27
Filing date: 2014-03-27
Publication date: 2018-01-31
Anticipated expiration: 2034-03-27
Also published as: JP2015192205A

Description

この発明は、例えば、シリコンデバイスを用いた無線通信用の高周波増幅器として使用されるカスコード増幅器に関するものである。

ＣＭＯＳプロセスで製造された高周波増幅器は、ＧａＡｓなどの化合半導体を用いている増幅器と比較して安価である。また、同一ＩＣ内にデジタル回路を集積化することで容易に多機能化を図ることができるメリットがある。
一方で、高周波動作が可能な微細プロセスでは、トランジスタの耐圧が低くなるという問題がある。
従来の高周波増幅器では、上記の問題を解決するため、バックゲート端子とソース端子が接続され、トリプルウェル構造で形成されているゲート接地トランジスタをソース接地トランジスタと縦続に接続しているカスコード増幅器を用いるようにしている。

また、高周波増幅器では、動作時の発振を防ぐために安定化回路を設けることが一般的であるが、カスコード増幅器の安定化の方法として、ソース接地トランジスタのドレイン端子と、ゲート接地トランジスタのソース端子との間に整合回路を設ける方法が以下の特許文献１に開示されている。
また、ゲート接地トランジスタのドレイン端子と、ソース接地トランジスタのゲート端子との間に、抵抗と容量から構成されるフィードバック回路を設ける方法が以下の非特許文献１に開示されている。

特開２００９−３８５５０号公報（段落番号［０００８］、図１）

Sangsu, Jin., et al.: Linearization of CMOS Cascode Power Amplifiers Through Adaptive Bias Control, IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES, VOL. 61, NO. 12, DECEMBER 2013, pp4534-4543

従来のカスコード増幅器は以上のように構成されているので、整合回路やフィードバック回路を設ければ、安定化を図ることができるが、整合回路やフィードバック回路を設ける方法では、整合回路やフィードバック回路の中に容量素子を実装する必要がある。ＣＭＯＳプロセスで得られる容量素子として、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量とＭＯＭ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｍｅｔａｌ）容量があり、ＭＩＭ容量及びＭＯＭ容量は配線工程で形成される素子であるが、特にＭＩＭ容量は追加マスクが必要であるため、製造コストが増加する。
また、高周波増幅回路で用いられる１８０ｎｍ程度のＣＭＯＳテクノロジでは、一般的にＭＯＭ容量の密度が低いため、カスコード増幅器の安定化を図るには、チップサイズが大きなＭＯＭ容量を実装する必要があり、カスコード増幅器の大型化を招いてしまう課題があった。

この発明は上記のような課題を解決するためになされたもので、容量素子を搭載せずに安定化を図ることができる小型のカスコード増幅器を得ることを目的とする。

この発明に係るカスコード増幅器は、ゲート端子から増幅対象の信号が入力され、ソース端子及びバックゲート端子が接地されているソース接地トランジスタと、ソース端子がソース接地トランジスタのドレイン端子と接続され、直流電圧がゲート端子に印加されて、ドレイン端子から増幅後の信号を出力するゲート接地トランジスタとを備え、ゲート接地トランジスタのバックゲート端子とソース端子間に抵抗を接続するようにしたものである。

この発明によれば、ゲート接地トランジスタのバックゲート端子とソース端子間に抵抗を接続するように構成したので、容量素子を搭載せずに安定化を図ることができる小型のカスコード増幅器が得られる効果がある。

この発明の実施の形態１によるカスコード増幅器を示す等価回路図である。ＮＭＯＳトランジスタ７のバックゲート端子とソース端子間に抵抗１０が接続されている場合のシミュレーション結果と、抵抗１０が接続されていない場合のシミュレーション結果とを示す説明図である。この発明の実施の形態２によるカスコード増幅器を示す等価回路図である。この発明の実施の形態３によるカスコード増幅器を示す等価回路図である。図４のカスコード増幅器のレイアウトを示す説明図である。この発明の実施の形態４によるカスコード増幅器を示す等価回路図である。この発明の実施の形態５によるカスコード増幅器を示す等価回路図である。

実施の形態１．
図１はこの発明の実施の形態１によるカスコード増幅器を示す等価回路図である。
図１において、入力端子１は増幅対象の高周波信号が入力される端子であり、出力端子２はＮＭＯＳトランジスタ５，７により増幅された高周波信号を出力する端子である。
直流電圧印加端子３は直流電圧が印加される端子である。
抵抗４は一端が入力端子１と接続され、他端がＮＭＯＳトランジスタ５のゲート端子と接続されている。

ＮＭＯＳトランジスタ５はゲート端子が抵抗４を介して入力端子１と接続され、ソース端子及びバックゲート端子がグラウンド６と接続されているソース接地トランジスタである。
ＮＭＯＳトランジスタ７はトリプルウェル構造で形成されているゲート接地トランジスタである。
また、ＮＭＯＳトランジスタ７はソース端子がＮＭＯＳトランジスタ５のドレイン端子と接続され、ゲート端子が直流電圧印加端子３と接続され、ドレイン端子が出力端子２と接続されている。

容量８はＮＭＯＳトランジスタ７のゲート端子とグラウンド９の間に接続されており、ＮＭＯＳトランジスタ７のゲート端子を高周波的に接地している。
抵抗１０はカスコード増幅器の安定化を図るために、ＮＭＯＳトランジスタ７のバックゲート端子とソース端子間に接続されている。

次に動作について説明する。
入力端子１から増幅対象の高周波信号が入力されると、その高周波信号がＮＭＯＳトランジスタ５のゲート端子に入力される。
図１のカスコード増幅器は、ＮＭＯＳトランジスタ５のドレイン端子とＮＭＯＳトランジスタ７のソース端子とが接続されているカスコードトランジスタであるため、ＮＭＯＳトランジスタ５のゲート端子に入力された高周波信号がＮＭＯＳトランジスタ５，７によって増幅され、増幅後の高周波信号が出力端子２に出力される。

ここで、ＮＭＯＳトランジスタ７のバックゲート端子とソース端子間には、カスコード増幅器の安定化を図るために、抵抗１０が接続されている。
ＮＭＯＳトランジスタ７のバックゲート端子とソース端子間に抵抗１０を接続することで、カスコード増幅器の安定化が図られることをシミュレーションによって確認している。
図２はＮＭＯＳトランジスタ７のバックゲート端子とソース端子間に抵抗１０が接続されている場合のシミュレーション結果と、抵抗１０が接続されていない場合（ＮＭＯＳトランジスタ７のバックゲート端子とソース端子間を短絡している場合）のシミュレーション結果を示している。

このシミュレーションでは、ＮＭＯＳトランジスタ５，７のゲート長を１８０ｎｍ、単位ゲート幅を５ｕｍ、全体のゲート幅を１ｍｍとしている。
また、ＮＭＯＳトランジスタ７のゲート端子に接続している容量８を３０ｐＦに設定し、ＮＭＯＳトランジスタ５のゲート端子に接続している抵抗４を５０Ωに設定している。
また、ＮＭＯＳトランジスタ７のドレイン端子には３．４Ｖ、ゲート端子には２．２Ｖ、ＮＭＯＳトランジスタ５のゲート端子には０．５Ｖをそれぞれ印加している。
さらに、ＮＭＯＳトランジスタ７のバックゲート端子とソース端子間には、２ｋΩの抵抗１０を接続している。
図２より、ＮＭＯＳトランジスタ７のバックゲート端子とソース端子間に抵抗１０を接続することで、小信号の安定係数が改善していることが分かる。

以上で明らかなように、この実施の形態１によれば、ゲート接地トランジスタであるＮＭＯＳトランジスタ７のバックゲート端子とソース端子間に抵抗１０を接続するように構成したので、安定化回路として、容量素子を搭載せずに安定化を図ることができるようになり、カスコード増幅器の小型化を図ることができる効果を奏する。

なお、この実施の形態１では、ソース接地トランジスタ及びゲート接地トランジスタが、ＮＭＯＳトランジスタで構成されているものを示したが、これに限るものではなく、例えば、ソース接地トランジスタ及びゲート接地トランジスタが、ＰＭＯＳトランジスタで構成されていてもよい。

実施の形態２．
図３はこの発明の実施の形態２によるカスコード増幅器を示す等価回路図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
ＮＭＯＳトランジスタ１１はトリプルウェル構造で形成されているゲート接地トランジスタである。
ＮＭＯＳトランジスタ１１はソース端子がＮＭＯＳトランジスタ７のドレイン端子と接続され、ゲート端子が直流電圧印加端子３と接続され、ドレイン端子が出力端子２と接続されている。
この実施の形態２では、ＮＭＯＳトランジスタ７が第１ゲート接地トランジスタを構成し、ＮＭＯＳトランジスタ１１が第２のゲート接地トランジスタを構成しており、第２のゲート接地トランジスタであるＮＭＯＳトランジスタ１１は、Ｎ個（Ｎは１以上の自然数）縦続に接続されている。

カスコード増幅器を構成するＮＭＯＳトランジスタの段数を増やすことで、高周波信号の増幅率を高めることができる。
図３の例では、ＮＭＯＳトランジスタ７，１１のバックゲート端子とソース端子間に抵抗１０をそれぞれ接続しているが、ＮＭＯＳトランジスタ７及びＮ個のＮＭＯＳトランジスタ１１のうち、少なくも１個のＮＭＯＳトランジスタのバックゲート端子とソース端子間に抵抗１０が接続されていれば、全く抵抗１０が接続されていない場合よりも、カスコード増幅器の安定度が高くなる。

実施の形態３．
図４はこの発明の実施の形態３によるカスコード増幅器を示す等価回路図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
上記実施の形態１では、縦続に接続されているＮＭＯＳトランジスタ５，７の組が一組である例を示したが、縦続に接続されているＮＭＯＳトランジスタ５，７の組が、複数並列に接続されているものであってもよい。

図５は図４のカスコード増幅器のレイアウトを示す説明図である。
図５において、５０はソース接地トランジスタであるＮＭＯＳトランジスタ５のソース電極、５１はＮＭＯＳトランジスタ５のドレイン電極、５２はゲート接地トランジスタであるＮＭＯＳトランジスタ７のソース電極、５３はＮＭＯＳトランジスタ７のドレイン電極、５４はＮＭＯＳトランジスタ７のバックゲート電極である。
ゲート接地トランジスタであるＮＭＯＳトランジスタ７のソース電極とバックゲート電極の間には抵抗１０が接続されている。

この実施の形態３では、縦続に接続されているＮＭＯＳトランジスタ５，７の組が、複数並列に接続されており、各々のＮＭＯＳトランジスタ７のソース電極とバックゲート電極の間には抵抗１０が接続されている。
各々のＮＭＯＳトランジスタ７に対して、ソース電極とバックゲート電極間に抵抗１０を接続することで、各々のＮＭＯＳトランジスタ７の位置によらず、バックゲート端子に接続される抵抗１０までの距離のばらつきを抑えることができる。このため、ゲート接地トランジスタであるＮＭＯＳトランジスタ７のアンバランス動作を抑えることができる効果を奏する。

実施の形態４．
図６はこの発明の実施の形態４によるカスコード増幅器を示す等価回路図であり、図において、図３及び図４と同一符号は同一または相当部分を示すので説明を省略する。
この実施の形態４では、第１のゲート接地トランジスタであるＮＭＯＳトランジスタ７に対して、Ｎ個（Ｎは１以上の自然数）のＮＭＯＳトランジスタ１１（第２のゲート接地トランジスタ）が縦続に接続されている。
また、この実施の形態４では、縦続に接続されているＮＭＯＳトランジスタ５，７，１１の組が、複数並列に接続されており、各々のＮＭＯＳトランジスタ７，１１のソース電極とバックゲート電極の間には抵抗１０が接続されている。

これにより、上記実施の形態２と同様に、高周波信号の増幅率を高めることができる効果を奏する。
また、上記実施の形態３と同様に、ゲート接地トランジスタであるＮＭＯＳトランジスタ７，１１のアンバランス動作を抑えることができる効果を奏する。

実施の形態５．
上記実施の形態１〜４では、単相の高周波信号を増幅するカスコード増幅器について示したが、この実施の形態５では、差動の高周波信号を増幅するカスコード増幅器について説明する。
図７はこの発明の実施の形態５によるカスコード増幅器を示す等価回路図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
入力端子１Ａは増幅対象の高周波信号が入力される端子であり、出力端子２ＡはＮＭＯＳトランジスタ５Ａ，７Ａにより増幅された高周波信号を出力する端子である。
入力端子１Ｂは入力端子１Ａから入力される高周波信号と等振幅逆位相の信号が入力される端子であり、出力端子２ＢはＮＭＯＳトランジスタ５Ｂ，７Ｂにより増幅された高周波信号を出力する端子である。
抵抗４Ａは一端が入力端子１Ａと接続され、他端がＮＭＯＳトランジスタ５Ａのゲート端子と接続されている。
抵抗４Ｂは一端が入力端子１Ｂと接続され、他端がＮＭＯＳトランジスタ５Ｂのゲート端子と接続されている。

ＮＭＯＳトランジスタ５Ａはゲート端子が抵抗４Ａを介して入力端子１Ａと接続され、ソース端子及びバックゲート端子がグラウンド６と接続されている第１のソース接地トランジスタである。
ＮＭＯＳトランジスタ５Ｂはゲート端子が抵抗４Ｂを介して入力端子１Ｂと接続され、ソース端子及びバックゲート端子がグラウンド６と接続されている第２のソース接地トランジスタである。

ＮＭＯＳトランジスタ７Ａはトリプルウェル構造で形成されている第１のゲート接地トランジスタである。
また、ＮＭＯＳトランジスタ７Ａはソース端子がＮＭＯＳトランジスタ５Ａのドレイン端子と接続され、ゲート端子が直流電圧印加端子３と接続され、ドレイン端子が出力端子２Ａと接続されている。
ＮＭＯＳトランジスタ７Ｂはトリプルウェル構造で形成されている第２のゲート接地トランジスタである。
また、ＮＭＯＳトランジスタ７Ｂはソース端子がＮＭＯＳトランジスタ５Ｂのドレイン端子と接続され、ゲート端子が直流電圧印加端子３と接続され、ドレイン端子が出力端子２Ｂと接続されている。

第１の抵抗である抵抗１０Ａはカスコード増幅器の安定化を図るために、ＮＭＯＳトランジスタ７Ａのバックゲート端子とソース端子間に接続されている。
第２の抵抗である抵抗１０Ｂはカスコード増幅器の安定化を図るために、ＮＭＯＳトランジスタ７Ｂのバックゲート端子とソース端子間に接続されている。

次に動作について説明する。
入力端子１Ａから増幅対象の高周波信号が入力されると、その高周波信号がＮＭＯＳトランジスタ５Ａのゲート端子に入力される。
また、入力端子１Ｂから上記高周波信号と等振幅逆位相の高周波信号が入力されると、その高周波信号がＮＭＯＳトランジスタ５Ｂのゲート端子に入力される。
図７のカスコード増幅器は、カスコードトランジスタを構成しているＮＭＯＳトランジスタ５Ａ，７Ａと、カスコードトランジスタを構成しているＮＭＯＳトランジスタ５Ｂ，７Ｂとが差動回路として動作し、入力端子１Ａから入力された高周波信号がＮＭＯＳトランジスタ５Ａ，７Ａによって増幅されて、増幅後の高周波信号が出力端子２Ａから出力される。
また、入力端子１Ｂから入力された高周波信号がＮＭＯＳトランジスタ５Ｂ，７Ｂによって増幅されて、増幅後の高周波信号が出力端子２Ｂから出力される。

この実施の形態５では、ゲート接地トランジスタであるＮＭＯＳトランジスタ７Ａのバックゲート端子とソース端子間に抵抗１０Ａが接続され、ＮＭＯＳトランジスタ７Ｂのバックゲート端子とソース端子間に抵抗１０Ｂが接続されているので、上記実施の形態１と同様に、カスコード増幅器の安定化を図ることができる。
また、この実施の形態５では、差動回路として動作するため、ゲート接地トランジスタであるＮＭＯＳトランジスタ７Ａ，７Ｂのゲート端子には、図１の容量８を接続する必要がない。このため、さらにカスコード増幅器の小型化を期待することができる。

なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

１，１Ａ，１Ｂ入力端子、２，２Ａ，２Ｂ出力端子、３直流電圧印加端子、４，４Ａ，４Ｂ抵抗、５ＮＭＯＳトランジスタ（ソース接地トランジスタ）、５ＡＮＭＯＳトランジスタ（第１のソース接地トランジスタ）、５ＢＮＭＯＳトランジスタ（第２のソース接地トランジスタ）、６グラウンド、７ＮＭＯＳトランジスタ（ゲート接地トランジスタ、第１のゲート接地トランジスタ）、７ＡＮＭＯＳトランジスタ（第１のゲート接地トランジスタ）、７ＢＮＭＯＳトランジスタ（第２のゲート接地トランジスタ）、８容量、９グラウンド、１０抵抗、１０Ａ抵抗（第１の抵抗）、１０Ｂ抵抗（第２の抵抗）、１１ＮＭＯＳトランジスタ（第２のゲート接地トランジスタ）、５０ソース接地トランジスタのソース電極、５１ソース接地トランジスタのドレイン電極、５２ゲート接地トランジスタのソース電極、５３ゲート接地トランジスタのドレイン電極、５４ゲート接地トランジスタのバックゲート電極。

Claims

ゲート端子から増幅対象の信号が入力され、ソース端子及びバックゲート端子が接地されているソース接地トランジスタと、
ソース端子が前記ソース接地トランジスタのドレイン端子と接続され、直流電圧がゲート端子に印加されて、ドレイン端子から増幅後の信号を出力するゲート接地トランジスタと、
前記ゲート接地トランジスタのバックゲート端子とソース端子間に接続されている抵抗と
を備えたカスコード増幅器。
縦続に接続されている前記ソース接地トランジスタと前記ゲート接地トランジスタの組が、複数並列に接続されていることを特徴とする請求項１記載のカスコード増幅器。
ゲート端子から増幅対象の信号が入力され、ソース端子及びバックゲート端子が接地されているソース接地トランジスタと、
ソース端子が前記ソース接地トランジスタのドレイン端子と接続され、直流電圧がゲート端子に印加されて、ドレイン端子から増幅後の信号を出力する第１のゲート接地トランジスタと、
ソース端子が前記第１のゲート接地トランジスタのドレイン端子と接続され、直流電圧がゲート端子に印加されて、ドレイン端子から増幅後の信号を出力する第２のゲート接地トランジスタと、
前記第１及び第２のゲート接地トランジスタのうち、少なくとも１個のゲート接地トランジスタのバックゲート端子とソース端子間に接続されている抵抗と
を備えたカスコード増幅器。
前記第２のゲート接地トランジスタが複数縦続に接続されていることを特徴とする請求項３記載のカスコード増幅器。
縦続に接続されている前記ソース接地トランジスタと前記第１及び第２のゲート接地トランジスタの組が、複数並列に接続されていることを特徴とする請求項３または請求項４記載のカスコード増幅器。
前記第１及び第２のゲート接地トランジスタがトリプルウェル構造で形成されていることを特徴とする請求項３から請求項５のうちのいずれか１項記載のカスコード増幅器。
ゲート端子から増幅対象の信号が入力され、ソース端子及びバックゲート端子が接地されている第１のソース接地トランジスタと、
ゲート端子から前記信号と等振幅逆位相の信号が入力され、ソース端子及びバックゲート端子が接地されている第２のソース接地トランジスタと、
ソース端子が前記第１のソース接地トランジスタのドレイン端子と接続され、直流電圧がゲート端子に印加されて、ドレイン端子から増幅後の信号を出力する第１のゲート接地トランジスタと、
ソース端子が前記第２のソース接地トランジスタのドレイン端子と接続され、ゲート端子が前記第１のゲート接地トランジスタのゲート端子と接続されて、ドレイン端子から増幅後の信号を出力する第２のゲート接地トランジスタと、
前記第１のゲート接地トランジスタのバックゲート端子とソース端子間に接続されている第１の抵抗と、
前記第２のゲート接地トランジスタのバックゲート端子とソース端子間に接続されている第２の抵抗と
を備えたカスコード増幅器。