JP2014165259A - カスコード増幅器 - Google Patents
カスコード増幅器 Download PDFInfo
- Publication number
- JP2014165259A JP2014165259A JP2013033351A JP2013033351A JP2014165259A JP 2014165259 A JP2014165259 A JP 2014165259A JP 2013033351 A JP2013033351 A JP 2013033351A JP 2013033351 A JP2013033351 A JP 2013033351A JP 2014165259 A JP2014165259 A JP 2014165259A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- gate
- transistor
- common
- cascode amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
【課題】ゲート接地トランジスタのバックゲート抵抗を低減し、飽和出力電力を高めるカスコード増幅器を得る。
【解決手段】ゲート接地トランジスタ3のバックゲート電極34を、ゲート接地トランジスタ3のゲート電極33全体を取り囲む電極34aと、両端が電極34aに接続され、電極34aと共にゲート接地トランジスタ3のゲート電極33全体を複数に分割して取り囲むようにした複数の電極34bとから構成した。
よって、ゲート直下のバックゲートからバックゲート電極までの距離を短くすることができ、ゲート接地トランジスタ3のバックゲート抵抗Rb2を低減し、飽和出力電力を高めるカスコード増幅器が得られる。
【選択図】図1
【解決手段】ゲート接地トランジスタ3のバックゲート電極34を、ゲート接地トランジスタ3のゲート電極33全体を取り囲む電極34aと、両端が電極34aに接続され、電極34aと共にゲート接地トランジスタ3のゲート電極33全体を複数に分割して取り囲むようにした複数の電極34bとから構成した。
よって、ゲート直下のバックゲートからバックゲート電極までの距離を短くすることができ、ゲート接地トランジスタ3のバックゲート抵抗Rb2を低減し、飽和出力電力を高めるカスコード増幅器が得られる。
【選択図】図1
Description
本発明は、シリコンデバイスを用いた高周波電力増幅器に関し、ソース接地トランジスタとゲート接地トランジスタをカスコード接続したカスコード増幅器に関する。
移動体通信の分野では、通信量の増加等に対応するために、複数の変調方式と複数の周波数帯に対応したマルチモードマルチバンド技術が重要視されている。
さらに、移動体端末では、マルチモードマルチバンド技術を小形、低コストに実現することが重要である。
このため、移動体端末向け電力増幅器では、集積化に優れ、比較的安価なシリコンデバイスを用いた電力増幅器が注目されている。
さらに、移動体端末では、マルチモードマルチバンド技術を小形、低コストに実現することが重要である。
このため、移動体端末向け電力増幅器では、集積化に優れ、比較的安価なシリコンデバイスを用いた電力増幅器が注目されている。
また、近年シリコンデバイスの開発は、急速に進み、従来に比べ高集積な回路や高周波で動作する回路が実現可能となった反面、耐圧が低下している。
そこで、シリコンデバイスを用いた電力増幅器では、しばしばソース接地トランジスタとゲート接地トランジスタをカスコード接続したカスコード増幅器が用いられる。
そこで、シリコンデバイスを用いた電力増幅器では、しばしばソース接地トランジスタとゲート接地トランジスタをカスコード接続したカスコード増幅器が用いられる。
図6に従来のCMOS(Complementary Metal Oxide Semiconductor)カスコード増幅器を示す。
カスコード増幅器は、ソース接地トランジスタとゲート接地トランジスタをカスコード接続された構成であり、それぞれのトランジスタは、複数の単位トランジスタが並列に接続された構成である。
また、それぞれのトランジスタのバックゲート電極とソース電極は、接続されている。
バックゲート電極は、バックゲートの電位を決めるために設けられる。
ここで、ゲート接地トランジスタのバックゲート抵抗Rbは、シリコン基板内において、ゲート直下のバックゲートからバックゲート電極までの基板抵抗が主要とする寄生抵抗である。
カスコード増幅器は、ソース接地トランジスタとゲート接地トランジスタをカスコード接続された構成であり、それぞれのトランジスタは、複数の単位トランジスタが並列に接続された構成である。
また、それぞれのトランジスタのバックゲート電極とソース電極は、接続されている。
バックゲート電極は、バックゲートの電位を決めるために設けられる。
ここで、ゲート接地トランジスタのバックゲート抵抗Rbは、シリコン基板内において、ゲート直下のバックゲートからバックゲート電極までの基板抵抗が主要とする寄生抵抗である。
このゲート接地トランジスタのバックゲート抵抗値が大きい場合には、飽和出力電力は低下する。
図3にカスコードトランジスタのソース接地トランジスタとゲート接地トランジスタのバックゲート抵抗に対する飽和電力の計算結果を示す。
計算における負荷インピーダンスは、飽和電力最大整合である。
ゲート接地トランジスタのバックゲート抵抗Rb2が大きい場合には、飽和出力電力が低下することが分かる。
一方で、ソース接地トランジスタのバックゲート抵抗Rb1が変化しても、飽和出力電力は、ほとんど変化しない。
図3にカスコードトランジスタのソース接地トランジスタとゲート接地トランジスタのバックゲート抵抗に対する飽和電力の計算結果を示す。
計算における負荷インピーダンスは、飽和電力最大整合である。
ゲート接地トランジスタのバックゲート抵抗Rb2が大きい場合には、飽和出力電力が低下することが分かる。
一方で、ソース接地トランジスタのバックゲート抵抗Rb1が変化しても、飽和出力電力は、ほとんど変化しない。
一般的に、RF回路で使用するためのトランジスタモデルは、ソース接地トランジスタのTEG(Test Element Group)の評価結果に対して、フィッティングすることで作成される。
そのため、レイアウトもソース接地トランジスタとして最適化されることが多い。
しかし、前述したように、寄生のバックゲート抵抗が与える影響は、ソース接地トランジスタとゲート接地トランジスタでは異なる。
このような背景のため、これまでカスコードトランジスタのゲート接地トランジスタの寄生バックゲート抵抗値を低減する手段に関して報告されていなかった。
そのため、レイアウトもソース接地トランジスタとして最適化されることが多い。
しかし、前述したように、寄生のバックゲート抵抗が与える影響は、ソース接地トランジスタとゲート接地トランジスタでは異なる。
このような背景のため、これまでカスコードトランジスタのゲート接地トランジスタの寄生バックゲート抵抗値を低減する手段に関して報告されていなかった。
なお、下記特許文献1には、CMOS差動カスコード増幅器において、寄生抵抗と寄生容量を用いて、イマジナリーグラウンド点を生成し、アイソレーションを改善することが記載されている。
従来のカスコード増幅器は、以上のように構成されていたので、ゲート接地トランジスタのバックゲート抵抗を低減し、飽和出力電力を高める手段に関して報告されていなかった。
本発明は、ゲート接地トランジスタのバックゲート抵抗を低減し、飽和出力電力を高めるカスコード増幅器を得ることを目的とする。
本発明のカスコード増幅器は、ゲート接地トランジスタが、複数個並列に接続された単位トランジスタを用いて構成され、ゲート接地トランジスタのバックゲート電極は、該ゲート接地トランジスタのゲート電極全体を取り囲む第一の電極と、両端が第一の電極に接続され、該第一の電極と共にゲート接地トランジスタのゲート電極全体を複数に分割して取り囲むようにしたM(Mは1以上の任意の整数)個の第二の電極とから構成されることを特徴とする。
本発明によれば、ゲート接地トランジスタのバックゲート電極は、ゲート接地トランジスタのゲート電極全体を取り囲む第一の電極と、両端が第一の電極に接続され、第一の電極と共にゲート接地トランジスタのゲート電極全体を複数に分割して取り囲むようにしたM個の第二の電極とから構成されるので、ゲート直下のバックゲートからバックゲート電極までの距離を短くすることができ、ゲート接地トランジスタのバックゲート抵抗を低減し、飽和出力電力を高めるカスコード増幅器が得られる効果がある。
実施の形態1.
図1に本発明の実施の形態1によるCMOSカスコード増幅器を示す。
図2に寄生抵抗を含むCMOSカスコード増幅器の回路図を示す。
図において、1はシリコン基板、2はソース接地トランジスタ、3はゲート接地トランジスタである。
図1に本発明の実施の形態1によるCMOSカスコード増幅器を示す。
図2に寄生抵抗を含むCMOSカスコード増幅器の回路図を示す。
図において、1はシリコン基板、2はソース接地トランジスタ、3はゲート接地トランジスタである。
また、ソース接地トランジスタ2において、21はソース電極、22はドレイン電極、23はゲート電極、24はバックゲート電極である。
RFINは、高周波信号入力端子、Vg1はゲートバイアス電圧入力端子、Rs1,Rd1,Rg1,Rb1は各電極の寄生抵抗である。
RFINは、高周波信号入力端子、Vg1はゲートバイアス電圧入力端子、Rs1,Rd1,Rg1,Rb1は各電極の寄生抵抗である。
さらに、ゲート接地トランジスタ3において、31はソース電極、32はドレイン電極、33はゲート電極、34はバックゲート電極である。
なお、バックゲート電極34は、電極34a,34bにより、格子状に形成される。
Vg2はゲートバイアス電圧入力端子、13pFは容量、RFOUTは、高周波信号出力端子、Vddはドレインバイアス電圧入力端子、Rs2,Rd2,Rg2,Rb2は各電極の寄生抵抗である。
なお、バックゲート電極34は、電極34a,34bにより、格子状に形成される。
Vg2はゲートバイアス電圧入力端子、13pFは容量、RFOUTは、高周波信号出力端子、Vddはドレインバイアス電圧入力端子、Rs2,Rd2,Rg2,Rb2は各電極の寄生抵抗である。
シリコン基板1上において、ソース接地トランジスタ2のドレイン電極22とゲート接地トランジスタ3のソース電極31とがカスコード接続される。
ソース接地トランジスタ2のバックゲート電極24は、ソース電極21と接続される。
ゲート接地トランジスタ3のバックゲート電極34は、ソース電極31と接続される。
ソース接地トランジスタ2のバックゲート電極24は、ソース電極21と接続される。
ゲート接地トランジスタ3のバックゲート電極34は、ソース電極31と接続される。
ソース接地トランジスタ2のソース電極21は、グラウンドパッドに接続され、さらに、ワイヤを介して、シリコン基板1外のグラウンドに接続される(図示せず)。
ゲート接地トランジスタ3のゲート電極33は、容量を介してグラウンドパッドに接続される。
ソース接地トランジスタ2のゲート側に高周波信号入力端子RFINを設け、ゲート接地トランジスタ3のドレイン側に高周波信号出力端子RFOUTを設ける。
なお、ゲート接地トランジスタ3は、複数の単位トランジスタが並列に接続された構成である。
ゲート接地トランジスタ3のゲート電極33は、容量を介してグラウンドパッドに接続される。
ソース接地トランジスタ2のゲート側に高周波信号入力端子RFINを設け、ゲート接地トランジスタ3のドレイン側に高周波信号出力端子RFOUTを設ける。
なお、ゲート接地トランジスタ3は、複数の単位トランジスタが並列に接続された構成である。
本実施の形態1によるカスコード増幅器は、ゲート接地トランジスタ3において、バックゲート電極34を有する単位トランジスタを等間隔に配置する。
バックゲート抵抗は、ゲート直下のバックゲートからバックゲート電極までの距離に比例する。
そのため、図1に示すように、バックゲート電極34の電極34a,34bにより、格子状に電極を形成することで、バックゲート抵抗Rb2は、ゲート直下のバックゲートからバックゲート電極までの距離を短くすることができ、バックゲート抵抗Rb2を低減することができる。
バックゲート抵抗は、ゲート直下のバックゲートからバックゲート電極までの距離に比例する。
そのため、図1に示すように、バックゲート電極34の電極34a,34bにより、格子状に電極を形成することで、バックゲート抵抗Rb2は、ゲート直下のバックゲートからバックゲート電極までの距離を短くすることができ、バックゲート抵抗Rb2を低減することができる。
図3に示された、カスコードトランジスタのソース接地トランジスタとゲート接地トランジスタのバックゲート抵抗に対する飽和出力電力の計算結果において、ゲート接地トランジスタ3のバックゲート抵抗Rb2が小さい場合には、飽和出力電力が高くなることが分かる。
その結果、飽和出力電力、利得および電力付加効率を高めることができる。
その結果、飽和出力電力、利得および電力付加効率を高めることができる。
図1において、ゲート接地トランジスタ3のバックゲート電極34は、より具体的には、以下のように構成される。
バックゲート電極34において、電極34aは、ゲート接地トランジスタ3のゲート電極33全体を取り囲むように形成される。
電極34bは、電極34aの内部に単位トランジスタのゲート幅に対して並列に形成され、両端が電極34aに接続されるように形成される。
電極34bは、電極34aにより取り囲まれたゲート接地トランジスタのゲート電極33全体を、電極34a,34bにより複数に分割して取り囲むようにする。
バックゲート電極34において、電極34aは、ゲート接地トランジスタ3のゲート電極33全体を取り囲むように形成される。
電極34bは、電極34aの内部に単位トランジスタのゲート幅に対して並列に形成され、両端が電極34aに接続されるように形成される。
電極34bは、電極34aにより取り囲まれたゲート接地トランジスタのゲート電極33全体を、電極34a,34bにより複数に分割して取り囲むようにする。
なお、図1では、ゲート3本当りに一箇所バックゲート電極を設けているが、ゲートN個(Nは1以上の任意の整数)当りに設けても良く、Nが小さいほど飽和出力電力は高く、Nが大きいほどレイアウトサイズを小さくできる。
また、図1では、4本の電極34bを設けているが、M個(Mは1以上の任意の整数)を設けても良く、Mが大きいほど飽和出力電力は高く、Mが小さいほどレイアウトサイズを小さくできる。
また、図1では、4本の電極34bを設けているが、M個(Mは1以上の任意の整数)を設けても良く、Mが大きいほど飽和出力電力は高く、Mが小さいほどレイアウトサイズを小さくできる。
以上のように、本実施の形態1によれば、ゲート接地トランジスタ3のバックゲート電極34を、ゲート接地トランジスタ3のゲート電極33全体を取り囲む電極34aと、両端が電極34aに接続され、電極34aと共にゲート接地トランジスタ3のゲート電極33全体を複数に分割して取り囲むようにした複数の電極34bとから構成した。
よって、ゲート直下のバックゲートからバックゲート電極までの距離を短くすることができ、ゲート接地トランジスタ3のバックゲート抵抗Rb2を低減し、飽和出力電力を高めるカスコード増幅器が得られる。
よって、ゲート直下のバックゲートからバックゲート電極までの距離を短くすることができ、ゲート接地トランジスタ3のバックゲート抵抗Rb2を低減し、飽和出力電力を高めるカスコード増幅器が得られる。
また、本実施の形態1によれば、電極34bを、ゲート接地トランジスタ3を構成する所定複数個の単位トランジスタ毎に配置されるようにした。
よって、等しい個数の単位トランジスタ毎に電極34bが配置されるので、ゲート直下のバックゲートからバックゲート電極までの距離を均等に短くすることができ、ゲート接地トランジスタ3のバックゲート抵抗Rb2を、より効率良く低減することができる。
よって、等しい個数の単位トランジスタ毎に電極34bが配置されるので、ゲート直下のバックゲートからバックゲート電極までの距離を均等に短くすることができ、ゲート接地トランジスタ3のバックゲート抵抗Rb2を、より効率良く低減することができる。
実施の形態2.
図4に本発明の実施の形態2によるCMOSカスコード増幅器を示す。
図において、バックゲート電極34は、電極34a,34cにより、格子状に形成する。
その他の構成については、図1と同様である。
図4に本発明の実施の形態2によるCMOSカスコード増幅器を示す。
図において、バックゲート電極34は、電極34a,34cにより、格子状に形成する。
その他の構成については、図1と同様である。
本実施の形態2によるカスコード増幅器は、ゲート接地トランジスタ3において、単位ゲート幅を半分にして、間にバックゲート電極34cを設ける。
このようなレイアウトにすることで、バックゲート抵抗Rb2は、ゲート直下のバックゲートからバックゲート電極までの距離を短くすることができ、バックゲート抵抗Rb2を低減することができる。
その結果、飽和出力電力、利得および電力付加効率を高めることができる。
なお、本実施の形態2は、前記実施の形態1に比べて、同一のバックゲート抵抗を得るために必要なレイアウト面積を小さくすることができる。
このようなレイアウトにすることで、バックゲート抵抗Rb2は、ゲート直下のバックゲートからバックゲート電極までの距離を短くすることができ、バックゲート抵抗Rb2を低減することができる。
その結果、飽和出力電力、利得および電力付加効率を高めることができる。
なお、本実施の形態2は、前記実施の形態1に比べて、同一のバックゲート抵抗を得るために必要なレイアウト面積を小さくすることができる。
図4において、ゲート接地トランジスタ3のバックゲート電極34は、より具体的には、以下のように構成される。
バックゲート電極34において、電極34aは、ゲート接地トランジスタ3のゲート電極33全体を取り囲むように形成される。
電極34cは、電極34aの内部に単位トランジスタのゲート幅に対して垂直に形成され、両端が電極34aに接続されるように形成される。
電極34cは、電極34aにより取り囲まれたゲート接地トランジスタのゲート電極33全体を、電極34a,34cにより複数に分割して取り囲むようにする。
バックゲート電極34において、電極34aは、ゲート接地トランジスタ3のゲート電極33全体を取り囲むように形成される。
電極34cは、電極34aの内部に単位トランジスタのゲート幅に対して垂直に形成され、両端が電極34aに接続されるように形成される。
電極34cは、電極34aにより取り囲まれたゲート接地トランジスタのゲート電極33全体を、電極34a,34cにより複数に分割して取り囲むようにする。
なお、図1では、1本の電極34cを設けているが、M個(Mは1以上の任意の整数)を設けても良く、Mが大きいほど飽和出力電力は高く、Mが小さいほどレイアウトサイズを小さくできる。
以上のように、本実施の形態2によれば、電極34cを、ゲート接地トランジスタ3を構成する単位トランジスタのゲート幅に対して垂直に配置した。
よって、本実施の形態2は、前記実施の形態1に比べて、同一のバックゲート抵抗を得るために必要なレイアウト面積を小さくすることができる。
よって、本実施の形態2は、前記実施の形態1に比べて、同一のバックゲート抵抗を得るために必要なレイアウト面積を小さくすることができる。
実施の形態3.
図5に本発明の実施の形態3によるCMOSカスコード増幅器を示す。
図において、バックゲート電極34は、電極34a,34b,34cにより、格子状に形成する。
その他の構成については、図1と同様である。
図5に本発明の実施の形態3によるCMOSカスコード増幅器を示す。
図において、バックゲート電極34は、電極34a,34b,34cにより、格子状に形成する。
その他の構成については、図1と同様である。
本実施の形態3によるカスコード増幅器は、前記実施の形態1と前記実施の形態2を組み合わせた構成である。
このようなレイアウトにすることで、バックゲート抵抗Rb2は、さらに、低減することができる。
その結果、飽和出力電力、利得および電力付加効率を、さらに、高めることができる。
このようなレイアウトにすることで、バックゲート抵抗Rb2は、さらに、低減することができる。
その結果、飽和出力電力、利得および電力付加効率を、さらに、高めることができる。
図5において、ゲート接地トランジスタ3のバックゲート電極34は、より具体的には、以下のように構成される。
バックゲート電極34において、電極34aは、ゲート接地トランジスタ3のゲート電極33全体を取り囲むように形成される。
電極34bは、電極34aの内部に単位トランジスタのゲート幅に対して並列に形成され、両端が電極34aに接続されるように形成される。
電極34cは、電極34aの内部に単位トランジスタのゲート幅に対して垂直に形成され、両端が電極34aに接続されるように形成される。
電極34b,34cは、電極34aにより取り囲まれたゲート接地トランジスタのゲート電極33全体を、電極34a,34b,34cにより複数に分割して取り囲むようにする。
バックゲート電極34において、電極34aは、ゲート接地トランジスタ3のゲート電極33全体を取り囲むように形成される。
電極34bは、電極34aの内部に単位トランジスタのゲート幅に対して並列に形成され、両端が電極34aに接続されるように形成される。
電極34cは、電極34aの内部に単位トランジスタのゲート幅に対して垂直に形成され、両端が電極34aに接続されるように形成される。
電極34b,34cは、電極34aにより取り囲まれたゲート接地トランジスタのゲート電極33全体を、電極34a,34b,34cにより複数に分割して取り囲むようにする。
以上のように、本実施の形態3によれば、電極34bを、ゲート接地トランジスタ3を構成する単位トランジスタのゲート幅に対して並列に配置し、電極34cを、垂直に配置した。
よって、本実施の形態3は、前記実施の形態1および前記実施の形態2に比べて、バックゲート抵抗の低減効果が最も大きいので、飽和出力電力、利得および電力付加効率を、最も大きく高めることができる。
よって、本実施の形態3は、前記実施の形態1および前記実施の形態2に比べて、バックゲート抵抗の低減効果が最も大きいので、飽和出力電力、利得および電力付加効率を、最も大きく高めることができる。
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
1 シリコン基板、2 ソース接地トランジスタ、3 ゲート接地トランジスタ、 21,31 ソース電極、22,32 ドレイン電極、23,33 ゲート電極、24,34 バックゲート電極、34a,34b,34c 電極。
Claims (5)
- シリコン基板上において、ソース接地トランジスタのドレイン電極とゲート接地トランジスタのソース電極とがカスコード接続され、
前記ソース接地トランジスタのバックゲート電極は、
該ソース接地トランジスタのソース電極と接続され、
前記ゲート接地トランジスタのバックゲート電極は、
該ゲート接地トランジスタのソース電極と接続され、
前記ソース接地トランジスタのソース電極は、
グラウンドに接続され、
前記ゲート接地トランジスタのゲート電極は、
容量を介して前記グラウンドに接続され、
前記ソース接地トランジスタのゲートを高周波信号入力とし、
前記ゲート接地トランジスタのドレインを高周波信号出力としたカスコード増幅器において、
前記ゲート接地トランジスタは、
複数個並列に接続された単位トランジスタを用いて構成され、
前記ゲート接地トランジスタのバックゲート電極は、
該ゲート接地トランジスタのゲート電極全体を取り囲む第一の電極と、
両端が前記第一の電極に接続され、該第一の電極と共に前記ゲート接地トランジスタのゲート電極全体を複数に分割して取り囲むようにしたM(Mは1以上の任意の整数)個の第二の電極とから構成されることを特徴とするカスコード増幅器。 - 第二の電極は、
ゲート接地トランジスタを構成する単位トランジスタのゲート幅に対して並列に配置されることを特徴とする請求項1記載のカスコード増幅器。 - 第二の電極は、
ゲート接地トランジスタを構成する単位トランジスタのゲート幅に対して垂直に配置されることを特徴とする請求項1記載のカスコード増幅器。 - 第二の電極は、
ゲート接地トランジスタを構成する単位トランジスタのゲート幅に対して並列に配置される電極と、垂直に配置される電極とを備えたことを特徴とする請求項1記載のカスコード増幅器。 - 第二の電極は、
ゲート接地トランジスタを構成するN(Nは1以上の任意の整数)個の単位トランジスタ毎に配置されることを特徴とする請求項1、請求項2および請求項4のうちのいずれか1項記載のカスコード増幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013033351A JP2014165259A (ja) | 2013-02-22 | 2013-02-22 | カスコード増幅器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013033351A JP2014165259A (ja) | 2013-02-22 | 2013-02-22 | カスコード増幅器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014165259A true JP2014165259A (ja) | 2014-09-08 |
Family
ID=51615624
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013033351A Pending JP2014165259A (ja) | 2013-02-22 | 2013-02-22 | カスコード増幅器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2014165259A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016119389A (ja) * | 2014-12-22 | 2016-06-30 | セイコーエプソン株式会社 | 静電気保護回路及び半導体集積回路装置 |
KR20200117871A (ko) * | 2019-04-05 | 2020-10-14 | 가부시키가이샤 무라타 세이사쿠쇼 | 전력 증폭 장치 |
US11158624B1 (en) | 2020-04-24 | 2021-10-26 | Globalfoundries U.S. Inc. | Cascode cell |
-
2013
- 2013-02-22 JP JP2013033351A patent/JP2014165259A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016119389A (ja) * | 2014-12-22 | 2016-06-30 | セイコーエプソン株式会社 | 静電気保護回路及び半導体集積回路装置 |
KR20200117871A (ko) * | 2019-04-05 | 2020-10-14 | 가부시키가이샤 무라타 세이사쿠쇼 | 전력 증폭 장치 |
CN111800096A (zh) * | 2019-04-05 | 2020-10-20 | 株式会社村田制作所 | 功率放大装置 |
KR102460062B1 (ko) * | 2019-04-05 | 2022-10-28 | 가부시키가이샤 무라타 세이사쿠쇼 | 전력 증폭 장치 |
US11616479B2 (en) | 2019-04-05 | 2023-03-28 | Murata Manufacturing Co., Ltd. | Power amplifier apparatus |
CN111800096B (zh) * | 2019-04-05 | 2023-10-10 | 株式会社村田制作所 | 功率放大装置 |
US11158624B1 (en) | 2020-04-24 | 2021-10-26 | Globalfoundries U.S. Inc. | Cascode cell |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI580044B (zh) | 化合物半導體裝置及電力增幅模組 | |
JP5843022B2 (ja) | カスコードアンプ | |
WO2017008750A1 (zh) | 一种用于gsm/dcs的共源共栅射频功率放大器 | |
CN104702226A (zh) | 一种改进的共源共栅射频功率放大器 | |
Chen et al. | A wideband power amplifier in 45 nm CMOS SOI technology for X band applications | |
Nikandish et al. | Design and analysis of broadband Darlington amplifiers with bandwidth enhancement in GaAs pHEMT technology | |
TW201039552A (en) | A low noise cascode amplifier | |
JP2014165259A (ja) | カスコード増幅器 | |
JP6272102B2 (ja) | カスコード増幅器 | |
US7663444B2 (en) | Amplifying circuit utilizing nonlinear gate capacitance for enhancing linearity and related method thereof | |
US20100309594A1 (en) | Integrated circuit device | |
US9306505B2 (en) | Low-noise amplifier circuit | |
JP2015115884A (ja) | 半導体装置 | |
JP2005311689A (ja) | 高耐圧力スコード型増幅回路 | |
Hamidian et al. | 60 GHz power amplifier utilizing 90 nm CMOS technology | |
KR20150076571A (ko) | 무선 송수신기용 선형 전력증폭기 | |
JP6265415B2 (ja) | 増幅装置 | |
US8125272B1 (en) | Low power wide-band amplifier with reused current | |
JP2020010005A (ja) | 半導体装置 | |
JP6845680B2 (ja) | アナログスイッチ回路 | |
JP2004235797A (ja) | カスコード電力増幅器 | |
JP5398841B2 (ja) | 電力増幅器 | |
US8890622B2 (en) | Cascode amplifier | |
TWI463812B (zh) | 射頻信號接收裝置 | |
JP4719412B2 (ja) | 半導体差動回路、それを用いた発振装置、増幅装置、スイッチ装置、ミキサ装置、回路装置、半導体差動回路の配置方法 |