KR20200117871A - 전력 증폭 장치 - Google Patents

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후미오 하리마
마코토 이토우
사토시 타나카
카즈오 와타나베
사토시 아라야시키
치카라 요시다
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

[과제] 복수의 트랜지스터의 동작의 편차를 억제할 수 있는 전력 증폭 장치를 제공한다.
[해결 수단] 전력 증폭 장치는 반도체 기판과, 반도체 기판 상에 설치된 복수의 제 1 트랜지스터와, 복수의 제 2 트랜지스터와, 복수의 제 1 트랜지스터의 컬렉터에 전기적으로 접속된 컬렉터 단자와, 일단측이 컬렉터 단자에 전기적으로 접속되고, 타단측이 전원 전위에 전기적으로 접속된 제 1 인덕터와, 복수의 제 2 트랜지스터의 이미터에 전기적으로 접속되고, 컬렉터 단자와 제 2 방향으로 이웃하여 설치된 이미터 단자와, 일단측이 이미터 단자에 전기적으로 접속되고, 타단측이 기준 전위에 전기적으로 접속된 제 2 인덕터와, 일단측이 복수의 제 1 트랜지스터의 컬렉터에 전기적으로 접속되고, 타단측이 복수의 제 2 트랜지스터의 이미터에 전기적으로 접속된 콘덴서를 갖는다.

Description

전력 증폭 장치{POWER AMPLIFIER APPARATUS}
본 발명은 전력 증폭 장치에 관한 것이다.
특허문헌 1에는 복수의 트랜지스터가 병렬 접속되어 구성되는 멀티핑거 트랜지스터가 기재되어 있다. 특허문헌 2에는 전력 증폭 회로가 기재되어 있다. 특허문헌 2에 있어서, 제 1 트랜지스터와 제 2 트랜지스터가 콘덴서를 사이에 두고 캐스코드 접속된다.
국제 공개 제 2017/098578호 일본 특허 공개 2018-85689호 공보
복수의 멀티핑거 트랜지스터가 콘덴서를 사이에 두고 캐스코드 접속된 경우, 동일 기판 상에, 복수의 트랜지스터에 접속되는 각종 단자나 콘덴서를 설치할 필요가 있다. 이 때문에, 멀티핑거 트랜지스터를 구성하는 복수의 트랜지스터 중, 단자에 가까운 위치의 트랜지스터와, 단자로부터 떨어진 위치의 트랜지스터에서 공급되는 신호의 전위차나 위상차의 편차가 발생하여, 복수의 트랜지스터의 동작이 불균일해질 가능성이 있다. 특허문헌 1 및 특허문헌 2에는 복수의 멀티핑거 트랜지스터가 콘덴서를 사이에 두고 캐스코드 접속되는 구성에 대해서 기재되어 있지 않다.
본 발명은 복수의 트랜지스터의 동작의 편차를 억제할 수 있는 전력 증폭 장치를 제공하는 것을 목적으로 한다.
본 발명의 일측면의 전력 증폭 장치는 반도체 기판과, 상기 반도체 기판 상에 설치되고, 제 1 방향으로 배열된 복수의 제 1 트랜지스터와, 상기 제 1 방향과 직교 또는 교차하는 제 2 방향에 있어서 복수의 상기 제 1 트랜지스터와 이격해서 배치되고, 상기 제 1 방향으로 배열된 복수의 제 2 트랜지스터와, 복수의 상기 제 1 트랜지스터의 컬렉터에 전기적으로 접속된 컬렉터 단자와, 일단측이 상기 컬렉터 단자에 전기적으로 접속되고, 타단측이 전원 전위에 전기적으로 접속된 제 1 인덕터와, 복수의 상기 제 2 트랜지스터의 이미터에 전기적으로 접속되고, 상기 컬렉터 단자와 상기 제 2 방향으로 이웃하여 설치된 이미터 단자와, 일단측이 상기 이미터 단자에 전기적으로 접속되고, 타단측이 기준 전위에 전기적으로 접속된 제 2 인덕터와, 일단측이 복수의 상기 제 1 트랜지스터의 컬렉터에 전기적으로 접속되고, 타단측이 복수의 상기 제 2 트랜지스터의 이미터에 전기적으로 접속된 콘덴서를 갖는다.
이 구성에 의하면, 컬렉터 단자와 이미터 단자가 이웃하여 설치되므로, 제 1 인덕터와 제 2 인덕터가 서로 결합해서 기능한다. 이 때문에, 제 1 인덕터 및 제 2 인덕터에 있어서, 인덕턴스값의 편차가 생긴 경우에도, 서로가 인덕턴스값을 서로 보완하고 있어, 초크 기능의 역할을 할 수 있다.
(발명의 효과)
본 발명의 전력 증폭 장치에 의하면, 복수의 트랜지스터의 동작의 편차를 억제할 수 있다.
도 1은 제 1 실시형태에 의한 전력 증폭 장치를 나타내는 회로도이다.
도 2는 제 1 실시형태에 의한 전력 증폭 장치를 나타내는 평면도이다.
도 3은 도 2의 III-III' 단면도이다.
도 4는 제 1 트랜지스터의 단면도이다.
도 5는 제 2 실시형태에 의한 전력 증폭 장치를 나타내는 평면도이다.
도 6은 제 3 실시형태에 의한 전력 증폭 장치를 나타내는 회로도이다.
도 7은 제 3 실시형태에 의한 전력 증폭 장치를 나타내는 평면도이다.
도 8은 제 4 실시형태에 의한 전력 증폭 장치를 나타내는 회로도이다.
도 9는 제 4 실시형태에 의한 전력 증폭 장치를 나타내는 평면도이다.
도 10은 도 9의 X-X' 단면도이다.
도 11은 제 4 실시형태의 변형예에 의한 전력 증폭 장치를 나타내는 회로도이다.
도 12는 제 4 실시형태의 변형예에 의한 전력 증폭 장치를 나타내는 평면도이다.
이하에, 본 발명의 전력 증폭 장치의 실시형태를 도면에 의거하여 상세하게 설명한다. 또한, 이 실시형태에 의해 본 발명이 한정되는 것은 아니다. 각 실시형태는 예시이며, 상이한 실시형태에서 나타낸 구성의 부분적인 치환 또는 조합이 가능한 것은 말할 것도 없다. 제 2 실시형태 이후에서는 제 1 실시형태와 공통의 사항에 대한 기술을 생략하고, 상이한 점에 대해서만 설명한다. 특히, 동일 구성에 의한 동일 작용 효과에 대해서는 실시형태마다에서는 하나하나 언급하지 않는다.
(제 1 실시형태)
도 1은 제 1 실시형태에 의한 전력 증폭 장치를 나타내는 회로도이다. 도 1에 나타내는 바와 같이, 전력 증폭 장치(100)는 제 1 트랜지스터군(Q1)과, 제 2 트랜지스터군(Q2)과, 콘덴서(C1)와, 제 1 급전 배선(15)과, 제 2 급전 배선(16)과, 제 1 인덕터(L1-1, L1-2)와, 제 2 인덕터(L2-1, L2-2)와, 제 3 인덕터(L3)를 갖는다.
제 1 트랜지스터군(Q1)은 복수의 제 1 트랜지스터(10(1), 10(2),…, 10(m-1), 10(m))를 갖는다. 제 2 트랜지스터군(Q2)은 복수의 제 2 트랜지스터(20(1), 20(2),…, 20(n-1), 20(n))를 갖는다. 이하의 설명에서는, 복수의 제 1 트랜지스터(10(1), 10(2),…, 10(m-1), 10(m))를 구별해서 설명할 필요가 없는 경우에는 간단히 제 1 트랜지스터(10)라고 나타낸다. 또한, 복수의 제 2 트랜지스터(20(1), 20(2),…, 20(n-1), 20(n))를 구별해서 설명할 필요가 없는 경우에는 간단히 제 2 트랜지스터(20)라고 나타낸다.
복수의 제 1 트랜지스터(10) 및 복수의 제 2 트랜지스터(20)는 각각 헤테로 접합 바이폴라 트랜지스터(HBT: Heterojunction Bipolar Transistor)이다. 복수의 제 1 트랜지스터(10)는 전기적으로 병렬 접속되어 제 1 트랜지스터군(Q1)을 구성 한다. 복수의 제 2 트랜지스터(20)는 전기적으로 병렬 접속되어 제 2 트랜지스터군(Q2)을 구성한다.
복수의 제 1 트랜지스터(10)의 수(m) 및 복수의 제 2 트랜지스터(20)의 수(n)는 전력 증폭 장치(100)에 요구되는 성능(예를 들면, 최대 출력 전압)에 따라 적당히 변경할 수 있다. 복수의 제 1 트랜지스터(10)의 수(m)와 복수의 제 2 트랜지스터(20)의 수(n)는 같아도 좋고, 달라도 좋다.
전력 증폭 장치(100)는 복수의 제 1 트랜지스터(10)에 입력된 입력 신호(Pin)를 증폭하여, 복수의 제 2 트랜지스터(20)로부터 출력 신호(Pout)를 출력한다. 구체적으로는, 복수의 제 1 트랜지스터(10)의 컬렉터는 공통의 제 1 컬렉터 배선(11)에 접속된다. 제 1 컬렉터 배선(11)의 일단측에 제 1 컬렉터 단자(PC1-1)가 접속된다. 제 1 인덕터(L1-1)의 일단측은 제 1 컬렉터 단자(PC1-1)에 접속되고, 제 1 인덕터(L1-1)의 타단측은 제 1 급전 배선(15)을 통해서 전원 전위(Vcc)에 전기적으로 접속된다.
제 1 컬렉터 배선(11)의 타단측에 제 1 컬렉터 단자(PC1-2)가 접속된다. 제 1 인덕터(L1-2)의 일단측은 제 1 컬렉터 단자(PC1-2)에 접속되고, 제 1 인덕터(L1-2)의 타단측은 제 2 급전 배선(16)을 통해서 전원 전위(Vcc)에 전기적으로 접속된다. 2개의 제 1 컬렉터 단자(PC1-1, PC1-2)에는 공통의 전원 전위(Vcc)가 공급된다. 이에 따라, 복수의 제 1 트랜지스터(10)의 컬렉터에는 제 1 인덕터(L1-1, L1-2) 및 제 1 컬렉터 단자(PC1-1, PC1-2)를 통해서 전원 전위(Vcc)가 공급된다. 제 1 인덕터(L1-1, L1-2)는 직류를 통과시켜 교류를 차단하고, 고주파 신호의 전원 회로에의 결합을 억제하는 초크 인덕터이다.
복수의 제 1 트랜지스터(10)의 베이스는 각각 콘덴서(C10)를 사이에 두고 공통의 제 1 베이스 배선(12)에 접속된다. 콘덴서(C10)는 직류 성분을 커트하기 위한 용량 소자이다. 복수의 제 1 트랜지스터(10)의 베이스에는 제 1 베이스 배선(12)을 통해서 입력 신호(Pin)가 공급된다. 또한, 복수의 제 1 트랜지스터(10)의 베이스에는 저항(R1)의 일단에 각각 전기적으로 접속되어 있다. 저항(R1)의 타단은 제 1 바이어스 회로(18)에 전기적으로 접속되어 있다. 복수의 제 1 트랜지스터(10)의 베이스에는 바이어스 전류 또는 바이어스 전압이 제 1 바이어스 회로(18)로부터 공급됨과 아울러, 입력 신호(Pin)로서, 예를 들면 드라이브 단의 증폭기로부터의 증폭 신호가 입력된다.
복수의 제 1 트랜지스터(10)의 이미터는 공통의 제 1 이미터 단자(PE1)에 접속된다. 제 1 이미터 단자(PE1)가 기준 전위에 전기적으로 접속됨으로써, 복수의 제 1 트랜지스터(10)의 이미터가 기준 전위에 전기적으로 접속된다. 기준 전위는 접지전위가 예시되지만, 본 개시는 이것에 한정되지 않는다. 복수의 제 1 트랜지스터(10)의 컬렉터-이미터간 전류는 2개의 제 1 컬렉터 단자(PC1-1, PC1-2), 제 1 컬렉터 배선(11), 병렬 접속된 복수의 제 1 트랜지스터(10), 제 1 이미터 단자(PE1)로 형성되는 경로를 지나서 흐른다.
복수의 제 2 트랜지스터(20)는 콘덴서(C1)를 사이에 두고 복수의 제 1 트랜지스터(10)와 캐스코드 접속된다. 구체적으로는, 복수의 제 2 트랜지스터(20)의 컬렉터는 공통의 제 2 컬렉터 단자(PC2)에 접속된다. 제 2 컬렉터 단자(PC2)에는 제 3 인덕터(L3)를 통해서 전원 전위(Vcc)가 공급된다. 이에 따라, 복수의 제 2 트랜지스터(20)의 컬렉터에 전원 전위(Vcc)가 공급된다. 또한, 복수의 제 2 트랜지스터(20)에 공급되는 전원 전위(Vcc)는 복수의 제 1 트랜지스터(10)에 공급되는 전원 전위(Vcc)와 공통이지만, 이것에 한정되지 않고, 다른 전원 전위이어도 좋다.
복수의 제 2 트랜지스터(20)의 베이스는 각각 콘덴서(C20)를 사이에 두고 공통의 제 2 베이스 배선(22)에 접속된다. 콘덴서(C20)는 직류 성분을 커트하기 위한 용량 소자이다. 제 2 베이스 배선(22)은 베이스 단자(PB2)에 접속된다. 복수의 제 2 트랜지스터(20)의 베이스는 제 2 베이스 배선(22) 및 베이스 단자(PB2)를 통해서 접지된다. 또한, 복수의 제 2 트랜지스터(20)의 베이스는 저항(R2)의 일단에 각각 전기적으로 접속되어 있다. 저항(R2)의 타단은 제 2 바이어스 회로(28)에 전기적으로 접속되어 있다. 복수의 제 2 트랜지스터(20)의 베이스에는 바이어스 전류 또는 바이어스 전압이 제 2 바이어스 회로(28)로부터 공급된다.
복수의 제 2 트랜지스터(20)의 이미터는 공통의 제 2 이미터 배선(23)에 접속된다. 제 2 이미터 배선(23)의 일단측에 제 2 이미터 단자(PE2-1)가 접속된다. 제 2 이미터 단자(PE2-1)는 제 2 인덕터(L2-1)를 통해서 접지된다. 제 2 이미터 배선(23)의 타단측에 제 2 이미터 단자(PE2-2)가 접속된다. 제 2 이미터 단자(PE2-2)는 제 2 인덕터(L2-2)를 통해서 접지된다. 이에 따라, 복수의 제 2 트랜지스터(20)의 이미터는 제 2 이미터 단자(PE2-1, PE2-2) 및 제 2 인덕터(L2-1, L2-2)를 통해서 접지된다.
복수의 제 2 트랜지스터(20)의 컬렉터-이미터간 전류는 제 2 컬렉터 단자(PC2), 병렬 접속된 복수의 제 2 트랜지스터(20), 제 2 이미터 배선(23), 2개의 제 2 이미터 단자(PE2-1, PE2-2)로 형성되는 경로를 지나서 흐른다. 제 2 인덕터(L2-1, L2-2)는 직류를 통과시켜 교류를 차단하는 초크 인덕터이다.
콘덴서(C1)의 일단측은 제 1 컬렉터 배선(11)을 통해서 복수의 제 1 트랜지스터(10)의 컬렉터에 전기적으로 접속된다. 콘덴서(C1)의 타단측은 제 2 이미터 배선(23)을 통해서 복수의 제 2 트랜지스터(20)의 이미터에 전기적으로 접속된다. 이와 같이, 복수의 제 2 트랜지스터(20)는 콘덴서(C1)를 사이에 두고 복수의 제 1 트랜지스터(10)와 캐스코드 접속된다.
전력 증폭 장치(100)의 동작에 대해서, 상세하게 설명한다. 또한, 이하에서는 전원 전위(Vcc)를 3볼트(이후, 「DC3V」라고 표기하는 경우가 있음)로서 설명하지만, 본 개시는 이것에 한정되지 않는다. 예를 들면, 엔벨로프 대응 전원이나 DC-DC 컨버터를 사용한 승강압 전원 등이 접속되어도 좋다.
콘덴서(C1)의 일단은 복수의 제 1 트랜지스터(10)의 컬렉터에 전기적으로 접속되고, 타단은 복수의 제 2 트랜지스터(20)의 이미터에 전기적으로 접속되어 있다. 콘덴서(C1)는 복수의 제 1 트랜지스터(10)와 복수의 제 2 트랜지스터(20) 사이를, 직류에 관해서는 분리하고, 교류에 관해서는 결합한다.
제 2 인덕터(L2-1, L2-2)의 일단은 복수의 제 2 트랜지스터(20)의 이미터에 전기적으로 접속되고, 타단은 접지되어 있다. 제 2 인덕터(L2-1, L2-2)는 고주파에 관해서는 임피던스가 높으므로, 고주파 신호의 증폭에는 영향을 주지 않는다. 즉, 제 2 인덕터(L2-1, L2-2)는 직류에 관해서, 복수의 제 2 트랜지스터(20)의 이미터를 접지한다.
복수의 제 1 트랜지스터(10)에 착안한다. 복수의 제 1 트랜지스터(10)의 이미터는 접지되어 있고, 컬렉터에는 제 1 인덕터(L1-1, L1-2)를 통해서 전원 전위(Vcc)(여기에서는, DC3V)가 공급된다. 따라서, 컬렉터에 있어서의 고주파 신호의 진폭은 교류의 ±3V(이후, AC±3V로 표기하는 경우가 있음)가 된다. 즉, 복수의 제 1 트랜지스터(10)의 컬렉터 전위는 3V±3V, 즉 0V~+6V의 범위에서 변동한다.
복수의 제 2 트랜지스터(20)에 착안한다. 복수의 제 2 트랜지스터(20)의 이미터는, 직류에 관해서는 접지되어 있으므로 DC0V가 되고, 교류에 관해서는 복수의 제 1 트랜지스터(10)의 컬렉터와 결합(접속)되어 있으므로 AC±3V가 된다. 따라서, 복수의 제 2 트랜지스터(20)의 이미터 전압은 0V±3V, 즉 -3V~+3V의 범위에서 변동한다.
복수의 제 2 트랜지스터(20)의 컬렉터는, 직류에 관해서는 전원 전위(Vcc)가 공급되기 때문에 DC3V가 되고, 교류에 관해서는 복수의 제 2 트랜지스터(20)의 이미터의 변동 범위와 합쳐서 AC±6V가 된다. 따라서, 출력 신호(Pout)의 진폭은 AC±6V가 된다. 즉, 복수의 제 2 트랜지스터(20)의 컬렉터 전위는 3V±6V, 즉 -3V~+9V의 범위에서 변동한다.
즉, 복수의 제 2 트랜지스터(20)의 컬렉터의 신호 진폭은 12V(-3V~+9V)이며, 복수의 제 1 트랜지스터(10)의 컬렉터의 신호 진폭인 6V(0V~+6V)의 2배가 된다.
이와 같이, 전력 증폭 장치(100)는 복수의 제 1 트랜지스터(10)와 복수의 제 2 트랜지스터(20)가 콘덴서(C1)를 사이에 두고 접속된 캐스코드 구성이다. 이에 따라, 전력 증폭 장치(100)는 출력 신호(Pout)의 진폭(예를 들면, -3V~+9V의 12V)을, 싱글 구성의 전력 증폭기의 출력 신호의 진폭(예를 들면, 0V~+6의 6V)과 비교해서 약 2배로 할 수 있다. 즉, 전력 증폭 장치(100)는 승압 회로에 의해 전원 전위를 높게 하는 일 없이 출력 신호(Pout)의 진폭을 증대시킬 수 있다.
여기에서, 신호의 출력 전력을 P, 컬렉터 전압을 V, 부하 임피던스를 R이라고 하면, P=V2/R의 관계가 성립된다. 부하 임피던스(R)를 일정하게 한 경우, 컬렉터 전압(V)이 2배가 되면 출력 전력(P)이 4배가 된다. 따라서, 전력 증폭 장치(100)는 싱글 구성의 전력 증폭기와 비교해서, 전원 전위를 높게 하는 일 없이 출력 신호(Pout)의 진폭을 증대시킴으로써, 출력 전력을 증대시킬 수 있다.
또한, 출력 전력(P)을 일정하게 한 경우, 컬렉터 전압(V)이 2배가 되면 부하 임피던스(R)가 4배가 된다. 일반적으로, 부하 임피던스가 높아지게 되면, 정합 회로에 있어서 부하 회로의 임피던스와 정합시킬 때의 변환 비율인 임피던스 변환 비율은 내려간다. 이에 따라, 정합 회로에 있어서의 통과 손실 및 반사 손실이 저감되어, 전력 부가 효율(Power Added Efficiency: PAE)이 개선된다. 따라서, 본 실시형태에 있어서도, 출력 신호(Pout)의 진폭이 증대함으로써 부하 임피던스가 높아지므로, 정합 회로에 있어서의 임피던스 변환 비율은 내려간다. 이에 따라, 전력 증폭 장치(100)는 싱글 구성의 전력 증폭기와 비교해서, 정합 회로에 있어서의 출력 신호(Pout)의 손실을 억제하고 전압 부가 효율을 향상시킨다. 이와 같이, 전력 증폭 장치(100)는 전력 부가 효율을 향상시킬 수도 있다.
다음에, 전력 증폭 장치(100)의 평면 구성에 대해서 설명한다. 도 2는 제 1 실시형태에 의한 전력 증폭 장치를 나타내는 평면도이다. 도 2에 나타내는 바와 같이, 전력 증폭 장치(100)는 반도체 기판(1)을 추가로 갖는다. 복수의 제 1 트랜지스터(10) 및 복수의 제 2 트랜지스터(20)는 반도체 기판(1) 상에 설치된다.
이하의 설명에 있어서, 반도체 기판(1)의 표면에 평행한 면내의 일방향을 제 1 방향(Dx)이라고 한다. 또한, 반도체 기판(1)의 표면에 평행한 면내에 있어서 제 1 방향(Dx)과 직교하는 방향을 제 2 방향(Dy)이라고 한다. 또한, 제 1 방향(Dx) 및 제 2 방향(Dy)과 직교하는 방향을 제 3 방향(Dz)이라고 한다. 제 3 방향(Dz)은 반도체 기판(1)에 수직한 방향이다. 또한, 이것에 한정되지 않고, 제 2 방향(Dy)은 제 1 방향(Dx)에 대하여 90° 이외의 각도로 교차해도 좋다. 제 3 방향(Dz)은 제 1 방향(Dx) 및 제 2 방향(Dy)에 대하여 90° 이외의 각도로 교차해도 좋다. 본 명세서에 있어서, 평면으로 볼 때에는 제 3 방향(Dz)으로부터 보았을 때의 위치 관계를 나타낸다.
복수의 제 1 트랜지스터(10)는 제 1 방향(Dx)으로 배열된다. 복수의 제 2 트랜지스터(20)는 복수의 제 1 트랜지스터(10)와 제 2 방향(Dy)으로 이격해서 설치되고, 제 1 방향(Dx)으로 배열된다. 제 1 컬렉터 단자(PC1-1, PC1-2), 제 2 이미터 단자(PE2-1, PE2-2), 베이스 단자(PB2-1, PB2-2) 및 콘덴서(C1)는 제 2 방향(Dy)으로 이웃하는 복수의 제 1 트랜지스터(10)와 복수의 제 2 트랜지스터(20) 사이에 배치된다.
제 1 컬렉터 단자(PC1-1, PC1-2), 제 2 이미터 단자(PE2-1, PE2-2), 베이스 단자(PE2-1, PE2-2) 및 콘덴서(C1)는 각각 2개씩 설치된다. 단, 콘덴서(C1)는 1개이어도 좋고, 베이스 단자(PB2-1, PB2-2)는 어느 일방만 설치되어 있어도 좋다.
제 1 컬렉터 단자(PC1-1)는 복수의 제 1 트랜지스터(10) 중, 제 1 방향(Dx)의 일단측에 배치된 제 1 트랜지스터(10(1))의 근방에 배치된다. 제 1 컬렉터 단자(PC1-1)는 제 1 컬렉터 배선(11)의 일단(11e1)측에 접속되어, 복수의 제 1 트랜지스터(10)의 컬렉터에 전기적으로 접속된다. 또한, 여기에서 말하는 근방은 제 1 컬렉터 단자(PC1-1)와 트랜지스터(10)가 다른 수동 소자 또는 능동 소자를 사이에 두고 상이하게 배치된 것을 포함할 수 있다. 보다 구체적으로는, 근방이란 제 1 트랜지스터(10(1))에 제 2 방향(Dy)으로 인접하는 영역을 포함한다.
제 1 컬렉터 단자(PC1-2)는 복수의 제 1 트랜지스터(10) 중, 제 1 방향(Dx)의 타단측에 배치된 제 1 트랜지스터(10(24))의 근방에 배치된다. 제 1 컬렉터 단자(PC1-2)는 제 1 컬렉터 배선(11)의 타단(11e2)측에 접속되어, 복수의 제 1 트랜지스터(10)의 컬렉터에 전기적으로 접속된다.
본 실시형태에서는 2개의 제 1 컬렉터 단자(PC1-1, PC1-2)가 제 1 방향(Dx)으로 배열된 복수의 제 1 트랜지스터(10)의 양단에 설치된다. 이 때문에, 제 1 컬렉터 단자(PC1-1, PC1-2) 중 일방만이 설치된 구성과 비교해서, 제 1 컬렉터 단자(PC1-1, PC1-2) 각각과 복수의 제 1 트랜지스터(10) 중 하나 사이의 거리의 차를 작게 할 수 있다. 예를 들면, 제 1 컬렉터 단자(PC1-1)와 가장 가까운 제 1 트랜지스터(10(1))에서 제 1 컬렉터 단자(PC1-1)까지의 거리, 및 제 1 컬렉터 단자(PC1-1)로부터 가장 떨어진 제 1 트랜지스터(10(12))에서 제 1 컬렉터 단자(PC1-1)까지의 거리의 차를 작게 할 수 있고, 제 1 컬렉터 단자(PC1-2)와 가장 가까운 제 1 트랜지스터(10(24))에서 제 1 컬렉터 단자(PC1-2)까지의 거리, 및 제 1 컬렉터 단자(PC1-2)로부터 가장 떨어진 제 1 트랜지스터(10(13))에서 제 1 컬렉터 단자(PC1-2)까지의 거리의 차를 작게 할 수 있다. 여기에서 말하는 거리란 어느 한 구성(예를 들면, 복수의 제 1 트랜지스터(10) 중 하나)와, 다른 구성(예를 들면, 제 1, 제2 컬렉터 단자(PC1, PC2)와 제 1, 제 2 이미터 단자(PE1, PE2))을 연결하는 최단이 되는 거리라고 정의한다.
이에 대하여, 만일 제 1 컬렉터 단자(PC1-1)만이 설치된 경우에는 제 1 컬렉터 단자(PC1-1)와 가장 가까운 제 1 트랜지스터(10(1))와, 가장 떨어진 제 1 트랜지스터(10(24))에서, 제 1 컬렉터 단자(PC1-1)까지의 거리의 차가 커진다. 본 실시형태에서는 제 1 컬렉터 단자(PC1-1)만을 설치한 경우와 비교해서, 제 1 컬렉터 단자(PC1-1, PC1-2)와, 가장 떨어진 제 1 트랜지스터(10(12), 10(13))의 거리를 1/2 정도로 작게 할 수 있다. 이에 따라, 제 1 컬렉터 단자(PC1-1, PC1-2)로부터 복수의 제 1 트랜지스터(10)의 각각에 공급되는 전원 전위(Vcc)의 위상의 편차나, 제 1 컬렉터 배선(11)의 저항 성분에 의한 전위의 편차가 억제된다.
제 1 베이스 배선(12)은 복수의 제 1 트랜지스터(10)와 반도체 기판(1)의 단부 사이에 배치된다. 즉, 제 2 방향(Dy)에 있어서 제 1 베이스 배선(12)과, 제 1 컬렉터 단자(PC1-1, PC1-2) 사이에 복수의 제 1 트랜지스터(10)가 설치된다. 제 1 베이스 배선(12)의 입력부(12a)에 입력 신호(Pin)가 공급된다.
제 1 이미터 단자(PE1-1, PE1-2)는 각각 평면으로 볼 때에, 제 1 방향(Dx)으로 연장하는 직사각형 형상이다. 제 1 이미터 단자(PE1-1)와 제 1 이미터 단자(PE1-2)는 제 1 방향(Dx)으로 이웃하여 배치된다. 제 1 이미터 단자(PE1-1, PE1-2)는 평면으로 볼 때에, 복수의 제 1 트랜지스터(10)와 겹쳐서 설치되고, 복수의 제 1 트랜지스터(10)의 이미터와 접속된다. 보다 구체적으로는, 제 1 이미터 단자(PE1-1)는 복수의 제 1 트랜지스터(10(1))로부터 제 1 트랜지스터(10(12))와 겹쳐서 설치된다. 제 1 이미터 단자(PE1-2)는 복수의 제 1 트랜지스터(10(13))로부터 제 1 트랜지스터(10(24))와 겹쳐서 설치된다.
단, 제 1 이미터 단자(PE1-1, PE1-2)는 복수 설치되는 구성으로 한정되지 않고, 1개의 제 1 이미터 단자(PE1)가 복수의 제 1 트랜지스터(10(1))로부터 제 1 트랜지스터(10(24))와 겹쳐서 설치되어 있어도 좋다. 또한, 제 1 이미터 단자(PE1)는 3개 이상 배치되어 있어도 좋다.
콘덴서(C1)는 제 1 전극(31)과 제 2 전극(32)이 대향해서 설치된 평행 평판형 콘덴서이다. 제 1 전극(31)과 제 2 전극(32) 사이에는 유전체층으로서, 예를 들면 층간 절연막(56)(도 3, 4 참조)이 설치되고, 제 1 전극(31)과 제 2 전극(32) 사이에 정전 용량이 형성된다.
2개의 콘덴서(C1)는 제 1 방향(Dx)으로 이격해서 배치된다. 콘덴서(C1)의 제 1 전극(31) 또는 제 2 전극(32)의 일방이 제 1 컬렉터 배선(11)을 통해서 복수의 제 1 트랜지스터(10)의 컬렉터에 전기적으로 접속된다. 제 1 전극(31) 또는 제 2 전극(32)의 타방이 제 2 이미터 배선(23)을 통해서 복수의 제 2 트랜지스터(20)의 이미터에 전기적으로 접속된다.
콘덴서(C1)는 제 1 방향(Dx)에 있어서, 제 1 컬렉터 단자(PC1-1, PC1-2)와 이웃하여 배치된다. 보다 구체적으로는, 콘덴서(C1)는 제 1 방향(Dx)에 있어서, 제 1 컬렉터 단자(PC1-1)와 제 1 컬렉터 단자(PC1-2) 사이, 제 2 이미터 단자(PE2-1)와 제 2 이미터 단자(PE2-2) 사이, 및 베이스 단자(PB2-1)와 베이스 단자(PB2-2) 사이에 배치된다.
즉, 제 2 방향(Dy)에 있어서 콘덴서(C1)와 복수의 제 1 트랜지스터(10) 사이, 및 콘덴서(C1)와 복수의 제 2 트랜지스터(20) 사이에는 각 단자(제 1 컬렉터 단자(PC1-1, PC1-2), 제 2 이미터 단자(PE2-1, PE2-2) 및 베이스 단자(PB2-1, PB2-2)가 설치되어 있지 않다. 이에 따라, 반도체 기판(1)에 설치된 각종 배선의 간섭을 억제할 수 있다. 따라서, 복수의 제 1 트랜지스터(10) 및 복수의 제 2 트랜지스터(20)에 접속된 각 단자 및 콘덴서(C1)를, 동일 반도체 기판(1) 상에 효율적으로 배치할 수 있다. 이에 따라, 콘덴서(C1)를 사이에 두고 캐스코드 접속된 복수의 제 1 트랜지스터(10) 및 복수의 제 2 트랜지스터(20)가 동일한 반도체 기판(1) 상에 구성된다.
제 2 컬렉터 단자(PC2-1, PC2-2)는 복수의 제 2 트랜지스터(20)와 반도체 기판(1)의 단부 사이에 배치된다. 즉, 제 2 방향(Dy)에 있어서 제 2 이미터 단자(PE2-1, PE2-2) 및 베이스 단자(PB2-1, PB2-2)와, 제 2 컬렉터 단자(PC2-1, PC2-2) 사이에 복수의 제 2 트랜지스터(20)가 설치된다. 제 2 컬렉터 단자(PC2-1, PC2-2)는 제 2 컬렉터 배선(21)에 접속된다.
제 2 컬렉터 단자(PC2-1, PC2-2)는 각각 제 1 방향(Dx)으로 연장하는 직사각형 형상이다. 제 2 컬렉터 단자(PC2-1)와 제 2 컬렉터 단자(PC2-2)는 제 1 방향(Dx)으로 이웃하여 배치된다. 제 2 컬렉터 단자(PC2-1)는 복수의 제 2 트랜지스터(20(1))∼제 2 트랜지스터(20(12))와 제 2 방향(Dy)으로 이웃한다. 제 2 컬렉터 단자(PC2-2)는 복수의 제 2 트랜지스터(20(13))∼제 2 트랜지스터(20(24))와 제 2 방향(Dy)으로 이웃한다.
단, 제 2 컬렉터 단자(PC2-1, PC2-2)는 복수 설치되는 구성으로 한정되지 않고, 1개의 제 2 컬렉터 단자(PC2)가 복수의 제 2 트랜지스터(20(1))∼제 2 트랜지스터(20(24))와 이웃하여 설치되어 있어도 좋다.
베이스 단자(PB2-1)는 제 1 방향(Dx)에 있어서, 제 1 컬렉터 단자(PC1-1)와 콘덴서(C1) 사이에 배치된다. 베이스 단자(PB2-2)는 제 1 방향(Dx)에 있어서, 제 1 컬렉터 단자(PC1-2)과 콘덴서(C1) 사이에 배치된다. 바꿔 말하면, 2개의 베이스 단자(PB2-1, PB2-2) 사이에 콘덴서(C1)가 설치된다. 베이스 단자(PB2-1, PB2-2)는 제 2 베이스 배선(22)에 접속되어, 복수의 제 2 트랜지스터(20)의 베이스에 전기적으로 접속된다. 또한, 베이스 단자(PB2-1, PB2-2)는 접지되므로, 제 1 이미터 단자(PE1-1, PE1-2)와 전기적으로 접속되어 있어도 좋다.
제 2 이미터 단자(PE2-1, PE2-2)는 각각 제 1 컬렉터 단자(PC1-1, PC1-2)와 제 2 방향(Dy)으로 이웃하여 배치된다. 제 2 방향(Dy)에 있어서, 복수의 제 1 트랜지스터(10), 제 1 컬렉터 단자(PC1-1, PC1-2), 제 2 이미터 단자(PE2-1, PE2-2), 복수의 제 2 트랜지스터(20)의 순으로 배치된다.
상술한 바와 같이, 제 1 컬렉터 단자(PC1-1, PC1-2)에는 제 1 인덕터(L1-1, L1-2)가 접속된다. 또한, 제 2 이미터 단자(PE2-1, PE2-2)에는 제 2 인덕터(L2-1, L2-2)가 접속된다. 제 1 컬렉터 단자(PC1-1, PC1-2)와 제 2 이미터 단자(PE2-1, PE2-2)가 근접해서 설치되어 있기 때문에, 제 1 인덕터(L1-1, L1-2)와 제 2 인덕터(L2-1, L2-2) 사이에 형성되는 상호 인덕턴스를 향상시킬 수 있다. 이에 따라, 전력 증폭 장치(100)는 최대 출력 전력의 증대를 도모할 수 있다.
또한, 제 1 인덕터(L1-1, L1-2)와 제 2 인덕터(L2-1, L2-2)에서, 인덕턴스값의 편차가 생긴 경우에도, 제 1 인덕터(L1-1, L1-2)와 제 2 인덕터(L2-1, L2-2)가 결합해서 기능한다. 이 때문에, 서로가 인덕턴스값을 서로 보완하여 초크 기능의 역할을 달성할 수 있다.
제 2 이미터 단자(PE2-1)는 복수의 제 2 트랜지스터(20) 중, 제 1 방향(Dx)의 일단측에 배치된 제 2 트랜지스터(20(1))의 근방에 배치된다. 제 2 이미터 단자(PE2-1)는 제 2 이미터 배선(23)의 일단(23e1)측에 접속되어, 복수의 제 2 트랜지스터(20)의 이미터에 전기적으로 접속된다.
제 2 이미터 단자(PE2-2)는 복수의 제 2 트랜지스터(20) 중, 제 1 방향(Dx)의 타단측에 배치된 제 2 트랜지스터(20(24))의 근방에 배치된다. 제 2 이미터 단자(PE2-2)는 제 2 이미터 배선(23)의 타단(23e2)측에 접속되어, 복수의 제 2 트랜지스터(20)의 이미터에 전기적으로 접속된다.
2개의 제 2 이미터 단자(PE2-1, PE2-2)가 제 1 방향(Dx)으로 배열된 복수의 제 2 트랜지스터(20)의 양단에 설치된다. 이에 따라, 상술한 2개의 제 1 컬렉터 단자(PC1-1, PC1-2)와 마찬가지로, 제 2 이미터 단자(PE2-1, PE2-2)와 복수의 제 2 트랜지스터(20) 중 하나 사이의 거리의 차를 작게 할 수 있다. 이에 따라, 복수의 제 2 트랜지스터(20)에 공급되는 신호(예를 들면, 컬렉터-이미터간 전류)의 위상의 편차나, 제 2 이미터 배선(23)의 저항 성분에 의한 전류값의 편차가 억제된다.
또한, 제 2 이미터 배선(23)은 제 2 베이스 배선(22)과 상이한 층에 설치되고, 평면으로 볼 때에 제 2 베이스 배선(22)과 겹쳐서 설치된다. 제 1 컬렉터 배선(11), 제 1 베이스 배선(12), 제 2 컬렉터 배선(21), 제 2 베이스 배선(22) 및 제 2 이미터 배선(23)은 각각 반도체 기판(1) 상에 설치된 1층 또는 복수층의 배선을 이용해서 형성할 수 있다. 제 1 컬렉터 단자(PC1-1, PC1-2), 제 2 이미터 단자(PE2-1, PE2-2) 등의 각 단자는 반도체 기판(1)의 최상층에 설치되고, 반도체 기판(1)의 표면에 노출된다. 또한, 도 2에 나타내는 각 단자 및 콘덴서(C1)는 평면으로 볼 때에, 각각 직사각형 형상 또는 사각형 형상이지만, 이것에 한정되지 않는다. 각 단자 및 콘덴서(C1)는 평면으로 볼 때에, 다각형 형상, 원형 형상 등 다른 형상이어도 좋다.
다음에, 전력 증폭 장치(100)의 단면 구성에 대해서 설명한다. 도 3은 도 2의 III-III' 단면도이다. 도 4는 제 1 트랜지스터의 단면도이다. 또한, 도 3에서는 복수의 제 1 트랜지스터(10) 중 일부의 제 1 트랜지스터(10)의 단면 구성을 나타낸다. 도 3 및 도 4에서는 제 1 트랜지스터(10)의 단면 구성을 나타내고 있지만, 제 2 트랜지스터(20)도 같은 단면 구성을 갖는다. 즉, 도 3 및 도 4에서의, 제 1 트랜지스터(10)에 대한 설명은 제 2 트랜지스터(20)에도 적용할 수 있다.
도 3에 나타내는 바와 같이, 제 1 트랜지스터군(Q1)을 구성하는 복수의 제 1 트랜지스터(10)는 반도체 기판(1) 상에 설치된다. 반도체 기판(1)은, 예를 들면 반절연성의 갈륨비소(GaAs)로 구성된다. 제 1 트랜지스터군(Q1)의 단부에 있어서, 반도체 기판(1) 및 서브 컬렉터층(2)에는 아이솔레이션 영역(50)이 설치된다. 아이솔레이션 영역(50)은 이온주입에 의해 반도체 기판(1) 및 서브 컬렉터층(2)의 일부가 절연화된 영역이다. 아이솔레이션 영역(50)에 의해, 제 1 트랜지스터군(Q1)과 제 2 트랜지스터군(Q2)이 전기적으로 이격된다.
도 3 및 도 4에 나타내는 바와 같이, 제 1 트랜지스터(10)는 서브 컬렉터층(2), 컬렉터층(3), 베이스층(4), 이미터층(5), 제 1 콘택트층(6), 각종 전극 및 배선을 포함한다. 서브 컬렉터층(2), 컬렉터층(3), 베이스층(4), 이미터층(5), 제 1 콘택트층(6)은 이 순으로 반도체 기판(1) 상에 적층된다.
서브 컬렉터층(2)은 반도체 기판(1) 상에 설치된다. 컬렉터층(3)은 서브 컬렉터층(2) 상에 설치되어 있다. 서브 컬렉터층(2)은 컬렉터층(3)과 함께 제 1 트랜지스터(10)의 컬렉터로서 기능한다. 서브 컬렉터층(2) 및 컬렉터층(3)은, 예를 들면 GaAs를 주성분으로 하는 n형 반도체이다.
베이스층(4)은 컬렉터층(3) 상에 설치된다. 베이스층(4)은, 예를 들면 GaAs를 주성분으로 하는 p형 반도체이다.
이미터층(5)은 베이스층(4) 상에 설치된다. 이미터층(5)은, 예를 들면 InGaP를 주성분으로 하는 n형 반도체이다.
제 1 콘택트층(6)은 이미터층(5) 상에 설치된다. 제 1 콘택트층(6)은, 예를 들면 GaAs를 주성분으로 하는 n형 반도체이다.
2개의 컬렉터 전극(7)은 서브 컬렉터층(2) 상에 설치되고, 컬렉터층(3)을 제 1 방향(Dx)을 사이에 두고 설치된다. 컬렉터 전극(7)은 이웃하는 제 1 트랜지스터(10)로 공용된다. 즉, 이웃하는 제 1 트랜지스터(10) 사이에서 1개의 컬렉터 전극(7)이 설치되고, 1개의 컬렉터 전극(7)은 이웃하는 제 1 트랜지스터(10)의 각각에 전기적으로 접속된다.
도 4에 나타내는 바와 같이, 2개의 베이스 전극(8)은 베이스층(4) 상에 설치된다. 평면으로 볼 때에, 2개의 베이스 전극(8) 사이에 제 1 콘택트층(6)이 설치된다. 이미터 전극(9)은 제 1 콘택트층(6) 상에 설치된다.
보호막(55)은 서브 컬렉터층(2), 컬렉터층(3), 베이스층(4), 이미터층(5), 제 1 콘택트층(6) 및 각종 전극을 덮어서 설치된다. 제 1 배선(51a, 51b)은 보호막(55) 상에 설치된다. 제 1 배선(51a)은 보호막(55)에 설치된 관통구멍을 통해서 컬렉터 전극(7)과 접속된다. 제 1 배선(51b)은 보호막(55)에 설치된 관통구멍을 통해서 이미터 전극(9)과 접속된다.
층간 절연막(56)은 제 1 배선(51a, 51b)을 덮어서 보호막(55) 상에 설치된다. 제 2 배선(52)은 층간 절연막(56) 상에 설치된다. 제 2 배선(52)은 층간 절연막(56)에 설치된 관통구멍을 통해서 제 1 배선(51b)과 접속된다. 이에 따라, 제 2 배선(52)은 제 1 배선(51b)을 통해서 이미터 전극(9)과 전기적으로 접속된다.
보호막(55) 및 층간 절연막(56)은, 예를 들면 질화규소(SiN)이다. 제 1 배선(51a, 51b) 및 제 2 배선(52)은, 예를 들면 금(Au)이다.
제 1 이미터 단자(PE1)는 하부 금속층(58)을 사이에 두고 제 2 배선(52) 상에 설치된다. 도 3에 나타내는 바와 같이, 층간 절연막(56) 상에 보호막(59)이 설치된다. 보호막(59)은 제 2 배선(52)의 둘레가장자리를 덮고 있다. 제 1 이미터 단자(PE1)는 보호막(59)에 설치된 개구(59a)와 겹치는 위치에 설치된다. 제 2 배선(52) 및 제 1 이미터 단자(PE1)는 복수의 제 1 트랜지스터(10)에 걸쳐서 설치되고, 복수의 이미터 전극(9)과 전기적으로 접속된다. 제 1 이미터 단자(PE1)는, 예를 들면 구리(Cu) 필러 범프이며, 전계 도금법에 의해 형성된다. 단, 제 1 이미터 단자(PE1)는, 예를 들면 솔더 범프나 스터드 범프이어도 좋고, 금(Au) 등의 다른 금속 재료에 의해 구성되어도 좋다. 하부 금속층(58)은, 예를 들면 티타늄(Ti) 또는 구리(Cu)이며, 제 1 이미터 단자(PE1)를 형성할 때의 도금종 전극이다.
또한, 도 2에 나타내는 바와 같이 제 2 이미터 단자(PE2-1, PE2-2)는 제 2 트랜지스터(20)와 겹치지 않는 영역에 설치되어 있기 때문에, 제 2 트랜지스터(20)의 단면 구성에 있어서 제 2 트랜지스터(20)의 제 2 배선(52)을 덮어 보호막(59)이 설치된다.
또한, 도 3 및 도 4에 나타낸 단면 구성 및 각 재료는 어디까지나 일례이며, 적당히 변경할 수 있다. 또한, 도 2에 나타낸 제 1 컬렉터 배선(11), 제 1 베이스 배선(12), 제 2 컬렉터 배선(21), 제 2 베이스 배선(22) 및 제 2 이미터 배선(23) 등의 각종 배선, 콘덴서(C1)를 구성하는 제 1 전극(31) 및 제 2 전극(32)은, 예를 들면 제 1 배선(51a, 51b) 및 제 2 배선(52)과 동층의 배선 또는 전극으로 형성되어도 좋다. 또는, 각종 배선 및 전극은 제 1 배선(51a, 51b) 및 제 2 배선(52)과 다른 층으로 형성되어 있어도 좋다.
(제 2 실시형태)
도 5는 제 2 실시형태에 의한 전력 증폭 장치를 나타내는 평면도이다. 또한, 이하의 설명에서는, 상술한 실시형태와 같은 구성 요소에는 같은 참조 부호를 첨부하여 설명을 생략한다. 제 2 실시형태에서는 상기 제 1 실시형태와는 달리, 제 1 컬렉터 단자(PC1-1, PC1-2)가 복수의 제 1 트랜지스터(10)의 제 1 방향(Dx)의 양단으로부터 중앙부에 가까운 위치에 설치된 구성에 대해서 설명한다. 또한, 제 2 실시형태에서는 제 2 이미터 단자(PE2-1, PE2-2)도 마찬가지로, 복수의 제 2 트랜지스터(20)의 제 1 방향(Dx)의 양단으로부터 중앙부에 가까운 위치에 설치된 구성에 대해서 설명한다. 또한, 중앙은 반도체 기판(1)의 중심의 위치를 가리키고, 중앙부는 중심과 제 1 방향(Dx) 및 제 2 방향(Dy)의 단부 사이라고 정의한다.
도 5에 나타내는 바와 같이, 전력 증폭 장치(100A)에 있어서 일방의 제 1 컬렉터 단자(PC1-1)는 복수의 제 1 트랜지스터(10) 중, 예를 들면 제 1 트랜지스터(10(8))의 근방에 설치된다. 제 1 트랜지스터(10(8))는 제 1 방향(Dx)의 일단측에 배치된 제 1 트랜지스터(10(1))와, 제 1 방향(Dx)의 중앙부에 배치된 제 1 트랜지스터(10(12)) 사이에 배치된다. 또한, 복수의 제 1 트랜지스터(10) 중, 제 1 방향(Dx)의 일단측에 배치된 제 1 트랜지스터(10(1))와, 제 1 컬렉터 단자(PC1-1)의 거리는 제 1 방향(Dx)의 중앙부에 배치된 제 1 트랜지스터(10(12))와, 제 1 컬렉터 단자(PC1-1)의 거리보다 크다.
타방의 제 1 컬렉터 단자(PC1-2)는 복수의 제 1 트랜지스터(10) 중, 예를 들면 제 1 트랜지스터(10(17))의 근방에 설치된다. 제 1 트랜지스터(10(17))는 제 1 방향(Dx)의 타단측에 배치된 제 1 트랜지스터(10(24))와, 제 1 방향(Dx)의 중앙부에 배치된 제 1 트랜지스터(10(13)) 사이에 배치된다. 또한, 복수의 제 1 트랜지스터(10) 중, 제 1 방향(Dx)의 타단측에 배치된 제 1 트랜지스터(10(24))와, 제 1 컬렉터 단자(PC1-2)의 거리는 제 1 방향(Dx)의 중앙부에 배치된 제 1 트랜지스터(10(13))와, 제 1 컬렉터 단자(PC1-2)의 거리보다 크다.
제 2 실시형태에서는 제 1 실시형태와 비교해서, 제 1 컬렉터 단자(PC1-1, PC1-2)로부터 가장 떨어진 제 1 트랜지스터(10(1), 10(24))와, 제 1 컬렉터 단자(PC1-1, PC1-2)의 거리가 작아진다. 바꿔 말하면, 제 1 컬렉터 단자(PC1-1)와 가장 가까운 제 1 트랜지스터(10(8))에서 제 1 컬렉터 단자(PC1-1)까지의 거리, 및 제 1 컬렉터 단자(PC1-1)로부터 가장 떨어진 제 1 트랜지스터(10(1))에서 제 1 컬렉터 단자(PC1-1)까지의 거리의 차를 작게 할 수 있고, 제 1 컬렉터 단자(PC1-2)와 가장 가까운 제 1 트랜지스터(10(17))에서 제 1 컬렉터 단자(PC1-2)까지의 거리, 및 제 1 컬렉터 단자(PC1-2)로부터 가장 떨어진 제 1 트랜지스터(10(24))에서 제 1 컬렉터 단자(PC1-2)까지의 거리의 차를 작게 할 수 있다. 이에 따라, 제 1 컬렉터 단자(PC1-1과 PC1-2)와 제 1 트랜지스터(10)의 거리가 작아지므로, 배선에 기생되는 용량이나 인덕터를 작게 할 수 있고, 제 1 컬렉터 단자(PC1-1, PC1-2)의 기생 소자의 분포가 동일하게 된다. 따라서, 레이아웃에 의한 기생 소자의 대칭 배치가 되기 때문에, 제 1 컬렉터 단자(PC1-1, PC1-2)의 차이에 의한 특성의 비대칭성을 저감시킬 수 있다.
제 2 이미터 단자(PE2-1)는 복수의 제 2 트랜지스터(20) 중, 예를 들면 제 2 트랜지스터(20(8))의 근방에 설치된다. 제 2 트랜지스터(20(8))는 제 1 방향(Dx)의 일단측에 배치된 제 2 트랜지스터(20(1))와, 제 1 방향(Dx)의 중앙부에 배치된 제 2 트랜지스터(20(12)) 사이에 배치된다. 또한, 복수의 제 2 트랜지스터(20) 중, 제 1 방향(Dx)의 일단측에 배치된 제 2 트랜지스터(20(1))와, 제 2 이미터 단자(PE2-1)의 거리는 제 1 방향(Dx)의 중앙부에 배치된 제 2 트랜지스터(20(12))와, 제 2 이미터 단자(PE2-1)의 거리보다 크다.
타방의 제 2 이미터 단자(PE2-2)는 복수의 제 2 트랜지스터(20) 중, 예를 들면 제 2 트랜지스터(20(17))의 근방에 설치된다. 제 2 트랜지스터(20(17))는 제 1 방향(Dx)의 타단측에 배치된 제 2 트랜지스터(20(24))와, 제 1 방향(Dx)의 중앙부에 배치된 제 2 트랜지스터(20(13)) 사이에 배치된다. 또한, 복수의 제 2 트랜지스터(20) 중, 제 1 방향(Dx)의 타단측에 배치된 제 2 트랜지스터(20(24))와, 제 2 이미터 단자(PE2-2)의 거리는 제 1 방향(Dx)의 중앙부에 배치된 제 2 트랜지스터(20(13))와, 제 2 이미터 단자(PE2-2)의 거리보다 크다.
제 2 이미터 단자(PE2-1, PE2-2)에 있어서도, 제 1 컬렉터 단자(PC1-1, PC1-2)와 마찬가지로 제 1 실시형태와 비교해서, 제 2 이미터 단자(PE2-1, PE2-2)로부터 가장 떨어진 제 2 트랜지스터(20(1), 20(24))와, 제 2 이미터 단자(PE2-1, PE2-2)의 거리가 작아진다. 바꿔 말하면, 제 2 이미터 단자(PE2-1)와 가장 가까운 제 2 트랜지스터(20(8))에서 제 2 이미터 단자(PE2-1)까지의 거리, 및 제 2 이미터 단자(PE2-1)로부터 가장 떨어진 제 2 트랜지스터(20(1))에서 제 2 이미터 단자(PE2-1)까지의 거리 차를 작게 할 수 있고, 제 2 이미터 단자(PE2-2)와 가장 가까운 제 2 트랜지스터(20(17))에서 제 2 이미터 단자(PE2-2)까지의 거리, 및 제 2 이미터 단자(PE2-2)로부터 가장 떨어진 제 2 트랜지스터(20(24))에서 제 2 이미터 단자(PE2-2)까지의 거리 차를 작게 할 수 있다. 이에 따라, 제 2 이미터 단자(PE2-1과 PE2-2)와 제 2 트랜지스터(20)의 거리가 작아지는 점에서, 배선에 기생되는 용량이나 인덕터를 작게 할 수 있고, 제 2 이미터 단자(PE2-1, PE2-2)의 기생 소자의 분포가 동일하게 된다. 따라서, 레이아웃에 의한 기생 소자의 대칭 배치가 되기 때문에, 제 2 이미터 단자(PE2-1, PE2-2)의 차이에 의한 특성의 비대칭성을 저감시킬 수 있다.
또한, 전력 증폭 장치(100A)는 3개의 콘덴서(C1)를 갖는다. 3개의 콘덴서(C1)는 제 1 방향(Dx)으로 배열된다. 3개의 콘덴서(C1)는 복수의 제 1 트랜지스터(10) 중, 제 1 방향(Dx)의 일단측에 배치된 제 1 트랜지스터(10(1))의 근방, 제 1 방향(Dx)의 중앙부에 배치된 제 1 트랜지스터(10(12), 10(13))의 근방, 및 제 1 방향(Dx)의 타단측에 배치된 제 1 트랜지스터(10(24))의 근방에 각각 배치된다.
제 3 방향(Dz)으로부터의 평면으로 볼 때에, 제 1 방향(Dx)의 양단에 위치하는 2개의 콘덴서(C1) 사이에 복수의 제 1 컬렉터 단자(PC1-1, PC1-2)가 설치된다. 보다 구체적으로는, 제 1 방향(Dx)에 있어서 콘덴서(C1), 베이스 단자(PB2-1), 제 1 컬렉터 단자(PC1-1) 및 제 2 이미터 단자(PE2-1), 콘덴서(C1), 제 1 컬렉터 단자(PC1-2) 및 제 2 이미터 단자(PE2-2), 베이스 단자(PB2-2), 콘덴서(C1)의 순으로 배열된다.
이러한 구성에 의해, 제 1 컬렉터 단자(PC1-1, PC1-2) 및 제 2 이미터 단자(PE2-1, PE2-2)를, 제 1 방향(Dx)의 양단으로부터 중앙부에 가까이 배치한 경우에도 콘덴서(C1)의 정전 용량을 확보할 수 있다. 따라서, 복수의 제 1 트랜지스터(10)와, 복수의 제 2 트랜지스터(20)가 복수의 콘덴서(C1)를 사이에 두고 캐스코드 접속된다.
또한, 도 5에 나타내는 각 단자 및 콘덴서(C1)의 배치는 적당히 변경할 수 있다. 예를 들면, 콘덴서(C1)는 1개 또는 2개이어도 좋다. 또한, 제 1 방향(Dx)에 있어서, 제 1 컬렉터 단자(PC1-1, PC1-2) 및 제 2 이미터 단자(PE2-1, PE2-2)와, 베이스 단자(PB2-1, PB2-2)의 위치를 각각 바꾼 구성이어도 좋다. 즉, 2개의 베이스 단자(PB2-1, PB2-2) 사이에, 제 1 컬렉터 단자(PC1-1, PC1-2) 및 제 2 이미터 단자(PE2-1, PE2-2)가 설치된 구성에 한정되지 않고, 2개의 제 1 컬렉터 단자(PC1-1, PC1-2) 사이 및 2개의 제 2 이미터 단자(PE2-1, PE2-2) 사이에 베이스 단자(PB2-1, PB2-2)가 설치되어 있어도 좋다.
(제 3 실시형태)
도 6은 제 3 실시형태에 의한 전력 증폭 장치를 나타내는 회로도이다. 도 7은 제 3 실시형태에 의한 전력 증폭 장치를 나타내는 평면도이다. 제 3 실시형태에서는 상기 제 1 실시형태 및 제 2 실시형태와는 달리, 제 1 컬렉터 단자(PC1) 및 제 2 이미터 단자(PE2)가 각각 1개씩 설치된 구성에 대해서 설명한다.
도 6에 나타내는 바와 같이, 제 3 실시형태의 전력 증폭 장치(100B)에 있어서, 제 1 컬렉터 단자(PC1)는 제 1 컬렉터 배선(11)의 중앙부에 전기적으로 접속된다. 제 1 컬렉터 단자(PC1)에는 제 1 인덕터(L1), 제 1 급전 배선(15)을 통해서 전원 전위(Vcc)가 공급된다. 이에 따라, 복수의 제 1 트랜지스터(10)의 컬렉터에 전원 전위(Vcc)가 공급된다.
제 2 이미터 단자(PE2)는 제 2 이미터 배선(23)의 중앙부에 접속된다. 복수의 제 2 트랜지스터(20)의 이미터는 제 2 이미터 단자(PE2) 및 제 2 인덕터(L2)를 통해서 접지된다.
본 실시형태에 있어서도, 캐스코드 접속된 복수의 제 1 트랜지스터(10) 및 복수의 제 2 트랜지스터(20)는 상술한 제 1 실시형태와 마찬가지로 동작한다. 즉, 복수의 제 1 트랜지스터(10)의 컬렉터-이미터간 전류는 1개의 제 1 컬렉터 단자(PC1), 제 1 컬렉터 배선(11), 병렬 접속된 복수의 제 1 트랜지스터(10), 제 1 이미터 단자(PE1)로 형성되는 경로를 지나서 흐른다. 또한, 복수의 제 2 트랜지스터(20)의 컬렉터-이미터간 전류는 제 2 컬렉터 단자(PC2), 병렬 접속된 복수의 제 2 트랜지스터(20), 제 2 이미터 배선(23), 1개의 제 2 이미터 단자(PE2)로 형성되는 경로를 지나서 흐른다.
도 7에 나타내는 바와 같이, 제 1 컬렉터 단자(PC1)와 제 2 이미터 단자(PE2)는 제 2 방향(Dy)으로 이웃하여 배치된다. 제 1 컬렉터 단자(PC1)는 복수의 제 1 트랜지스터(10) 중, 제 1 방향(Dx)의 중앙부에 배치된 제 1 트랜지스터(10(12), 10(13))의 근방에 설치된다.
제 3 실시형태에 있어서도, 복수의 제 1 트랜지스터(10)의 일단측에만 제 1 컬렉터 단자(PC1)가 설치된 구성과 비교해서, 제 1 컬렉터 단자(PC1)와 복수의 제 1 트랜지스터(10) 사이의 거리의 차를 작게 할 수 있다. 즉, 제 1 컬렉터 단자(PC1)와 가장 가까운 제 1 트랜지스터(10(12))에서 제 1 컬렉터 단자(PC1)까지의 거리, 및 제 1 컬렉터 단자(PC1)로부터 가장 떨어진 제 1 트랜지스터(10(1))에서 제 1 컬렉터 단자(PC1)까지의 거리의 차를 작게 할 수 있고, 제 1 컬렉터 단자(PC1)와 가장 가까운 제 1 트랜지스터(10(13))에서 제 1 컬렉터 단자(PC1)까지의 거리, 및 제 1 컬렉터 단자(PC1)로부터 가장 떨어진 제 1 트랜지스터(10(24))에서 제 1 컬렉터 단자(PC1)까지의 거리의 차를 작게 할 수 있다. 이에 따라, 제 1 컬렉터 단자(PC1)와 제 1 트랜지스터(10(1), 10(24))의 배선에 기생되는 용량이나 인덕터를 작게 할 수 있다. 예를 들면, 제 1 컬렉터 단자(PC1)와, 가장 떨어진 1 트랜지스터(10(1), 10(24))의 거리는 각각 제 1 실시형태(도 2 참조)에 나타내는 제 1 컬렉터 단자(PC1-1)와 제 1 트랜지스터(10(12))의 거리, 및 제 1 컬렉터 단자(PC1-2)와 제 1 트랜지스터(10(13))와 같은 정도이다.
또한, 제 2 이미터 단자(PE2)는 복수의 제 2 트랜지스터(20) 중, 제 1 방향(Dx)의 중앙부에 배치된 제 2 트랜지스터(20(12), 20(13))의 근방에 설치된다. 이에 따라, 상술한 1개의 제 1 컬렉터 단자(PC1)와 마찬가지로, 제 2 이미터 단자(PE2)와 복수의 제 2 트랜지스터(20) 사이의 거리의 차를 작게 할 수 있다. 이에 따라, 제 2 이미터 단자(PE2)와 제 1 트랜지스터(20(12), 20(13))의 배선에 기생되는 용량이나 인덕터를 작게 할 수 있다.
또한, 전력 증폭 장치(100B)는 2개의 콘덴서(C1)를 갖는다. 2개의 콘덴서(C1)는 복수의 제 1 트랜지스터(10) 중, 제 1 방향(Dx)의 일단측에 배치된 제 1 트랜지스터(10(1))의 근방, 및 제 1 방향(Dx)의 타단측에 배치된 제 1 트랜지스터(10(24))의 근방에 각각 배치된다.
제 3 방향(Dz)으로부터의 평면으로 볼 때에, 복수의 콘덴서(C1) 사이에 1개의 제 1 컬렉터 단자(PC1), 1개의 제 2 이미터 단자(PE2) 및 2개의 베이스 단자(PB2-1, PB2-2)가 설치된다. 보다 구체적으로는, 제 1 방향(Dx)에 있어서 콘덴서(C1), 베이스 단자(PB2-1), 제 1 컬렉터 단자(PC1) 및 제 2 이미터 단자(PE2), 베이스 단자(PB2-2), 콘덴서(C1)의 순으로 배열된다.
본 실시형태에서는 제 1 실시형태 및 제 2 실시형태와 비교해서, 반도체 기판(1)에 설치되는 단자의 수를 적게 할 수 있다. 이 때문에, 전력 증폭 장치(100B)는 반도체 기판(1)의 평면으로 볼 때에의 면적의 증대를 억제할 수 있다. 또한, 전력 증폭 장치(100B)는 반도체 기판(1)에 설치되는 복수의 단자, 각종 배선, 및 콘덴서(C1)의 배치의 자유도를 향상시킬 수 있다.
(제 4 실시형태)
도 8은 제 4 실시형태에 의한 전력 증폭 장치를 나타내는 회로도이다. 도 9는 제 4 실시형태에 의한 전력 증폭 장치를 나타내는 평면도이다. 도 10은 도 9의 X-X' 단면도이다. 제 4 실시형태에서는 상기 제 1 실시형태 내지 제 3 실시형태와는 달리, 복수의 제 2 트랜지스터(20) 상에 제 2 이미터 단자(PE2)가 설치된 구성에 대해서 설명한다.
도 8에 나타내는 바와 같이, 제 4 실시형태의 전력 증폭 장치(100C)에 있어서, 복수의 제 2 트랜지스터(20)의 이미터는 공통의 제 2 이미터 단자(PE2)에 접속된다. 제 2 이미터 단자(PE2)의 일단측은 제 2 인덕터(L2-1)를 통해서 접지된다. 제 2 이미터 단자(PE2)의 타단측은 제 2 인덕터(L2-2)를 통해서 접지된다. 복수의 제 2 트랜지스터(20)의 컬렉터-이미터간 전류는 제 2 컬렉터 단자(PC2), 병렬 접속 된 복수의 제 2 트랜지스터(20), 제 2 이미터 단자(PE2)로 형성되는 경로를 지나서 흐른다.
도 9에 나타내는 바와 같이, 제 2 이미터 단자(PE2)는 2개의 제 2 이미터 단자(PE2-1, PE2-2)로 구성된다. 제 2 이미터 단자(PE2-1, PE2-2)는 각각 평면으로 볼 때에, 제 1 방향(Dx)으로 연장하는 직사각형 형상이다. 제 2 이미터 단자(PE2-1)와 제 2 이미터 단자(PE2-2)는 제 1 방향(Dx)으로 이웃하여 배치된다. 제 2 이미터 단자(PE2-1, PE2-2)는 평면으로 볼 때에, 복수의 제 2 트랜지스터(20)와 겹쳐서 설치되고, 복수의 제 2 트랜지스터(20)의 이미터와 접속된다.
보다 구체적으로는, 제 2 이미터 단자(PE2-1)는 복수의 제 2 트랜지스터(20(1))∼제 2 트랜지스터(20(12))와 겹쳐서 설치된다. 제 2 이미터 단자(PE2-2)는 복수의 제 2 트랜지스터(20(13))∼제 2 트랜지스터(20(24))와 겹쳐서 설치된다.
단, 제 2 이미터 단자(PE2-1, PE2-2)는 복수 설치되는 구성에 한정되지 않고, 1개의 제 2 이미터 단자(PE2)가 복수의 제 2 트랜지스터(20(1))∼제 2 트랜지스터(20(24))와 겹쳐서 설치되어 있어도 좋다. 또한, 3개 이상의 제 2 이미터 단자(PE2)가 설치되어 있어도 좋다.
도 10에 나타내는 바와 같이, 제 2 이미터 단자(PE2)는 복수의 제 2 트랜지스터(20)의 직상에 설치된다. 제 2 이미터 단자(PE2)는 하부 금속층(58)을 사이에 두고 제 2 배선(52) 상에 설치된다. 제 2 배선(52) 및 제 2 이미터 단자(PE2)는 복수의 제 2 트랜지스터(20)에 걸쳐서 설치되고, 복수의 이미터 전극(9)과 전기적으로 접속된다.
본 실시형태에서는 제 2 이미터 단자(PE2)가 복수의 제 2 트랜지스터(20)의 직하에 설치되고, 상술한 제 1 실시형태 내지 제 3 실시형태의 제 2 이미터 단자(PE2-1, PE2-2)보다 큰 면적을 갖는다. 이 때문에, 복수의 제 2 트랜지스터(20)에서 발생한 열은 제 2 이미터 단자(PE2)에 양호하게 전해진다. 제 2 이미터 단자(PE2)에 전해진 열은 전력 증폭 장치(100C)의 외부로 방열된다. 또한, 제 1 이미터 단자(PE1)도 마찬가지로, 복수의 제 1 트랜지스터(10)에서 발생한 열을 양호하게 외부로 방출시킬 수 있다. 따라서, 전력 증폭 장치(100C)는 양호한 방열 특성을 갖는다.
또한, 도 9에 나타내는 바와 같이 제 1 컬렉터 단자(PC1-1, PC1-2)는 제 2 이미터 단자(PE2-1, PE2-2)와 제 2 방향(Dy)으로 이웃하여 배치된다. 제 1 방향(Dx)으로 이웃하는 제 1 컬렉터 단자(PC1-1, PC1-2) 사이에, 2개의 베이스 단자(PB2-1, PB2-2) 및 2개의 콘덴서(C1)가 배치된다.
본 실시형태에서는 제 2 이미터 단자(PE2)가 복수의 제 2 트랜지스터(20)의 직상에 설치되므로, 상술한 제 1 실시형태 내지 제 3 실시형태와 비교해서, 다른 각 단자 및 콘덴서(C1)의 배치의 자유도를 향상시킬 수 있다. 구체적으로는, 전력 증폭 장치(100C)는 평면으로 볼 때의 제 1 컬렉터 단자(PC1-1, PC1-2)의 면적을, 베이스 단자(PB2-1, PB2-2)보다 크게 할 수 있다.
이에 따라, 제 1 컬렉터 단자(PC1-1, PC1-2)의 저항 성분을 저감시킬 수 있다. 이 결과, 전력 증폭 장치(100C)는 제 1 트랜지스터(10)의 컬렉터-이미터간 전류가 저감하는 것을 억제할 수 있다. 바꿔 말하면, 제 1 트랜지스터(10)의 전류 용량을 크게 할 수 있다. 또한, 제 1 컬렉터 단자(PC1-1, PC1-2)의 면적이 크기 때문에, 제 1 컬렉터 단자(PC1-1, PC1-2)로부터 외부로의 방열 효과가 향상한다.
(제 4 실시형태의 변형예)
도 11은 제 4 실시형태의 변형예에 의한 전력 증폭 장치를 나타내는 회로도이다. 도 12는 제 4 실시형태의 변형예에 의한 전력 증폭 장치를 나타내는 평면도이다. 변형예의 전력 증폭 장치(100D)에서는 상기 제 4 실시형태와는 달리, 1개의 제 1 컬렉터 단자(PC1)가 설치된 구성에 대해서 설명한다.
도 11에 나타내는 바와 같이, 제 1 컬렉터 단자(PC1)는 제 1 컬렉터 배선(11)의 일단측에 접속된다. 제 1 컬렉터 단자(PC1)에는 제 1 인덕터(L1-1), 제 1 급전 배선(15)을 통해서 전원 전위(Vcc)가 공급된다. 이에 따라, 복수의 제 1 트랜지스터(10)의 컬렉터에 전원 전위(Vcc)가 공급된다.
또한, 전력 증폭 장치(100D)는 제 2 이미터 단자(PE2)(제 2 이미터 단자(PE2-1, PE2-2)에 추가해서, 제 2 이미터 단자(PE2-3)를 갖는다. 제 2 이미터 단자(PE2-3)는 제 2 이미터 단자(PE2)에 접속된다. 또한, 제 2 이미터 단자(PE2)의 일단측은 제 2 인덕터(L2-1)를 통해서 접지되고, 타단측은 제 2 이미터 단자(PE2-3) 및 제 2 인덕터(L2-2)를 통해서 접지된다.
도 12에 나타내는 바와 같이, 제 2 이미터 단자(PE2-3)는 제 2 방향(Dy)에 있어서, 제 2 이미터 단자(PE2-2)와 이웃하여 배치된다. 제 2 이미터 단자(PE2-3)는 제 2 이미터 배선(23)을 통해서 복수의 제 2 트랜지스터(20)에 전기적으로 접속된다. 본 변형예에서는, 복수의 제 2 트랜지스터(20)의 직상에 설치된 제 2 이미터 단자(PE2-1, PE2-2)와, 제 2 이미터 단자(PE2-1, PE2-2)와는 상이한 위치에 설치된 제 2 이미터 단자(PE2-3)를 갖는다. 또한, 평면으로 볼 때의 제 2 이미터 단자(PE2-3)의 면적은 베이스 단자(PB2-1, PB2-2)의 면적보다 크다. 이 때문에, 전력 증폭 장치(100D)는 방열 특성을 향상시킬 수 있다.
또한, 상술한 실시형태는 본 발명의 이해를 용이하게 하기 위한 것이고, 본 발명을 한정하여 해석하기 위한 것은 아니다. 본 발명은 그 취지를 벗어나는 일 없이 변경/개량될 수 있음과 아울러, 본 발명에는 그 등가물도 포함된다.
1 반도체 기판 2 서브 컬렉터층
3 컬렉터층 4 베이스층
5 이미터층 6 제 1 콘택트층
7 컬렉터 전극 8 베이스 전극
9 이미터 전극 10 제 1 트랜지스터
11 제 1 컬렉터 배선 12 제 1 베이스 배선
15 제 1 급전 배선 16 제 2 급전 배선
20 제 2 트랜지스터 22 제 2 베이스 배선
23 제 2 이미터 배선 50 아이솔레이션 영역
100, 100A, 100B, 100C, 100D 전력 증폭 장치
C1, C10, C20 콘덴서
L1, L1-1, L1-2 제 1 인덕터
L2, L2-1, L2-2 제 2 인덕터
L3 제 3 인덕터
PC1, PC1-1, PC1-2 제 1 컬렉터 단자
PE1, PE1-1, PE1-2 제 1 이미터 단자
PC2, PC2-1, PC2-2 제 2 컬렉터 단자
PE2, PE2-1, PE2-2, PE2-3 제 2 이미터 단자
PB2, PB2-1, PB2-2 베이스 단자
Q1 제 1 트랜지스터군
Q2 제 2 트랜지스터군

Claims (17)

  1. 반도체 기판과,
    상기 반도체 기판 상에 설치되고, 제 1 방향으로 배열된 복수의 제 1 트랜지스터와,
    상기 제 1 방향과 직교하는 제 2 방향에 있어서, 복수의 상기 제 1 트랜지스터와 이격하여 배치되고, 상기 제 1 방향으로 배열된 복수의 제 2 트랜지스터와,
    복수의 상기 제 1 트랜지스터의 컬렉터에 전기적으로 접속된 컬렉터 단자와,
    일단측이 상기 컬렉터 단자에 전기적으로 접속되고, 타단측이 전원 전위에 전기적으로 접속된 제 1 인덕터와,
    복수의 상기 제 2 트랜지스터의 이미터에 전기적으로 접속되고, 상기 컬렉터 단자와 상기 제 2 방향으로 이웃하여 설치된 이미터 단자와,
    일단측이 상기 이미터 단자에 전기적으로 접속되고, 타단측이 기준 전위에 전기적으로 접속된 제 2 인덕터와,
    일단측이 복수의 상기 제 1 트랜지스터의 컬렉터에 전기적으로 접속되고, 타단측이 복수의 상기 제 2 트랜지스터의 이미터에 전기적으로 접속된 콘덴서를 갖는 전력 증폭 장치.
  2. 제 1 항에 있어서,
    평면으로 볼 때에 있어서,
    적어도 2개 이상의 상기 컬렉터 단자를 갖고,
    복수의 상기 제 1 트랜지스터 중, 상기 제 1 방향의 일단측에 배치된 제 1 트랜지스터의 근방 및 상기 제 1 방향의 타단측에 배치된 제 1 트랜지스터의 근방에, 각각 상기 컬렉터 단자가 설치되는 전력 증폭 장치.
  3. 제 1 항에 있어서,
    적어도 2개 이상의 상기 이미터 단자를 갖고,
    복수의 상기 제 2 트랜지스터 중, 상기 제 1 방향의 일단측에 배치된 제 2 트랜지스터의 근방 및 상기 제 1 방향의 타단측에 배치된 제 2 트랜지스터의 근방에, 각각 상기 이미터 단자가 설치되는 전력 증폭 장치.
  4. 제 2 항에 있어서,
    상기 반도체 기판에 수직한 방향으로부터의 평면으로 볼 때에, 상기 콘덴서는 상기 제 1 방향에 있어서 2개의 상기 컬렉터 단자 사이에 배치되는 전력 증폭 장치.
  5. 제 1 항에 있어서,
    적어도 2개 이상의 상기 컬렉터 단자가 나열되어 있고,
    복수의 상기 제 1 트랜지스터 중, 상기 제 1 방향의 일단측에 배치된 제 1 트랜지스터와 일방의 상기 컬렉터 단자의 거리는, 상기 제 1 방향의 중앙부에 배치된 제 1 트랜지스터와 일방의 상기 컬렉터 단자의 거리보다 크고,
    복수의 상기 제 1 트랜지스터 중, 상기 제 1 방향의 타단측에 배치된 제 1 트랜지스터와 타방의 상기 컬렉터 단자의 거리는, 상기 제 1 방향의 중앙부에 배치된 제 1 트랜지스터와 타방의 상기 컬렉터 단자의 거리보다 큰 전력 증폭 장치.
  6. 제 5 항에 있어서,
    적어도 2개 이상의 상기 이미터 단자가 나열되어 있고,
    복수의 상기 제 2 트랜지스터 중, 상기 제 1 방향의 일단측에 배치된 제 2 트랜지스터와 일방의 상기 이미터 단자의 거리는, 상기 제 1 방향의 중앙부에 배치된 제 2 트랜지스터와 일방의 상기 이미터 단자의 거리보다 크고,
    복수의 상기 제 2 트랜지스터 중, 상기 제 1 방향의 타단측에 배치된 제 2 트랜지스터와 타방의 상기 이미터 단자의 거리는, 상기 제 1 방향의 중앙부에 배치된 제 2 트랜지스터와 타방의 상기 이미터 단자의 거리보다 큰 전력 증폭 장치.
  7. 제 5 항 또는 제 6 항에 있어서,
    복수의 상기 콘덴서를 갖고,
    상기 반도체 기판에 수직한 방향으로부터의 평면으로 볼 때에, 복수의 상기 컬렉터 단자는 상기 제 1 방향에 있어서 복수의 상기 콘덴서 사이에 배치되는 전력 증폭 장치.
  8. 제 1 항에 있어서,
    1개의 상기 컬렉터 단자는 복수의 상기 제 1 트랜지스터 중, 상기 제 1 방향의 중앙부에 배치된 제 1 트랜지스터의 근방에 설치되는 전력 증폭 장치.
  9. 제 8 항에 있어서,
    1개의 상기 이미터 단자는 복수의 상기 제 2 트랜지스터 중, 상기 제 1 방향의 중앙부에 배치된 제 2 트랜지스터의 근방에 설치되는 전력 증폭 장치.
  10. 제 8 항 또는 제 9 항에 있어서,
    복수의 상기 콘덴서를 갖고,
    상기 반도체 기판에 수직한 방향으로부터의 평면으로 볼 때에, 1개의 상기 컬렉터 단자는 상기 제 1 방향에 있어서 복수의 상기 콘덴서 사이에 배치되는 전력 증폭 장치.
  11. 제 1 항에 있어서,
    상기 반도체 기판에 수직한 방향으로부터의 평면으로 볼 때에, 상기 이미터 단자는 상기 제 1 방향으로 연장되고, 복수의 상기 제 2 트랜지스터와 겹쳐서 배치되는 전력 증폭 장치.
  12. 제 11 항에 있어서,
    복수의 상기 제 2 트랜지스터의 베이스에 전기적으로 접속된 베이스 단자를 갖고,
    상기 반도체 기판에 수직한 방향으로부터의 평면으로 볼 때에, 상기 컬렉터 단자의 면적은 상기 베이스 단자의 면적보다 큰 전력 증폭 장치.
  13. 제 1 항 내지 제 6 항, 제 8 항, 제 9 항, 제 11 항 및 제 12 항 중 어느 한 항에 있어서,
    복수의 상기 제 1 트랜지스터 및 복수의 상기 제 2 트랜지스터는 헤테로 접합 바이폴라 트랜지스터인 전력 증폭 장치.
  14. 제 2 항에 있어서,
    적어도 2개 이상의 상기 이미터 단자를 갖고,
    복수의 상기 제 2 트랜지스터 중, 상기 제 1 방향의 일단측에 배치된 제 2 트랜지스터의 근방 및 상기 제 1 방향의 타단측에 배치된 제 2 트랜지스터의 근방에, 각각 상기 이미터 단자가 설치되는 전력 증폭 장치.
  15. 제 3 항에 있어서,
    상기 반도체 기판에 수직한 방향으로부터의 평면으로 볼 때에, 상기 콘덴서는 상기 제 1 방향에 있어서 2개의 상기 컬렉터 단자 사이에 배치되는 전력 증폭 장치.
  16. 제 7 항에 있어서,
    복수의 상기 제 1 트랜지스터 및 복수의 상기 제 2 트랜지스터는 헤테로 접합 바이폴라 트랜지스터인 전력 증폭 장치.
  17. 제 10 항에 있어서,
    복수의 상기 제 1 트랜지스터 및 복수의 상기 제 2 트랜지스터는 헤테로 접합 바이폴라 트랜지스터인 전력 증폭 장치.
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