JP2017184116A - 電力増幅回路 - Google Patents

Abstract

【課題】回路面積の増大を抑制しつつ、キャパシタの個数を増加させる電力増幅回路を提供する。【解決手段】電力増幅回路は、第１のメタル層と、第１の絶縁層と、第２のメタル層と、第２の絶縁層と、第３のメタル層とが順に積層された容量素子であって、第１のメタル層を一方の電極、第２のメタル層を他方の電極とする第１のキャパシタと、第２のメタル層を一方の電極、第３のメタル層を他方の電極とする第２のキャパシタと、を備える容量素子と、無線周波数信号を増幅するトランジスタと、を備え、第１のキャパシタの一方の電極に無線周波数信号が供給され、第１のキャパシタの他方の電極と、第２のキャパシタの一方の電極とがトランジスタのベースに接続され、第２のキャパシタの他方の電極がトランジスタのエミッタに接続される。【選択図】図７

Description

本発明は、電力増幅回路に関する。

電力増幅回路等の半導体集積回路において、複数のキャパシタを直列接続とすることがある。例えば、特許文献１には、直列接続された２つのキャパシタと、一端がこれらのキャパシタの接続点に接続され他端が接地されたインダクタと、から構成されるＣＬＣ型ハイパスフィルターが開示されている。

特開２０１１−２５９２１５号公報

しかしながら、複数のキャパシタを回路に実装する場合、キャパシタの個数を増加させる毎にキャパシタ１つ当たりの占有面積分、回路面積が増大するという問題がある。

本発明はこのような事情に鑑みてなされたものであり、回路面積の増大を抑制しつつ、キャパシタの個数を増加させる電力増幅回路を提供することを目的とする。

本発明の一側面に係る電力増幅回路は、第１のメタル層と、第１の絶縁層と、第２のメタル層と、第２の絶縁層と、第３のメタル層とが順に積層された容量素子であって、第１のメタル層を一方の電極、第２のメタル層を他方の電極とする第１のキャパシタと、第２のメタル層を一方の電極、第３のメタル層を他方の電極とする第２のキャパシタと、を備える容量素子と、無線周波数信号を増幅するトランジスタと、を備え、第１のキャパシタの一方の電極に無線周波数信号が供給され、第１のキャパシタの他方の電極と、第２のキャパシタの一方の電極とがトランジスタのベースに接続され、第２のキャパシタの他方の電極がトランジスタのエミッタに接続される。

本発明によれば、回路面積の増大を抑制しつつ、キャパシタの個数を増加させる電力増幅回路を提供することができる。

本発明の一実施形態である電力増幅回路に含まれるキャパシタの構成を示す図である。 本発明の一実施形態である電力増幅回路に含まれるキャパシタの断面構造の一例を示す図である。 本発明の一実施形態である電力増幅回路を含む送信ユニットの構成例を示す図である。 本発明の一実施形態である電力増幅回路に含まれる電力増幅器１６０の構成の一例（電力増幅器１６０Ａ）を示す図である。 電力増幅器１６０に用いることが可能なユニットセルの構成の一例を示す図である。 ユニットセル３００が複数個並列接続された電力増幅器１６０Ｂの構成を示す図である。 キャパシタ２４０を積層容量により構成した場合におけるキャパシタ２１０，２４０、抵抗素子２７０、及びトランジスタ２００の構成例の平面図、Ａ−Ａ線断面図、及びＣ−Ｃ線断面図である。 図７のＢ−Ｂ線断面図である。 キャパシタ２１０、抵抗素子２７０、及びトランジスタ２００の構成例（比較例１）の平面図及びＡ−Ａ線断面図である。 キャパシタ２４０をＭＩＭ容量により構成した場合におけるキャパシタ２１０，２４０、抵抗素子２７０、及びトランジスタ２００の構成例（比較例２）の平面図及びＡ−Ａ線断面図である。 キャパシタ２４０を積層容量により構成した場合の変形例におけるキャパシタ２１０，２４０、抵抗素子２７０、及びトランジスタ２００の平面図及びＡ−Ａ線断面図である。 電力増幅回路１Ａ及び電力増幅回路１０００を複数個並列接続した場合の配置例を示す図である。 フリップチップ構造におけるキャパシタ２１０、抵抗素子２７０、及びトランジスタ２００の構成例（比較例３）の平面図及びＡ−Ａ線断面図である。 図１３のＢ−Ｂ線断面図である。 キャパシタ２４０を配線の寄生容量により構成した場合におけるキャパシタ２１０，２４０、抵抗素子２７０、及びトランジスタ２００の断面構造の一例を示す図である。 キャパシタ２１０の容量値Ｃ_CUT＝０．４ｐＦ、キャパシタ２４０の容量値Ｃ_ADD＝０．０１ｐＦの場合のシミュレーション結果を示す図である。 キャパシタ２１０の容量値Ｃ_CUT＝０．４ｐＦ、キャパシタ２４０の容量値Ｃ_ADD＝１ｐＦの場合のシミュレーション結果を示す図である。 電力増幅器１６０Ｂにおける、キャパシタ２４０の容量値Ｃ_ADDと電力付加効率との関係の一例を示すシミュレーション結果を示す図である。 キャパシタ２１０の容量値Ｃ_CUT＝１．４ｐＦ、キャパシタ２４０の容量値Ｃ_ADD＝０．０１ｐＦの場合のシミュレーション結果を示す図である。 キャパシタ２１０の容量値Ｃ_CUT＝１．４ｐＦ、キャパシタ２４０の容量値Ｃ_ADD＝１ｐＦの場合のシミュレーション結果を示す図である。 本発明の一実施形態である電力増幅回路に含まれる電力増幅器１６０の構成の一例（電力増幅器１６０Ｃ）を示す図である。 本発明の一実施形態である電力増幅回路に含まれる整合回路１８０の構成の一例（整合回路１８０Ａ）を示す図である。

以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。なお、同一の要素には同一又は類似の符号を付し、重複する説明を省略する。

図１は、本発明の一実施形態である電力増幅回路に含まれるキャパシタの構成を示す図である。電力増幅回路は、図１に示されるように、直列接続された２つのキャパシタＣ１，Ｃ２を含む。なお、電力増幅回路の構成の具体例は後述する。

図２は、本発明の一実施形態である電力増幅回路に含まれるキャパシタの断面構造の一例を示す図である。なお、図２においては、横方向をＸ軸方向、幅方向をＹ軸方向、厚さ方向をＺ軸方向とする。

キャパシタＣ１，Ｃ２は、例えば、板状の半導体基板１０上に形成されたアイソレーション層１２上に形成されている。キャパシタＣ１，Ｃ２は、メタル層２０，２２，２４、及び絶縁層３０，３２を備える。

半導体基板１０の材料は特に限定されないが、例えば、結晶構造を有した材料が挙げられる。結晶構造を有した材料として、ＧａＡｓ、Ｓｉ、ＩｎＰ、ＳｉＣ、ＧａＮ等が挙げられる。本実施形態では、半導体基板１０は、例えば、ＧａＡｓで構成されている。

アイソレーション層１２は、半導体基板１０上に形成されている。アイソレーション層１２の材料は特に限定されないが、本実施形態では、イオン注入により絶縁化された半導体（例えばＧａＡｓ）で構成されている。

メタル層２０（第３のメタル層）は、アイソレーション層１２上に形成されている。メタル層２０上に、絶縁層３０（第２の絶縁層）を隔ててメタル層２２（第２のメタル層）が形成され、さらに絶縁層３２（第１の絶縁層）を隔てて、メタル層２４（第１のメタル層）が積層されて形成されている。

メタル層２０，２２，２４は、それぞれ、導電性物質によって構成される。メタル層２０，２２，２４の材料は特に限定されないが、例えば、Ａｕ、Ｍｏ、Ａｌ等を用いて形成される。

絶縁層３０，３２は、例えば、絶縁膜によって構成される。絶縁層３０，３２の材料は特に限定されないが、例えば、ＳｉＮ、ＳｉＯ₂、ＡｌＮ等を用いて形成される。

本実施形態においては、例えば、メタル層２４、絶縁層３２、及びメタル層２２がキャパシタＣ１（第１のキャパシタ）を構成し、メタル層２２、絶縁層３０、及びメタル層２０がキャパシタＣ２（第２のキャパシタ）を構成する（図２参照）。具体的には、メタル層２４がキャパシタＣ１の一方の電極として機能し、メタル層２２がキャパシタＣ１の他方の電極として機能する。そして、メタル層２４、メタル層２２に電圧を印可することにより、絶縁層３２に所定の電荷が蓄積される。同様に、メタル層２２がキャパシタＣ２の一方の電極として機能し、メタル層２０がキャパシタＣ２の他方の電極として機能する。そして、メタル層２２及びメタル層２０に電圧を印可することにより、絶縁層３０に電荷を蓄積する。

即ち、本実施形態においては、キャパシタＣ１，Ｃ２がメタル層２２をいずれか一方の電極として共有している。このように、メタル層２０，２２，２４を厚さ方向（Ｚ軸方向）において積層構造とすることにより、１つのキャパシタが占める面積と略同等の面積で２つのキャパシタＣ１，Ｃ２を実装することができる。従って、電力増幅回路の回路面積の増大を抑制しつつ、キャパシタの個数を増加させることができる。なお、以後の説明において、複数のキャパシタが積層構造により構成された容量素子を、積層容量と呼ぶ。

なお、メタル層２０，２２，２４、及び絶縁層３０，３２の形状は特に限定されるものではないが、各部材の厚さ方向（Ｚ軸正方向）から見た平面視において、それぞれ、平面形状（例えば矩形形状）を有していてもよい。また、メタル層２０，２２，２４及び絶縁層３０，３２の各々の位置関係は特に限定されるものではないが、各部材の少なくとも一部がＺ軸方向について重なっている必要がある。

また、本実施形態においては、３層のメタル層によりキャパシタを２つ構成する例を示しているが、メタル層及び形成されるキャパシタの個数はこれに限られず、４層以上のメタル層を用いてキャパシタを３つ以上形成してもよい。

次に、積層容量を適用可能な電力増幅回路について説明する。
＝＝第１適用例＝＝

図３は、本発明の一実施形態である電力増幅回路を含む送信ユニットの構成例を示す図である。送信ユニット１００は、例えば、携帯電話等の移動体通信機において、音声やデータなどの各種信号を基地局へ送信するために用いられる。なお、移動体通信機は基地局から信号を受信するための受信ユニットも備えるが、ここでは説明を省略する。

図３に示すように、送信ユニット１００は、変調部１１０、電力増幅モジュール１２０、フロントエンド部１３０、及びアンテナ１４０を含む。

変調部１１０は、ＧＳＭ（登録商標）などの規格の変調方式に基づいて入力信号を変調し、無線送信を行うための無線周波数（ＲＦ：Ｒａｄｉｏ−Ｆｒｅｑｕｅｎｃｙ）信号を生成する。ＲＦ信号は、例えば、数百ＭＨｚから数ＧＨｚ程度である。

電力増幅モジュール１２０は、ＲＦ信号（Ｐ_IN）の電力を、基地局に送信するために必要なレベルまで増幅し、増幅信号（Ｐ_OUT）を出力する。電力増幅モジュール１２０は、例えば、２段の電力増幅器により構成することができる。具体的には、図３に示すように、電力増幅モジュール１２０は、電力増幅器１５０，１６０及び整合回路（ＭＮ：Ｍａｔｃｈｉｎｇ Ｎｅｔｗｏｒｋ）１７０，１８０，１９０を含むことができる。電力増幅器１５０は、初段（ドライブ段）の増幅器であり、入力されるＲＦ信号を増幅した信号（第１の増幅信号）を出力する。電力増幅器１６０は、後段（パワー段）の増幅器であり、入力されるＲＦ信号を増幅した信号（第２の増幅信号）を出力する。整合回路１７０，１８０，１９０は、回路間のインピーダンスを整合させるための回路であり、キャパシタやインダクタを用いて構成される。なお、電力増幅モジュール１２０を構成する電力増幅器の段数は２段に限られず、１段であってもよいし、３段以上であってもよい。

フロントエンド部１３０は、増幅信号に対するフィルタリングや、基地局から受信する受信信号とのスイッチングなどを行う。フロントエンド部１３０から出力される増幅信号は、アンテナ１４０を通じて基地局に送信される。

図４は、本発明の一実施形態である電力増幅回路に含まれる電力増幅器１６０の構成の一例（電力増幅器１６０Ａ）を示す図である。電力増幅器１６０Ａは、ＮＰＮトランジスタ（以下、単に「トランジスタ」という。）２００、キャパシタ２１０、バイアス回路２２０、インダクタ２３０、及びキャパシタ２４０を含む。

トランジスタ２００は、例えば、ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である。トランジスタ２００は、コレクタにインダクタ２３０を通じて電源電圧Ｖ_CCが供給され、ベースにキャパシタ２１０を通じてＲＦ信号ＲＦ_INが入力され、エミッタが接地される。また、トランジスタ２００のベースには、バイアス回路２２０からバイアス電流又はバイアス電圧が供給される。トランジスタ２００は、ベースに入力されるＲＦ信号を増幅し、コレクタから増幅信号ＲＦ_OUTを出力する。

キャパシタ２１０（第１のキャパシタ。以下、ＤＣカット容量とも呼ぶ）は、一端（第１のメタル層）にＲＦ信号ＲＦ_INが入力され、他端（第２のメタル層）がトランジスタ２００のベースに接続されている。キャパシタ２１０は、ＲＦ信号のＤＣ成分をカットし、トランジスタ２００のベースに出力する。

バイアス回路２２０は、トランジスタ２５０、抵抗素子２６０，２７０、キャパシタ２８０、及びダイオード２９０，２９１を含む。トランジスタ２５０は、コレクタにバッテリ電圧Ｖ_BATが供給され、ベースに抵抗素子２６０を通じてバイアス制御電圧Ｖ_CONTが供給され、エミッタが抵抗素子２７０の一端に接続される。抵抗素子２６０は、一端にバイアス制御電圧Ｖ_CONTが印加され、他端がトランジスタ２５０のベースに接続される。抵抗素子２７０は、一端がトランジスタ２５０のエミッタに接続され、他端がトランジスタ２００のベースに接続される。キャパシタ２８０は、一端がトランジスタ２５０のベースに接続され、他端が接地される。ダイオード２９０，２９１は直列に接続されており、ダイオード２９０のアノードがトランジスタ２５０のベースに接続され、ダイオード２９１のカソードが接地される。バイアス回路２２０は、バイアス制御電圧Ｖ_CONTに基づいて、トランジスタ２００のベースに対してバイアス電流Ｉ_BIASを出力する。なお、キャパシタ２８０は、トランジスタ２５０のベースに入力されるノイズを低減させることができる。また、ダイオード２９０，２９１は、バイアス制御電圧Ｖ_CONTのばらつきに対して、トランジスタ２５０のベース電圧の変動を抑制することができる。

インダクタ２３０は、一端に電源電圧Ｖ_CCが印加され、他端がトランジスタ２００のコレクタに接続される。電源電圧Ｖ_CCは、例えば、レギュレータによって生成された所定レベルの電圧である。

キャパシタ２４０（第２のキャパシタ。以下、ベース・エミッタ間容量とも呼ぶ）は、一端（第２のメタル層）がトランジスタ２００のベースに接続され、他端（第３のメタル層）がトランジスタ２００のエミッタに接続されている。キャパシタ２４０の容量値Ｃ_ADDは、例えば、トランジスタ２００のオフ時の容量値と略同等である。キャパシタ２４０は、大出力時における電力増幅器１６０Ａの電力付加効率を改善するために設けられている。

まず、電力増幅器１６０Ａにおいて、キャパシタ２４０が設けられていない場合の動作について説明する。大信号出力時においては、キャパシタ２１０に入るＲＦ信号の振幅が大きくなり、ＲＦ信号の負のサイクル時にトランジスタ２００のベース電圧Ｖ_Bが大きく低下し、トランジスタ２００がオフする。そして、トランジスタ２００のベース電圧Ｖ_Bが大きく低下すると、バイアス回路２２０からのバイアス電流Ｉ_BIASが大きくなる。バイアス電流Ｉ_BIASが大きくなると、トランジスタ２００がオンになるタイミングが早くなる。これにより、トランジスタ２００のコレクタ電流Ｉ_Cとコレクタ電圧Ｖ_Cがオーバラップする期間が長くなる。従って、電力は電流と電圧の掛け算で決まることから、ＲＦ信号を増幅しない区間にも電力が発生するため、電力付加効率が低下することとなる。

他方、電力増幅器１６０Ａでは、キャパシタ２４０が設けられていることにより、電力付加効率を改善することができる。具体的には、電力増幅器１６０Ａでは、トランジスタ２００がオフになり、ベース電圧Ｖ_Bが低下しようとすると、キャパシタ２４０からトランジスタ２００のベースに電流が流れる。この電流により、トランジスタ２００のベース電圧Ｖ_Bの低下が抑制される。従って、バイアス回路２２０からのバイアス電流Ｉ_BIASの増加が抑制される。その結果、トランジスタのコレクタ電流Ｉ_Cとコレクタ電圧Ｖ_Cがオーバラップする期間（電力が発生する期間）が短くなることで、電力付加効率を改善することができる。

図４には、電力増幅器１６０の一例として、電力増幅器１６０Ａを示したが、電力増幅器１６０は、複数のユニットセルを並列接続した構成とすることも可能である。

図５は、電力増幅器１６０に用いることが可能なユニットセルの構成の一例を示す図である。ユニットセル３００は、図４に示した電力増幅器１６０Ａにおける、トランジスタ２００、キャパシタ２１０，２４０、トランジスタ２５０、及び抵抗素子２７０を含む。

図６は、ユニットセル３００が複数個（例えば、１６個）並列接続された電力増幅器１６０Ｂの構成を示す図である。このように、複数のユニットセル３００が並列接続された電力増幅器１６０Ｂにおいても、各ユニットセル３００にキャパシタ２４０が設けられていることにより、前述したとおり、電力付加効率を改善することができる。なお、図５に示したユニットセル３００の構成は一例であり、ユニットセルに含まれる要素はこれに限られない。

次に、図７〜図１０を参照しつつ、積層容量を電力増幅器１６０Ａに適用した場合におけるキャパシタ２１０，２４０、抵抗素子２７０、及びトランジスタ２００の構造について説明する。なお、図７はキャパシタ２４０を積層容量により構成した場合におけるキャパシタ２１０，２４０、抵抗素子２７０、及びトランジスタ２００の構成例の平面図、Ａ−Ａ線断面図、及びＣ−Ｃ線断面図であり、図８は図７のＢ−Ｂ線断面図であり、図９はキャパシタ２１０、抵抗素子２７０、及びトランジスタ２００の構成例（比較例１）の平面図及びＡ−Ａ線断面図であり、図１０はキャパシタ２４０をＭＩＭ容量により構成した場合におけるキャパシタ２１０，２４０、抵抗素子２７０及びトランジスタ２００の構成例（比較例２）の平面図及びＡ−Ａ線断面図である。なお、以下の説明においては、同一工程によって形成されるメタル層については類似の符号を用いて示す（例えば、メタル層２０ａ，２０ｂ，・・・等）。また、図７に示す平面図においては、絶縁層３０，３２，３４を省略して図示する。以下に説明する図９、図１０、図１１、図１２、及び図１３の平面図においても同様である。

図７及び図８を参照しつつ、キャパシタ２４０を積層容量によって形成した場合における電力増幅回路１Ａの構造について説明する。電力増幅回路１Ａは、キャパシタ２１０（ＤＣカット容量）、キャパシタ２４０（ベース・エミッタ間容量）、抵抗素子２７０、及びトランジスタ２００を含む。

図７に示されるように、電力増幅回路１Ａは、半導体基板１０上において、Ｘ軸負方向側（以下、キャパシタ側と呼ぶ）にキャパシタ２１０、２４０、及び抵抗素子２７０を備え、Ｘ軸正方向側（以下、トランジスタ側と呼ぶ）にトランジスタ２００を備える。本実施形態において、キャパシタ２１０，２４０は、トランジスタ２００の一方向側（例えば、Ｘ軸負方向側）に隣接して形成されている。

まず、キャパシタ側の構造について説明する。キャパシタ側は、アイソレーション層１２の上に、メタル層２０ａ（第３のメタル層）、絶縁層３０（第２の絶縁層）、メタル層２２ａ（第２のメタル層）、絶縁層３２（第１の絶縁層）、及びメタル層２４ａ（第１のメタル層）が、下から順に積層されている（図７参照）。

図４に示すキャパシタ２１０（第１のキャパシタ）は、メタル層２４ａ、絶縁層３２、メタル層２２ａによって構成される。具体的には、メタル層２４ａ（第１のメタル層）は、ＲＦ信号ＲＦ_INが供給され、キャパシタ２１０の一方の電極を形成する。メタル層２２ａ（第２のメタル層）は、Ｘ軸正方向側（トランジスタ側）に引き出されて、後述するトランジスタ２００のベース電極５８と電気的に接続され、キャパシタ２１０の他方の電極を形成する。これにより、メタル層２４ａとメタル層２２ａの間の絶縁層３２（第１の絶縁層）に所定の電荷が蓄積され、所定の容量値（例えば、Ｃ_CUT＝０．７ｐＦ）のキャパシタ２１０（ＤＣカット容量）が構成される。

一方、図４に示すキャパシタ２４０（第２のキャパシタ）は、メタル層２２ａ、絶縁層３０、メタル層２０ａによって構成される。具体的には、メタル層２２ａ（第２のメタル層）は、上述の通りベース電極５８と電気的に接続され、キャパシタ２４０の一方の電極を形成する。メタル層２０ａ（第３のメタル層）は、後述するトランジスタ２００のエミッタ電極６２と電気的に接続され、キャパシタ２４０の他方の電極を形成する。これにより、メタル層２２ａとメタル層２０ａの間の絶縁層３０（第２の絶縁層）に所定の電荷が蓄積され、所定の容量値（例えば、Ｃ_ADD＝０．３５ｐＦ）のキャパシタ２４０（ベース・エミッタ間容量）が構成される。なお、メタル層２０ａとエミッタ電極６２の接続の詳細は後述する。

図４に示す抵抗素子２７０は、キャパシタ２１０，２４０の一方向側（例えば、Ｘ軸負方向側）に隣接して形成された抵抗４０によって構成される。抵抗４０は、一端がメタル層２２ａによって構成され、後述するトランジスタ２００のベース電極５８と電気的に接続される。抵抗４０の他端には、バイアス回路（不図示）からバイアス電流が供給される。これにより、抵抗４０は、トランジスタ２００のベースバラスト抵抗として機能する。

次に、トランジスタ側の構造について説明する。電力増幅回路１Ａにおいては、トランジスタ２００として、コレクタ層とベース層、及び、ベース層とエミッタ層の少なくも一方がヘテロ接合されて構成されたヘテロ接合バイポーラトランジスタを一例に説明する。

図４に示すトランジスタ２００は、例えば、半導体基板１０上に形成されている。トランジスタ２００は、サブコレクタ層５０と、コレクタ層５２と、コレクタ電極５４と、ベース層５６と、ベース電極５８と、エミッタ層６０と、エミッタ電極６２と、を備える（図８参照）。

サブコレクタ層５０は、半導体基板１０の一部表面上に形成されている。サブコレクタ層５０の材料は、特に限定されないが、例えば結晶構造を有した材料が挙げられる。サブコレクタ層５０は、コレクタ層５２とともにコレクタとして機能している。

コレクタ層５２は、サブコレクタ層５０上でサブコレクタ層５０の幅方向（Ｙ軸方向）の中央部に形成されている（図８参照）。コレクタ層５２の材料は、特に限定されないが、例えば結晶構造を有した材料が挙げられる。本実施形態では、コレクタ層５２は、例えばサブコレクタ層５０と同様の材料としてＧａＡｓを主成分として含有している。なお、コレクタ層５２のＧａＡｓの結晶方位は、例えば半導体基板１０のＧａＡｓの結晶方位と揃っている。

なお、ＧａＡｓを含有するコレクタ層５２全体は、ｎ型半導体であっても、ｐ型半導体であってもよい。コレクタ層５２がｎ型半導体である場合は、トランジスタ２００はｎｐｎ接合となる。また、コレクタ層５２がｐ型半導体である場合は、トランジスタ２００はｐｎｐ接合となる。ただし、ＧａＡｓは、電子移動度よりもホール移動度が非常に低いため（電子移動度は約０．８５ｍ²／（Ｖｓ）、ホール移動度は約０．０４ｍ²／（Ｖｓ）である。）ｐｎｐ接合より周波数特性が良いという観点から、ｎ型半導体である方が好ましい。以下、本実施形態では、コレクタ層５２がｎ型半導体であるものとする。なお、コレクタ層５２をｎ型にするためには、コレクタ層５２にＳｉ、Ｓ、Ｓｅ、Ｔｅ、Ｓｎ等のドーパントをドープする。また、コレクタ層５２をｐ型にするためには、コレクタ層５２にＣ、Ｍｇ、Ｂｅ、Ｚｎ、Ｃｄ等のドーパントをドープする。

コレクタ電極５４は、サブコレクタ層５０上でコレクタ層５２を挟んでサブコレクタ層５０の幅方向（Ｙ軸方向）の両端部にそれぞれ（一対）形成されている（図８参照）。なお、コレクタ電極５４は、サブコレクタ層５０上で、コレクタ層５２のいずれか一方側（Ｙ軸正方向側又はＹ軸負方向側）に形成されていてもよい。コレクタ電極５４の材料は、特に限定されないが、例えばＴｉ／Ｐｔ、ＷＳｉ、Ｐｔ／Ｔｉ／Ａｕ又はＡｕＧｅ／Ｎｉ／Ａｕ等である。ここで、「／」は、積層構造を表す。例えば、「Ｔｉ／Ｐｔ」は、Ｔｉ上にＰｔが積層された構造を示している。以下の説明においても同様である。

ベース層５６は、コレクタ層５２上に形成されている（図７、図８参照）。ベース層５６の材料は、特に限定されないが、例えば結晶構造を有した材料が挙げられる。本実施形態では、ベース層５６は、例えば、サブコレクタ層５０及びコレクタ層５２と同様の材料としてＧａＡｓを主成分として含有している。

また、ベース層５６の主成分とされるＧａＡｓは、ｎ型半導体であっても、ｐ型半導体であってもよい。本実施形態では、ベース層５６のＧａＡｓは、コレクタ層５２がｎ型半導体とされているので、ｐ型半導体とされている。

ベース電極５８は、ベース層５６上に形成されている（図７、図８参照）。ベース電極５８の材料は、特に限定されないが、例えばＴｉ／Ｐｔ、ＷＳｉ、Ｐｔ／Ｔｉ／Ａｕ又はＡｕＧｅ／Ｎｉ／Ａｕ等である。ベース電極５８は、キャパシタ側とトランジスタ側の境界領域において、ベース層５６とメタル層２２ａとの間に挟まれて設けられている（図７参照）。これにより、ベース層５６は、ベース電極５８を通じて、メタル層２２ａ（キャパシタ２１０の他方の電極、キャパシタ２４０の一方の電極）と電気的に接続される。

エミッタ層６０は、ベース層５６上に形成されている（図７、図８参照）。エミッタ層６０の材料は、半導体であれば特に限定されない。ただし、本実施形態では、エミッタ層６０は、ベース層５６とヘテロ接合されるため、ベース層５６の主成分と格子整合する材料を主成分とした半導体で構成されることが好ましい。

エミッタ電極６２は、エミッタ層６０上に形成されている（図７、図８参照）。エミッタ電極６２の材料は、特に限定されないが、例えばＴｉ／Ｐｔ、ＷＳｉ、又はＡｕＧｅ／Ｎｉ／Ａｕ等である。

トランジスタ２００の上方には、メタル層２２ｂ，２４ｂが形成されている。具体的には、エミッタ電極６２上にメタル層２２ｂ，２４ｂが下から順に積層される（図７、図８参照）。

また、トランジスタ２００、及びメタル層２２ｂ，２４ｂの周囲は、絶縁層３０，３２，３４により囲われている（図８参照）。絶縁層３０，３２，３４の材料は、特に限定されないが、例えば、絶縁層３０，３２をＳｉＮ膜とし、絶縁層３４をＰｏｌｙｉｍｉｄｅ膜としてもよい。また、絶縁層３０，３２，３４は、無機膜と有機膜の積層構造であってもよい。

次に、キャパシタ側のメタル層２０ａと、トランジスタ側のエミッタ層６０の接続について説明する。メタル層２０ａは、アイソレーション層１２と絶縁層３０との間に形成される。メタル層２０ａは、図７Ｃ−Ｃ線上において、その上方に形成されるメタル層２２ａと比べて、Ｘ軸方向の長さが長くなるように形成されている（図７Ｃ−Ｃ線断面図参照）。一方、エミッタ層６０は、メタル層２２ｂ，２４ｂ，２２ｃ（貫通電極）を通じてメタル層２０ａと電気的に接続される。具体的には、トランジスタ側においてメタル層２２ｂ上に積層されたメタル層２４ｂがキャパシタ側に延在し、キャパシタ側のメタル層２０ａの上方において、貫通電極を通じてメタル層２０ａと電気的に接続されるように構成される。例えば、本実施形態においては、メタル層２４ｂは、Ｚ軸正方向から見た平面視において、キャパシタ側のメタル層２０ａの上方まで延在するように形成される（図７平面図参照）。そして、メタル層２４ｂは、メタル層２２ａの上方においてＹ軸方向の両端付近まで延在されて形成される（図７平面図参照）。

これにより、図７Ａ−Ａ線上においては、メタル層２０ａとメタル層２４ｂは、絶縁層３２、メタル層２２ａ、及び絶縁層３０によって隔たれ、電気的に接続されない（図７Ａ−Ａ線断面図参照）。一方、図７Ｃ−Ｃ線上においては、メタル層２０ａがメタル層２２ａよりＸ軸正方向側に延在した領域にメタル層２２ｃが形成され、当該メタル層２２ｃを通じてメタル層２４ｂと電気的に接続される（図７Ｃ−Ｃ線断面図参照）。従って、メタル層２０ａは、メタル層２２ｃ，２４ｂ，２２ｂを通じて、トランジスタ２００のエミッタ電極６２及びエミッタ層６０と電気的に接続される（図７参照）。なお、メタル層２０ａとエミッタ層６０との接続、及びメタル層２２ａとベース層５６との接続については、当該態様に限られない。例えば、メタル層２０ａとメタル層２４ｂが、図７Ａ−Ａ線上付近において接続され、メタル層２２ａとベース電極５８が、図７Ｃ−Ｃ線上付近において接続されていてもよい。

上述の構成により、電力増幅回路１Ａにおいては、キャパシタ２１０の一方の電極を利用して、キャパシタ２４０を形成することができる。すなわち、キャパシタ２１０，２４０がメタル層２２ａをいずれか一方の電極として共有している。このように、メタル層２０ａ，２２ａ，２４ａを厚さ方向（Ｚ軸方向）において積層構造とすることにより、キャパシタ２１０が占める面積と略同等の面積において２つのキャパシタ２１０，２４０を実装することができる。これにより、電力増幅回路１Ａは、回路面積の増大を抑制しつつ、上述の通り電力増幅器１６０Ａの電力付加効率を改善することができる。

次に、図９を参照しつつ、電力増幅器１６０Ａがキャパシタ２４０を備えない場合における電力増幅回路１０００（比較例１）の構造について説明する。電力増幅回路１０００は、キャパシタ２１０（ＤＣカット容量）、抵抗素子２７０、及びトランジスタ２００を含む。

図９に示されるように、電力増幅回路１０００は、半導体基板１０上において、キャパシタ側にキャパシタ２１０、及び抵抗素子２７０を備え、トランジスタ側にトランジスタ２００を備える。

電力増幅回路１０００は、図７に示される電力増幅回路１Ａと比べて、キャパシタ側においてメタル層２０ａを備えない。即ち、メタル層２４ａ、絶縁層３２、及びメタル層２２ａがキャパシタ２１０（ＤＣカット容量）を構成し、ＲＦ信号ＲＦ_INの直流成分を除去する機能を有する。

このような電力増幅回路１０００（比較例１）と比べて、図７に示される電力増幅回路１Ａは、電力増幅回路１０００の回路面積からほぼ変更することなくキャパシタ２４０が新たに形成されていることが分かる。

次に、図１０を参照しつつ、キャパシタ２４０をＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）容量によって形成した場合における電力増幅回路２０００（比較例２）の構造について説明する。電力増幅回路２０００は、キャパシタ２１０（ＤＣカット容量）、キャパシタ２４０（ベース・エミッタ間容量）、抵抗素子２７０、及びトランジスタ２００を含む。

図１０に示される電力増幅回路２０００は、キャパシタ側において、横方向（Ｘ軸方向）に２つのキャパシタ２１０，２４０が並列して形成される。具体的には、メタル層２２ｄ上の絶縁層３２上に、絶縁層３４により隔てられた２つのメタル層２４ａ，２４ｄが形成されている（図１０参照）。これら２つのメタル層２４ａ，２４ｄは、それぞれ、メタル層２２ｄと対をなしてキャパシタを構成する。即ち、Ｘ軸負方向側のメタル層２４ａは、メタル層２２ｄ（ベース電極５８と電気的に接続）と対をなしてキャパシタ２１０を構成する。一方、Ｘ軸正方向側のメタル層２４ｄは、トランジスタ側に引き出され、メタル層２２ｂ、及びエミッタ電極６２を通じて、エミッタ層６０と電気的に接続されている。従って、メタル層２４ｄは、メタル層２２ｄ（ベース電極５８と電気的に接続）と対をなしてキャパシタ２４０（ベース・エミッタ間容量）を構成する。

上述の通り、電力増幅回路２０００は、キャパシタ２４０を備えることにより、電力増幅回路１０００に比べて電力増幅器１６０Ａの電力付加効率を改善することができる。しかし、キャパシタ２１０，２４０を横方向に並列に備えるため、電力増幅回路１０００に比べてキャパシタ側の横方向（Ｘ軸方向）の長さが長くなる。従って、電力増幅回路２０００においては、電力増幅回路１０００に比べて回路面積が増大してしまう。

一方、図７に示す電力増幅回路１Ａにおいては、上述の構成により、キャパシタ２１０（メタル層２４ａ、絶縁層３２、メタル層２２ａ）の下方（Ｚ軸負方向）に、キャパシタ２４０（メタル層２２ａ、絶縁層３０、メタル層２０ａ）を積層して形成することができる。従って、キャパシタ２４０を備えない電力増幅回路１０００の配置からほぼ変更することなく（例えば、キャパシタ２１０の占有面積の数％程度の変更によって）、キャパシタ２４０を新たに形成することができる。また、電力増幅回路２０００と比較しても、キャパシタ２４０を備えることによる回路面積の増大分が抑制されている。従って、電力増幅回路１Ａによれば、回路面積の増大を抑制しつつキャパシタの個数を増加させ、電力付加効率を改善することができる。なお、電力増幅回路１Ａにおいては、積層容量のうち、上方（Ｚ軸正方向側）に形成された容量をキャパシタ２１０とし、下方（Ｚ軸負方向側）に形成された容量をキャパシタ２４０としたが、これらのキャパシタの割り当ては逆でもよい。

図１１は、キャパシタ２４０を積層容量により構成した場合の変形例（電力増幅回路１Ｂ）におけるキャパシタ２１０，２４０、抵抗素子２７０、及びトランジスタ２００の平面図及びＡ−Ａ線断面図である。

図１１に示される電力増幅回路１Ｂは、図７に示される電力増幅回路１Ａと比較して、メタル層２０ａ，２２ａ，２４ａの代わりに、メタル層２０ｂ，２２ｅ，２４ｅを備える。

メタル層２０ｂは、メタル層２０ａに比べて、横方向（Ｘ軸方向）の長さが短い。具体的には、電力増幅回路１Ｂにおいては、キャパシタ側のアイソレーション層１２の一部表面上（例えば、Ｘ軸正方向側の一部）にのみメタル層２０ｂが配置される。すなわち、キャパシタ側のうち一部が積層容量を構成する。これにより、キャパシタ２１０（メタル層２４ｅ、絶縁層３２、メタル層２２ｅ）については、並列に配置されたＭＩＭ容量及び積層容量によって形成され、キャパシタ２４０（メタル層２２ｅ、絶縁層３０、メタル層２０ｂ）については、キャパシタ側の一部の積層容量によって形成される。

このように、メタル層２０ｂは、メタル層２２ｅの下方全体に渡って形成される必要はなく、メタル層２２ｅの下方の一部のみに形成されていてもよい。なお、メタル層２４ｂとメタル層２０ｂの電気的接続の構成については、図７に示される電力増幅回路１Ａと同様であるため、詳細な説明は省略する。

図１２は、電力増幅回路を複数個（例えば、８個）並列接続した配置例を示す図である。図１２に示される実施形態は、電力増幅回路１Ａを４個、電力増幅回路１０００を４個、交互に並列接続した例である。

図１２に示されるように、電力増幅回路１Ａは、電力増幅回路１０００と比べてほぼ占有面積を変更することなく実装できることが分かる。なお、複数のキャパシタ２１０，２４０、抵抗素子２７０、及びトランジスタ２００を並列接続して実装する場合において、図１２に示されるように、一部のトランジスタ等についてのみ電力増幅回路１Ａを適用してもよいし、すべてのトランジスタ等について電力増幅回路１Ａを適用してもよい。

次に、図１３〜図１５を参照しつつ、キャパシタ２４０（ベース・エミッタ間容量）の他の構成例について説明する。

図１３〜図１５は、フリップチップ構造により電力増幅回路を実装する場合における、キャパシタ２１０，２４０、抵抗素子２７０、及びトランジスタ２００の構造例を示している。ここで、図１３はフリップチップ構造におけるキャパシタ２１０、抵抗素子２７０、及びトランジスタ２００の構成例（比較例３）の平面図及びＡ−Ａ線断面図であり、図１４は図１３のＢ−Ｂ線断面図であり、図１５はキャパシタ２４０を配線の寄生容量により構成した場合におけるキャパシタ２１０，２４０、抵抗素子２７０、及びトランジスタ２００の断面構造の一例を示す図である。

図１３及び図１４に示す比較例３（電力増幅回路３０００）は、図９に示す電力増幅回路１０００と比べて、メタル層２２ａの代わりにメタル層２２ｆを備え、メタル層２４ｃの代わりにバンプ接続のためのメタル層２６ａを備える。

メタル層２６ａは、例えば、トランジスタ側においてメタル層２２ｂの上に設けられ、キャパシタ側（Ｘ軸負方向側）に引き出して形成される（図１３参照）。ここで、当該引き出されたメタル層２６ａと、ベース電極５８に接続するために引き出されたメタル層２２ｆとの間において寄生容量が発生し得る。従って、当該寄生容量の発生を回避するため、一般的に、メタル層２６ａとメタル層２２ｆとの間に、絶縁層３４ｂを設ける（図１３参照）。

一方、図１５に示される電力増幅回路２においては、図１３に示す電力増幅回路３０００と比べて、メタル層２６ａとメタル層２２ｆとの間の絶縁層３４ｂを除去し、メタル層２６ａを形成する。これにより、メタル層２６ａとメタル層２２ｆとの間に意図的に所定の寄生容量を発生させる（図１５参照）。従って、エミッタ層６０と電気的に接続されたメタル層２６ａと、ベース層５６と電気的に接続されたメタル層２２ｆとの間に電荷が蓄積され、キャパシタ２４０（ベース・エミッタ間容量）が構成される。

上述の構成は、例えば、電力増幅回路３０００における絶縁層３４ｂを設ける工程を省き、絶縁層３２の上に直接メタル層２６ａを設けることで形成することができる。このため、電力増幅回路３０００におけるキャパシタ２１０（ＤＣカット容量）の配置からほぼ変更することなく、キャパシタ２４０（ベース・エミッタ間容量）を新たに形成することができる。従って、電力増幅回路２によれば、回路面積の増大を抑制しつつキャパシタの個数を増加させ、電力付加効率を改善することができる。なお、寄生容量の大きさは、各々の配線の長さや配線間の距離等の設計により、適宜変更することができる。
＝＝シミュレーション結果＝＝

次に、図１６〜図２０を参照しつつ、電力増幅器１６０Ｂの構成により電力付加効率が改善されることを、シミュレーション結果に基づいて説明する。

図１６は、キャパシタ２１０の容量値Ｃ_CUT＝０．４ｐＦ、キャパシタ２４０の容量値Ｃ_ADD＝０．０１ｐＦの場合のシミュレーション結果を示す図である。なお、Ｃ_ADD＝０．０１ｐＦは、キャパシタ２４０を無視できる程度に小さい値である。即ち、図１６は、キャパシタ２４０が設けられていない場合のシミュレーション結果と同等である。

図１６において、横軸は時間であり、縦軸には図４に示す８つの指標が示されている。ＲＦ_INは、キャパシタ２１０に入力されるＲＦ信号の電圧である。Ｉ１は、キャパシタ２１０から出力される電流である。Ｉ２は、Ｉ１にＩ_BIASを加えた電流である。Ｉ_Bは、トランジスタ２００のベース電流である。Ｉ_BIASは、バイアス回路２２０から出力されるバイアス電流である。Ｉ_ADDは、キャパシタ２４０に流れる電流である。Ｖ_Bは、トランジスタ２００のベース電圧である。Ｖ_Cは、トランジスタ２００のコレクタ電圧である。ここで、電力増幅器１６０Ａにおいては、トランジスタ２００のコレクタ電圧Ｖ_Cと、コレクタ電流Ｉ_Cの波形が重なる領域が大きくなると、消費電力（＝Ｖ_C×Ｉ_C）が増加し、電力付加効率が低下する。

図１６のＡ１点に示すように、大出力時（即ち、Ｖ_Cの振幅レベルが大きい時）において、トランジスタ２００がオフになると、ベース電圧Ｖ_Bが大きく低下する。これに伴い、Ｂ１点に示すように、バイアス電流Ｉ_BIASが大きくなる。バイアス電流Ｉ_BIASが大きくなると、Ｃ１点に示すように、コレクタ電圧Ｖ_Cが上昇するタイミングが早くなる。これにより、コレクタ電圧Ｖ_Cとコレクタ電流Ｉ_Cの波形が重なる領域が大きくなり、消費電流が増加する。すなわち、キャパシタ２４０が設けられていない場合、大出力時において、電力付加効率が低下することがわかる。

図１７は、キャパシタ２１０の容量値Ｃ_CUT＝０．４ｐＦ、キャパシタ２４０の容量値Ｃ_ADD＝１ｐＦの場合のシミュレーション結果を示す図である。図１７における横軸及び縦軸は、図１６と同一である。

図１７のＤ２点に示すように、トランジスタ２００がオフになると、キャパシタ２４０からトランジスタ２００のベースに電流（負の電流Ｉ_ADD）が流れる。この電流により、Ａ２点に示すように、大出力時におけるベース電圧Ｖ_Bの低下量は、図１６の場合と比較して小さくなる。これに伴い、Ｂ２点に示すように、バイアス電流Ｉ_BIASの増加量も、図１６の場合と比較して小さくなる。従って、Ｃ２点に示すように、図１６の場合と比較すると、コレクタ電圧Ｖ_Cが上昇するタイミングが早くなることが抑制される。これにより、キャパシタ２４０が設けられている場合、コレクタ電圧Ｖ_Cとコレクタ電流Ｉ_Cの波形が重なる領域が小さくなる。すなわち、大出力時において、電力付加効率が改善されることがわかる。

図１８は、電力増幅器１６０Ｂにおける、キャパシタ２４０の容量値Ｃ_ADDと電力付加効率との関係の一例を示すシミュレーション結果を示す図である。図１８において、横軸は出力レベル（ｄＢｍ）、縦軸は電力付加効率（％）である。図１８に示すように、キャパシタ２４０が設けられていない場合（Ｃ_ADD＝０．０１ｐＦの場合）、出力レベルが３０ｄＢｍ付近から、電力付加効率は大きく低下し始める。これに対して、キャパシタ２４０を付加することにより、大出力時における電力付加効率の低下を抑制することができる。特に、図１８に示す例では、容量値Ｃ_ADDを０．８ｐＦ〜１．２ｐＦ（トランジスタ２００のオフ時の容量値と略同等）とすることにより、大出力時における電力付加効率が大きく改善されている。

次に、広帯域のＲＦ信号に対応するために、キャパシタ２１０の容量値Ｃ_CUTを大きくした場合のシミュレーション結果について説明する。図１９は、キャパシタ２１０の容量値Ｃ_CUT＝１．４ｐＦ、キャパシタ２４０の容量値Ｃ_ADD＝０．０１ｐＦの場合のシミュレーション結果を示す図である。図１９における横軸及び縦軸は、図１６と同一である。

図１９のＡ３点に示すように、大出力時において、トランジスタ２００がオフになると、ベース電圧Ｖ_Bが大きく低下する。これに伴い、Ｂ３点に示すように、バイアス電流Ｉ_BIASが大きくなる。バイアス電流Ｉ_BIASが大きくなると、Ｃ３点に示すように、コレクタ電圧Ｖ_Cが上昇するタイミングが早くなる。これにより、コレクタ電圧Ｖ_Cとコレクタ電流Ｉ_Cの波形が重なる領域が大きくなる。すなわち、キャパシタ２４０が設けられていない場合、大出力時において、電力付加効率が低下することがわかる。

図２０は、キャパシタ２１０の容量値Ｃ_CUT＝１．４ｐＦ、キャパシタ２４０の容量値Ｃ_ADD＝１ｐＦの場合のシミュレーション結果を示す図である。図２０における横軸及び縦軸は、図１６と同一である。

図２０のＤ４点に示すように、トランジスタ２００がオフになると、キャパシタ２４０からトランジスタ２００のベースに電流（負の電流Ｉ_ADD）が流れる。この電流により、Ａ４点に示すように、大出力時におけるベース電圧Ｖ_Bの低下量は、図１９の場合と比較して小さくなる。これに伴い、Ｂ４点に示すように、バイアス電流Ｉ_BIASの増加量も、図１９の場合と比較して小さくなる。従って、Ｃ４点に示すように、図１９の場合と比較すると、コレクタ電圧Ｖ_Cが上昇するタイミングが早くなることが抑制される。これにより、キャパシタ２４０が設けられている場合、コレクタ電圧Ｖ_Cとコレクタ電流Ｉ_Cの波形が重なる領域が小さくなる。すなわち、大出力時において、電力付加効率が改善されることがわかる。このように、キャパシタ２１０の容量値によらず、キャパシタ２４０を設けることにより、電力付加効率が改善されることがわかる。
＝＝第２適用例＝＝

図２１は、本発明の一実施形態である電力増幅回路に含まれる電力増幅器１６０の構成の一例（電力増幅器１６０Ｃ）を示す図である。電力増幅器１６０Ｃは、電力増幅器１６０Ａの構成におけるキャパシタ２４０を備えない代わりに、キャパシタ４００，４１０、インダクタ４２０，４３０を備える。

キャパシタ４００（第１のキャパシタ）は、一端（第２のメタル層）がトランジスタ２００のコレクタに接続され、他端（第１のメタル層）がインダクタ４２０を通じて接地される。キャパシタ４１０（第２のキャパシタ）は、一端（第２のメタル層）がトランジスタ２００のコレクタに接続され、他端（第３のメタル層）がインダクタ４３０を通じて接地される。インダクタ４２０，４３０は、それぞれ、一端がキャパシタ４００，４１０の他端と接続され、他端が接地される。

キャパシタ４００及びインダクタ４２０は、トランジスタ２００によって増幅された増幅信号ＲＦ_OUTの周波数の略Ｍ倍（Ｍ：自然数）の周波数を共振周波数とする高調波終端回路を構成する。これにより、キャパシタ４００及びインダクタ４２０は、増幅信号ＲＦ_OUTの略Ｍ倍波（例えば、２倍波）（第１の高調波）のインピーダンスを短絡の状態に制御することができる。

同様に、キャパシタ４１０及びインダクタ４３０は、トランジスタ２００によって増幅された増幅信号ＲＦ_OUTの周波数の略Ｎ倍（Ｎ：自然数）の周波数を共振周波数とする高調波終端回路を構成する。これにより、キャパシタ４１０及びインダクタ４３０は、増幅信号ＲＦ_OUTの略Ｎ倍波（例えば、４倍波）（第２の高調波）のインピーダンスを短絡の状態に制御することができる。従って、当該２つの高調波終端回路が増幅信号ＲＦ_OUTの高調波を短絡させることにより、増幅信号ＲＦ_OUTから高調波を除去することができる。

なお、高調波終端回路において短絡させる高調波は偶数次高調波（例えば、２倍波、４倍波等）に限られず、奇数次高調波（例えば、３倍波、５倍波等）であってもよい。

このような構成においても、電力増幅器１６０Ｃにおける２つのキャパシタ４００，４１０について積層容量を適用することができる。従って、電力増幅回路の回路面積の増大を抑制しつつキャパシタの個数を増加させ、増幅信号ＲＦ_OUTから高調波を除去することができる。
＝＝第３適用例＝＝

図２２は、本発明の一実施形態である電力増幅回路に含まれる整合回路１８０の構成の一例（整合回路１８０Ａ）を示す図である。整合回路１８０Ａは、キャパシタ４４０，４５０、インダクタ４６０を備える。

キャパシタ４４０（第１のキャパシタ）は、一端（第１のメタル層）が電力増幅器１５０（第１の増幅器）の出力端子と接続され、他端（第２のメタル層）がインダクタ４６０の一端に接続される。キャパシタ４５０（第２のキャパシタ）は、一端（第２のメタル層）がインダクタ４６０の一端に接続され、他端（第３のメタル層）が電力増幅器１６０（第２の増幅器）の入力端子に接続される。インダクタ４６０は、一端がキャパシタ４４０及びキャパシタ４５０の接続点に接続され、他端が接地される。

キャパシタ４４０，４５０、及びインダクタ４６０は、電力増幅器１５０及び電力増幅器１６０の間のインピーダンスを整合する整合回路１８０Ａを構成する。

このような構成においても、整合回路１８０Ａにおける２つのキャパシタ４４０，４５０について積層容量を適用することができる。従って、電力増幅回路の回路面積の増大を抑制しつつキャパシタの個数を増加させ、２つの増幅器間のインピーダンスを整合することができる。

なお、当該構成を適用可能な整合回路は整合回路１８０Ａに限られず、直列接続された２つのキャパシタを含むいずれの整合回路に適用してもよい。例えば、図３に示される整合回路１７０，１９０において適用してもよい。

以上、本発明の実施形態について説明した。電力増幅器１６０Ａ（図４参照），１６０Ｂ（図６参照）は、一端がトランジスタ２００のベースに接続され、他端にＲＦ信号ＲＦ_INが供給されるキャパシタ２１０と、一端がトランジスタ２００のベースに接続され、他端がトランジスタ２００のエミッタに接続されたキャパシタ２４０について、３つのメタル層２０，２２，２４を積層構造とする積層容量により構成することができる。これにより、電力増幅回路の回路面積の増大を抑制しつつ、キャパシタの個数を増加させることができる。また、大出力時における電力増幅器１６０Ａ，１６０Ｂの電力付加効率を改善することができる。

また、図７、図１１に示されるように、電力増幅回路１Ａ，１Ｂにおいて、キャパシタ２４０の他端とトランジスタ２００のエミッタとの電気的接続は、貫通電極により構成することができる。なお、当該接続の構成はこれに限られない。

また、電力増幅器１６０Ｃ（図２１参照）は、一端がトランジスタ２００のコレクタに接続され、他端が各々インダクタ４２０，４３０と接続されたキャパシタ４００，４１０について、積層容量により構成することができる。これにより、回路面積の増大を抑制しつつ、増幅信号ＲＦ_OUTから高調波を除去することができる。

また、整合回路１８０Ａ（図２２参照）は、一端が電力増幅器１５０の出力端子に接続され、他端がインダクタ４６０の一端に接続されたキャパシタ４４０と、一端がインダクタ４６０の一端に接続され、他端が電力増幅器１６０の入力端子に接続されたキャパシタ４５０について、積層容量により構成することができる。これにより、回路面積の増大を抑制しつつ、電力増幅器１５０，１６０の間のインピーダンスを整合させることができる。

なお、本実施形態では、バイアス回路２２０は、トランジスタ２５０によるエミッタフォロア回路としたが、バイアス回路２２０の構成はこれに限らない。具体的には、バイアス回路２２０は、トランジスタ２００のベース電圧Ｖ_Bの低下に伴ってバイアス電流Ｉ_BIASが増加するものであれば、任意の構成を採用することができる。

また、本実施形態では、電力増幅モジュール１２０のパワー段の電力増幅器１６０においてキャパシタ２４０を設ける例を説明したが、ドライブ段の電力増幅器１５０についても、電力増幅器１６０と同等の構成としてもよい。３段以上の電力増幅器を有する構成においても同様である。

また、本明細書においては、本発明を適用した例として、電力増幅器及び整合回路を用いたが、本発明を適用する回路は電力増幅器又は整合回路に限られない。例えば、２つのキャパシタが直列接続された他の回路においても同様に適用可能である。

なお、以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更又は改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換または組み合わせが可能であることは言うまでもなく、これらも本発明の特徴を含む限り本発明の範囲に包含される。

１Ａ，１Ｂ，２，１０００，２０００，３０００ 電力増幅回路
１０ 半導体基板
１２ アイソレーション層
２０，２２，２４，２６ メタル層
３０，３２，３４ 絶縁層
４０ 抵抗
５０ サブコレクタ層
５２ コレクタ層
５４ コレクタ電極
５６ ベース層
５８ ベース電極
６０ エミッタ層
６２ エミッタ電極
１００ 送信ユニット
１１０ 変調部
１２０ 電力増幅モジュール
１３０ フロントエンド部
１４０ アンテナ
１５０，１６０，１６０Ａ，１６０Ｂ，１６０Ｃ 電力増幅器
１７０，１８０，１８０Ａ，１９０ 整合回路
２００，２５０ トランジスタ
２１０，２４０，２８０，４００，４１０，４４０，４５０，Ｃ１，Ｃ２ キャパシタ
２２０ バイアス回路
２３０，４２０，４３０，４６０ インダクタ
２６０，２７０ 抵抗素子
２９０，２９１ ダイオード
３００ ユニットセル

Claims (4)

1. 第１のメタル層と、第１の絶縁層と、第２のメタル層と、第２の絶縁層と、第３のメタル層とが順に積層された容量素子であって、
   前記第１のメタル層を一方の電極、前記第２のメタル層を他方の電極とする第１のキャパシタと、
   前記第２のメタル層を一方の電極、前記第３のメタル層を他方の電極とする第２のキャパシタと、
   を備える容量素子と、
   無線周波数信号を増幅するトランジスタと、
   を備え、
   前記第１のキャパシタの前記一方の電極に前記無線周波数信号が供給され、
   前記第１のキャパシタの前記他方の電極と、前記第２のキャパシタの前記一方の電極とが前記トランジスタのベースに接続され、
   前記第２のキャパシタの前記他方の電極が前記トランジスタのエミッタに接続される、
   電力増幅回路。
2. 請求項１に記載の電力増幅回路であって、
   前記第２のキャパシタの前記他方の電極が貫通電極によって前記トランジスタのエミッタに接続される、
   電力増幅回路。
3. 第１のメタル層と、第１の絶縁層と、第２のメタル層と、第２の絶縁層と、第３のメタル層とが順に積層された容量素子であって、
   前記第１のメタル層を一方の電極、前記第２のメタル層を他方の電極とする第１のキャパシタと、
   前記第２のメタル層を一方の電極、前記第３のメタル層を他方の電極とする第２のキャパシタと、
   を備える容量素子と、
   無線周波数信号を増幅するトランジスタと、
   を備え、
   前記第１のキャパシタの前記他方の電極と、前記第２のキャパシタの前記一方の電極が前記トランジスタのコレクタに接続され、
   前記第１のキャパシタの前記一方の電極から前記無線周波数信号の周波数の略Ｍ倍（Ｍ：自然数）の周波数である第１の高調波が出力され、
   前記第２のキャパシタの前記他方の電極から前記無線周波数信号の周波数の略Ｎ倍（Ｎ：自然数）の周波数である第２の高調波が出力される、
   電力増幅回路。
4. 第１のメタル層と、第１の絶縁層と、第２のメタル層と、第２の絶縁層と、第３のメタル層とが順に積層された容量素子であって、
   前記第１のメタル層を一方の電極、前記第２のメタル層を他方の電極とする第１のキャパシタと、
   前記第２のメタル層を一方の電極、前記第３のメタル層を他方の電極とする第２のキャパシタと、
   を備える容量素子と、
   無線周波数信号を増幅して第１の増幅信号を出力する第１の増幅器と、
   前記第１の増幅信号を増幅して第２の増幅信号を出力する第２の増幅器と、
   を備え、
   前記第１のキャパシタの前記一方の電極が前記第１の増幅器の出力端子と接続され、
   前記第１のキャパシタの前記他方の電極と、前記第２のキャパシタの前記一方の電極がインダクタを通じて接地され、
   前記第２のキャパシタの前記他方の電極が前記第２の増幅器の入力端子と接続され、
   前記第１のキャパシタ、前記第２のキャパシタ、及び前記インダクタにより、前記第１及び第２の増幅器間のインピーダンスが整合される、
   電力増幅回路。

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