JP2009260929A - スプリッタ回路 - Google Patents

Abstract

【課題】出力ポート間のアイソレーションを改善する。
【解決手段】入力ポート１と、出力ポート２と、出力ポート３と、入力ポート１と出力ポート２間にあって、入力ポート１の信号を増幅して出力ポート２に出力するＦＥＴ６と、入力ポート１と出力ポート３間にあって、入力ポート１の信号を増幅して出力ポート３に出力するＦＥＴ１１と、出力ポート２、３間に接続されるインピーダンス回路と、を備える。インピーダンス回路は、一端を出力ポート２に接続する、インダクタ１５とダイオード１７を直列形態で含む直列回路と、一端を出力ポート３に接続するインダクタ１６とダイオード１８を直列形態で含む直列回路と、２つの直列回路の他端と接地との間に接続される抵抗素子１９と、を備える。ダイオード１７、１８は、ＦＥＴ６、１１に電源の電圧が与えられる場合に順方向に電流が流れるように接続される。
【選択図】図１

Description

本発明は、スプリッタ回路に関し、特にアクティブ素子を含むスプリッタ回路に関する。

スプリッタ回路は、ＣＡＴＶ／デジタルＴＶ用ＳＴＢ（セットトップボックス）／ＴＶ等に広く使用されている。ＦＥＴ等のアクティブ素子を含むスプリッタ回路（アクティブスプリッタ回路）は、ゲインが必要な場合に使用される。このようなスプリッタ回路の重要な性能の一つとして、出力ポート間のアイソレーションが挙げられる。通常は、広帯域化のために、出力から入力へのフィードバック回路が搭載されるため、アクティブ素子であるＦＥＴのアイソレーションを改善するだけでは、十分な性能が得られず、ＦＥＴ周辺の回路で、アイソレーションを改善する必要がある。

図９は、特許文献１に記載されているスプリッタ回路の回路図である。入力端子１１６は、容量素子Ｃを介して接地すると共に、インダクタＬ１を介してＦＥＴＱ１、Ｑ２のゲートに接続される。ＦＥＴＱ１は、ソースを接地し、ドレインを出力ポート１１８に接続し、ドレインとゲート間にインダクタＬ２と抵抗素子Ｒ１からなるフィードバック回路１２１を接続する。ＦＥＴＱ２は、ソースを接地し、ドレインを出力ポート１２０に接続し、ドレインとゲート間にインダクタＬ３と抵抗素子Ｒ２からなるフィードバック回路１２３を接続する。また、出力ポート１１８および出力ポート１２０のアイソレーションを改善するために、抵抗Ｒ３およびインダクタＬ４で構成される回路１１４が出力ポート１１８、１２０間に接続される。

以上のような構成のスプリッタ回路において、ＦＥＴＱ１およびＦＥＴＱ２が動作しているとき、出力ポート１１８から入力されたＲＦ信号は、回路１１４を通過する信号と、ＦＥＴＱ１のフィードバック回路１２１もしくはＦＥＴＱ１を通過する信号に分岐する。回路１２１もしくはＦＥＴＱ１を通過した信号は、さらにパス１１０、１１２を通過して、ＦＥＴＱ２に入力され増幅される。この際、位相が１８０度シフトして、出力ポート１２０へと出力される。一方、回路１１４を通過した信号は、位相シフトされないまま、出力ポート１２０へと達する。このため、出力ポート１２０では、位相がシフトしていない信号と、１８０度シフトした信号とでそれぞれキャンセルされて出力ポート１２０における信号は減衰し、アイソレーションが改善される。

また、同様に動作する回路が特許文献２においても記載されている。

米国特許第５０４５８２２号明細書 米国特許第６５７７１９８号明細書

以下の分析は本発明において与えられる。

図９において、ＦＥＴＱ１およびＱ２がオン状態のときは、アイソレーションが改善される。しかしながら、ＦＥＴＱ１およびＱ２がオフ状態のときは、ＦＥＴＱ１、Ｑ２は、ＲＦ信号に対してほぼオープンとなり、出力ポート１１８から入力された信号は、回路１１４を通って出力ポート１２０に出力されてしまい、アイソレーションが劣化する。したがって、スプリッタ回路の電源がオフのときは、出力ポート１１８、１２０に接続された回路、デバイスが相互に影響を受けることになる。

図１０は、従来回路におけるアイソレーション特性を示す図である。図１０において、曲線ＡはＦＥＴＱ１、Ｑ２が動作状態のときの特性であり、曲線ＢはＦＥＴＱ１、Ｑ２がオフ状態のときの特性である。図１０の曲線Ｂに示すように、ＦＥＴがオフのときはアイソレーションが悪化していることが分かる。

本発明の１つのアスペクト（側面）に係るスプリッタ回路は、入力端子と、第１の出力端子と、第２の出力端子と、入力端子と第１の出力端子との間にあって、入力端子の信号を増幅して第１の出力端子に出力する第１の増幅器と、入力端子と第２の出力端子との間にあって、入力端子の信号を増幅して第２の出力端子に出力する第２の増幅器と、第１および第２の出力端子間に接続されるインピーダンス回路と、を備える。インピーダンス回路は、第１の電源が第１および第２の増幅器に供給される場合に所定のインピーダンスとなり、第１の電源が第１および第２の増幅器に供給されない場合に開放状態となるように構成される。

本発明の他のアスペクト（側面）に係るスプリッタ回路は、入力端子と、第ｉ（ｉ＝１〜ｎの整数、ｎは２以上の整数）の出力端子と、入力端子と第ｉの出力端子との間にあって、入力端子の信号を増幅して第ｉの出力端子に出力する第ｉの増幅器と、第ｊ（ｊ＝１〜ｎ−１の整数）および第ｋ（ｋ＝ｊ＋１〜ｎの整数）の出力端子間に接続されるインピーダンス回路と、を備え、インピーダンス回路は、第１の電源が第ｊおよび第ｋの増幅器に供給される場合に所定のインピーダンスとなり、第１の電源が第ｊおよび第ｋの増幅器に供給されない場合に開放状態となるように構成される。

本発明のさらに他のアスペクト（側面）に係るスプリッタ回路は、入力端子と、第ｉ（ｉ＝１〜ｎの整数、ｎは２以上の整数）の出力端子と、入力端子と第ｉの出力端子との間にあって、入力端子の信号を増幅して第ｉの出力端子に出力する第ｉの増幅器と、第１〜第ｎの出力端子の内２個以上の出力端子に接続されるインピーダンス回路と、を備え、インピーダンス回路は、第１の電源が２個以上の出力端子にそれぞれ対応する増幅器に供給される場合に、２個以上の出力端子から選択される２個の出力端子間が所定のインピーダンスとなり、第１の電源が供給されない場合に、選択される２個の出力端子におけるインピーダンスが開放状態となるように構成される。

本発明によれば、増幅器における電源供給の有無によらず、第１および第２の出力端子間のアイソレーションを改善することができる。

本発明の第１の実施例に係るスプリッタ回路の回路図である。 本発明の第１の実施例に係るスプリッタ回路におけるアイソレーション特性を示す図である。 本発明の第２の実施例に係るスプリッタ回路の回路図である。 本発明の第３の実施例に係るスプリッタ回路の回路図である。 本発明の第３の実施例に係るスプリッタ回路におけるアイソレーション特性を示す図である。 本発明の第４の実施例に係るスプリッタ回路の回路図である。 本発明の第４の実施例に係るスプリッタ回路におけるアイソレーション特性を示す図である。 本発明の第５の実施例に係るスプリッタ回路の回路図である。 従来のスプリッタ回路の回路図である。 従来のスプリッタ回路におけるアイソレーション特性を示す図である。

本発明の実施形態に係るスプリッタ回路は、入力端子（入力ポート）と、第１の出力端子（出力ポート）と、第２の出力端子と、入力端子と第１の出力端子との間にあって、入力端子の信号を増幅して第１の出力端子に出力する第１の増幅器と、入力端子と第２の出力端子との間にあって、入力端子の信号を増幅して第２の出力端子に出力する第２の増幅器と、第１および第２の出力端子間に接続されるインピーダンス回路と、を備える。インピーダンス回路は、第１の電源が第１および第２の増幅器に供給される場合に所定のインピーダンスとなり、第１の電源が第１および第２の増幅器に供給されない場合に開放状態となるように構成される。

本発明のスプリッタ回路において、インピーダンス回路は、一端を第１の出力端子に接続する、第１のインダクタと第１のダイオードを直列形態で含む第１の直列回路と、一端を第２の出力端子に接続する、第２のインダクタと第２のダイオードを直列形態で含む第２の直列回路と、第１および第２の直列回路の他端と第２の電源との間に接続される抵抗素子と、を備える。第１および第２のダイオードは、第１の電源と第２の電源の電圧が異なる場合に順方向に電流が流れるように接続されることが好ましい。

本発明のスプリッタ回路において、第１の電源の電圧が第２の電源の電圧より高く設定され、第１のダイオードは、アノードを第１のインダクタを介して第１の出力端子に接続し、カソードを抵抗素子の一端に接続し、第２のダイオードは、アノードを第２のインダクタを介して第２の出力端子に接続し、カソードを抵抗素子の一端に接続し、抵抗素子の他端を第２の電源に接続することが好ましい。

本発明の半導体装置において、上記のスプリッタ回路を含むことが好ましい。

本発明のスプリッタ装置において、抵抗素子を除く上記のスプリッタ回路を含む半導体装置を含み、抵抗素子は、半導体装置の外部にあって、半導体装置とボンディングワイヤを介して接続されるようにしてもよい。

以上のようなスプリッタ回路において、第１の電源が第１および第２の増幅器に供給される場合、出力端子において、位相シフトが無い信号と１８０度シフトする信号とによるキャンセルが生じる。また、第１の電源が第１および第２の増幅器に供給されない場合、出力端子間が開放状態となったインピーダンス回路で遮断される。したがって、第１の電源の供給の有無によらず、出力端子間のアイソレーションを維持することができる。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係るスプリッタ回路の回路図である。図１において、１は入力ポート、２、３は出力ポートを表す。入力ポート１には、ＤＣカット用の容量素子５、１０を介して増幅用のＦＥＴ６、１１のゲートが接続される。ＦＥＴ６、１１のソースは、それぞれソース回路２０、２１を介して接地される。またＦＥＴ６、１１のドレインは、それぞれフィードバック回路４、９を介して入力ポート１に接続されると共に、それぞれ出力ポート２、３にも接続される。またＤＣ電圧を供給するため、ＦＥＴ６、１１のゲートは、それぞれゲートバイアス回路７、１２を介して電源８へ接続され、それぞれのドレインもドレインバイアス回路１３、１４を介して電源８へ接続される。ゲートバイアス回路７、１２およびドレインバイアス回路１３、１４は、ＲＦ信号を通さない回路、例えばインダクタ、抵抗素子、これらの組み合わせ等で構成される。

また、ダイオード１７、１８のアノードは、それぞれインダクタ１５、１６を介して出力ポート２、３に接続される。ダイオード１７のカソードとダイオード１８のカソードは、共通に接続され、抵抗素子１９を介して接地される。ここで、抵抗素子１９の抵抗値は、ダイオード１７、１８のオン抵抗値にくらべ十分大きい値とする。また、抵抗素子１９の抵抗値は、ＦＥＴ６、１１が動作状態、すなわち電源８から例えば５Ｖの電圧が供給されている場合に、ダイオード１７および１８がオン状態になるようにアノード、カソード間に電圧がかかるよう、最適化されているとする。

図１において、ＦＥＴ６、１１が動作状態の場合、すなわち電源８から例えば５Ｖの電圧が供給されている場合は、以下のように動作する。この際、ダイオード１７、１８は、最適化された抵抗素子１９により、オン状態となっている。

ポート２から入力されたＲＦ信号は、フィードバック回路４もしくはＦＥＴ６を通る信号とインダクタ１５を通る信号とに分岐する。フィードバック回路４もしくはＦＥＴ６を通る信号は、ＦＥＴ１１のゲートへと入力され、増幅されてポート３へと出力され、この際位相が１８０度シフトする。一方、インダクタ１５、１６の値が小さく、抵抗素子１９の抵抗値がダイオード１７、１８のオン抵抗より十分大きい場合、インダクタ１５を通る信号は、位相シフトされずに、ダイオード１７、１８、インダクタ１６を通ってポート３へと出力される。したがって、ダイオード１７、１８のオン抵抗を最適化すれば、ポート３において、位相が１８０度シフトした信号と、位相シフトが無い信号との間でキャンセレーションが起き、ポート３からの信号は減衰するため、ポート２、３間のアイソレーションが改善される。また、キャンセルする２つの信号の位相差が、配線やＦＥＴ特性等の影響で、１８０度とならない場合には、インダクタ１５、１６のインダクタンスを、位相差が１８０度となってキャンセルするよう調整する。また、ポート３から入力されたＲＦ信号についても同様にポート２においてキャンセルされる。

一方、図１において、ＦＥＴ６、１１がオフ状態の場合、すなわち電源８が例えば０Ｖである場合は、以下のように動作する。この際、ダイオード１７、１８は、アノード、カソード間に電圧がかからないため、オフ状態となっている。

ポート２から入力されたＲＦ信号は、ＦＥＴ６、ダイオード１７がオフ状態であるため、ほとんどがフィードバック回路４および９を介してポート３から出力される。この場合、フィードバック回路４、９は、一般に高抵抗であるので、ポート３における信号は小さく、アイソレーションは悪化しない。また、ポート３から入力されたＲＦ信号についても同様にポート２において信号は小さく、アイソレーションは悪化しない。

図２は、本発明の第１の実施例に係るスプリッタ回路におけるアイソレーション特性を示す図である。曲線ＡはＦＥＴが動作状態のとき、曲線ＢはＦＥＴがオフ状態のときの特性であって、オン、オフにかかわらず、良好なアイソレーション特性が維持されていることが示される。すなわち、従来のスプリッタ回路における出力ポート間の抵抗Ｒ３を、本実施例では、ＦＥＴのオフ時にあわせてオフするダイオード１７、１８に置き換えることで、オフ時のアイソレーション特性を大幅に改善することができる（図１０の曲線Ｂ対図２の曲線Ｂ）。

図３は、本発明の第２の実施例に係るスプリッタ回路の回路図である。図３において、図１と同一の符号は同一物を表し、その説明を省略する。図３の抵抗素子１９ａは、図１の抵抗素子１９と同様のものであるが、ＩＣの外部部品として構成される点が第１の実施例と異なる。２２は、ＩＣと外部部品とされる抵抗素子１９ａを接続するためのボンディングワイヤであって、ダイオード１７、１８のカソードと抵抗素子１９ａの一端とを接続する。第２の実施例に係るスプリッタ回路の動作は、実施例１と同様であり、同様の効果を奏する。

本実施例では、抵抗素子１９ａを外部部品とすることで、ポート２、３間のアイソレーション特性を変更するための抵抗素子１９ａの抵抗値の調整が、外部において調整可能であり容易である。また、抵抗素子１９ａとして、適切な温度特性をもつ部品を使用することで、出力ポート間のアイソレーション特性における温度特性を改善することができる。

図４は、本発明の第３の実施例に係るスプリッタ回路の回路図である。図４において、入力ポートＩＮ、出力ポートＯＵＴ１〜ＯＵＴｎ、容量素子Ｃ１〜Ｃｎ、ＦＥＴＭＮ１〜ＭＮｎ、ソース回路ＳＣ１〜ＳＣｎ、フィードバック回路ＦＣ１〜ＦＣｎ、ゲートバイアス回路ＧＣ１〜ＧＣｎ、ドレインバイアス回路ＤＣ１〜ＤＣｎ、電源ＶＤＤ、ダイオードＤ１２〜Ｄｎｎ−１、インダクタＬ１２〜Ｌｎｎ−１、抵抗素子Ｒ１２〜Ｒｎ−１ｎは、図１の入力ポート１、出力ポート２、３、容量素子５、１０、ＦＥＴ６、１１、ソース回路２０、２１、フィードバック回路４、９、ゲートバイアス回路７、１２、ドレインバイアス回路１３、１４、電源８、ダイオード１７、１８、インダクタ１５、１６、抵抗素子１９にそれぞれ相当し、同様に動作する。

図１のスプリッタ回路は、入力端子を共通とする２個の増幅部が存在している。これに対し、図４のスプリッタ回路は、入力端子を共通とするｎ個の増幅部が存在し、２個の増幅部の出力端子間にそれぞれインピーダンス回路が配される。これらのインピーダンス回路は、第１の実施例と同様に、増幅部内のＦＥＴが動作状態のときに、出力ポートにおいて、位相が１８０度シフトした信号と、位相シフトが無い信号との間でキャンセレーションが起き、出力ポートからの信号は減衰する。したがって、２個の増幅部の出力端子間のアイソレーションが改善される。一方、２個の増幅部内のＦＥＴがオフ状態のときに、インピーダンス回路がハイインピーダンスとなり、２個の増幅部の出力端子間のアイソレーションは、悪化しない。

図５は、本発明の第３の実施例に係るスプリッタ回路におけるアイソレーション特性を示す図である。曲線ＡはＦＥＴが動作状態のとき、曲線ＢはＦＥＴがオフ状態のときの特性であって、オン、オフにかかわらず、良好なアイソレーション特性が維持されていることが示される。

第３の実施例に係るスプリッタ回路によれば、３分岐以上の場合の構成であっても、第１の実施例と同様に出力端子間のアイソレーションを維持することができる。なお、抵抗素子Ｒ１２〜Ｒｎ−１ｎを外部部品とし、これらをボンディングワイヤで接続するようにしてもよいことは、第２の実施例と同様である。なお、上記において、ｎ＝２とすれば図１と一致する。

図６は、本発明の第４の実施例に係るスプリッタ回路の回路図である。図６において、図４と同一の符号は、同一物を表し、その説明を省略する。図６に示すスプリッタ回路は、図４のダイオードＤ１２〜Ｄｎｎ−１、インダクタＬ１２〜Ｌｎｎ−１、抵抗素子Ｒ１２〜Ｒｎ−１ｎに替え、ダイオードＤ１〜Ｄｎ、インダクタＬ１〜Ｌｎ、抵抗素子Ｒ０を備える。

インダクタＬｉ、ダイオードＤｉからなる直列回路は、出力ポートＯＵＴｉと抵抗素子Ｒ０の一端との間に備えられる。抵抗素子Ｒ０は、一端をダイオードＤ１〜Ｄｎのカソードに共通に接続し、他端を接地する。

このような構成のスプリッタ回路は、入力端子を共通とするｎ個の増幅部が存在し、ｎ個の増幅部の出力端子間にインピーダンス回路が配される。このインピーダンス回路は、第１の実施例と同様に、増幅部内のＦＥＴが動作状態のときに、出力ポートにおいて、位相が１８０度シフトした信号と、位相シフトが無い信号との間でキャンセレーションが起き、出力ポートからの信号は減衰する。したがって、２個の増幅部の出力端子間のアイソレーションが改善される。一方、２個の増幅部内のＦＥＴがオフ状態のときに、インピーダンス回路がハイインピーダンスとなり、２個の増幅部の出力端子間のアイソレーションは、悪化しない。

図７は、本発明の第４の実施例に係るスプリッタ回路におけるアイソレーション特性を示す図である。曲線ＡはＦＥＴが動作状態のとき、曲線ＢはＦＥＴがオフ状態のときの特性であって、オン、オフにかかわらず、良好なアイソレーション特性が維持されていることが示される。

第４の実施例に係るスプリッタ回路によれば、３分岐以上の場合の構成であっても、第１の実施例と同様に出力端子間のアイソレーションを維持することができる。なお、抵抗素子Ｒ０を外部部品とし、これらをボンディングワイヤで接続するようにしてもよいことは、第２の実施例と同様である。なお、上記において、ｎ＝２とすれば図１と一致する。

図８は、本発明の第５の実施例に係るスプリッタ回路の回路図である。図８において、図６と同一の符号は、同一物を表し、その説明を省略する。図８に示すスプリッタ回路は、図６のダイオードＤ２、Ｄ４〜Ｄｎ、インダクタＬ２、Ｌ４〜Ｌｎを省いた回路である。このスプリッタ回路は、出力ポートＯＵＴ１、ＯＵＴ３に関し、第１の実施例に係るスプリッタ回路と同一構成となる。

全ての出力ポート間の良好なアイソレーション特性が必要なく、例えば出力ポートＯＵＴ１、ＯＵＴ３の間のアイソレーションのみ必要な場合、出力ポートＯＵＴ１、ＯＵＴ３のみにインダクタＬ１、Ｌ３およびダイオードＤ１、Ｄ３をそれぞれ接続する。このような構成によれば、実施例３、４に比べて回路の簡略化が図られる。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１ 入力ポート
２、３ 出力ポート
４、９ フィードバック回路
５、１０ 容量素子
６、１１ ＦＥＴ
７、１２ ゲートバイアス回路
８ 電源
１３、１４ ドレインバイアス回路
１５、１６ インダクタ
１７、１８ ダイオード
１９、１９ａ 抵抗素子
２０、２１ ソース回路
２２ ボンディングワイヤ
Ｃ１〜Ｃｎ 容量素子
Ｄ１〜Ｄｎ、Ｄ１２〜Ｄｎｎ−１ ダイオード
ＤＣ１〜ＤＣｎ ドレインバイアス回路
ＦＣ１〜ＦＣｎ フィードバック回路
ＧＣ１〜ＧＣｎゲートバイアス回路
ＩＮ 入力ポート
Ｌ１〜Ｌｎ、Ｌ１２〜Ｌｎｎ−１ インダクタ
ＭＮ１〜ＭＮｎ ＦＥＴ
ＯＵＴ１〜ＯＵＴｎ 出力ポート
Ｒ０、Ｒ１２〜Ｒｎ−１ｎ 抵抗素子
ＳＣ１〜ＳＣｎ ソース回路
ＶＤＤ 電源

Claims (11)

1. 入力端子と、
   第１の出力端子と、
   第２の出力端子と、
   前記入力端子と前記第１の出力端子との間にあって、前記入力端子の信号を増幅して前記第１の出力端子に出力する第１の増幅器と、
   前記入力端子と前記第２の出力端子との間にあって、前記入力端子の信号を増幅して前記第２の出力端子に出力する第２の増幅器と、
   前記第１および第２の出力端子間に接続されるインピーダンス回路と、
   を備え、
   前記インピーダンス回路は、第１の電源が前記第１および第２の増幅器に供給される場合に所定のインピーダンスとなり、前記第１の電源が前記第１および第２の増幅器に供給されない場合に開放状態となるように構成されることを特徴とするスプリッタ回路。
2. 前記インピーダンス回路は、
   一端を前記第１の出力端子に接続する、第１のインダクタと第１のダイオードを直列形態で含む第１の直列回路と、
   一端を前記第２の出力端子に接続する、第２のインダクタと第２のダイオードを直列形態で含む第２の直列回路と、
   前記第１および第２の直列回路の他端と第２の電源との間に接続される抵抗素子と、
   を備え、
   前記第１および第２のダイオードは、前記第１の電源と第２の電源の電圧が異なる場合に順方向に電流が流れるように接続されることを特徴とする請求項１記載のスプリッタ回路。
3. 前記第１の電源の電圧が前記第２の電源の電圧より高く設定され、
   前記第１のダイオードは、アノードを前記第１のインダクタを介して前記第１の出力端子に接続し、カソードを前記抵抗素子の一端に接続し、
   前記第２のダイオードは、アノードを前記第２のインダクタを介して前記第２の出力端子に接続し、カソードを前記抵抗素子の一端に接続し、
   前記抵抗素子の他端を前記第２の電源に接続することを特徴とする請求項２記載のスプリッタ回路。
4. 入力端子と、
   第ｉ（ｉ＝１〜ｎの整数、ｎは２以上の整数）の出力端子と、
   前記入力端子と第ｉの出力端子との間にあって、前記入力端子の信号を増幅して第ｉの出力端子に出力する第ｉの増幅器と、
   第ｊ（ｊ＝１〜ｎ−１の整数）および第ｋ（ｋ＝ｊ＋１〜ｎの整数）の出力端子間に接続されるインピーダンス回路と、
   を備え、
   前記インピーダンス回路は、第１の電源が第ｊおよび第ｋの増幅器に供給される場合に所定のインピーダンスとなり、前記第１の電源が第ｊおよび第ｋの増幅器に供給されない場合に開放状態となるように構成されることを特徴とするスプリッタ回路。
5. 前記インピーダンス回路は、
   一端を前記第ｊの出力端子に接続する、第ｊのインダクタと第ｊのダイオードを直列形態で含む第ｊの直列回路と、
   一端を前記第ｋの出力端子に接続する、第ｋのインダクタと第ｋのダイオードを直列形態で含む第ｋの直列回路と、
   前記第ｊおよび第ｋの直列回路の他端と第２の電源との間に接続される抵抗素子と、
   を備え、
   前記第ｊおよび第ｋのダイオードは、前記第１の電源と第２の電源の電圧が異なる場合に順方向に電流が流れるように接続されることを特徴とする請求項４記載のスプリッタ回路。
6. 前記第１の電源の電圧が前記第２の電源の電圧より高く設定され、
   前記第ｊのダイオードは、アノードを前記第ｊのインダクタを介して前記第ｊの出力端子に接続し、カソードを前記抵抗素子の一端に接続し、
   前記第ｋのダイオードは、アノードを前記第ｋのインダクタを介して前記第ｋの出力端子に接続し、カソードを前記抵抗素子の一端に接続し、
   前記抵抗素子の他端を前記第２の電源に接続することを特徴とする請求項５記載のスプリッタ回路。
7. 入力端子と、
   第ｉ（ｉ＝１〜ｎの整数、ｎは２以上の整数）の出力端子と、
   前記入力端子と第ｉの出力端子との間にあって、前記入力端子の信号を増幅して第ｉの出力端子に出力する第ｉの増幅器と、
   第１〜第ｎの出力端子の内２個以上の出力端子に接続されるインピーダンス回路と、
   を備え、
   前記インピーダンス回路は、第１の電源が前記２個以上の出力端子にそれぞれ対応する増幅器に供給される場合に、前記２個以上の出力端子から選択される２個の出力端子間が所定のインピーダンスとなり、前記第１の電源が供給されない場合に、前記選択される２個の出力端子におけるインピーダンスが開放状態となるように構成されることを特徴とするスプリッタ回路。
8. 前記インピーダンス回路は、
   前記２個以上の出力端子にそれぞれ対応して、一端を接続する、インダクタとダイオードを直列形態で含むそれぞれの直列回路と、
   前記それぞれの直列回路の他端と第２の電源との間に接続される抵抗素子と、
   を備え、
   前記ダイオードは、前記第１の電源と第２の電源の電圧が異なる場合に順方向に電流が流れるように接続されることを特徴とする請求項７記載のスプリッタ回路。
9. 前記第１の電源の電圧が前記第２の電源の電圧より高く設定され、
   それぞれの前記ダイオードは、アノードを前記インダクタを介して前記２個以上の出力端子のそれぞれに接続し、カソードを前記抵抗素子の一端に接続し、
   前記抵抗素子の他端を前記第２の電源に接続することを特徴とする請求項８記載のスプリッタ回路。
10. 請求項１乃至９のいずれか一に記載のスプリッタ回路を含む半導体装置。
11. 前記抵抗素子を除く請求項２、３、５、６、８、９のいずれか一に記載のスプリッタ回路を含む半導体装置を含み、
    前記抵抗素子は、前記半導体装置の外部にあって、前記半導体装置とボンディングワイヤを介して接続されることを特徴とするスプリッタ装置。

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