JP4758624B2 - 利得可変型増幅器 - Google Patents
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Description
かかる利得可変型増幅器においてはデュプレッション型電界効果トランジスタを用いて半導体増幅回路が構成されているが、これを例えば、エンハンスメント型電界効果トランジスタに代えても同様な回路動作を得ることができる。
図3には、上述の利得可変型増幅器におけるデュプレッション型電界効果トランジスタに代えてエンハンスメント型電界効果トランジスタを用いた場合の回路構成例が示されており、以下、同図を参照しつつこの従来回路構成について概括的に説明する。
すなわち、まず、増幅経路201は、カスコード接続されたエンハンスメント型の第1及び2のFET61,62を主たる構成要素としてカスコード増幅回路が構成されており、第1のFET61のゲートG1に印加された入力信号がカスコード増幅されて第2のFET62のドレインD2側に得られるようになっている。
一方、バイパス経路202は、入力信号を第1のFET61のゲートG1の手前側から第2のFET62のドレインD2側へバイパスさせるように第3のFET63を主たる構成要素として構成されたものとなっている。
すなわち、入力される高周波信号が低い電力レベルの場合、第1及び第2のFET61,62が増幅動作可能となるように第一及び第二のゲート電圧供給端子64,65に所定のゲート電圧が印加されて、増幅経路201がいわばオン(ON)状態とされる一方、第3のFET63が非導通状態となるように制御電圧供給端子66には所定の制御電圧が印加されることで、バイパス経路202はいわばオフ(OFF)状態とされることとなる。
その結果、高周波信号入力端子67から入力された高周波信号は、第1及び第2のFET61,62により増幅されて、高周波信号出力端子68から出力されることとなる。
そして、増幅経路201における第1及び第2のFET61,62のオフ状態が保持できなくなる時間が重複することによって、本来オフ状態に保持されるべき増幅経路201はオフ状態を保持できなくなり、そのため、電力消費が発生し、先に述べたような低消費電力状態が維持できなくなるという問題が生ずる。
半導体増幅回路と、当該半導体増幅回路をバイパスするバイパス経路を有してなる利得可変型増幅器であって、
前記半導体増幅回路は、カスコード接続された2つの電界効果トランジスタによるカスコードアンプからなり、第1の電界効果トランジスタはソース接地アンプ、第2の電界効果トランジスタはゲート接地アンプで構成され、
前記カスコード接続された2つの電界効果トランジスタの相互の接続点に、第3の電界効果トランジスタのドレインが接続されると共に、当該第3の電界効果トランジスタのソースは接地される一方、
前記バイパス経路は、その一端が前記半導体増幅回路の入力側に、他端が前記半導体増幅回路の出力側に、それぞれ接続されてなり、
前記第3の電界効果トランジスタは、その動作状態が当該第3の電界効果トランジスタのゲートへ印加される制御電圧によって、
前記カスコードアンプを構成する2つの電界効果トランジスタがともに動作状態の場合には、非動作状態に、また、前記カスコードアンプを構成する2つの電界効果トランジスタがともに非動作状態の場合には、動作状態に、それぞれ制御可能に構成されてなるものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における利得可変型増幅器の構成例について、図1を参照しつつ説明する。
この利得可変型増幅器は、第1、第2及び第3の電界効果トランジスタ(以下、「FET」という)1〜3を主たる構成要素としてなる増幅経路101と、第4のFET4を主たる構成要素としてなるバイパス経路102とを有してなるものである。なお、本発明の実施の形態において、第1乃至第4のFET1〜4は、エンハンスメント型シングルゲート電界効果トランジスタが用いられたものとなっている。
一方、第1のFET1のドレインD1は、第2のFET2のソースS2に接続されて、第1及び第2のFET1,2によりカスコードアンプが形成されるようになっており、第2のFET2のドレインD2は、出力整合回路32及び第2のDCカットキャパシタ12を介して高周波信号出力端子34に接続されている。
なお、上記構成における回路は、半導体集積回路化したものが好適であるが、いわゆるディスクリートに構成しても勿論良いものである。
まず、前提条件として、第一及び第二のゲート電圧供給端子35,36には同相のゲート電圧が印加される一方、第一及び第二の制御電圧供給端子37,38には、第一及び第二のゲート電圧供給端子35,36に印加されるゲート電圧に対し、逆相でそれぞれ制御電圧が印加されるものとする。
かかる前提の下、最初に、低電力レベルの高周波信号が入力される場合、増幅経路101の第1及び第2のFET1,2がオン状態、換言すれば、第1及び第2のFET1,2による高周波信号の増幅が行われる状態となるゲート電圧を第一及び第二のゲート電圧供給端子35,36に印加する一方、バイパス経路102の第4のFET4と、増幅経路101に設けられた第3のFET3は、共にオフ状態、すなわち、ドレイン・ソース間が非導通状態となる制御電圧を第一及び第二の制御電圧供給端子37,38にそれぞれ印加することとなる。
その結果、高周波信号入力端子33から入力された信号は、第1のFET1のゲートG1に入力され、第1及び第2のFET1,2による増幅を受けて高周波信号出力端子34から出力されることとなる。そして、この際、第3のFET3はオフ状態であるため、そのドレインD3は高インピーダンスとなり、そのため、入力された高周波信号に対して影響を及ぼすことがなく、第1及び第2のFET1,2において高周波信号の増幅が適正に行われることとなる。
まず、図2及び図4において、いずれも横軸は、入力電力(dBm)を表し、縦軸は、動作電流(A)を表すものとなっている。
図2に示された本発明の実施の形態における利得可変型増幅器の特性例においては、例えば、入力電力が+10dBmのとき、動作電流はほぼ零mAであるのに対して、図4に示された従来回路で約1.2mAの動作電流が流れており、本発明の実施の形態における利得可変型増幅器が動作電流の抑圧という点で改善されたものであることが確認できる。
2…第2の電界効果トランジスタ
3…第3の電界効果トランジスタ
4…第4の電界効果トランジスタ
33…高周波信号入力端子
34…高周波信号出力端子
35…第一のゲート電圧供給端子
36…第二のゲート電圧供給端子
37…第一の制御電圧供給端子
38…第二の制御電圧供給端子
39…電源供給端子
101…増幅経路
102…バイパス経路
Claims (1)
- 半導体増幅回路と、当該半導体増幅回路をバイパスするバイパス経路を有してなる利得可変型増幅器であって、
前記半導体増幅回路は、カスコード接続された2つの電界効果トランジスタによるカスコードアンプからなり、第1の電界効果トランジスタはソース接地アンプ、第2の電界効果トランジスタはゲート接地アンプで構成され、
前記カスコード接続された2つの電界効果トランジスタの相互の接続点に、第3の電界効果トランジスタのドレインが接続されると共に、当該第3の電界効果トランジスタのソースは接地される一方、
前記バイパス経路は、その一端が前記半導体増幅回路の入力側に、他端が前記半導体増幅回路の出力側に、それぞれ接続されてなり、
前記第3の電界効果トランジスタは、その動作状態が当該第3の電界効果トランジスタのゲートへ印加される制御電圧によって、
前記カスコードアンプを構成する2つの電界効果トランジスタがともに動作状態の場合には、非動作状態に、また、前記カスコードアンプを構成する2つの電界効果トランジスタがともに非動作状態の場合には、動作状態に、それぞれ制御可能に構成されてなることを特徴とする利得可変型増幅器。
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