JP4146256B2 - 利得可変型増幅器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、利得可変型の増幅器に係り、特に、各種の無線通信機器において高周波信号の増幅に用いられるものにあって、入出力電力特性の向上等を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の増幅器としては、例えば、増幅動作を行う増幅用半導体素子の入力側において、その増幅用半導体素子への高周波入力ラインとグランドとの間に、外部からの制御電圧によって導通状態を可変できる信号減衰用半導体素子を直列に設け、増幅用半導体素子への入力信号の減衰を行えるようにして利得可変可能に構成されたものが公知・周知となっている（例えば、特許文献１参照。）。
増幅器の利得を変える方策としては、上述のようにいわゆる利得可変を行う回路を設けるだけでなく、例えば、十分な信号入力に対しては、増幅器の電源電圧を断として最小の利得とする方法もある。
【０００３】
【特許文献１】
特開２００１−２３７６５０号公報（第３−４頁、第１図）
【０００４】
【発明が解決しようとする課題】
ところで、上述したような増幅器の入力側には、前段の回路と増幅器とのインピーダンス整合を行う入力インピーダンス整合回路が、また、出力側には、後段の回路と増幅器とのインピーダンス整合を行う出力インピーダンス整合回路が、それぞれ設けられることが多い。
このようなインピーダンス整合回路は、通常、微弱な信号が入力される場合を想定し、利得可変を行わない状態、すなわち、換言すれば、増幅器の利得が最大時において最適化されるため、増幅器の入力端及び出力端のそれぞれにおける電圧定在波比は、良好な特性を得ることができる。
【０００５】
その一方、利得可変時、すなわち、換言すれば、増幅器の利得を最小とする場合には、先の特許文献１に開示された構成の増幅器においては、信号減衰用半導体素子がオン状態（導通状態）となり増幅器の入力及び出力インピーダンスが、利得可変を行わない場合と大きく異なるため、入出力端にそれぞれインピーダンス整合回路が設けられていても、これらのインピーダンス整合回路は先に述べたように増幅器の利得が最大時に最適化されていることから、利得可変時における電圧定在波比は著しく悪化してしまう。
その結果、増幅器の前段や後段に接続されるフィルターの特性悪化を招来し、結局、無線通信機の受信性能を著しく悪化させてしまうという問題がある。
【０００６】
また、利得可変を行う回路を設けずに、電源供給の有無により利得可変を行うようにした増幅器の場合、電源供給を断つことにより無線通信機の低消費電力化が図られるという利点はあるものの、この場合にあっても、増幅器の入出力インピーダンスは、電源供給時と電源供給を断とした場合とでは大きく異なるため、電源供給を断とした場合における増幅器の入出力端における電圧定在波比が電源供給時に比して悪化してしまうという問題が生ずる点では、利得可変を行う回路を設けた増幅器と同様である。
さらに、このような電源電圧の供給の有無によって利得可変を行うようにした増幅器においては、その利得可変時（電源非供給断時）の利得が、信号増幅用半導体素子の入出力間アイソレーションによりほぼ決定されてしまうために、利得減衰量、すなわち、利得可変を行わない場合（電源供給時）の利得と利得可変を行う場合（電源非供給時）の利得の差を任意に設定することが不可能であるため、使い勝手が悪いという問題がある。
【０００７】
そこで、本願発明者は、上記問題を解決し、利得可変時における低消費電力を実現しつつ、利得可変の有無に関わらず入出力端における電圧定在波比の良好な利得可変型増幅器を発明し、既に出願を行った（特願２０００２−３６１２６６号）。
図３には、かかる本願発明者により発明された利得可変型増幅器の回路構成が示されており、以下、同図を参照しつつこの増幅器について概括的に説明する。
この図３に示された利得可変型増幅器は、信号増幅用ＦＥＴ（電界効果トランジスタ）１により入力された高周波信号が増幅されると共に、バイアスＳＷ用ＦＥＴ５によって利得可変の有無が選択可能に構成されてなるものである。そして、さらに、信号増幅用ＦＥＴ１の第１のゲート端子（Ｇ１）側に第１のＤＣカット用キャパシタ６及び抵抗器７並びに入力インピーダンス補正用ＦＥＴ２が配設され、また、信号増幅用ＦＥＴ１のドレイン端子側に第２のＤＣカット用キャパシタ１２及び抵抗器１３並びに出力インピーダンス補正用ＦＥＴ３が配設され、さらに、信号増幅用ＦＥＴ１の第１のゲート端子（Ｇ１）とドレイン端子間に第４のＤＣカット用キャパシタ２３、増幅器バイパス用ＦＥＴ４及び第５のＤＣカット用キャパシタ２７が配設されたものとなっている。
【０００８】
かかる構成において、利得可変を行わない場合（最大利得を得る場合）には、電源電圧印加端子３４に信号増幅用ＦＥＴ１が動作するような電圧を印加すると共に、第２のコントロール電圧印加端子３７には、バイアスＳＷ用ＦＥＴ５がＯＮ状態となるようなバイアス電圧を印加する一方、第１のコントロール電圧印加端子３６には、増幅器バイパス用ＦＥＴ４、入力インピーダンス補正用ＦＥＴ２及び出力インピーダンス補正用ＦＥＴ３のピンチオフ電圧をＶpとした場合、−Ｖp以上のバイアス電圧を印加することで、信号増幅用ＦＥＴ１が増幅動作を行う状態となる一方、増幅器バイパス用ＦＥＴ４、入力インピーダンス補正用ＦＥＴ２及び出力インピーダンス補正用ＦＥＴ３はＯＦＦ状態となる。そして、高周波信号入力端子３２へ印加された高周波信号は、増幅器バイパス用ＦＥＴ４、入力インピーダンス補正用ＦＥＴ２及び出力インピーダンス補正用ＦＥＴ３で減衰されることなく信号増幅用ＦＥＴ１により最大利得で増幅されて高周波信号出力端子３３から得ることができる。
【０００９】
一方、利得可変時、すなわち、最小利得を得る場合、第２のコントロール電圧印加端子３７には、バイアスＳＷ用ＦＥＴ５がＯＦＦ状態となるようなバイアス電圧を印加する一方、第１のコントロール電圧印加端子３６には、−Ｖp以下のバイアス電圧を印加することで、信号増幅用ＦＥＴ１がＯＦＦ状態となり、増幅器バイパス用ＦＥＴ４、入力インピーダンス補正用ＦＥＴ２及び出力インピーダンス補正用ＦＥＴ３はＯＮ状態となる。そして、高周波入力端子３２への高周波入力信号は、増幅器バイパス用ＦＥＴ４を介して高周波信号出力端子３３へバイパスされると共に、信号増幅用ＦＥＴ１の入力側における入力インピーダンスの変動が、入力インピーダンス補正用ＦＥＴ２を中心とした回路部分によって補正され、また、信号増幅用ＦＥＴ１の出力側における出力インピーダンスの変動が、出力インピーダンス補正用ＦＥＴ３を中心とした回路部分によって補正されるようになっている。そのため、利得可変を行わない状態、すなわち、信号増幅用ＦＥＴ１のみが動作して最大利得が得られる場合と比較して、利得可変時における増幅器の入出力端子における電圧定在波比の変動を小さくし、かつ、利得可変時に低消費電力化が可能となっている。
【００１０】
しかしながら、この利得可変型増幅器においては、次述するような問題がある。
まず、信号増幅用ＦＥＴ１がＯＦＦ状態とされて、高周波入力端子３２へ印加された高周波信号が、増幅器バイパス用ＦＥＴ４を介して高周波信号出力端子３３へバイパスされる動作状態にあっても、信号増幅用ＦＥＴ１は、増幅器バイパス用ＦＥＴ４を中心としたバイパス回路と並列に配置されているため、高周波入力端子３２へ印加された高周波信号は、実際には信号増幅用ＦＥＴ１の第１のゲート端子（Ｇ１）にも印加され、その信号レベルは、高周波入力端子３２へ印加された高周波信号のレベルの増大と共に増大するものとなる。
ここで、信号増幅用ＦＥＴ１の第１のゲート端子（Ｇ１）とソースとの間には、等価的にダイオードが接続されていると見ることができる。したがって、先に述べたように高周波信号入力により第１のゲート端子（Ｇ１）の電位が上昇すると、ソース電位も同様に上昇してしまう。また、信号増幅用ＦＥＴ１の第２のゲート端子（Ｇ２）は、ソースインダクタ２０を介して信号増幅用ＦＥＴ１のソースと接続されているため、結果としてこの第２のゲート端子（Ｇ２）の電位もソース電位と共に上昇することとなる。
【００１１】
ところで、信号増幅用ＦＥＴ１のドレインには、予め電源電圧印加端子３４よりチョークインダクタ２８を介してこの信号増幅用ＦＥＴ１が動作するようなバイアスが印加されているが、例えば、高周波信号入力端子３２に強電界の高周波信号入力信号が印加された場合には、それによって、先に述べたように信号増幅用ＦＥＴ１のソース端子、第２のゲート端子（Ｇ２）の電位が上昇し、その結果、信号増幅用ＦＥＴ１のドレイン端子及びソース端子並びに第２のゲート端子（Ｇ２）の各々の電位が同電位（０Ｖ）に近くなるため、本来であれば、非導通状態にあるべき信号増幅用ＦＥＴ１のドレイン・ソース間が導通状態となってしまうという不都合を生ずることがある。このため、高周波信号入力端子３２に印加された強電界の高周波信号は、入力インピーダンス整合回路２９、ＤＣカット用キャパシタ２３、増幅器バイパス用ＦＥＴ４及びＤＣカット用キャパシタ２７を介して高周波信号出力端子３３に出力されると共に、上述のようにして実質的に導通状態となってしまった信号増幅用ＦＥＴ１のドレイン・ソース間、ソースインダクタ２０及びソースキャパシタ２２を介してグランドへ漏洩されてしまう結果となる。このようにして、高周波信号出力端子３３に出力されるべき高周波信号が減衰されてしまうため、図３に示された利得可変型増幅器においては、強電界の高周波信号が入力された場合における線形特性が著しく損なわれてしまうという問題がある。
図４には、図３に示された利得可変型増幅器の利得可変時における入力電力に対する利得変化の様子を示す特性図が示されているが、同図によれば、高周波信号の入力レベルが増大した場合に、増幅器としての線形特性が極端に劣化することが確認できる。
【００１２】
本発明は、上記実状に鑑みてなされたもので、利得可変時における入出力電力特性の良好な利得可変型増幅器を提供するものである。
【００１３】
【課題を解決するための手段】
上記発明の目的を達成するため、本発明に係る利得可変型増幅器は、
信号増幅用電界効果トランジスタを用いて高周波信号の増幅が行われるよう構成されてなる利得可変型増幅器であって、
増幅器バイパス用電界効果トランジスタを中心として構成されてなる増幅器バイパス手段が前記信号増幅用電界効果トランジスタと並列に設けられる一方、
前記信号増幅用電界効果トランジスタのソース端子側には、当該トランジスタの動作を制御するバイアスＳＷ用電界効果トランジスタが接続され、
前記信号増幅用電界効果トランジスタの第２のゲート端子が前記バイアスＳＷ用電界効果トランジスタのソース端子と自己バイアス抵抗器との接続点に接続されてなるものである。
【００１４】
かかる構成においては、利得可変時、すなわち、増幅器を最小利得とする場合に、高周波入力信号のレベルが増大し、それにより信号増幅用電界効果トランジスタのソース端子の電圧が上昇したとしても、信号増幅用電界効果トランジスタの第２のゲート端子の電位は、ほぼ０Ｖに維持することができ、この第２のゲート端子（Ｇ２）の電圧を常にソース端子の電位よりも低く保持できることとなるので、信号増幅用電界効果トランジスタのドレイン・ソース間を絶えず非導通状態に保つことが可能となり、その結果、入力された強電界の高周波信号が、増幅器バイパス手段を通過した後、信号増幅用電界効果トランジスタのドレイン・ソース間を介してグランドに漏洩されることなく、良好な線形特性を得ることが可能となるものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について、図１及び図２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
本発明の実施の形態における利得可変型増幅器は、信号増幅用ＦＥＴ（電界効果トランジスタ）１により入力された高周波信号が増幅されると共に、バイアスＳＷ用ＦＥＴ２によって利得可変の有無が選択可能に構成されてなるものである。そして、さらに、信号増幅用ＦＥＴ１の第１のゲート端子（Ｇ１）とドレイン端子間に第３のＤＣカット用キャパシタ（バイパス用ＦＥＴソース側ＤＣカット用キャパシタ）１３、増幅器バイパス用ＦＥＴ３及び第４のＤＣカット用キャパシタ（バイパス用ＦＥＴドレイン側ＤＣカット用キャパシタ）１４により構成された増幅器バイパス手段としてのバイパス回路１０１が設けられたものとなっている。
以下、具体的に回路接続について説明すれば、まず、信号増幅用ＦＥＴ１は、例えば、ＭＥＳＦＥＴ(Metal Semiconductor Field Effect Transistor)が好適であり、本発明の実施の形態においては、ｎチャンネル・デプレッション型のいわゆるデュアルゲートを有するものが用いられたものとなっている。
この信号増幅用ＦＥＴ１の第１のゲート端子（Ｇ１）は、抵抗器２１を介してグランドに接続されると共に、第１のＤＣカット用キャパシタ１１及び入力インピーダンス整合回路３４を介して高周波信号入力端子４１に接続されたものとなっている。
【００１６】
また、信号増幅用ＦＥＴ１のソース端子は、ソースインダクタ３１を介してバイアスＳＷ用ＦＥＴ２のドレイン端子及びソースキャパシタ１５の一端に接続されたものとなっており、ソースキャパシタ１５の他端は、グランドに接続されたものとなっている。そして、バイアスＳＷ用ＦＥＴ２のソース端子は、信号増幅用ＦＥＴ１の第２のゲート端子（Ｇ２）と相互に接続されると共に、この相互の接続点とグランドとの間には、第２の抵抗器（自己バイアス抵抗器）２２とバイパスキャパシタ１６が並列に接続されている。
さらに、信号増幅用ＦＥＴ１のドレイン端子は、チョークインダクタ３２を介して電源電圧印加端子４３に接続されると共に、出力インピーダンス整合回路３５及び第２のＤＣカット用キャパシタ１２を介して高周波信号出力端子４２に接続されている。
【００１７】
一方、増幅器バイパス用ＦＥＴ３は、例えば、ｎチャンネル・デプレッション型のものが用いられ、そのソース端子は、第３のＤＣカット用キャパシタ１３を介して先の第１のＤＣカット用キャパシタ１１と入力インピーダンス整合回路３４の接続点に接続される一方、ドレイン端子は、第４のＤＣカット用キャパシタ１４を介して信号増幅用ＦＥＴ１のドレイン端子に接続されている。また、増幅器バイパス用ＦＥＴ３のゲート端子は、第５の抵抗器２５を介してグランドに接続される一方、ソース端子は、第４の抵抗器２４を介して、ドレイン端子は、第６の抵抗器２６を介して、共に第２のコントロール電圧印加端子４５に接続されている。
【００１８】
次に、上記構成における動作について説明する。
まず、第２のコントロール電圧印加端子４５に印加されるコントロール電圧をＶＣＯＮＴ４５とし、増幅器バイパス用ＦＥＴ３のピンチオフ電圧をＶｐであるとする。
最初に、利得可変を行わない場合（最大利得を得る場合）には、電源電圧印加端子４３には信号増幅用ＦＥＴ１が動作するような電源電圧を印加し、第１のコントロール電圧印加端子４４にはバイアスＳＷ用ＦＥＴ５がオン（導通状態）となるようなバイアス電圧を印加し、かつ、第２のコントロール電圧印加端子４５には、ＶＣＯＮＴ４５≧−Ｖｐとなるような電圧を印加する。
その結果、信号増幅用ＦＥＴ１が動作状態となる一方、増幅器バイパス用ＦＥＴ３は、オフ状態（非導通状態）となる。
【００１９】
そして、この利得可変を行わない状態において、増幅器バイパス用ＦＥＴ３ののゲート幅Ｗgt、第３及び第４のＤＣカット用キャパシタ１３，１４の各々の容量値は、これら素子における高周波入力信号及び高周波出力信号の減衰を抑えるように最適化されているため、高周波信号入力端子４１から入力インピーダンス整合回路３４を介して入力された高周波信号は、増幅器バイパス用ＦＥＴ３において減衰することなく第１のＤＣカット用キャパシタ１１を介して信号増幅用ＦＥＴ１の第１のゲート端子（Ｇ１）に入力され、増幅されてドレイン端子から出力された高周波信号は、増幅器バイパス用ＦＥＴ３にて減衰することなく、出力インピーダンス整合回路３５及び第２のＤＣカット用キャパシタ１２を介して高周波信号出力端子４２に出力されることとなり、通常の増幅器と同様に動作して最大利得を得ることができる。
【００２０】
一方、利得可変を行う場合（最小利得を得る場合）には、第１のコントロール電圧印加端子４４にバイアスＳＷ用ＦＥＴ２がオフ状態となるようなバイアス電圧を印加し、かつ、第２のコントロール電圧印加端子４５には、ＶＣＯＮＴ４５≦−Ｖｐとなるような電圧を印加する。
その結果、信号増幅用ＦＥＴ１がオフ状態となる一方、増幅器バイパス用ＦＥＴ３は、オン状態（導通状態）となる。この場合、信号増幅用ＦＥＴ１はオフ状態であるため、高周波入力信号は信号増幅用ＦＥＴ１を通過するのではなく、第３のＤＣカット用キャパシタ１３、増幅器バイパス用ＦＥＴ３及び第４のＤＣカット用キャパシタ１４にて構成されたバイパス回路１０１を通過することとなる。
【００２１】
ここで、利得可変時における利得は、第３のＤＣカット用キャパシタ１３、増幅器バイパス用ＦＥＴ３及び第４のＤＣカット用キャパシタ１４で構成されたバイパス回路１０１における通過損失により決定されることとなるが、増幅器バイパス用ＦＥＴ３のゲート幅Ｗgt、第３及び第４のＤＣカット用キャパシタ１３，１４の容量値を最適化することにより、利得可変時における利得及び利得減衰量を所望の値に任意に設定することが可能である。
【００２２】
例えば、図３に示された従来回路においては、既に述べたように、利得可変時に高周波入力信号のレベルが増大すると、それに伴い信号増幅用ＦＥＴ１のソース端子、第２のゲート端子（Ｇ２）の電位が上昇し、その結果、信号増幅用ＦＥＴ１のドレイン端子及びソース端子並びに第２のゲート端子（Ｇ２）の各々の電位が同電位（０Ｖ）に近くなるため、本来であれば、非導通状態にあるべき信号増幅用ＦＥＴ１のドレイン・ソース間が導通状態となってしまい、増幅器バイパス用ＦＥＴ４を中心として構成されたバイパス回路を通過した高周波信号が、信号増幅用ＦＥＴ１のドレイン・ソース間を介してグランドに漏洩してしまう。この高周波信号の漏洩により、本来、高周波出力端子３３へ出力されるべき高周波信号が減衰されてしまい、結果として、利得可変時に強電界の高周波信号の入力があると、増幅器の線形特性が損なわれてしまうこととなっていた。
【００２３】
これに対して、本発明の実施の形態における利得可変型増幅器においては、既に述べたように、信号増幅用ＦＥＴ１の第２のゲート端子（Ｇ２）をバイアスＳＷ用ＦＥＴ２のソース端子と第２の抵抗器（自己バイアス抵抗器）２２との接続点に接続しているため、利得可変時に高周波入力信号のレベルが増大し、それにより信号増幅用ＦＥＴ１のソース端子の電圧が上昇したとしても、信号増幅用ＦＥＴ１の第２のゲート端子（Ｇ２）の電位は、ほぼ０Ｖに維持することができ、この第２のゲート端子（Ｇ２）の電圧を常にソース端子の電位よりも低く保持できることとなる。すなわち、利得可変時においては、信号増幅用ＦＥＴ１の第２のゲート端子（Ｇ２）を常にピンチオフ状態に設定することができるため、高周波信号入力端子４１より強電界の高周波信号が入力された場合においても、信号増幅用ＦＥＴ１のドレイン・ソース間を絶えず非導通状態に保つことが可能となる。その結果、高周波信号入力端子４１より入力された強電界の高周波信号は、バイパス回路１０１を通過した後、信号増幅用ＦＥＴ１のドレイン・ソース間を介してグランドに漏洩されることなく、すなわち、換言すれば、信号増幅用ＦＥＴ１による減衰を受けることなく、高周波信号出力端子４２へ出力されることとなるため、結果として、本発明の実施の形態における利得可変型増幅器は、強電界の高周波信号が入力された場合においても、良好な線形特性を得ることが可能となるものである。
【００２４】
図２には、本発明の実施の形態における利得可変型増幅器の利得可変時の入力電力に対する利得変化を示す特性線が示されており、既に図４に示された従来回路の同様な特性線と比較すると、例えば、従来回路の場合、利得が１ｄＢ圧縮された時の入力電力（以下、この場合の入力電力を「１ｄＢ利得圧縮時入力電力」と言う）が約−２.９ｄＢｍであるのに対して、本発明の実施の形態における利得可変型増幅器の場合、１ｄＢ利得圧縮時入力電力は、約＋１４.１ｄＢｍとなっており、従来回路と比較して１ｄＢ利得圧縮時入力電力が１７ｄＢ程改善されていることが確認できる。
なお、上述した構成例においては、増幅器バイパス用ＦＥＴ３を１段構成としたが、所望に応じて直列に複数段接続した構成としても良いことは勿論である。
【００２５】
【発明の効果】
以上、述べたように、本発明によれば、利得可変時、すなわち、換言すれば、最小利得を得る場合において強電界の高周波信号が入力された際に、非動作状態にあるべき信号増幅用のトランジスタが、強電界の高周波信号によって動作状態とされることがないような構成としたので、良好な入出力電力特性を得ることができ、そのため、無線通信機器に用いた場合には、受信性能を悪化させることなく、入力される信号レベルに応じて利得可変を行うことができるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態における利得可変型増幅器の一回路構成例を示す回路図である。
【図２】図１に示された利得可変型増幅器の利得可変時の入力電力に対する利得変化を示す特性グラフである。
【図３】従来の利得可変型増幅器の一回路構成例を示す回路図である。
【図４】図３に示された従来の利得可変型増幅器における利得可変時の入力電力に対する利得変化を示す特性グラフである。
【符号の説明】
１…信号増幅用ＦＥＴ
２…バイアスＳＷ用ＦＥＴ
３…増幅器バイパス用ＦＥＴ
３４…入力インピーダンス整合回路
３５…出力インピーダンス整合回路
４１…高周波信号入力端子
４２…高周波信号出力端子
４３…電源電圧印加端子
４４…第１のコントロール電圧印加端子
４５…第２のコントロール電圧印加端子
【発明の属する技術分野】
本発明は、利得可変型の増幅器に係り、特に、各種の無線通信機器において高周波信号の増幅に用いられるものにあって、入出力電力特性の向上等を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の増幅器としては、例えば、増幅動作を行う増幅用半導体素子の入力側において、その増幅用半導体素子への高周波入力ラインとグランドとの間に、外部からの制御電圧によって導通状態を可変できる信号減衰用半導体素子を直列に設け、増幅用半導体素子への入力信号の減衰を行えるようにして利得可変可能に構成されたものが公知・周知となっている（例えば、特許文献１参照。）。
増幅器の利得を変える方策としては、上述のようにいわゆる利得可変を行う回路を設けるだけでなく、例えば、十分な信号入力に対しては、増幅器の電源電圧を断として最小の利得とする方法もある。
【０００３】
【特許文献１】
特開２００１−２３７６５０号公報（第３−４頁、第１図）
【０００４】
【発明が解決しようとする課題】
ところで、上述したような増幅器の入力側には、前段の回路と増幅器とのインピーダンス整合を行う入力インピーダンス整合回路が、また、出力側には、後段の回路と増幅器とのインピーダンス整合を行う出力インピーダンス整合回路が、それぞれ設けられることが多い。
このようなインピーダンス整合回路は、通常、微弱な信号が入力される場合を想定し、利得可変を行わない状態、すなわち、換言すれば、増幅器の利得が最大時において最適化されるため、増幅器の入力端及び出力端のそれぞれにおける電圧定在波比は、良好な特性を得ることができる。
【０００５】
その一方、利得可変時、すなわち、換言すれば、増幅器の利得を最小とする場合には、先の特許文献１に開示された構成の増幅器においては、信号減衰用半導体素子がオン状態（導通状態）となり増幅器の入力及び出力インピーダンスが、利得可変を行わない場合と大きく異なるため、入出力端にそれぞれインピーダンス整合回路が設けられていても、これらのインピーダンス整合回路は先に述べたように増幅器の利得が最大時に最適化されていることから、利得可変時における電圧定在波比は著しく悪化してしまう。
その結果、増幅器の前段や後段に接続されるフィルターの特性悪化を招来し、結局、無線通信機の受信性能を著しく悪化させてしまうという問題がある。
【０００６】
また、利得可変を行う回路を設けずに、電源供給の有無により利得可変を行うようにした増幅器の場合、電源供給を断つことにより無線通信機の低消費電力化が図られるという利点はあるものの、この場合にあっても、増幅器の入出力インピーダンスは、電源供給時と電源供給を断とした場合とでは大きく異なるため、電源供給を断とした場合における増幅器の入出力端における電圧定在波比が電源供給時に比して悪化してしまうという問題が生ずる点では、利得可変を行う回路を設けた増幅器と同様である。
さらに、このような電源電圧の供給の有無によって利得可変を行うようにした増幅器においては、その利得可変時（電源非供給断時）の利得が、信号増幅用半導体素子の入出力間アイソレーションによりほぼ決定されてしまうために、利得減衰量、すなわち、利得可変を行わない場合（電源供給時）の利得と利得可変を行う場合（電源非供給時）の利得の差を任意に設定することが不可能であるため、使い勝手が悪いという問題がある。
【０００７】
そこで、本願発明者は、上記問題を解決し、利得可変時における低消費電力を実現しつつ、利得可変の有無に関わらず入出力端における電圧定在波比の良好な利得可変型増幅器を発明し、既に出願を行った（特願２０００２−３６１２６６号）。
図３には、かかる本願発明者により発明された利得可変型増幅器の回路構成が示されており、以下、同図を参照しつつこの増幅器について概括的に説明する。
この図３に示された利得可変型増幅器は、信号増幅用ＦＥＴ（電界効果トランジスタ）１により入力された高周波信号が増幅されると共に、バイアスＳＷ用ＦＥＴ５によって利得可変の有無が選択可能に構成されてなるものである。そして、さらに、信号増幅用ＦＥＴ１の第１のゲート端子（Ｇ１）側に第１のＤＣカット用キャパシタ６及び抵抗器７並びに入力インピーダンス補正用ＦＥＴ２が配設され、また、信号増幅用ＦＥＴ１のドレイン端子側に第２のＤＣカット用キャパシタ１２及び抵抗器１３並びに出力インピーダンス補正用ＦＥＴ３が配設され、さらに、信号増幅用ＦＥＴ１の第１のゲート端子（Ｇ１）とドレイン端子間に第４のＤＣカット用キャパシタ２３、増幅器バイパス用ＦＥＴ４及び第５のＤＣカット用キャパシタ２７が配設されたものとなっている。
【０００８】
かかる構成において、利得可変を行わない場合（最大利得を得る場合）には、電源電圧印加端子３４に信号増幅用ＦＥＴ１が動作するような電圧を印加すると共に、第２のコントロール電圧印加端子３７には、バイアスＳＷ用ＦＥＴ５がＯＮ状態となるようなバイアス電圧を印加する一方、第１のコントロール電圧印加端子３６には、増幅器バイパス用ＦＥＴ４、入力インピーダンス補正用ＦＥＴ２及び出力インピーダンス補正用ＦＥＴ３のピンチオフ電圧をＶpとした場合、−Ｖp以上のバイアス電圧を印加することで、信号増幅用ＦＥＴ１が増幅動作を行う状態となる一方、増幅器バイパス用ＦＥＴ４、入力インピーダンス補正用ＦＥＴ２及び出力インピーダンス補正用ＦＥＴ３はＯＦＦ状態となる。そして、高周波信号入力端子３２へ印加された高周波信号は、増幅器バイパス用ＦＥＴ４、入力インピーダンス補正用ＦＥＴ２及び出力インピーダンス補正用ＦＥＴ３で減衰されることなく信号増幅用ＦＥＴ１により最大利得で増幅されて高周波信号出力端子３３から得ることができる。
【０００９】
一方、利得可変時、すなわち、最小利得を得る場合、第２のコントロール電圧印加端子３７には、バイアスＳＷ用ＦＥＴ５がＯＦＦ状態となるようなバイアス電圧を印加する一方、第１のコントロール電圧印加端子３６には、−Ｖp以下のバイアス電圧を印加することで、信号増幅用ＦＥＴ１がＯＦＦ状態となり、増幅器バイパス用ＦＥＴ４、入力インピーダンス補正用ＦＥＴ２及び出力インピーダンス補正用ＦＥＴ３はＯＮ状態となる。そして、高周波入力端子３２への高周波入力信号は、増幅器バイパス用ＦＥＴ４を介して高周波信号出力端子３３へバイパスされると共に、信号増幅用ＦＥＴ１の入力側における入力インピーダンスの変動が、入力インピーダンス補正用ＦＥＴ２を中心とした回路部分によって補正され、また、信号増幅用ＦＥＴ１の出力側における出力インピーダンスの変動が、出力インピーダンス補正用ＦＥＴ３を中心とした回路部分によって補正されるようになっている。そのため、利得可変を行わない状態、すなわち、信号増幅用ＦＥＴ１のみが動作して最大利得が得られる場合と比較して、利得可変時における増幅器の入出力端子における電圧定在波比の変動を小さくし、かつ、利得可変時に低消費電力化が可能となっている。
【００１０】
しかしながら、この利得可変型増幅器においては、次述するような問題がある。
まず、信号増幅用ＦＥＴ１がＯＦＦ状態とされて、高周波入力端子３２へ印加された高周波信号が、増幅器バイパス用ＦＥＴ４を介して高周波信号出力端子３３へバイパスされる動作状態にあっても、信号増幅用ＦＥＴ１は、増幅器バイパス用ＦＥＴ４を中心としたバイパス回路と並列に配置されているため、高周波入力端子３２へ印加された高周波信号は、実際には信号増幅用ＦＥＴ１の第１のゲート端子（Ｇ１）にも印加され、その信号レベルは、高周波入力端子３２へ印加された高周波信号のレベルの増大と共に増大するものとなる。
ここで、信号増幅用ＦＥＴ１の第１のゲート端子（Ｇ１）とソースとの間には、等価的にダイオードが接続されていると見ることができる。したがって、先に述べたように高周波信号入力により第１のゲート端子（Ｇ１）の電位が上昇すると、ソース電位も同様に上昇してしまう。また、信号増幅用ＦＥＴ１の第２のゲート端子（Ｇ２）は、ソースインダクタ２０を介して信号増幅用ＦＥＴ１のソースと接続されているため、結果としてこの第２のゲート端子（Ｇ２）の電位もソース電位と共に上昇することとなる。
【００１１】
ところで、信号増幅用ＦＥＴ１のドレインには、予め電源電圧印加端子３４よりチョークインダクタ２８を介してこの信号増幅用ＦＥＴ１が動作するようなバイアスが印加されているが、例えば、高周波信号入力端子３２に強電界の高周波信号入力信号が印加された場合には、それによって、先に述べたように信号増幅用ＦＥＴ１のソース端子、第２のゲート端子（Ｇ２）の電位が上昇し、その結果、信号増幅用ＦＥＴ１のドレイン端子及びソース端子並びに第２のゲート端子（Ｇ２）の各々の電位が同電位（０Ｖ）に近くなるため、本来であれば、非導通状態にあるべき信号増幅用ＦＥＴ１のドレイン・ソース間が導通状態となってしまうという不都合を生ずることがある。このため、高周波信号入力端子３２に印加された強電界の高周波信号は、入力インピーダンス整合回路２９、ＤＣカット用キャパシタ２３、増幅器バイパス用ＦＥＴ４及びＤＣカット用キャパシタ２７を介して高周波信号出力端子３３に出力されると共に、上述のようにして実質的に導通状態となってしまった信号増幅用ＦＥＴ１のドレイン・ソース間、ソースインダクタ２０及びソースキャパシタ２２を介してグランドへ漏洩されてしまう結果となる。このようにして、高周波信号出力端子３３に出力されるべき高周波信号が減衰されてしまうため、図３に示された利得可変型増幅器においては、強電界の高周波信号が入力された場合における線形特性が著しく損なわれてしまうという問題がある。
図４には、図３に示された利得可変型増幅器の利得可変時における入力電力に対する利得変化の様子を示す特性図が示されているが、同図によれば、高周波信号の入力レベルが増大した場合に、増幅器としての線形特性が極端に劣化することが確認できる。
【００１２】
本発明は、上記実状に鑑みてなされたもので、利得可変時における入出力電力特性の良好な利得可変型増幅器を提供するものである。
【００１３】
【課題を解決するための手段】
上記発明の目的を達成するため、本発明に係る利得可変型増幅器は、
信号増幅用電界効果トランジスタを用いて高周波信号の増幅が行われるよう構成されてなる利得可変型増幅器であって、
増幅器バイパス用電界効果トランジスタを中心として構成されてなる増幅器バイパス手段が前記信号増幅用電界効果トランジスタと並列に設けられる一方、
前記信号増幅用電界効果トランジスタのソース端子側には、当該トランジスタの動作を制御するバイアスＳＷ用電界効果トランジスタが接続され、
前記信号増幅用電界効果トランジスタの第２のゲート端子が前記バイアスＳＷ用電界効果トランジスタのソース端子と自己バイアス抵抗器との接続点に接続されてなるものである。
【００１４】
かかる構成においては、利得可変時、すなわち、増幅器を最小利得とする場合に、高周波入力信号のレベルが増大し、それにより信号増幅用電界効果トランジスタのソース端子の電圧が上昇したとしても、信号増幅用電界効果トランジスタの第２のゲート端子の電位は、ほぼ０Ｖに維持することができ、この第２のゲート端子（Ｇ２）の電圧を常にソース端子の電位よりも低く保持できることとなるので、信号増幅用電界効果トランジスタのドレイン・ソース間を絶えず非導通状態に保つことが可能となり、その結果、入力された強電界の高周波信号が、増幅器バイパス手段を通過した後、信号増幅用電界効果トランジスタのドレイン・ソース間を介してグランドに漏洩されることなく、良好な線形特性を得ることが可能となるものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について、図１及び図２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
本発明の実施の形態における利得可変型増幅器は、信号増幅用ＦＥＴ（電界効果トランジスタ）１により入力された高周波信号が増幅されると共に、バイアスＳＷ用ＦＥＴ２によって利得可変の有無が選択可能に構成されてなるものである。そして、さらに、信号増幅用ＦＥＴ１の第１のゲート端子（Ｇ１）とドレイン端子間に第３のＤＣカット用キャパシタ（バイパス用ＦＥＴソース側ＤＣカット用キャパシタ）１３、増幅器バイパス用ＦＥＴ３及び第４のＤＣカット用キャパシタ（バイパス用ＦＥＴドレイン側ＤＣカット用キャパシタ）１４により構成された増幅器バイパス手段としてのバイパス回路１０１が設けられたものとなっている。
以下、具体的に回路接続について説明すれば、まず、信号増幅用ＦＥＴ１は、例えば、ＭＥＳＦＥＴ(Metal Semiconductor Field Effect Transistor)が好適であり、本発明の実施の形態においては、ｎチャンネル・デプレッション型のいわゆるデュアルゲートを有するものが用いられたものとなっている。
この信号増幅用ＦＥＴ１の第１のゲート端子（Ｇ１）は、抵抗器２１を介してグランドに接続されると共に、第１のＤＣカット用キャパシタ１１及び入力インピーダンス整合回路３４を介して高周波信号入力端子４１に接続されたものとなっている。
【００１６】
また、信号増幅用ＦＥＴ１のソース端子は、ソースインダクタ３１を介してバイアスＳＷ用ＦＥＴ２のドレイン端子及びソースキャパシタ１５の一端に接続されたものとなっており、ソースキャパシタ１５の他端は、グランドに接続されたものとなっている。そして、バイアスＳＷ用ＦＥＴ２のソース端子は、信号増幅用ＦＥＴ１の第２のゲート端子（Ｇ２）と相互に接続されると共に、この相互の接続点とグランドとの間には、第２の抵抗器（自己バイアス抵抗器）２２とバイパスキャパシタ１６が並列に接続されている。
さらに、信号増幅用ＦＥＴ１のドレイン端子は、チョークインダクタ３２を介して電源電圧印加端子４３に接続されると共に、出力インピーダンス整合回路３５及び第２のＤＣカット用キャパシタ１２を介して高周波信号出力端子４２に接続されている。
【００１７】
一方、増幅器バイパス用ＦＥＴ３は、例えば、ｎチャンネル・デプレッション型のものが用いられ、そのソース端子は、第３のＤＣカット用キャパシタ１３を介して先の第１のＤＣカット用キャパシタ１１と入力インピーダンス整合回路３４の接続点に接続される一方、ドレイン端子は、第４のＤＣカット用キャパシタ１４を介して信号増幅用ＦＥＴ１のドレイン端子に接続されている。また、増幅器バイパス用ＦＥＴ３のゲート端子は、第５の抵抗器２５を介してグランドに接続される一方、ソース端子は、第４の抵抗器２４を介して、ドレイン端子は、第６の抵抗器２６を介して、共に第２のコントロール電圧印加端子４５に接続されている。
【００１８】
次に、上記構成における動作について説明する。
まず、第２のコントロール電圧印加端子４５に印加されるコントロール電圧をＶＣＯＮＴ４５とし、増幅器バイパス用ＦＥＴ３のピンチオフ電圧をＶｐであるとする。
最初に、利得可変を行わない場合（最大利得を得る場合）には、電源電圧印加端子４３には信号増幅用ＦＥＴ１が動作するような電源電圧を印加し、第１のコントロール電圧印加端子４４にはバイアスＳＷ用ＦＥＴ５がオン（導通状態）となるようなバイアス電圧を印加し、かつ、第２のコントロール電圧印加端子４５には、ＶＣＯＮＴ４５≧−Ｖｐとなるような電圧を印加する。
その結果、信号増幅用ＦＥＴ１が動作状態となる一方、増幅器バイパス用ＦＥＴ３は、オフ状態（非導通状態）となる。
【００１９】
そして、この利得可変を行わない状態において、増幅器バイパス用ＦＥＴ３ののゲート幅Ｗgt、第３及び第４のＤＣカット用キャパシタ１３，１４の各々の容量値は、これら素子における高周波入力信号及び高周波出力信号の減衰を抑えるように最適化されているため、高周波信号入力端子４１から入力インピーダンス整合回路３４を介して入力された高周波信号は、増幅器バイパス用ＦＥＴ３において減衰することなく第１のＤＣカット用キャパシタ１１を介して信号増幅用ＦＥＴ１の第１のゲート端子（Ｇ１）に入力され、増幅されてドレイン端子から出力された高周波信号は、増幅器バイパス用ＦＥＴ３にて減衰することなく、出力インピーダンス整合回路３５及び第２のＤＣカット用キャパシタ１２を介して高周波信号出力端子４２に出力されることとなり、通常の増幅器と同様に動作して最大利得を得ることができる。
【００２０】
一方、利得可変を行う場合（最小利得を得る場合）には、第１のコントロール電圧印加端子４４にバイアスＳＷ用ＦＥＴ２がオフ状態となるようなバイアス電圧を印加し、かつ、第２のコントロール電圧印加端子４５には、ＶＣＯＮＴ４５≦−Ｖｐとなるような電圧を印加する。
その結果、信号増幅用ＦＥＴ１がオフ状態となる一方、増幅器バイパス用ＦＥＴ３は、オン状態（導通状態）となる。この場合、信号増幅用ＦＥＴ１はオフ状態であるため、高周波入力信号は信号増幅用ＦＥＴ１を通過するのではなく、第３のＤＣカット用キャパシタ１３、増幅器バイパス用ＦＥＴ３及び第４のＤＣカット用キャパシタ１４にて構成されたバイパス回路１０１を通過することとなる。
【００２１】
ここで、利得可変時における利得は、第３のＤＣカット用キャパシタ１３、増幅器バイパス用ＦＥＴ３及び第４のＤＣカット用キャパシタ１４で構成されたバイパス回路１０１における通過損失により決定されることとなるが、増幅器バイパス用ＦＥＴ３のゲート幅Ｗgt、第３及び第４のＤＣカット用キャパシタ１３，１４の容量値を最適化することにより、利得可変時における利得及び利得減衰量を所望の値に任意に設定することが可能である。
【００２２】
例えば、図３に示された従来回路においては、既に述べたように、利得可変時に高周波入力信号のレベルが増大すると、それに伴い信号増幅用ＦＥＴ１のソース端子、第２のゲート端子（Ｇ２）の電位が上昇し、その結果、信号増幅用ＦＥＴ１のドレイン端子及びソース端子並びに第２のゲート端子（Ｇ２）の各々の電位が同電位（０Ｖ）に近くなるため、本来であれば、非導通状態にあるべき信号増幅用ＦＥＴ１のドレイン・ソース間が導通状態となってしまい、増幅器バイパス用ＦＥＴ４を中心として構成されたバイパス回路を通過した高周波信号が、信号増幅用ＦＥＴ１のドレイン・ソース間を介してグランドに漏洩してしまう。この高周波信号の漏洩により、本来、高周波出力端子３３へ出力されるべき高周波信号が減衰されてしまい、結果として、利得可変時に強電界の高周波信号の入力があると、増幅器の線形特性が損なわれてしまうこととなっていた。
【００２３】
これに対して、本発明の実施の形態における利得可変型増幅器においては、既に述べたように、信号増幅用ＦＥＴ１の第２のゲート端子（Ｇ２）をバイアスＳＷ用ＦＥＴ２のソース端子と第２の抵抗器（自己バイアス抵抗器）２２との接続点に接続しているため、利得可変時に高周波入力信号のレベルが増大し、それにより信号増幅用ＦＥＴ１のソース端子の電圧が上昇したとしても、信号増幅用ＦＥＴ１の第２のゲート端子（Ｇ２）の電位は、ほぼ０Ｖに維持することができ、この第２のゲート端子（Ｇ２）の電圧を常にソース端子の電位よりも低く保持できることとなる。すなわち、利得可変時においては、信号増幅用ＦＥＴ１の第２のゲート端子（Ｇ２）を常にピンチオフ状態に設定することができるため、高周波信号入力端子４１より強電界の高周波信号が入力された場合においても、信号増幅用ＦＥＴ１のドレイン・ソース間を絶えず非導通状態に保つことが可能となる。その結果、高周波信号入力端子４１より入力された強電界の高周波信号は、バイパス回路１０１を通過した後、信号増幅用ＦＥＴ１のドレイン・ソース間を介してグランドに漏洩されることなく、すなわち、換言すれば、信号増幅用ＦＥＴ１による減衰を受けることなく、高周波信号出力端子４２へ出力されることとなるため、結果として、本発明の実施の形態における利得可変型増幅器は、強電界の高周波信号が入力された場合においても、良好な線形特性を得ることが可能となるものである。
【００２４】
図２には、本発明の実施の形態における利得可変型増幅器の利得可変時の入力電力に対する利得変化を示す特性線が示されており、既に図４に示された従来回路の同様な特性線と比較すると、例えば、従来回路の場合、利得が１ｄＢ圧縮された時の入力電力（以下、この場合の入力電力を「１ｄＢ利得圧縮時入力電力」と言う）が約−２.９ｄＢｍであるのに対して、本発明の実施の形態における利得可変型増幅器の場合、１ｄＢ利得圧縮時入力電力は、約＋１４.１ｄＢｍとなっており、従来回路と比較して１ｄＢ利得圧縮時入力電力が１７ｄＢ程改善されていることが確認できる。
なお、上述した構成例においては、増幅器バイパス用ＦＥＴ３を１段構成としたが、所望に応じて直列に複数段接続した構成としても良いことは勿論である。
【００２５】
【発明の効果】
以上、述べたように、本発明によれば、利得可変時、すなわち、換言すれば、最小利得を得る場合において強電界の高周波信号が入力された際に、非動作状態にあるべき信号増幅用のトランジスタが、強電界の高周波信号によって動作状態とされることがないような構成としたので、良好な入出力電力特性を得ることができ、そのため、無線通信機器に用いた場合には、受信性能を悪化させることなく、入力される信号レベルに応じて利得可変を行うことができるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態における利得可変型増幅器の一回路構成例を示す回路図である。
【図２】図１に示された利得可変型増幅器の利得可変時の入力電力に対する利得変化を示す特性グラフである。
【図３】従来の利得可変型増幅器の一回路構成例を示す回路図である。
【図４】図３に示された従来の利得可変型増幅器における利得可変時の入力電力に対する利得変化を示す特性グラフである。
【符号の説明】
１…信号増幅用ＦＥＴ
２…バイアスＳＷ用ＦＥＴ
３…増幅器バイパス用ＦＥＴ
３４…入力インピーダンス整合回路
３５…出力インピーダンス整合回路
４１…高周波信号入力端子
４２…高周波信号出力端子
４３…電源電圧印加端子
４４…第１のコントロール電圧印加端子
４５…第２のコントロール電圧印加端子
Claims (2)
- 信号増幅用電界効果トランジスタを用いて高周波信号の増幅が行われるよう構成されてなる利得可変型増幅器であって、
増幅器バイパス用電界効果トランジスタを中心として構成されてなる増幅器バイパス手段が前記信号増幅用電界効果トランジスタと並列に設けられる一方、
前記信号増幅用電界効果トランジスタのソース端子側には、当該トランジスタの動作を制御するバイアスＳＷ用電界効果トランジスタが接続され、
前記信号増幅用電界効果トランジスタの第２のゲート端子が前記バイアスＳＷ用電界効果トランジスタのソース端子と自己バイアス抵抗器との接続点に接続されてなることを特徴とする利得可変型増幅器。 - 信号増幅用電界効果トランジスタを用いて高周波信号の増幅が行われるよう構成されてなる利得可変型増幅器であって、
前記信号増幅用電界効果トランジスタは、デュアルゲート型のものであって、その第１のゲート端子は第１のＤＣカット用キャパシタ及び入力インピーダンス整合回路を介して高周波信号入力端子に接続される一方、ドレイン端子は、出力インピーダンス整合回路及び第２のＤＣカット用キャパシタを介して高周波信号出力端子に接続され、
前記第１のＤＣカット用キャパシタと前記入力インピーダンス整合回路の接続点に増幅器バイパス用電界効果トランジスタのソース端子が第３のＤＣカット用キャパシタを介して接続される一方、当該増幅器バイパス用電界効果トランジスタのドレイン端子が第４のＤＣカット用キャパシタを介して前記信号増幅用電界効果トランジスタのドレイン端子と前記出力インピーダンス整合回路の接続点に接続され、
前記信号増幅用電界効果トランジスタ及び前記増幅器バイパス用電界効果トランジスタの各々のゲート端子が、それぞれ抵抗器を介してグランドに接続され前記信号増幅用電界効果トランジスタのソース端子がインダクタを介してバイアスＳＷ用電界効果トランジスタのドレイン端子に接続されると共に、当該ドレイン端子は、キャパシタを介してグランドに接続され、
前記信号増幅用電界効果トランジスタの第２のゲート端子と前記バイアスＳＷ用電界効果トランジスタのソース端子が相互に接続されると共に、当該接続点とグランドとの間には、自己バイアス抵抗器とバイパスキャパシタがぞれぞれ接続され、
前記バイアスＳＷ用電界効果トランジスタのゲート端子がゲートバイアス抵抗器を介して第１のコントロール電圧印加端子に接続され、
前記増幅器バイパス用電界効果トランジスタのドレイン端子及びソース端子が、それぞれ抵抗器を介して第２のコントロール電圧印加端子に接続されてなることを特徴とする利得可変型増幅器。
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