JP3176793B2 - 増幅回路 - Google Patents
増幅回路Info
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- JP3176793B2 JP3176793B2 JP05192594A JP5192594A JP3176793B2 JP 3176793 B2 JP3176793 B2 JP 3176793B2 JP 05192594 A JP05192594 A JP 05192594A JP 5192594 A JP5192594 A JP 5192594A JP 3176793 B2 JP3176793 B2 JP 3176793B2
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Description
【０００１】
【産業上の利用分野】この発明は例えばショットキーゲ
ート電界効果トランジスタを用いた半導体集積回路で構
成された利得制御を必要とする増幅回路に関するもので
ある。
ート電界効果トランジスタを用いた半導体集積回路で構
成された利得制御を必要とする増幅回路に関するもので
ある。
【０００２】
【従来の技術】電界効果トランジスタを用いた半導体集
積回路は、テレビジョン、通信分野の高周波回路用に開
発が進められている。この半導体集積回路の一つに利得
制御を必要とする増幅回路がある。図２は電界効果トラ
ンジスタにショットキーゲート電界効果トランジスタ
（以下、ＭＥＳＦＥＴと記す）を用いた従来の増幅回路
を示す回路図である。この増幅回路は、図２に示すよう
に、信号増幅用ＭＥＳＦＥＴ１のゲート端子にゲートバ
イアス電圧印加用の抵抗２を介して利得制御端子１１を
設け、信号増幅用ＭＥＳＦＥＴ１のゲート端子に入力結
合用コンデンサ３を介して信号入力端子１２を設け、信
号増幅用ＭＥＳＦＥＴ１のドレイン端子に出力結合用コ
ンデンサ４を介して信号出力端子１３を設け、信号増幅
用ＭＥＳＦＥＴ１のドレイン端子にドレインバイアス電
圧印加用チョークコイル５を介して電源電圧印加端子１
４を設け、信号増幅用ＭＥＳＦＥＴ１のソース端子を接
地している。
積回路は、テレビジョン、通信分野の高周波回路用に開
発が進められている。この半導体集積回路の一つに利得
制御を必要とする増幅回路がある。図２は電界効果トラ
ンジスタにショットキーゲート電界効果トランジスタ
（以下、ＭＥＳＦＥＴと記す）を用いた従来の増幅回路
を示す回路図である。この増幅回路は、図２に示すよう
に、信号増幅用ＭＥＳＦＥＴ１のゲート端子にゲートバ
イアス電圧印加用の抵抗２を介して利得制御端子１１を
設け、信号増幅用ＭＥＳＦＥＴ１のゲート端子に入力結
合用コンデンサ３を介して信号入力端子１２を設け、信
号増幅用ＭＥＳＦＥＴ１のドレイン端子に出力結合用コ
ンデンサ４を介して信号出力端子１３を設け、信号増幅
用ＭＥＳＦＥＴ１のドレイン端子にドレインバイアス電
圧印加用チョークコイル５を介して電源電圧印加端子１
４を設け、信号増幅用ＭＥＳＦＥＴ１のソース端子を接
地している。
【０００３】この増幅回路は、入力信号強度の変化に対
し出力信号強度を一定に保つため、利得制御端子１１に
印加するゲートバイアス電圧（利得制御電圧）を変化さ
せることで利得の制御を行っている。
し出力信号強度を一定に保つため、利得制御端子１１に
印加するゲートバイアス電圧（利得制御電圧）を変化さ
せることで利得の制御を行っている。
【０００４】
【発明が解決しようとする課題】以上のような構成の増
幅回路は、入力信号強度の変化に対し出力信号強度を一
定にする場合、あるいは一定の入力信号強度に対して出
力信号強度を変化させる必要が生じた場合、利得を変化
させる必要がある。このように構成された増幅回路で
は、利得を下げるために利得制御電圧であるゲートバイ
アス電圧を信号増幅用ＭＥＳＦＥＴ１のしきい値電圧付
近まで下げるが、このときつぎのような問題が生じた。
つまり、信号増幅用ＭＥＳＦＥＴ１の内部寄生抵抗の変
化により出力インピーダンスが高くなり、次段の回路と
の整合がとれななくなる。
幅回路は、入力信号強度の変化に対し出力信号強度を一
定にする場合、あるいは一定の入力信号強度に対して出
力信号強度を変化させる必要が生じた場合、利得を変化
させる必要がある。このように構成された増幅回路で
は、利得を下げるために利得制御電圧であるゲートバイ
アス電圧を信号増幅用ＭＥＳＦＥＴ１のしきい値電圧付
近まで下げるが、このときつぎのような問題が生じた。
つまり、信号増幅用ＭＥＳＦＥＴ１の内部寄生抵抗の変
化により出力インピーダンスが高くなり、次段の回路と
の整合がとれななくなる。
【０００５】したがって、この発明の目的は、出力イン
ピーダンスの変化を抑制することができ、利得の変化に
かかわらず出力インピーダンスをほぼ一定に保つことが
できる増幅回路を提供することである。
ピーダンスの変化を抑制することができ、利得の変化に
かかわらず出力インピーダンスをほぼ一定に保つことが
できる増幅回路を提供することである。
【０００６】
【課題を解決するための手段】この発明は、強入力信号
時に出力インピーダンスを変化させることなく利得の制
御を行うことを意図してなされたものである。このため
この発明の増幅回路は以下のように構成している。請求
項１記載の増幅回路は、信号入力端子と利得制御端子に
接続されたゲート端子と信号出力端子に接続されたドレ
イン端子と第１の容量を介して接地されたソース端子と
を有した第１の電界効果トランジスタと、 第２の容量を
介して第１の電界効果トランジスタのドレイン端子に接
続されたドレイン端子と第１の抵抗を介して接地された
ゲート端子と第３の容量を介して接地されたソース端子
とを有した第２の電界効果トランジスタとを備えた増幅
回路であって、 第２の電界効果トランジスタのドレイン
端子とソース端子とは第２の抵抗を介して接続され、第
３の抵抗を介して第１の電界効果トランジスタのゲート
端子と第２の電界効果トランジスタのソース端子および
ドレイン端子のいずれか一方とが接続されていることを
特徴とする。
時に出力インピーダンスを変化させることなく利得の制
御を行うことを意図してなされたものである。このため
この発明の増幅回路は以下のように構成している。請求
項１記載の増幅回路は、信号入力端子と利得制御端子に
接続されたゲート端子と信号出力端子に接続されたドレ
イン端子と第１の容量を介して接地されたソース端子と
を有した第１の電界効果トランジスタと、 第２の容量を
介して第１の電界効果トランジスタのドレイン端子に接
続されたドレイン端子と第１の抵抗を介して接地された
ゲート端子と第３の容量を介して接地されたソース端子
とを有した第２の電界効果トランジスタとを備えた増幅
回路であって、 第２の電界効果トランジスタのドレイン
端子とソース端子とは第２の抵抗を介して接続され、第
３の抵抗を介して第１の電界効果トランジスタのゲート
端子と第２の電界効果トランジスタのソース端子および
ドレイン端子のいずれか一方とが接続されていることを
特徴とする。
【０００７】
【０００８】
【作用】請求項１記載の構成によれば、強入力信号時に
利得を下げるため利得制御電圧を変化させると、第２の
電界効果トランジスタの可変抵抗機能による抵抗値が連
動して変化し、利得を下げることによる増幅回路の出力
インピーダンスの変化を相殺することとなり、利得の変
化に伴う出力インピーダンスの変化を抑制する。
利得を下げるため利得制御電圧を変化させると、第２の
電界効果トランジスタの可変抵抗機能による抵抗値が連
動して変化し、利得を下げることによる増幅回路の出力
インピーダンスの変化を相殺することとなり、利得の変
化に伴う出力インピーダンスの変化を抑制する。
【０００９】
【００１０】
【実施例】以下に図１および図２を用いてこの発明の実
施例を詳細に説明する。この発明の実施例の利得制御を
必要とする増幅回路は、図１に示すように、信号増幅用
ＭＥＳＦＥＴ（特許請求の範囲における第１の電界効果
トランジスタに相当する）１のゲート端子にゲートバイ
アス電圧印加用の抵抗２を介して利得制御端子１１を設
け、信号増幅用ＭＥＳＦＥＴ１のゲート端子に入力結合
用コンデンサ３を介して信号入力端子１２を設け、信号
増幅用ＭＥＳＦＥＴ１のドレイン端子に出力結合用コン
デンサ４を介して信号出力端子１３を設け、信号増幅用
ＭＥＳＦＥＴ１のドレイン端子にドレインバイアス電圧
印加用チョークコイル５を介して電源電圧印加端子１４
を設けている点は図２の従来例と同じであり、同じ機能
を有する素子には同じ符号を付している。
施例を詳細に説明する。この発明の実施例の利得制御を
必要とする増幅回路は、図１に示すように、信号増幅用
ＭＥＳＦＥＴ（特許請求の範囲における第１の電界効果
トランジスタに相当する）１のゲート端子にゲートバイ
アス電圧印加用の抵抗２を介して利得制御端子１１を設
け、信号増幅用ＭＥＳＦＥＴ１のゲート端子に入力結合
用コンデンサ３を介して信号入力端子１２を設け、信号
増幅用ＭＥＳＦＥＴ１のドレイン端子に出力結合用コン
デンサ４を介して信号出力端子１３を設け、信号増幅用
ＭＥＳＦＥＴ１のドレイン端子にドレインバイアス電圧
印加用チョークコイル５を介して電源電圧印加端子１４
を設けている点は図２の従来例と同じであり、同じ機能
を有する素子には同じ符号を付している。
【００１１】図２の従来例と異なるのは、信号増幅用Ｍ
ＥＳＦＥＴ１のソース端子１５をグラウンド電位に固定
するのではなく、任意の電位をとれるようにし、高周波
的にはバイパスコンデンサ１７（特許請求の範囲におけ
る第１の容量に相当する）を介して接地している点であ
る。また、補償用ＭＥＳＦＥＴ（特許請求の範囲におけ
る第２の電界効果トランジスタに相当する）８のソース
端子をバイパスコンデンサ（特許請求の範囲における第
３の容量に相当する）６を介して接地し、補償用ＭＥＳ
ＦＥＴ８のゲート端子を抵抗（特許請求の範囲における
第１の抵抗に相当する）７を介して接地し、補償用ＭＥ
ＳＦＥＴ８のドレイン端子をバイパスコンデンサ（特許
請求の範囲における第２の容量に相当する）１６を介し
て信号増幅用ＭＥＳＦＥＴ１のドレイン端子に接続し、
補償用ＭＥＳＦＥＴ８のソース端子およびドレイン端子
間を抵抗（特許請求の範囲における第２の抵抗に相当す
る）１０を介して相互に接続し、補償用ＭＥＳＦＥＴ８
のソース端子を抵抗（特許請求の範囲における第３の抵
抗に相当する）９を介して信号増幅用ＭＥＳＦＥＴ１の
ゲート端子に接続している点である。
ＥＳＦＥＴ１のソース端子１５をグラウンド電位に固定
するのではなく、任意の電位をとれるようにし、高周波
的にはバイパスコンデンサ１７（特許請求の範囲におけ
る第１の容量に相当する）を介して接地している点であ
る。また、補償用ＭＥＳＦＥＴ（特許請求の範囲におけ
る第２の電界効果トランジスタに相当する）８のソース
端子をバイパスコンデンサ（特許請求の範囲における第
３の容量に相当する）６を介して接地し、補償用ＭＥＳ
ＦＥＴ８のゲート端子を抵抗（特許請求の範囲における
第１の抵抗に相当する）７を介して接地し、補償用ＭＥ
ＳＦＥＴ８のドレイン端子をバイパスコンデンサ（特許
請求の範囲における第２の容量に相当する）１６を介し
て信号増幅用ＭＥＳＦＥＴ１のドレイン端子に接続し、
補償用ＭＥＳＦＥＴ８のソース端子およびドレイン端子
間を抵抗（特許請求の範囲における第２の抵抗に相当す
る）１０を介して相互に接続し、補償用ＭＥＳＦＥＴ８
のソース端子を抵抗（特許請求の範囲における第３の抵
抗に相当する）９を介して信号増幅用ＭＥＳＦＥＴ１の
ゲート端子に接続している点である。
【００１２】ところで、この増幅回路における信号増幅
用ＭＥＳＦＥＴ１のソース電位をＶss、信号増幅用ＭＥ
ＳＦＥＴ１および補償用ＭＥＳＦＥＴ８のしきい値電圧
をＶp 、利得制御端子１１に加える利得制御電圧をＶag
c とすると、ＭＥＳＦＥＴ１のＶgs（以後、Ｖgs１と記
す）は、 Ｖgs１＝Ｖagc −Ｖss となり、一方、ＭＥＳＦＥＴ８のＶgs（以後、Ｖgs8 と
記す）は、 Ｖgs8 ＝−Ｖagc となる。入力信号強度の変化に対して出力信号強度を一
定にする、あるいは一定の入力信号強度に対して出力信
号強度を変化させる必要が生じた場合、利得を変化させ
る必要がある。
用ＭＥＳＦＥＴ１のソース電位をＶss、信号増幅用ＭＥ
ＳＦＥＴ１および補償用ＭＥＳＦＥＴ８のしきい値電圧
をＶp 、利得制御端子１１に加える利得制御電圧をＶag
c とすると、ＭＥＳＦＥＴ１のＶgs（以後、Ｖgs１と記
す）は、 Ｖgs１＝Ｖagc −Ｖss となり、一方、ＭＥＳＦＥＴ８のＶgs（以後、Ｖgs8 と
記す）は、 Ｖgs8 ＝−Ｖagc となる。入力信号強度の変化に対して出力信号強度を一
定にする、あるいは一定の入力信号強度に対して出力信
号強度を変化させる必要が生じた場合、利得を変化させ
る必要がある。
【００１３】ＭＥＳＦＥＴ１，ＭＥＳＦＥＴ８にＶp ＝
−１ＶのＦＥＴを用い、Ｖss＝１．８Ｖに固定した場
合、ＭＥＳＦＥＴ１の利得は、図４に示すように、Ｖag
c を下げることにより低下させることができる。しか
し、Ｖagc を下げることにより図５に示すように、ドレ
インとソース間の抵抗の逆数であるドレインコンダクタ
ンスが低下し、ＭＥＳＦＥＴ１の出力インピーダンスは
高くなる。一方、補償用ＭＥＳＦＥＴ８の非飽和領域の
抵抗値（ＲON）はＶagc に対して図６に示すようにＶag
c を下げることにより低下し、全体としての出力インピ
ーダンスは、ＭＥＳＦＥＴ１の出力インピーダンスの変
化がＭＥＳＦＥＴ８のＲONの変化で相殺されるため、Ｖ
agc を変化させることによる出力リターンロスの悪化を
防ぐことができる。例えば、電源電圧５Ｖ，消費電流１
０ｍＡ以下、周波数１〜２ＧＨｚで、利得が＋１０〜−
２０ｄＢの範囲で出力インピーダンスの指標であるＳ２
２の変化を１ｄＢ以下に抑えることができた。
−１ＶのＦＥＴを用い、Ｖss＝１．８Ｖに固定した場
合、ＭＥＳＦＥＴ１の利得は、図４に示すように、Ｖag
c を下げることにより低下させることができる。しか
し、Ｖagc を下げることにより図５に示すように、ドレ
インとソース間の抵抗の逆数であるドレインコンダクタ
ンスが低下し、ＭＥＳＦＥＴ１の出力インピーダンスは
高くなる。一方、補償用ＭＥＳＦＥＴ８の非飽和領域の
抵抗値（ＲON）はＶagc に対して図６に示すようにＶag
c を下げることにより低下し、全体としての出力インピ
ーダンスは、ＭＥＳＦＥＴ１の出力インピーダンスの変
化がＭＥＳＦＥＴ８のＲONの変化で相殺されるため、Ｖ
agc を変化させることによる出力リターンロスの悪化を
防ぐことができる。例えば、電源電圧５Ｖ，消費電流１
０ｍＡ以下、周波数１〜２ＧＨｚで、利得が＋１０〜−
２０ｄＢの範囲で出力インピーダンスの指標であるＳ２
２の変化を１ｄＢ以下に抑えることができた。
【００１４】図３に従来例の増幅回路によるものと、こ
の発明の実施例の増幅回路によるものの利得の変化に対
する出力インピーダンスの変化の様子を示す。図３から
この発明の実施例の増幅回路では、強入力信号時での特
性改善がわかる。なお、上記実施例では、補償用ＭＥＳ
ＦＥＴ８のソース端子を抵抗９を介して信号増幅用ＭＥ
ＳＦＥＴ１のゲート端子に接続したが、これに代えて補
償用ＭＥＳＦＥＴ８のドレイン端子を信号増幅用ＭＥＳ
ＦＥＴ１のゲート端子に接続してもよい。
の発明の実施例の増幅回路によるものの利得の変化に対
する出力インピーダンスの変化の様子を示す。図３から
この発明の実施例の増幅回路では、強入力信号時での特
性改善がわかる。なお、上記実施例では、補償用ＭＥＳ
ＦＥＴ８のソース端子を抵抗９を介して信号増幅用ＭＥ
ＳＦＥＴ１のゲート端子に接続したが、これに代えて補
償用ＭＥＳＦＥＴ８のドレイン端子を信号増幅用ＭＥＳ
ＦＥＴ１のゲート端子に接続してもよい。
【００１５】
【発明の効果】請求項１記載の増幅回路によれば、可変
抵抗機能を有する第２の電界効果トランジスタを付加
し、利得制御端子に入力される利得制御電圧が第１の電
界効果トランジスタの利得を大きくする方向に変化した
ときに可変抵抗機能による抵抗値を大きくし第１の電界
効果トランジスタの利得を小さくする方向に変化したと
きに可変抵抗機能による抵抗値を小さくするように第２
の電界効果トランジスタを制御したので、出力インピー
ダンスを変化させることなく利得を低減することが可能
である。
抵抗機能を有する第２の電界効果トランジスタを付加
し、利得制御端子に入力される利得制御電圧が第１の電
界効果トランジスタの利得を大きくする方向に変化した
ときに可変抵抗機能による抵抗値を大きくし第１の電界
効果トランジスタの利得を小さくする方向に変化したと
きに可変抵抗機能による抵抗値を小さくするように第２
の電界効果トランジスタを制御したので、出力インピー
ダンスを変化させることなく利得を低減することが可能
である。
【００１６】
【図１】この発明の一実施例の増幅回路を示す回路図で
ある。
ある。
【図２】従来の増幅回路の回路図である。
【図３】従来の増幅回路とこの発明の一実施例の増幅回
路の利得の変化に対する出力インピーダンスを示す特性
図である。
路の利得の変化に対する出力インピーダンスを示す特性
図である。
【図４】Ｖagc の変化に対する利得の変化を示す特性図
である。
である。
【図５】Ｖagc の変化に対するドレインコンダクタンス
の変化を示す特性図である。
の変化を示す特性図である。
【図６】Ｖagc の変化に対するＲONの変化を示す特性図
である。
である。
１ 信号増幅用ＭＥＳＦＥＴ ２ 抵抗 ３ 入力結合用コンデンサ ４ 出力結合用コンデンサ ５ ドレインバイアス電圧印加用チョークコイル ６ バイパスコンデンサ ７ 抵抗 ８ 補償用ＭＥＳＦＥＴ ９ 抵抗 １０ 抵抗 １１ 利得制御端子 １２ 信号入力端子 １３ 信号出力端子 １４ 電源電圧印加端子 １５ ソース端子 １６ バイパスコンデンサ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/00 - 3/72 H03G 1/00 - 3/34
Claims (1)
- 【請求項１】 信号入力端子（１２）と利得制御端子
（１１）に接続されたゲート端子と信号出力端子（１
３）に接続されたドレイン端子と第１の容量（１７）を
介して接地されたソース端子とを有した第１の電界効果
トランジスタ（１）と、 第２の容量（１６）を介して前記第１の電界効果トラン
ジスタ（１）のドレイン端子に接続されたドレイン端子
と第１の抵抗（７）を介して接地されたゲート端子と第
３の容量（６）を介して接地されたソース端子とを有し
た第２の電界効果トランジスタ（８）とを備えた増幅回
路であって、 前記第２の電界効果トランジスタ（８）のドレイン端子
とソース端子とは第２の抵抗（１０）を介して接続さ
れ、第３の抵抗（９）を介して前記第１の電界効果トラ
ンジスタ（１）のゲート端子と前記第２の電界効果トラ
ンジスタ（８）のソース端子およびドレイン端子のいず
れか一方とが接続されていることを特徴とする 増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05192594A JP3176793B2 (ja) | 1994-03-23 | 1994-03-23 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05192594A JP3176793B2 (ja) | 1994-03-23 | 1994-03-23 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07263968A JPH07263968A (ja) | 1995-10-13 |
| JP3176793B2 true JP3176793B2 (ja) | 2001-06-18 |
Family
ID=12900460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05192594A Expired - Fee Related JP3176793B2 (ja) | 1994-03-23 | 1994-03-23 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3176793B2 (ja) |
-
1994
- 1994-03-23 JP JP05192594A patent/JP3176793B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07263968A (ja) | 1995-10-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |