JP3275829B2 - 可変利得増幅回路 - Google Patents
可変利得増幅回路Info
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- JP3275829B2 JP3275829B2 JP09260398A JP9260398A JP3275829B2 JP 3275829 B2 JP3275829 B2 JP 3275829B2 JP 09260398 A JP09260398 A JP 09260398A JP 9260398 A JP9260398 A JP 9260398A JP 3275829 B2 JP3275829 B2 JP 3275829B2
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- collector
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- Control Of Amplification And Gain Control (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は高周波送受信回路、
特に、その可変利得増幅回路に関する。
特に、その可変利得増幅回路に関する。
【０００２】携帯電話端末に代表される高周波送受信回
路は、場所を移動しながら基地局との間で高周波無線で
やりとりをする。従って、端末と基地局との距離が変化
するので、送信レベルを可変にしなければならない。こ
のため、可変利得増幅回路が高周波送受信回路の送信ブ
ロックに挿入される。また、可変利得増幅回路の利得が
可変となるので、送信ブロックの前後における信号レベ
ルのばらつきの相殺も期待される。このような可変利得
増幅回路の利得可変量は４０ｄＢ以上の広い範囲が要求
される。
路は、場所を移動しながら基地局との間で高周波無線で
やりとりをする。従って、端末と基地局との距離が変化
するので、送信レベルを可変にしなければならない。こ
のため、可変利得増幅回路が高周波送受信回路の送信ブ
ロックに挿入される。また、可変利得増幅回路の利得が
可変となるので、送信ブロックの前後における信号レベ
ルのばらつきの相殺も期待される。このような可変利得
増幅回路の利得可変量は４０ｄＢ以上の広い範囲が要求
される。
【０００３】図３は高周波送信回路の一例を示す。図３
において、３１は変調器からの信号を増幅する増幅器、
３２は増幅器３１からの信号に局部発振器からの信号を
加える周波数アップコンバータ、３３は利得制御電圧Ｖ
CNT により利得が可変とされる可変利得増幅回路、３４
はドライバ増幅器、３５は送信電力増幅器、３６はアン
テナ装置である。
において、３１は変調器からの信号を増幅する増幅器、
３２は増幅器３１からの信号に局部発振器からの信号を
加える周波数アップコンバータ、３３は利得制御電圧Ｖ
CNT により利得が可変とされる可変利得増幅回路、３４
はドライバ増幅器、３５は送信電力増幅器、３６はアン
テナ装置である。
【０００４】図４は第１の従来の可変利得増幅回路であ
って、電流操作型を示す（参照：ＮＥＣアプリケーショ
ンノートμＰＣ８１１９Ｔ、μＰＣ８１２０Ｔ）。図４
においては、トランジスタＱ0、Ｑ1、Ｑ2よりなる差動
増幅器にトランジスタＱ3、Ｑ4よりなる電流制御トラン
ジスタ回路を縦積みしたものである。これにより、電流
制御トランジスタ回路（Ｑ3、Ｑ4）によってトランジス
タＱ1、Ｑ2に流れる電流配分を可変とする。出力端子Ｏ
ＵＴはトランジスタＱ2 のオープンコレクタとなってお
り、外付け受動素子であるインダクタンスＬ0及びキャ
パシタンスＣ0でマッチング回路を構成する。この場
合、出力端子ＯＵＴのバイアスとしてインダクタンスＬ
0を介して電源電圧ＶCCが印加されている。なお、図４
において、Ｒ0、Ｒ1、Ｒ2は抵抗、Ｃ1、Ｃ2はキャパシ
タである。
って、電流操作型を示す（参照：ＮＥＣアプリケーショ
ンノートμＰＣ８１１９Ｔ、μＰＣ８１２０Ｔ）。図４
においては、トランジスタＱ0、Ｑ1、Ｑ2よりなる差動
増幅器にトランジスタＱ3、Ｑ4よりなる電流制御トラン
ジスタ回路を縦積みしたものである。これにより、電流
制御トランジスタ回路（Ｑ3、Ｑ4）によってトランジス
タＱ1、Ｑ2に流れる電流配分を可変とする。出力端子Ｏ
ＵＴはトランジスタＱ2 のオープンコレクタとなってお
り、外付け受動素子であるインダクタンスＬ0及びキャ
パシタンスＣ0でマッチング回路を構成する。この場
合、出力端子ＯＵＴのバイアスとしてインダクタンスＬ
0を介して電源電圧ＶCCが印加されている。なお、図４
において、Ｒ0、Ｒ1、Ｒ2は抵抗、Ｃ1、Ｃ2はキャパシ
タである。
【０００５】図４においては、最小利得時に、トランジ
スタＱ4に流れる電流Ｉ 4 が最大となり、この結果、トラ
ンジスタＱ4のコレクタであるＶCC端子の外付け素子が
トランジスタＱ4の負荷として作用する。従って、ＶCC
端子からの高周波信号がインダクタンスＬ0を介して洩
れて出力端子ＯＵＴに現れる。このため、ＶCC端子と制
御電圧ＶCNT1の端子との間に帰還容量を挿入し、その外
側に直列インダクタ及び２個の並列キャパシタよりなる
π型回路を挿入し、上述の高周波信号の出力端子ＯＵＴ
への回り込みを防止する。
スタＱ4に流れる電流Ｉ 4 が最大となり、この結果、トラ
ンジスタＱ4のコレクタであるＶCC端子の外付け素子が
トランジスタＱ4の負荷として作用する。従って、ＶCC
端子からの高周波信号がインダクタンスＬ0を介して洩
れて出力端子ＯＵＴに現れる。このため、ＶCC端子と制
御電圧ＶCNT1の端子との間に帰還容量を挿入し、その外
側に直列インダクタ及び２個の並列キャパシタよりなる
π型回路を挿入し、上述の高周波信号の出力端子ＯＵＴ
への回り込みを防止する。
【０００６】次に、図４の回路動作を説明すると、トラ
ンジスタＱ0を流れる回路電流Ｉ0は、ＶCC端子から流れ
る電流Ｉ1、Ｉ3、Ｉ4と出力端子ＯＵＴから流れる電流
Ｉ2との和であって一定である。従って、制御電圧Ｖ
CNT1、ＶCNT2を変化させると、電流Ｉ2が変化し、この
結果、最大利得時（最小減衰時）に最大となり、逆に、
最小利得時（最大減衰時）に最小となる。一般に、図４
の可変利得増幅回路の利得可変量は、ＩＧＨｚ帯で３０
〜４０ｄＢである。
ンジスタＱ0を流れる回路電流Ｉ0は、ＶCC端子から流れ
る電流Ｉ1、Ｉ3、Ｉ4と出力端子ＯＵＴから流れる電流
Ｉ2との和であって一定である。従って、制御電圧Ｖ
CNT1、ＶCNT2を変化させると、電流Ｉ2が変化し、この
結果、最大利得時（最小減衰時）に最大となり、逆に、
最小利得時（最大減衰時）に最小となる。一般に、図４
の可変利得増幅回路の利得可変量は、ＩＧＨｚ帯で３０
〜４０ｄＢである。
【０００７】図５は第２の従来の可変利得増幅回路であ
って、ＧａＡｓによる可変負帰還型カスケード電界効果
トランジスタ（ＦＥＴ）を用いたものである。図５にお
いて、カスケード接続された増幅用ＦＥＴ５１、５２、
ＦＥＴバリスタ５３、位相回り抑圧キャパシタ５４及び
直流カット用キャパシタ５５を設けてある。ＦＥＴバリ
スタ５３はそのソース・ドレイン電圧を同一にし、これ
より低い制御電圧ＶCNTによりそのチャネル抵抗を広い
範囲で変化させる。このＦＥＴバリスタ５３は直流カッ
ト用キャパシタ５５を介してカスケード接続された増幅
用ＦＥＴ５１、５２に接続され、負帰還回路を構成して
いる。位相回り抑圧キャパシタ５４は、ＦＥＴバリスタ
５３のゲートと接地との間に接続され、ＦＥＴバリスタ
５３の寄生容量による帰還路位相回りを抑圧して安定な
動作を確信するものであり、たとえば１０ｐＦ程度であ
る。
って、ＧａＡｓによる可変負帰還型カスケード電界効果
トランジスタ（ＦＥＴ）を用いたものである。図５にお
いて、カスケード接続された増幅用ＦＥＴ５１、５２、
ＦＥＴバリスタ５３、位相回り抑圧キャパシタ５４及び
直流カット用キャパシタ５５を設けてある。ＦＥＴバリ
スタ５３はそのソース・ドレイン電圧を同一にし、これ
より低い制御電圧ＶCNTによりそのチャネル抵抗を広い
範囲で変化させる。このＦＥＴバリスタ５３は直流カッ
ト用キャパシタ５５を介してカスケード接続された増幅
用ＦＥＴ５１、５２に接続され、負帰還回路を構成して
いる。位相回り抑圧キャパシタ５４は、ＦＥＴバリスタ
５３のゲートと接地との間に接続され、ＦＥＴバリスタ
５３の寄生容量による帰還路位相回りを抑圧して安定な
動作を確信するものであり、たとえば１０ｐＦ程度であ
る。
【０００８】図５においては、ＦＥＴバリスタ５３の抵
抗値が最小のときに、増幅用ＦＥＴ５１、５２に強い負
帰還が生じ、最小利得状態（最大減衰状態）となる。こ
のとき、入力端子ＩＮの入力信号とＦＥＴバリスタ５３
による帰還信号とが逆相で打消し合うので、増幅用ＦＥ
Ｔ５１のゲートに入力される高周波信号レベルは低くな
る。従って、増幅用ＦＥＴ５１、５２の利得が一定であ
っても小信号動作をするために出力信号レベルは小さく
なり、全体としての利得は最小となる。一般に、図５の
可変利得増幅回路の利得可変量は、ＩＧＨｚ帯で１５〜
２０ｄＢである。
抗値が最小のときに、増幅用ＦＥＴ５１、５２に強い負
帰還が生じ、最小利得状態（最大減衰状態）となる。こ
のとき、入力端子ＩＮの入力信号とＦＥＴバリスタ５３
による帰還信号とが逆相で打消し合うので、増幅用ＦＥ
Ｔ５１のゲートに入力される高周波信号レベルは低くな
る。従って、増幅用ＦＥＴ５１、５２の利得が一定であ
っても小信号動作をするために出力信号レベルは小さく
なり、全体としての利得は最小となる。一般に、図５の
可変利得増幅回路の利得可変量は、ＩＧＨｚ帯で１５〜
２０ｄＢである。
【０００９】
【発明が解決しようとする課題】しかしながら、上述の
第１の従来の可変利得増幅回路では、シリコン集積回路
技術を用いて製造できるので製造コストを低減できるも
のの、４０ｄＢ以上の広い利得可変量を達成することが
できないという課題がある。他方、上述の第２の従来の
可変利得増幅回路では、カスケード接続の増幅ＦＥＴ段
を３〜４段結合することにより４０ｄＢ以上の広い利得
可変量を達成することができるが、この場合、ＧａＡｓ
集積回路による製造コストが上昇するという課題があ
る。
第１の従来の可変利得増幅回路では、シリコン集積回路
技術を用いて製造できるので製造コストを低減できるも
のの、４０ｄＢ以上の広い利得可変量を達成することが
できないという課題がある。他方、上述の第２の従来の
可変利得増幅回路では、カスケード接続の増幅ＦＥＴ段
を３〜４段結合することにより４０ｄＢ以上の広い利得
可変量を達成することができるが、この場合、ＧａＡｓ
集積回路による製造コストが上昇するという課題があ
る。
【００１０】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明に係る可変利得増幅回路は、第１、第２ の
電源端子（Ｖ CC 、ＧＮＤ）と、入力端子と、出力端子
と、前記第１の電源端子に接続されたコレクタ及び第１
の制御電圧が印加されたベースを有する第１のトランジ
スタと、前記出力端子に接続されたコレクタ及び第２の
制御電圧が印加されたベースを有する第２のトランジス
タと、前記第１、第２のトランジスタのエミッタに接続
されたコレクタ、前記入力端子に接続されたベース及び
前記第２の電源端子に接続されたエミッタを有する第３
のトランジスタと、前記第１のトランジスタのコレクタ
とベースとの間に接続され、前記第１、第２の制御電圧
の差が最大のときに前記第１のトランジスタのコレクタ
出力の該第１のトランジスタのベースへの負帰還量を最
大とするフォワード型負帰還回路とを具備し、該フォワ
ード型負帰還回路が、前記第１の電源端子と前記第１の
トランジスタのベースとの間に直列接続された第１のキ
ャパシタ、ピンダイオード及び第２のキャパシタと、前
記第１のキャパシタと前記第１のトランジスタのベース
との間に接続されたインダクンスと、前記第２のキャパ
シタと前記第２の電源端子の間に接続された抵抗とを具
備するものである。
めに、本発明に係る可変利得増幅回路は、第１、第２ の
電源端子（Ｖ CC 、ＧＮＤ）と、入力端子と、出力端子
と、前記第１の電源端子に接続されたコレクタ及び第１
の制御電圧が印加されたベースを有する第１のトランジ
スタと、前記出力端子に接続されたコレクタ及び第２の
制御電圧が印加されたベースを有する第２のトランジス
タと、前記第１、第２のトランジスタのエミッタに接続
されたコレクタ、前記入力端子に接続されたベース及び
前記第２の電源端子に接続されたエミッタを有する第３
のトランジスタと、前記第１のトランジスタのコレクタ
とベースとの間に接続され、前記第１、第２の制御電圧
の差が最大のときに前記第１のトランジスタのコレクタ
出力の該第１のトランジスタのベースへの負帰還量を最
大とするフォワード型負帰還回路とを具備し、該フォワ
ード型負帰還回路が、前記第１の電源端子と前記第１の
トランジスタのベースとの間に直列接続された第１のキ
ャパシタ、ピンダイオード及び第２のキャパシタと、前
記第１のキャパシタと前記第１のトランジスタのベース
との間に接続されたインダクンスと、前記第２のキャパ
シタと前記第２の電源端子の間に接続された抵抗とを具
備するものである。
【００１１】また、本発明に係る可変利得増幅回路にお
いては、第１、第２の電源端子と、入力端子と、出力端
子と、前記第１の電源端子に接続されたコレクタ及び第
１の制御電圧が印加されたベースを有する第１のトラン
ジスタと、前記出力端子に接続されたコレクタ及び第２
の制御電圧が印加されたベースを有する第２のトランジ
スタと、前記第１、第２のトランジスタのエミッタに接
続されたコレクタ、前記入力端子に接続されたベース及
び前記第２の電源端子に接続されたエミッタを有する第
３のトランジスタと、前記第１のトランジスタのコレク
タとベースとの間に接続され、前記第１、第２の制御電
圧の差が最小のときに前記第１のトランジスタのコレク
タ出力の該第１のトランジスタのベースへの負帰還量が
最大とするリバース型負帰還回路とを具備し、該リバー
ス型負帰還回路が前記第１の電源端子と前記第１のトラ
ンジスタのベースとの間に直列接続されたピンダイオー
ド及びキャパシタを具備するものである。
いては、第１、第２の電源端子と、入力端子と、出力端
子と、前記第１の電源端子に接続されたコレクタ及び第
１の制御電圧が印加されたベースを有する第１のトラン
ジスタと、前記出力端子に接続されたコレクタ及び第２
の制御電圧が印加されたベースを有する第２のトランジ
スタと、前記第１、第２のトランジスタのエミッタに接
続されたコレクタ、前記入力端子に接続されたベース及
び前記第２の電源端子に接続されたエミッタを有する第
３のトランジスタと、前記第１のトランジスタのコレク
タとベースとの間に接続され、前記第１、第２の制御電
圧の差が最小のときに前記第１のトランジスタのコレク
タ出力の該第１のトランジスタのベースへの負帰還量が
最大とするリバース型負帰還回路とを具備し、該リバー
ス型負帰還回路が前記第１の電源端子と前記第１のトラ
ンジスタのベースとの間に直列接続されたピンダイオー
ド及びキャパシタを具備するものである。
【００１２】
【発明の実施の形態】図１は本発明に係る可変利得増幅
回路の第１の実施の形態を示す。図１においては、図４
のトランジスタＱ3、Ｑ4、抵抗Ｒ1、Ｒ2を削除し、制御
電圧Ｖ CNT1 、Ｖ CNT2 をトランジスタＱ1、Ｑ2の各ベース
に直接印加し、ＶCC端子とトランジスタＱ1のベースと
の間に、ピンダイオードＤ、キャパシタＣ3、Ｃ4、イン
ダクタンスＬ1及び抵抗Ｒ3よりなるフォワード制御型負
帰還回路１を接続したものである。
回路の第１の実施の形態を示す。図１においては、図４
のトランジスタＱ3、Ｑ4、抵抗Ｒ1、Ｒ2を削除し、制御
電圧Ｖ CNT1 、Ｖ CNT2 をトランジスタＱ1、Ｑ2の各ベース
に直接印加し、ＶCC端子とトランジスタＱ1のベースと
の間に、ピンダイオードＤ、キャパシタＣ3、Ｃ4、イン
ダクタンスＬ1及び抵抗Ｒ3よりなるフォワード制御型負
帰還回路１を接続したものである。
【００１３】図１においては、入力端子ＩＮの入力信号
に対する各部の位相は次のようになる。 トランジスタＱ1のコレクタ電流Ｉ1：同相 トランジスタＱ2のコレクタ電流Ｉ2：逆相 トランジスタＱ2のベース電流：同相
に対する各部の位相は次のようになる。 トランジスタＱ1のコレクタ電流Ｉ1：同相 トランジスタＱ2のコレクタ電流Ｉ2：逆相 トランジスタＱ2のベース電流：同相
【００１４】従って、フォワード型負帰還回路１により
トランジスタＱ1のコレクタの同相出力をそのベースに
負帰還させることによりトランジスタＱ1、Ｑ2の両ベー
ス入力を同相とすることができる。
トランジスタＱ1のコレクタの同相出力をそのベースに
負帰還させることによりトランジスタＱ1、Ｑ2の両ベー
ス入力を同相とすることができる。
【００１５】なお、図５の可変利得増幅回路における負
帰還回路であるＦＥＴバリスタ５３は負帰還量を制御し
て位相の打消し度合いを可変にし、これにより、利得を
可変にする。これに対し、図１のフォワード型負帰還回
路１は、利得の可変を目的とするのではなく、差動増幅
器（Ｑ0、Ｑ1、Ｑ2）の同相利得が片側利得よりもたと
えば２０ｄＢ小さくするようにして最小利得値を低下さ
せ、これにより、利得可変量を広くするものである。
帰還回路であるＦＥＴバリスタ５３は負帰還量を制御し
て位相の打消し度合いを可変にし、これにより、利得を
可変にする。これに対し、図１のフォワード型負帰還回
路１は、利得の可変を目的とするのではなく、差動増幅
器（Ｑ0、Ｑ1、Ｑ2）の同相利得が片側利得よりもたと
えば２０ｄＢ小さくするようにして最小利得値を低下さ
せ、これにより、利得可変量を広くするものである。
【００１６】より詳細には、差動増幅器（Ｑ0、Ｑ1、Ｑ
2）の差動利得、同相入力の利得、片側利得には次の関
係がある。 差動利得＝片側利得×２ 差動利得／同相利得＝ＲE／ｒe 従って、 同相利得＝片側利得×２ｒe／ＲE ただし、ｒeはトランジスタＱ1、Ｑ2のエミッタ抵抗で
あってエミッタ電流を１ｍＡとすればたとえば５２Ω、
ＲEはトランジスタＱ1、Ｑ2のエミッタと接地端子ＧＮ
Ｄとの間の抵抗であって通常数ｋΩである。
2）の差動利得、同相入力の利得、片側利得には次の関
係がある。 差動利得＝片側利得×２ 差動利得／同相利得＝ＲE／ｒe 従って、 同相利得＝片側利得×２ｒe／ＲE ただし、ｒeはトランジスタＱ1、Ｑ2のエミッタ抵抗で
あってエミッタ電流を１ｍＡとすればたとえば５２Ω、
ＲEはトランジスタＱ1、Ｑ2のエミッタと接地端子ＧＮ
Ｄとの間の抵抗であって通常数ｋΩである。
【００１７】ここで、トランジスタＱ1、Ｑ2のエミッタ
電流を２ｍＡとしてもｒe＝５２Ωであり、仮にＲE＝１
ｋΩとすれば、 ２ｒe／ＲE＝０．１ 従って、対数表示をとると、 同相利得（ｄＢ） ＝片側利得（ｄＢ）＋２０ｌｏｇ（２ｒe／ＲE） ＝片側利得（ｄＢ）＋２０ｌｏｇ０．１ ＝片側利得（ｄＢ）−２０ｄＢ 従って、最小利得時に差動入力が同相であれば、最大利
得と最小利得との比である利得可変量は約２０ｄＢ広く
することができる。
電流を２ｍＡとしてもｒe＝５２Ωであり、仮にＲE＝１
ｋΩとすれば、 ２ｒe／ＲE＝０．１ 従って、対数表示をとると、 同相利得（ｄＢ） ＝片側利得（ｄＢ）＋２０ｌｏｇ（２ｒe／ＲE） ＝片側利得（ｄＢ）＋２０ｌｏｇ０．１ ＝片側利得（ｄＢ）−２０ｄＢ 従って、最小利得時に差動入力が同相であれば、最大利
得と最小利得との比である利得可変量は約２０ｄＢ広く
することができる。
【００１８】図１のフォワード型負帰還回路１は、上述
の差動入出力の位相の相違を利用して最小利得時に同相
入力となるようにしたものである。つまり、位相差が大
きくなると直列の高周波抵抗分が小さくなる現象を利用
する。図１においては、制御電圧ＶCNT1、ＶCNT2の差Δ
Ｖを最大にしたときに、ピンダイオードＤのアノード・
カソード間の電位差が最大となり、負帰還量が最大とな
る。これにより、可変利得増幅回路の利得は理論的な同
相利得値に近づき、片側利得に比べて最小利得が最大２
０ｄＢ低下する。従って、３０〜４０ｄＢであった利得
可変量が５０ｄＢ程度まで拡げることができる。
の差動入出力の位相の相違を利用して最小利得時に同相
入力となるようにしたものである。つまり、位相差が大
きくなると直列の高周波抵抗分が小さくなる現象を利用
する。図１においては、制御電圧ＶCNT1、ＶCNT2の差Δ
Ｖを最大にしたときに、ピンダイオードＤのアノード・
カソード間の電位差が最大となり、負帰還量が最大とな
る。これにより、可変利得増幅回路の利得は理論的な同
相利得値に近づき、片側利得に比べて最小利得が最大２
０ｄＢ低下する。従って、３０〜４０ｄＢであった利得
可変量が５０ｄＢ程度まで拡げることができる。
【００１９】図２は本発明に係る第２の可変利得増幅回
路の実施の形態を示す。図２においては、図１のフォワ
ード型負帰還回路１の代りに、ピンダイオードＤ及びキ
ャパシタＣ4によりリバース制御型負帰還回路２を設け
てある。図２においては、制御電圧ＶCNT1、ＶCNT2の差
ΔＶを最小にしたときに、ピンダイオードＤのアノード
・カソード間の電位差が最大となり、負帰還量が最大と
なる。これにより、可変利得増幅回路の利得は理論的な
同相利得値に近づき、片側利得に比べて最小利得が最大
２０ｄＢ低下する。従って、３０〜４０ｄＢであった利
得可変量が５０ｄＢ程度まで拡げることができる。
路の実施の形態を示す。図２においては、図１のフォワ
ード型負帰還回路１の代りに、ピンダイオードＤ及びキ
ャパシタＣ4によりリバース制御型負帰還回路２を設け
てある。図２においては、制御電圧ＶCNT1、ＶCNT2の差
ΔＶを最小にしたときに、ピンダイオードＤのアノード
・カソード間の電位差が最大となり、負帰還量が最大と
なる。これにより、可変利得増幅回路の利得は理論的な
同相利得値に近づき、片側利得に比べて最小利得が最大
２０ｄＢ低下する。従って、３０〜４０ｄＢであった利
得可変量が５０ｄＢ程度まで拡げることができる。
【００２０】
【発明の効果】以上説明したように本発明によれば、広
い利得可変量を達成でき、しかもシリコン集積回路技術
によって製造できるので製造コストの上昇を招くことな
い。
い利得可変量を達成でき、しかもシリコン集積回路技術
によって製造できるので製造コストの上昇を招くことな
い。
【図１】本発明に係る可変利得増幅回路の第１の実施の
形態を示す回路図である。
形態を示す回路図である。
【図２】本発明に係る可変利得増幅回路の第１の実施の
形態を示す回路図である。
形態を示す回路図である。
【図３】高周波送受信回路の送信ブロックの回路図であ
る。
る。
【図４】第１の従来の可変利得増幅回路を示す回路図で
ある。
ある。
【図５】第２の従来の可変利得増幅回路を示す回路図で
ある。
ある。
１…フォワード制御型負帰還回路 ２…リバース制御型負帰還回路 ３１…増幅器 ３２…高周波アップコンバータ ３３…可変利得増幅器 ３４…ドライバ増幅器 ３５…送信電力増幅器 ３６…アンテナ装置 ５１、５２…増幅用ＦＥＴ ５３…ＦＥＴバリスタ ５４…位相回り抑圧キャパシタ ５５…直流カット用キャパシタ Ｑ0、Ｑ1、Ｑ2…差動増幅器用トランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−243874（ＪＰ，Ａ) 特開 昭60−187114（ＪＰ，Ａ) 特開 昭48−3065（ＪＰ，Ａ) 特開 昭56−152308（ＪＰ，Ａ) 特開 昭57−9112（ＪＰ，Ａ) 特開 平３−77415（ＪＰ，Ａ) 特開 昭53−74345（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/45 H03G 1/00 - 3/18
Claims (2)
- 【請求項１】 第１、第２の電源端子（Ｖ CC 、ＧＮＤ）
と、 入力端子（ＩＮ）と、 出力端子（ＯＵＴ）と、 前記第１の電源端子に接続されたコレクタ及び第１の制
御電圧（Ｖ CNT1 ）が印加されたベースを有する第１のト
ランジスタ（Ｑ 1 ）と、 前記出力端子に接続されたコレクタ及び第２の制御電圧
（Ｖ CNT2 ）が印加されたベースを有する第２のトランジ
スタ（Ｑ 2 ）と、 前記第１、第２のトランジスタのエミッタに接続された
コレクタ、前記入力端子に接続されたベース及び前記第
２の電源端子に接続されたエミッタを有する第３のトラ
ンジスタ（Ｑ 0 ）と、 前記第１のトランジスタのコレクタとベースとの間に接
続され、前記第１、第２の制御電圧の差が最大のときに
前記第１のトランジスタのコレクタ出力の該第１のトラ
ンジスタのベースへの負帰還量を最大とするフォワード
型負帰還回路（１）とを具備し、 該フォワード型負帰還回路が、 前記第１の電源端子と前記第１のトランジスタのベース
との間に直列接続された第１のキャパシタ（Ｃ 3 ）、ピ
ンダイオード（Ｄ）及び第２のキャパシタ（Ｃ 4 ）と、 前記第１のキャパシタと前記第１のトランジスタのベー
スとの間に接続されたインダクンス（Ｌ 1 ) と、 前記第２のキャパシタと前記第２の電源端子との間に接
続された抵抗（Ｒ 3 ）とを具備する可変利得増幅回路。 - 【請求項２】 第１、第２の電源端子（Ｖ CC 、ＧＮＤ）
と、 入力端子（ＩＮ）と、 出力端子（ＯＵＴ）と、 前記第１の電源端子に接続されたコレクタ及び第１の制
御電圧（Ｖ CNT1 ）が印加されたベースを有する第１のト
ランジスタ（Ｑ 1 ）と、 前記出力端子に接続されたコレクタ及び第２の制御電圧
（Ｖ CNT2 ）が印加され たベースを有する第２のトランジ
スタ（Ｑ 2 ）と、 前記第１、第２のトランジスタのエミッタに接続された
コレクタ、前記入力端子に接続されたベース及び前記第
２の電源端子に接続されたエミッタを有する第３のトラ
ンジスタ（Ｑ 0 ）と、 前記第１のトランジスタのコレクタとベースとの間に接
続され、前記第１、第２の制御電圧の差が最小のときに
前記第１のトランジスタのコレクタ出力の該第１のトラ
ンジスタのベースへの負帰還量を最大とするリバース型
負帰還回路（２）とを具備し、 該リバース型負帰還回路が 前記第１の電源端子と前記
第１のトランジスタのベースとの間に直列接続されたピ
ンダイオード（Ｄ）及びキャパシタ（Ｃ 4 ）を具備する
可変利得増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09260398A JP3275829B2 (ja) | 1998-03-20 | 1998-03-20 | 可変利得増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09260398A JP3275829B2 (ja) | 1998-03-20 | 1998-03-20 | 可変利得増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274871A JPH11274871A (ja) | 1999-10-08 |
| JP3275829B2 true JP3275829B2 (ja) | 2002-04-22 |
Family
ID=14059036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09260398A Expired - Fee Related JP3275829B2 (ja) | 1998-03-20 | 1998-03-20 | 可変利得増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3275829B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1999921B1 (en) * | 2006-03-29 | 2017-06-14 | Thomson Licensing DTV | Frequency limiting amplifier in a fsk receiver |
-
1998
- 1998-03-20 JP JP09260398A patent/JP3275829B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11274871A (ja) | 1999-10-08 |
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