JP2024500119A

JP2024500119A - 差動電力増幅器

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Publication number: JP2024500119A
Application number: JP2023536504A
Authority: JP
Inventors: 志▲遠▼ 謝; 宇霆趙; 嘉▲帥▼ 郭
Original assignee: 深▲せん▼▲飛▼▲驤▼科技股▲ふん▼有限公司
Priority date: 2021-09-16
Filing date: 2022-03-31
Publication date: 2024-01-04
Also published as: US11848650B2; EP4207591A4; US20230246606A1; KR20230112148A; WO2023040238A1; EP4207591A1; CN216162675U

Abstract

本発明の実施例は差動電力増幅器を開示し、順に直列接続された入力整合ネットワーク、第１段増幅回路、第１段間整合ネットワーク、第２段増幅回路、第２段間整合ネットワーク、第３段増幅回路及び出力整合ネットワークを備え、前記第１段増幅回路及び第２段増幅回路はシングル入力シングル出力回路であり、前記第３段増幅回路はデュアル入力デュアル出力回路であり、前記第２段間整合ネットワークは１つの第１変圧器Ｔ１、第１コンデンサＣ１、第２コンデンサＣ２、第１インダクタＬ１及び第２インダクタＬ２を備え、前記出力整合ネットワークは１つの第２変圧器Ｔ２を備え、これにより変圧器で段間整合ネットワークと出力整合ネットワークを実現し、段間整合の難易度を効果的に低減し、入力リターンロスとゲインを効果的に最適化し、出力電力を向上させることができる。【選択図】図１

Description

本発明は、電力増幅器の技術分野に関し、特に差動電力増幅器に関する。

５Ｇ無線通信システムにおいて、キーモジュールは送信機の最終段に位置するＲＦ電力増幅器（ＲＦＰｏｗｅｒＡｍｐｌｉｆｉｅｒ）であり、その作用は出力信号を増幅することであり、アンテナによって増幅された信号を送信する。ＲＦ電力増幅器は送信機システムの出力電力、効率、ゲイン、線形性、動作帯域幅、反射係数などの様々性能指標に直接影響、決定し、これにより５Ｇ無線通信システム全体の各性能指標に影響、決定する。従来の整合構造は１つ又は複数の静電容量インダクタンスを直並列により組み合わせたものであり、静電容量インダクタンスの整合構造の目的は電力増幅器の入出力ポートを５０オームポートに接続する時にインピーダンス変化を実現し、異なる増幅器のニーズに応じて最大ゲイン伝送又は最大電力伝送等の効果を達成することである。従来のインピーダンス整合は「Π型」、「Ｔ型」、「Ｌ型」整合ネットワークである場合が多く、異なるインピーダンス点に基づいて最適な整合構造及び整合デバイスを選択することができる。

５Ｇ移動通信におけるＲＦ電力増幅器の出力電力に対する要求がより大きく、そのため、高電力を設計及び実現するためにより多くのトランジスタを必要とし、整合の難易度を向上させる。また、高周波でのコンデンサ、インダクタ、抵抗は大きな寄生効果を生成し、その結果、デバイスの実際値と理想値との間に一定の差があり、これにより、高周波でのインピーダンス整合がより困難になることが分かる。実際の設計において、コンデンサ、インダクタの従来の整合構造のみを用いると、入力リターンロス、ゲインを良好な状態に整合することができない。

本発明の実施例は、整合の難易度を低減することができ、高いゲインと出力電力を有し、入力リターンロスを最適化することができる差動電力増幅器を提供する。

上記技術的課題を解決するために、本発明は、入力整合ネットワークと、第１段増幅回路と、第１段間整合ネットワークと、第２段増幅回路と、第２段間整合ネットワークと、第３段増幅回路と、出力整合ネットワークとを備え、
前記第１段増幅回路及び第２段増幅回路はシングル入力シングル出力回路であり、前記第３段増幅回路はデュアル入力デュアル出力回路であり、前記第２段間整合ネットワークは１つの第１変圧器Ｔ１、第１コンデンサＣ１、第２コンデンサＣ２、第１インダクタＬ１及び第２インダクタＬ２を備え、前記出力整合ネットワークは１つの第２変圧器Ｔ２を備え、
前記入力整合ネットワークの入力端子と出力端子がシングルエンドＲＦ入力信号ＲＦｉｎと第１段増幅回路の入力端子にそれぞれ接続され、前記第１段増幅回路の出力端子が前記第１段間整合ネットワークの入力端子に接続され、前記第１段間整合ネットワークの出力端子が前記第２段増幅回路の入力端子に接続され、前記第１変圧器Ｔ１の２つの入力端子が前記第２段増幅回路の出力端子と給電電圧Ｖｃｃ２にそれぞれ接続され、前記第２段増幅回路からのシングルエンド信号を一対の差動信号に変換して前記第３段増幅回路の２つの入力端子にそれぞれ入力し、前記第３段増幅回路の２つの出力端子が前記第２変圧器Ｔ２の２つの入力端子にそれぞれ接続され、前記第２変圧器Ｔ２は、１つの出力端子が接地され、別の出力端子がシングルエンドＲＦ出力信号ＲＦｏｕｔを出力することに用いられ、
前記第１コンデンサＣ１及び第２コンデンサＣ２の一方の端子が前記第１変圧器Ｔ１の２つの入力端子にそれぞれ接続され、前記第１コンデンサＣ１及び第２コンデンサＣ２の他方の端子がそれぞれ接地され、前記第１インダクタＬ１及び前記第２インダクタＬ２の一方の端子が前記第１変圧器Ｔ１の２つの出力端子にそれぞれ接続され、前記第１インダクタＬ１及び前記第２インダクタＬ２の他方の端子がそれぞれ接地される差動電力増幅器を提供する。

さらには、前記第１段増幅回路は１つの第１トランジスタＱ１を備え、前記第２段増幅回路は１つの第２トランジスタＱ２を備え、前記第３段増幅回路は２つの第３トランジスタＱ３を備え、
前記第１トランジスタＱ１のベース、コレクタ及びエミッタはそれぞれ前記入力整合ネットワークの出力端子、前記第１段間整合ネットワークの入力端子及び接地端子に接続され、前記第２トランジスタＱ２のベース、コレクタ及びエミッタはそれぞれ前記第１段間整合ネットワークの出力端子、前記第１変圧器Ｔ１の１つの入力端子及び接地端子に接続され、２つの前記第３トランジスタＱ３のベースはそれぞれ前記第１変圧器Ｔ１の２つの出力端子に接続され、２つの前記第３トランジスタＱ３のコレクタはそれぞれ前記第２変圧器Ｔ２の２つの入力端子に接続され、２つの前記第３トランジスタＱ３のエミッタがそれぞれ接地される。

さらには、前記差動電力増幅器は前記第１トランジスタＱ１のコレクタとベースとの間に接続された負帰還ネットワークをさらに備え、前記負帰還ネットワークは直列接続された第１抵抗Ｒ１及び第３コンデンサＣ３を備え、
前記第１段増幅回路は、前記入力整合ネットワークと前記第１トランジスタＱ１のベースとの間に直列接続され、前記負帰還ネットワークに並列接続された第２抵抗Ｒ２をさらに備える。

さらには、前記第２段間整合ネットワークは第４コンデンサＣ４、第５コンデンサＣ５及び第３インダクタＬ３をさらに備え、
前記第４コンデンサＣ４は前記第１変圧器Ｔ１の１つの出力端子と１つの第３トランジスタＱ３のベースとの間に直列接続され、前記第５コンデンサＣ５は前記第１変圧器Ｔ１の別の出力端子と別の第３トランジスタＱ３のベースとの間に直列接続され、前記第３インダクタＬ３は前記第１変圧器Ｔ１の入力端子と給電電圧Ｖｃｃ２との間に直列接続される。

さらには、前記出力整合ネットワークは第６コンデンサＣ６、第７コンデンサＣ７、第８コンデンサＣ８及び第４インダクタＬ４をさらに備え、
前記第６コンデンサＣ６及び前記第７コンデンサＣ７の一方の端子がそれぞれ前記第２変圧器Ｔ２の２つの入力端子に接続され、前記第６コンデンサＣ６及び前記第７コンデンサＣ７の他方の端子がそれぞれ接地され、前記第８コンデンサＣ８の一方の端子が前記第２変圧器Ｔ２の接地用出力端子に接続され、前記第８コンデンサＣ８の他方の端子が接地され、前記第４インダクタＬ４は前記第２変圧器Ｔ２の接地用出力端子と接地端子との間に直列接続される。

さらには、前記入力整合ネットワークは第９コンデンサＣ９、第１０コンデンサＣ１０、第５インダクタＬ５及び第６インダクタＬ６を備え、
前記第９コンデンサＣ９の一方の端子が第５インダクタＬ５の一方の端子に接続され、接続ノードは前記シングルエンドＲＦ入力信号ＲＦｉｎを入力することに用いられ、前記第５インダクタＬ５の他方の端子が接地され、前記第９コンデンサＣ９の他方の端子が前記第１０コンデンサＣ１０の一方の端子に接続され、前記第１０コンデンサＣ１０の他方の端子が前記第１段増幅回路の入力端子に接続され、前記第６インダクタＬ６の一方の端子が前記第９コンデンサＣ９と第１０コンデンサＣ１０との間に接続され、前記第６インダクタＬ６の他方の端子が接地される。

さらには、前記第２段増幅回路は第３抵抗Ｒ３をさらに備え、前記第３抵抗Ｒ３は前記第１段間整合ネットワークの出力端子と前記第２段増幅回路の入力端子との間に直列接続される。

さらには、各前記トランジスタのベースに１対１で接続されたベースバイアス回路をさらに備え、
前記ベースバイアス回路は第４トランジスタＱ４、第５トランジスタＱ５、第６トランジスタＱ６、第４抵抗Ｒ４、第５抵抗Ｒ５、第６抵抗Ｒ６及び第１１コンデンサＣ１１を備え、
前記第４トランジスタＱ４のベースとコレクタ、前記第５トランジスタＱ５のベース、前記第４抵抗Ｒ４の一方の端子及び前記第１１コンデンサＣ１１の一方の端子は接続され、前記第４抵抗Ｒ４の他方の端子が給電電圧Ｖｒｅｇに接続され、前記第４トランジスタＱ４のエミッタ、前記第６トランジスタＱ６のコレクタ及びベースは接続され、前記第６トランジスタＱ６のエミッタが第５抵抗Ｒ５の一方の端子に接続され、前記第５抵抗Ｒ５の他方の端子が接地され、前記第１１コンデンサＣ１１の他方の端子が接地され、前記第５トランジスタＱ５のコレクタは給電電圧Ｖｂａｔに接続され、前記第５トランジスタＱ５のエミッタが第６抵抗Ｒ６の一方の端子に接続され、前記第６抵抗Ｒ６の他方の端子が対応するトランジスタのベースに接続される。

さらには、前記第１段間整合ネットワークは第７インダクタＬ７、第８インダクタＬ８、第１４コンデンサＣ１４及び第１５コンデンサＣ１５を備え、
前記第７インダクタＬ７の一方の端子と前記第１４コンデンサＣ１４の一方の端子がいずれも前記第１段増幅回路の出力端子に接続され、前記第７インダクタＬ７の他方の端子が給電電圧Ｖｃｃ１に接続され、前記第１４コンデンサＣ１４の他方の端子、第８インダクタＬ８の一方の端子及び第１５コンデンサＣ１５の一方の端子は接続され、前記第１５コンデンサＣ１５の他方の端子が第２段増幅回路の入力端子に接続され、前記第８インダクタＬ８の他方の端子が接地される。

さらに、前記第１変圧器Ｔ１と前記第２変圧器Ｔ２はいずれも対称式相互巻き変圧器である。

本発明の差動電力増幅器は、入力整合ネットワークと、第１段増幅回路と、第１段間整合ネットワークと、第２段増幅回路と、第２段間整合ネットワークと、第３段増幅回路と、出力整合ネットワークとを備え、前記第２段間整合ネットワークは１つの第１変圧器Ｔ１、第１コンデンサＣ１、第２コンデンサＣ２、第１インダクタＬ１及び第２インダクタＬ２を備え、前記出力整合ネットワークは１つの第２変圧器Ｔ２を備え、前記第１コンデンサＣ１及び第２コンデンサＣ２の一方の端子が前記第１変圧器の２つの入力端子にそれぞれ接続され、前記第１コンデンサＣ１及び第２コンデンサＣ２の他方の端子がそれぞれ接地され、前記第１インダクタＬ１及び前記第２インダクタＬ２の一方の端子が前記第１変圧器の２つの出力端子にそれぞれ接続され、前記第１インダクタＬ１及び前記第２インダクタＬ２の他方の端子がそれぞれ接地され、これにより、変圧器で段間整合ネットワークと出力整合ネットワークを実現することにより、段間整合の難易度を効果的に低減し、入力リターンロスとゲインを効果的に最適化することができ、また、出力電力を向上させることができ、コンデンサＣ１、Ｃ２、インダクタＬ１、Ｌ２の作用で、変圧器の整合帯域幅を増加し、変圧器整合の挿入損失を低減することができる。

以下、図面を参照して、本発明の具体的な実施形態について詳細に説明することにより、本発明の技術的解決手段及びその有益な効果を明らかにする。

本発明の実施例に係るＲＦ電力増幅器の回路図である。本発明の実施例に係るベースバイアス回路の回路図である。本発明の実施例に係る対称式相互巻き変圧器の原理図である。本発明の実施例に係る対称式相互巻き変圧器のレイアウトである。本発明の実施例に係る差動電力増幅器の小信号のシミュレーション波形図である。本発明の実施例に係る差動電力増幅器の大信号のシミュレーション波形図である。

図面を参照して、同じ構成要素の符号は同じ構成要素を表し、本発明の原理は適切な演算環境で実施することを例に挙げて説明する。以下の説明は例示された本発明の具体的な実施例に基づくものであり、本発明に詳述されていない他の具体的な実施例を制限するものと見なされるべきではない。

図１を参照して、本発明の実施例の差動電力増幅器１００は、順に直列接続された入力整合ネットワーク１１、第１段増幅回路１２、第１段間整合ネットワーク１３、第２段増幅回路１４、第２段間整合ネットワーク１５、第３段増幅回路１６及び出力整合ネットワーク１７を備える。

前記第１段増幅回路１２及び第２段増幅回路１４はシングル入力シングル出力回路であり、すなわち第１段増幅回路１２及び第２段増幅回路１４はいずれも１つの入力端子及び１つの出力端子を有する回路であり、前記第３段増幅回路１６はデュアル入力デュアル出力回路である。前記第２段間整合ネットワーク１５は第１変圧器Ｔ１、第１コンデンサＣ１、第２コンデンサＣ２、第１インダクタＬ１及び第２インダクタＬ２を備え、前記出力整合ネットワーク１７は第２変圧器Ｔ２を備える。

ここで、前記入力整合ネットワーク１１の入力端子と出力端子がそれぞれシングルエンドＲＦ入力信号ＲＦｉｎと第１段増幅回路１２の入力端子に接続され、前記第１段増幅回路１２の出力端子が前記第１段間整合ネットワーク１３の入力端子に接続され、前記第１段間整合ネットワーク１３の出力端子が前記第２段増幅回路１４の入力端子に接続され、前記第１変圧器Ｔ１の２つの入力端子が前記第２段増幅回路１４の出力端子と給電電圧Ｖｃｃ２にそれぞれ接続され、前記第２段増幅回路１４からのシングルエンド信号を一対の差動信号に変換して前記第３段増幅回路１６の２つの入力端子にそれぞれ入力し、前記第３段増幅回路１６の２つの出力端子が前記第２変圧器Ｔ２の２つの入力端子にそれぞれ接続され、前記第２変圧器Ｔ２の１つの出力端子が接地され、別の出力端子がシングルエンドＲＦ出力信号ＲＦｏｕｔを出力することに用いられる。

ここで、前記第１コンデンサＣ１及び第２コンデンサＣ２の一方の端子が前記第１変圧器Ｔ１の２つの入力端子にそれぞれ接続され、前記第１コンデンサＣ１及び第２コンデンサＣ２の他方の端子がそれぞれ接地され、前記第１インダクタＬ１及び前記第２インダクタＬ２の一方の端子が前記第１変圧器Ｔ１の２つの出力端子にそれぞれ接続され、前記第１インダクタＬ１及び前記第２インダクタＬ２の他方の端子がそれぞれ接地される。ここで、前記第１インダクタＬ１と第２インダクタＬ２は同じインダクタ素子を用いて実現することができ、両者の大きさが同じである。

したがって、本発明の実施例において、差動電力増幅器１００は三段増幅回路を用いて実現し、これにより高いゲインを得ることができ、変圧器で段間整合ネットワークと出力整合ネットワークを実現することにより、段間整合の難易度を効果的に低減し、入力リターンロスとゲインを効果的に最適化することができ、出力電力の向上に有利であり、コンデンサＣ１、Ｃ２、インダクタＬ１、Ｌ２の作用で、変圧器の整合帯域幅を増加し、変圧器整合の挿入損失を低減することができる。

本考案のいくつかの実現態様において、第１段増幅回路１２、第２段増幅回路１４及び第３段増幅回路１６はＨＢＴトランジスタを用いて実現することができ、当然のことながら、他のいくつかの実現態様において、他のプロセスを用いて実現してもよく、例えば、各段増幅回路は、ＣＯＭＳトランジスタ、ＨＥＭＴトランジスタ又はＰＨＥＭＴトランジスタを用いて実現してもよい。

ＨＢＴトランジスタを例に挙げると、前記第１段増幅回路１２は１つの第１トランジスタＱ１を備え、前記第２段増幅回路１４は１つの第２トランジスタＱ２を備え、前記第３段増幅回路１６は２つの第３トランジスタＱ３を備える。

ここで、前記第１トランジスタＱ１のベース、コレクタ及びエミッタはそれぞれ前記入力整合ネットワーク１１の出力端子、前記第１段間整合ネットワーク１３の入力端子及び接地端子に接続され、前記第２トランジスタＱ２のベース、コレクタ及びエミッタはそれぞれ前記第１段間整合ネットワーク１３の出力端子、前記第１変圧器Ｔ１の１つの入力端子及び接地端子に接続され、２つの前記第３トランジスタＱ３のベースはそれぞれ前記第１変圧器Ｔ１の２つの出力端子に接続され、２つの前記第３トランジスタＱ３のコレクタはそれぞれ前記第２変圧器Ｔ２の２つの入力端子に接続され、２つの前記第３トランジスタＱ３のエミッタがそれぞれ接地される。

さらには、前記差動電力増幅器１００は前記第１トランジスタＱ１のコレクタとベースとの間に接続された負帰還ネットワーク１８をさらに備え、前記負帰還ネットワーク１８は直列接続された第１抵抗Ｒ１及び第３コンデンサＣ３を備える。前記第１段増幅回路１２は第２抵抗Ｒ２をさらに備え、前記第２抵抗Ｒ２は前記入力整合ネットワーク１１と前記第１トランジスタＱ１のベースとの間に直列接続され、前記負帰還ネットワーク１８に並列接続される。このように、抵抗値が小さい第２抵抗Ｒ２を第１トランジスタＱ１のベースに直列接続し、第１トランジスタＱ１のコレクタとベースとの間に負帰還ネットワーク１８を付加することにより、安定性を高めるとともに第１段増幅回路１２のゲイン及び出力電力を低下させることができ、ここで、第１抵抗Ｒ１の作用で帰還の深さを調節することができる。

図１から分かるように、本発明の実施例において、第１段増幅回路１２は第１トランジスタＱ１を用いて１つの増幅回路を実現し、他の実施例において、第１トランジスタＱ１の数は１つに限定されるものではなく、並列接続された複数の第１トランジスタＱ１を用いて第１段増幅回路１２を実現することができ、複数の第１トランジスタＱ１の並列接続を実現する方式は複数の第１トランジスタＱ１のベースがそれぞれ１つの第２抵抗Ｒ２に直列接続されてから並列接続され、第１トランジスタＱ１のコレクタが並列接続されて第１段増幅回路１２の出力端子となり、第１トランジスタＱ１のエミッタがいずれも接地されることである。同様に、図１に示される実施例において、第２段増幅回路１４も１つの第２トランジスタＱ２を用いて１つの増幅回路を実現し、他の実施態様において、第２段増幅回路１４も並列接続された複数の第２トランジスタＱ２を用いて実現することができ、並列接続された複数の第２トランジスタＱ２は、ベースが並列接続され、コレクタが並列接続され、エミッタがいずれも接地される。また、第３段増幅回路１６は２つの第３トランジスタＱ３を用いてそれぞれ２つの増幅回路を実現し、他の実施態様において、第３段増幅回路１６の各増幅回路は並列接続された複数の第３トランジスタＱ３を用いて実現することができ、各回路において、並列接続された複数の第３トランジスタＱ３は、ベースが並列接続され、コレクタが並列接続され、エミッタが接地される。

さらに、前記第２段間整合ネットワーク１５は第４コンデンサＣ４、第５コンデンサＣ５及び第３インダクタＬ３をさらに備える。前記第４コンデンサＣ４は前記第１変圧器Ｔ１の１つの出力端子と１つの第３トランジスタＱ３のベースとの間に直列接続され、前記第５コンデンサＣ５は前記第１変圧器Ｔ１の別の出力端子と別の第３トランジスタＱ３のベースとの間に直列接続され、前記第３インダクタＬ３は前記第１変圧器Ｔ１の入力端子と給電電圧Ｖｃｃ２との間に直列接続される。第４コンデンサＣ４及び第５コンデンサＣ５は直流阻止コンデンサであり、同じコンデンサ素子を用いて実現することができ、両者の大きさが同じであり、第３段増幅回路１６のゲインを調整する役割を果たすことができる。

ここで、前記出力整合ネットワーク１７は第６コンデンサＣ６、第７コンデンサＣ７、第８コンデンサＣ８及び第４インダクタＬ４をさらに備える。

前記第６コンデンサＣ６及び前記第７コンデンサＣ７の一方の端子が前記第２変圧器Ｔ２の２つの入力端子にそれぞれ接続され、前記第６コンデンサＣ６及び前記第７コンデンサＣ７の他方の端子がそれぞれ接地され、前記第８コンデンサＣ８の一方の端子が前記第２変圧器Ｔ２の接地用出力端子に接続され、前記第８コンデンサＣ８の他方の端子が接地され、前記第４インダクタＬ４は前記第２変圧器Ｔ２の接地用出力端子と接地端子との間に直列接続される。

ここで、全体回路の挿入リターンロスを最適化するために、前記入力整合ネットワーク１１は２段ＬＣ整合、すなわちインダクタが並列接続されて接地し、コンデンサと直列接続されて形成されたハイパス整合構造を用いて実現し、これは安定性を増加するとともに第１段増幅回路１２のゲイン及び出力電力を低下させることに有利である。具体的には、入力整合ネットワーク１１は第９コンデンサＣ９、第１０コンデンサＣ１０、第５インダクタＬ５及び第６インダクタＬ６を備える。前記第９コンデンサＣ９の一方の端子が第５インダクタＬ５の一方の端子に接続され、接続ノードは前記シングルエンドＲＦ入力信号ＲＦｉｎを入力することに用いられ、前記第５インダクタＬ５の他方の端子が接地され、前記第９コンデンサＣ９の他方の端子が前記第１０コンデンサＣ１０の一方の端子に接続され、前記第１０コンデンサＣ１０の他方の端子が前記第２抵抗Ｒ２の一方の端子に接続され、すなわち第２抵抗Ｒ２は前記第１０コンデンサＣ１０と第１トランジスタＱ１のベースとの間に直列接続され、前記第６インダクタＬ６の一方の端子が前記第９コンデンサＣ９と第１０コンデンサＣ１０との間に接続され、前記第６インダクタＬ６の他方の端子が接地される。

さらに、第２段増幅回路１４は、第３抵抗Ｒ３をさらに備える。前記第１段間整合ネットワーク１３も２段ＬＣ整合を用いて実現し、ＬＣ整合構造もハイパス整合構造である。具体的には、第１段間整合ネットワーク１３は第７インダクタＬ７、第８インダクタＬ８、第１４コンデンサＣ１４及び第１５コンデンサＣ１５を備え、前記第７インダクタＬ７の一方の端子と前記第１４コンデンサＣ１４の一方の端子がいずれも前記第１トランジスタＱ１のコレクタに接続され、前記第７インダクタＬ７の他方の端子が給電電圧Ｖｃｃ１に接続され、該第７インダクタＬ７はチョークインダクタであり、前記第１４コンデンサＣ１４の他方の端子、第８インダクタＬ８の一方の端子及び第１５コンデンサＣ１５の一方の端子は接続され、前記第１５コンデンサＣ１５の他方の端子が第３抵抗Ｒ３の一方の端子に接続され、第３抵抗Ｒ３の他方の端子が第２トランジスタＱ２のベースに接続され、前記第８インダクタＬ８の他方の端子が接地される。第１段間整合ネットワーク１３及び第３抵抗Ｒ３の作用で、さらに第２段増幅回路１４の安定性を向上させ、挿入リターンロスを最適化することができる。そして、回路全体の誤差ベクトル振幅（ＥＶＭ）値が低いことを保証するために、第２段増幅回路１４の出力電力に大きな余裕を持たせ、該段回路の１ｄＢ電力圧縮点での電力を第３段増幅回路１６に必要な入力電力よりも４ｄＢｍ程度大きくする。

ここで、給電電圧Ｖｃｃ１、Ｖｃｃ２は対応するデバイスに給電することに用いられ、その大きさが同じであっても異なってもよく、実際のニーズに応じて選択することができる。

ここで、差動電力増幅器１００は各前記トランジスタのベースに１対１で接続されたベースバイアス回路をさらに備え、すなわち第１トランジスタＱ１のベースにベースバイアス回路１９１が接続され、第２トランジスタＱ２のベースにベースバイアス回路１９２が接続され、第３トランジスタＱ３のベースにベースバイアス回路１９３が接続され、各ベースバイアス回路はバイアス電圧を対応するトランジスタのベースに供給することに用いられる。ベースバイアス回路１９１、ベースバイアス回路１９２及びベースバイアス回路１９３の構成は同じであっても異なっていてもよく、本実施形態において、３つのバイアス回路は同じ回路構成で実現される。

具体的には、図２に示すように、前記ベースバイアス回路は第４トランジスタＱ４、第５トランジスタＱ５、第６トランジスタＱ６、第４抵抗Ｒ４、第５抵抗Ｒ５、第６抵抗Ｒ６及び第１１コンデンサＣ１１を備える。

前記第４トランジスタＱ４のベースとコレクタ、前記第５トランジスタＱ５のベース、前記第４抵抗Ｒ４の一方の端子及び前記第１１コンデンサＣ１１の一方の端子は接続され、前記第４抵抗Ｒ４の他方の端子が電圧信号Ｖｒｅｇに接続され、前記第４トランジスタＱ４のエミッタ、前記第６トランジスタＱ６のコレクタ及びベースは接続され、前記第６トランジスタＱ６のエミッタが第５抵抗Ｒ５の一方の端子に接続され、前記第５抵抗Ｒ５の他方の端子が接地され、前記第１１コンデンサＣ１１の他方の端子が接地され、前記第５トランジスタＱ５のコレクタが電圧信号Ｖｂａｔに接続され、前記第５トランジスタＱ５のエミッタが第６抵抗Ｒ６の一方の端子に接続され、前記第６抵抗Ｒ６の他方の端子が対応するトランジスタのベースに接続され、例えば、ベースバイアス回路１９１における第６抵抗Ｒ６は、一方の端子が第５トランジスタＱ５のエミッタに接続され、他方の端子が第１トランジスタＱ１のベースに接続され、以下は同様である。

ここで、第４抵抗Ｒ４及び第５抵抗Ｒ５は分圧抵抗であり、第６抵抗Ｒ６は熱効果を抑制する抵抗であり、Ｉ_１、Ｉ_２は電流であり、第１１コンデンサＣ１１はフィルタコンデンサである。第４トランジスタＱ４と第６トランジスタＱ６はクランプ電圧を構成し、電流Ｉ_２を定常電流にし、電流Ｉ_２の大きさは第４抵抗Ｒ４と第５抵抗Ｒ５の大きさを調整することによって調整することができる。第４トランジスタＱ４と第５トランジスタＱ５はカレントミラーを構成して、第５トランジスタＱ５の増幅機能により、第５トランジスタＱ５のエミッタ電流はミラー増幅され、Ｉ_２は定常電流であるため、Ｉ_１＝βＩ_２となる。第１トランジスタＱ１に接続されるベースバイアス回路１９１を例とし、入力電力が増大し、電力増幅器が大電力動作状態である場合、第１トランジスタＱ１の直流電流が増加し、トランジスタの自己熱効果及びダイオードの整流特性により、第１トランジスタＱ１のベース電位が低下し、ＲＦ回路における信号がバイアス回路に漏洩する。コンデンサＣ１１が存在するため、信号は第５トランジスタＱ５のエミッタ、第５トランジスタＱ５のベース、コンデンサＣ１１を順に経てグランドに至る。これにより、第５トランジスタＱ５のベース電位が変化しないため、電力増幅器の線形性が効果的に向上する。第５トランジスタＱ５のベースとエミッタは整流作用のため、該ベースとエミッタとの間の電圧が低下し、第５トランジスタＱ５のベース電位が変化しないため、第１トランジスタＱ１のベース電圧の低下を効果的に補償し、第１トランジスタＱ１が高入力や高出力電力の状態で静止点を維持するようにし、ゲイン圧縮を効果的に抑制する。

図３及び図４を参照し、本発明の実施例において、第１変圧器Ｔ１及び第２変圧器Ｔ２はいずれも対称式相互巻き変圧器であり、接地点は対称軸にあり、これにより出力信号の位相変換時に位相の正確性を十分に確保することができ、差動信号を伝送する上で大きな利点を有する。また、対称式相互巻き変圧器は大きなトランスを有するため、その結合係数Ｋの値が０.７～０.９と大きく、Ｋの値が大きいほど、変圧器が理想状態に近づき、その帯域幅が広く、挿入損失が小さい。該変圧器の一次コイルと二次コイルのポートが変圧器の両端にあるため、前後段回路のカスケードに非常に適する。例えば、第１変圧器Ｔ１を例とし、変圧器のＥ、Ｆ端子がそれぞれ第２トランジスタＱ２の出力端子とアイソレーション端子（すなわち直流給電端子Ｖｃｃ２）に接続され、Ｅ、Ｆ端子及びその接続コイルは一次コイルであり、Ｍ、Ｎ端子は第３段増幅回路の２つの差動信号の入力端子に接続され、Ｍ、Ｎ端子及びその接続コイルは二次コイルであり、一次コイルと二次コイルの巻き数の比は２：１～１：１である。

ここで、本発明の実施例の変圧器は、３層が積層された金属層を用いて実現され、変圧器の一次コイルは２層目の金属層を用いて実現され、二次コイルは１層目及び３層目の金属層を用いて実現される。

図５に示すように、図５は本発明の差動電力増幅器の小信号のシミュレーション及びテスト波形図であり、ここで、小信号は入力リターンロスＳ１１、ゲインＳ２１及び出力リターンロスＳ２２を含み、すなわち図５は入力リターンロスＳ１１、ゲインＳ２１及び出力リターンロスＳ２２のシミュレーション及びテスト波形図である。ここで、シミュレーション及びテスト条件としては、各Ｖｃｃ（バイアス回路におけるＶｃｃ及びＶｃｃ１～Ｖｃｃ３を含む）の電圧信号がいずれも５Ｖであり、３つのバイアス回路のＶｂａｔがいずれも４.２Ｖであり、バイアス回路１９１のＶｒｅｇ１が２.８Ｖであり、バイアス回路１９２のＶｒｅｇ２及びバイアス回路１９３のＶｒｅｇ３がいずれも３Ｖであり、各段の静止電流としては、ＩＣＣ１では２０.５ｍＡ、ＩＣＣ２では８２.７ｍＡ、ＩＣＣ３では２６８ｍＡである。３．３～４.２ＧＨｚ動作周波数において、ゲインＳ２１のシミュレーション結果は３６.５～３８.５ｄＢであり、ゲインＳ２１のテスト結果は３６～３８ｄＢであり、ゲインは所望の指標に達し、回路全体は高いゲインを実現し、挿入リターンロスＳ１１のシミュレーション結果は－１５～－１１ｄＢであり、挿入リターンロスＳ１１のテスト結果は－１３～－１０.２ｄＢであり、Ｎ７７動作全周波数領域の挿入リターンロスＳ１１は－１０ｄＢよりも小さく、回路整合結果が良好である。テスト結果とシミュレーション結果はいずれも近い。出力リターンロスＳ２２は比較的悪く、シミュレーション段階では－７.５～－１１ｄＢであり、テスト段階では－７～－１０.５ｄＢであり、より良好な挿入リターンロスとゲインが得られる。

図６を参照し、図６は本発明の差動電力増幅器の大信号のシミュレーション波形図であり、ここで、大信号は出力電力や電力付加効率（効率）などを含む。なお、図６に示す波形図において、左縦座標の「Ｇａｉｎ」はゲインを示し、右縦座標の[ＰＡＥ]は電力付加効率を示し、横座標の[Ｐｏｕｔ]は出力電力を示す。波形図から分かるように、３.３ＧＨｚ、３.６ＧＨｚ、３.９ＧＨｚ、４.２ＧＨｚの４つの周波数点のいずれにおいても、Ｐ１ｄＢは３７ｄＢｍよりも大きく、これら４つの周波数点のいずれの電力付加効率もＰ１ｄＢでは４５％よりも大きい。図６のゲイン圧縮曲線は、Ｐ１ｄＢ点から飽和電力点まで約１ｄＢｍ増加し、ゲインは出力電力がＰ１ｄＢに到達した後の１ｄＢ内で急速に低下し、該出力電力性能が高く、出力線形電力が大きい。本願の電力増幅器はＡＢタイプの静止点を採用し、高効率を得ることができる。

また、実験データから分かるように、出力電力が２９ｄＢｍである場合、左右側波帯のＡＣＬＲ（隣接チャネル漏洩比）テスト結果はそれぞれ－４２.５ｄＢｃ及び－４２.３ｄＢｃであり、設計要件を満たす。

本発明の差動電力増幅器は、段間整合と全体整合の挿入リターンロスを改善し、高いゲイン、出力電力及び効率を有し、電力増幅器のＡＣＬＲがよく、出力電力が２９ｄＢｍである場合、ＡＣＬＲ（隣接チャネル電力漏洩比）は－４２ｄＢｃよりも小さく、変圧器を用いて段間整合を行うことにより、チップの面積を小さくすることができ、電力増幅器の面積を１ｍｍ^２より小さくすることができる。

以上は本発明の実施例に係る差動電力増幅器について詳細に説明しており、本明細書では、具体例によって本発明の原理及び実施形態について説明したが、以上の実施例の説明は本発明の方法及びその核心思想の理解を助けるためのものである。また、当業者であれば、本発明の思想に基づき、具体的な実施形態及び応用範囲のいずれも変更することができ、以上により、本明細書の内容は本発明を制限するものと解釈すべきではない。

Claims

差動電力増幅器であって、
入力整合ネットワークと、第１段増幅回路と、第１段間整合ネットワークと、第２段増幅回路と、第２段間整合ネットワークと、第３段増幅回路と、出力整合ネットワークとを備え、
前記第１段増幅回路及び第２段増幅回路はシングル入力シングル出力回路であり、前記第３段増幅回路はデュアル入力デュアル出力回路であり、前記第２段間整合ネットワークは１つの第１変圧器Ｔ１、第１コンデンサＣ１、第２コンデンサＣ２、第１インダクタＬ１及び第２インダクタＬ２を備え、前記出力整合ネットワークは１つの第２変圧器Ｔ２を備え、
前記入力整合ネットワークの入力端子と出力端子がシングルエンドＲＦ入力信号ＲＦｉｎと第１段増幅回路の入力端子にそれぞれ接続され、前記第１段増幅回路の出力端子が前記第１段間整合ネットワークの入力端子に接続され、前記第１段間整合ネットワークの出力端子が前記第２段増幅回路の入力端子に接続され、前記第１変圧器Ｔ１の２つの入力端子が前記第２段増幅回路の出力端子と給電電圧Ｖｃｃ２にそれぞれ接続され、前記第２段増幅回路からのシングルエンド信号を一対の差動信号に変換して前記第３段増幅回路の２つの入力端子にそれぞれ入力し、前記第３段増幅回路の２つの出力端子が前記第２変圧器Ｔ２の２つの入力端子にそれぞれ接続され、前記第２変圧器Ｔ２は、１つの出力端子が接地され、別の出力端子がシングルエンドＲＦ出力信号ＲＦｏｕｔを出力することに用いられ、
前記第１コンデンサＣ１及び第２コンデンサＣ２の一方の端子が前記第１変圧器Ｔ１の２つの入力端子にそれぞれ接続され、前記第１コンデンサＣ１及び第２コンデンサＣ２の他方の端子がそれぞれ接地され、前記第１インダクタＬ１及び前記第２インダクタＬ２の一方の端子が前記第１変圧器Ｔ１の２つの出力端子にそれぞれ接続され、前記第１インダクタＬ１及び前記第２インダクタＬ２の他方の端子がそれぞれ接地されることを特徴とする差動電力増幅器。
前記第１段増幅回路は１つの第１トランジスタＱ１を備え、前記第２段増幅回路は１つの第２トランジスタＱ２を備え、前記第３段増幅回路は２つの第３トランジスタＱ３を備え、
前記第１トランジスタＱ１のベース、コレクタ及びエミッタはそれぞれ前記入力整合ネットワークの出力端子、前記第１段間整合ネットワークの入力端子及び接地端子に接続され、前記第２トランジスタＱ２のベース、コレクタ及びエミッタはそれぞれ前記第１段間整合ネットワークの出力端子、前記第１変圧器Ｔ１の１つの入力端子及び接地端子に接続され、２つの前記第３トランジスタＱ３のベースはそれぞれ前記第１変圧器Ｔ１の２つの出力端子に接続され、２つの前記第３トランジスタＱ３のコレクタはそれぞれ前記第２変圧器Ｔ２の２つの入力端子に接続され、２つの前記第３トランジスタＱ３のエミッタがそれぞれ接地されることを特徴とする請求項１に記載の差動電力増幅器。
前記差動電力増幅器は前記第１トランジスタＱ１のコレクタとベースとの間に接続された負帰還ネットワークをさらに備え、前記負帰還ネットワークは直列接続された第１抵抗Ｒ１及び第３コンデンサＣ３を備え、
前記第１段増幅回路は、前記入力整合ネットワークと前記第１トランジスタＱ１のベースとの間に直列接続され、前記負帰還ネットワークに並列接続された第２抵抗Ｒ２をさらに備えることを特徴とする請求項２に記載の差動電力増幅器。
前記第２段間整合ネットワークは第４コンデンサＣ４、第５コンデンサＣ５及び第３インダクタＬ３をさらに備え、
前記第４コンデンサＣ４は前記第１変圧器Ｔ１の１つの出力端子と１つの第３トランジスタＱ３のベースとの間に直列接続され、前記第５コンデンサＣ５は前記第１変圧器Ｔ１の別の出力端子と別の第３トランジスタＱ３のベースとの間に直列接続され、前記第３インダクタＬ３は前記第１変圧器Ｔ１の入力端子と給電電圧Ｖｃｃ２との間に直列接続されることを特徴とする請求項２に記載の差動電力増幅器。
前記出力整合ネットワークは第６コンデンサＣ６、第７コンデンサＣ７、第８コンデンサＣ８及び第４インダクタＬ４をさらに備え、
前記第６コンデンサＣ６及び前記第７コンデンサＣ７の一方の端子がそれぞれ前記第２変圧器Ｔ２の２つの入力端子に接続され、前記第６コンデンサＣ６及び前記第７コンデンサＣ７の他方の端子がそれぞれ接地され、前記第８コンデンサＣ８の一方の端子が前記第２変圧器Ｔ２の接地用出力端子に接続され、前記第８コンデンサＣ８の他方の端子が接地され、前記第４インダクタＬ４は前記第２変圧器Ｔ２の接地用出力端子と接地端子との間に直列接続されることを特徴とする請求項２に記載の差動電力増幅器。
前記入力整合ネットワークは第９コンデンサＣ９、第１０コンデンサＣ１０、第５インダクタＬ５及び第６インダクタＬ６を備え、
前記第９コンデンサＣ９の一方の端子が第５インダクタＬ５の一方の端子に接続され、接続ノードは前記シングルエンドＲＦ入力信号ＲＦｉｎを入力することに用いられ、前記第５インダクタＬ５の他方の端子が接地され、前記第９コンデンサＣ９の他方の端子が前記第１０コンデンサＣ１０の一方の端子に接続され、前記第１０コンデンサＣ１０の他方の端子が前記第１段増幅回路の入力端子に接続され、前記第６インダクタＬ６の一方の端子が前記第９コンデンサＣ９と第１０コンデンサＣ１０との間に接続され、前記第６インダクタＬ６の他方の端子が接地されることを特徴とする請求項１に記載の差動電力増幅器。
前記第２段増幅回路は第３抵抗Ｒ３をさらに備え、前記第３抵抗Ｒ３は前記第１段間整合ネットワークの出力端子と前記第２段増幅回路の入力端子との間に直列接続されることを特徴とする請求項１に記載の差動電力増幅器。
各前記トランジスタのベースに１対１で接続されたベースバイアス回路をさらに備え、
前記ベースバイアス回路は第４トランジスタＱ４、第５トランジスタＱ５、第６トランジスタＱ６、第４抵抗Ｒ４、第５抵抗Ｒ５、第６抵抗Ｒ６及び第１１コンデンサＣ１１を備え、
前記第４トランジスタＱ４のベースとコレクタ、前記第５トランジスタＱ５のベース、前記第４抵抗Ｒ４の一方の端子及び前記第１１コンデンサＣ１１の一方の端子は接続され、前記第４抵抗Ｒ４の他方の端子が給電電圧Ｖｒｅｇに接続され、前記第４トランジスタＱ４のエミッタ、前記第６トランジスタＱ６のコレクタ及びベースは接続され、前記第６トランジスタＱ６のエミッタが第５抵抗Ｒ５の一方の端子に接続され、前記第５抵抗Ｒ５の他方の端子が接地され、前記第１１コンデンサＣ１１の他方の端子が接地され、前記第５トランジスタＱ５のコレクタは給電電圧Ｖｂａｔに接続され、前記第５トランジスタＱ５のエミッタが第６抵抗Ｒ６の一方の端子に接続され、前記第６抵抗Ｒ６の他方の端子が対応するトランジスタのベースに接続されることを特徴とする請求項２に記載の差動電力増幅器。
前記第１段間整合ネットワークは第７インダクタＬ７、第８インダクタＬ８、第１４コンデンサＣ１４及び第１５コンデンサＣ１５を備え、
前記第７インダクタＬ７の一方の端子と前記第１４コンデンサＣ１４の一方の端子がいずれも前記第１段増幅回路の出力端子に接続され、前記第７インダクタＬ７の他方の端子が給電電圧Ｖｃｃ１に接続され、前記第１４コンデンサＣ１４の他方の端子、第８インダクタＬ８の一方の端子及び第１５コンデンサＣ１５の一方の端子は接続され、前記第１５コンデンサＣ１５の他方の端子が第２段増幅回路の入力端子に接続され、前記第８インダクタＬ８の他方の端子が接地されることを特徴とする請求項１に記載の差動電力増幅器。
前記第１変圧器Ｔ１と前記第２変圧器Ｔ２はいずれも対称式相互巻き変圧器であることを特徴とする請求項１に記載の差動電力増幅器。