JP4389360B2 - 利得制御装置 - Google Patents
利得制御装置 Download PDFInfo
- Publication number
- JP4389360B2 JP4389360B2 JP2000189784A JP2000189784A JP4389360B2 JP 4389360 B2 JP4389360 B2 JP 4389360B2 JP 2000189784 A JP2000189784 A JP 2000189784A JP 2000189784 A JP2000189784 A JP 2000189784A JP 4389360 B2 JP4389360 B2 JP 4389360B2
- Authority
- JP
- Japan
- Prior art keywords
- gain
- fet
- field effect
- effect transistor
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は利得可変装置、特に高周波信号の利得を可変するようにした利得可変装置に関する。
【０００２】
【従来の技術】
通過位相の偏移量を略一定に保持しつつ、利得の変化量を広く設定できる利得制御装置の必要性は、例えば、フェーズドアレイアンテナの分野で研究開発が盛んである。すなわち、多くのアンテナあるいは、多くの受信経路の違いに起因する、受信信号の位相差と振幅差を補正する場合に、受信部にて、通過位相と通過損失（あるいは利得）を別々に設定できる装置が必要となる。
【０００３】
現今の携帯端末の利用台数は爆発的に増加しており、今後は、データ通信を中心に、単なる音声通話手段のみならず、コンテンツ配信の受信端末やインターネットアクセス端末等の用途が拡大することが予想される。このような、携帯端末の使用方法の変化にあって、端末の低消費電力化はますます重要となってくる。端末で使用される部品のなかで、最も消費電力の大きい部品は、高周波電力増幅器であり、その高周波電力増幅器の低消費電力化は重要な課題である。
【０００４】
また、この高周波電力増幅器では、その歪み補償も重要な課題である。電力増幅器の歪補償は、振幅歪及び位相歪を各別に補償する必要がある。この場合、振幅補償時には位相の偏移量は略一定であり、また、位相の補償時には、振幅（通過損失）は略一定であることが望ましい。
【０００５】
従来の技術を示す文献としては、一例として、1998年、IEICE Trans.,Vol.E81-C,No.1 January 、pp.70-77、“An MMIC Variable-Gain Amplifier Using a Cascode-Connected FET with Constant Phase Deviation"がある。
【０００６】
この文献に示されている利得制御装置の回路構成を、図５に示す。この従来例の利得制御装置は、衛星からの信号受信に用いる、フェーズドアレイアンテナ用に提案されているものであり、小型化を重視した開発例である。
【０００７】
図５において、ＣＳＦ及びＣＧＦは、それぞれコモンソースＦＥＴ (Common Source FET)及びコモンゲートＦＥＴ (Common Gate FET)を示し、これらＦＥＴ（電界効果トランジスタ）ＣＳＦ、ＣＧＦにて、カスコード回路を構成している。そして、ＦＥＴ ＣＳＦのゲート及びＦＥＴ ＣＧＦのドレイン間に、コイルＬ４及びコンデンサＣ３の直列回路から構成される帰還回路を接続することによって、広帯域化を図るようにしている。
【０００８】
また、制御用ＦＥＴ Ｃ−ＦＥＴを設けることによって、通過位相の偏移量を抑制している。Ｖｃは利得制御の電圧である。Ｖｂ、Ｖｓは、制御用ＦＥＴ Ｃ−ＦＥＴの最適な動作点を決定するための制御電圧である。
【０００９】
高周波入力信号ＲＦｉｎが入力される入力端子Ｔ９が、コンデンサＣ１及びコイルＬ３を順次に通じて、ＦＥＴ ＣＳＦのゲートに接続される。コンデンサＣ１及びコイルＬ３の接続中点は、コイルＬ２及びコンデンサＣ２を順次に通じて、接地される。
【００１０】
コイルＬ２及びコンデンサＣ２の接続中点（制御電圧Ｖｂが印加される）が、抵抗器Ｒ３を通じて、制御用ＦＥＴ Ｃ−ＦＥＴのソースに接続される。制御用ＦＥＴ Ｃ−ＦＥＴのゲート及びソース間並びにゲート及びドレイン間に、それぞれ抵抗器Ｒ４、Ｒ５が接続される。ＦＥＴ Ｃ−ＦＥＴのドレインに、抵抗器Ｒ７を通じで、制御電圧Ｖｓが印加される。
【００１１】
ＦＥＴ ＣＧＦのゲート（利得制御の電圧Ｖｃが印加される）が、コンデンサＣ５を通じて接地されると共に、ＦＥＴ ＣＧＦのゲートと、制御用ＦＥＴ Ｃ−ＦＥＴのドレインとの間に、抵抗器Ｒ６が接続される。
【００１２】
ＦＥＴ ＣＧＦのドレインが、コイルＬ５及びコンデンサＣ６の直列回路を通じて接地されると共に、コンデンサＣ４を通じて、高周波出力信号ＲＦｏｕｔの出力される出力端子Ｔ１０に接続される。
【００１３】
【発明が解決しようとする課題】
この図５の従来例の利得制御装置は、ＦＥＴを３個使用するとと共に、コイルを４個も使用しているため、小型化が困難である。この従来例の利得制御装置を、例えば、携帯電話機に採用しようとすると、携帯電話機で使用されている高々２ＧＨｚの高周波に対するコイルの占有面積が広くなってしまう。更に、制御電圧を３種必要とするため、制御方法が複雑である、と言う問題がある。
【００１４】
かかる点に鑑み、本発明は、利得の可変範囲に亘って、通過位相の偏移量を略一定に保持することができ、消費電力が少なく、小型化が容易で、ＩＣ化に好適な利得制御装置を提案しようとするものである。
【００１５】
【課題を解決するための手段】
本発明は、ソース接地の第１の電界効果トランジスタ及びその第１の電界効果トランジスタのドレインにソースが接続され、ゲートに可変電圧範囲が略１．５（Ｖ）〜２．３（Ｖ）の利得制御信号が供給される第２の電界効果トランジスタからなるカスコード増幅回路と、高周波入力信号の入力端子及び第１の電界効果トランジスタのゲート間に接続された、利得最大を与えるインピーダンスを実現し得る入力整合回路と、第２の電界効果トランジスタのドレインと高周波出力信号の出力端子との間に接続され、その第２の電界効果トランジスタのドレイン側から臨んだインピーダンスが略１０＋ｊ２５（Ω）に設定された出力整合回路とを有し、出力整合回路のこのインピーダンスを略１０＋ｊ２５（Ω）に設定したときの利得制御信号の可変電圧範囲における利得変動及び高周波信号の通過位相の偏移量の特性が、利得変動が略約７ｄＢであり通過位相の偏移量が略１度以内である可変利得装置である。
【００１６】
本発明によれば、第２の電界効果トランジスタのゲートに可変電圧範囲が略１．５（Ｖ）〜２．３（Ｖ）の利得制御信号が供給されて利得が制御され、入力整合回路によって、利得最大を与えるインピーダンスが実現され、出力整合回路の第２の電界効果トランジスタのドレイン側から臨んだインピーダンスが略１０＋ｊ２５（Ω）に設定され、出力整合回路のこのインピーダンスを略１０＋ｊ２５（Ω）に設定したときの利得制御信号の可変電圧範囲における利得変動及び高周波信号の通過位相の偏移量の特性が、利得変動が略約７ｄＢであり通過位相の偏移量が略１度以内であるので、略７ｄＢの利得変動が達成されるとともに、通過する高周波信号の位相偏移が略一定となる値に設定される。
【００１８】
【発明の実施の形態】
以下に、図面を参照して、本発明の実施の形態の利得制御装置の一例を詳細に説明する。先ず、図１を参照して、利得制御装置の一例の構成を説明する。ＴＲ１、ＴＲ２は、カスコード増幅回路を構成する第１及び第２のＦＥＴ（電界効果トランジスタ）である。ソース接地の第１のＦＥＴ ＴＲ１のゲートに、利得最大を与えるインピーダンスを実現し得る入力整合回路Ｍｉｎの出力側を接続する。入力端子Ｔ２からの高周波入力信号ＲＦｉｎを、この入力整合回路Ｍｉｎを通じて、ＦＥＴ ＴＲ１のゲートに入力する。ＦＥＴ ＴＲ１のゲートには、抵抗器Ｒ２を介してバイアス電圧Ｖｇｇを印加する。
【００１９】
ＦＥＴ ＴＲ１のドレインに、第２のＦＥＴ ＴＲ２のソースを接続し、ＦＥＴ ＴＲ２ののゲートに、入力端子Ｔ１よりの低周波の制御信号Ｖｃｔ１を、抵抗器Ｒ１を介して印加して、利得を可変させる。ＦＥＴ ＴＲ２のドレインに、出力整合回路Ｍｐｈの入力側を接続し、この整合回路Ｍｐｈより、高周波信号ＲＦｏｕｔの出力される出力端子Ｔ４が導出される。
【００２０】
この出力整合回路ＭｐｈのＦＥＴ ＴＲ２のドレイン側より臨んだインピーダンスを、制御信号Ｖｃｔ１の電圧の範囲において、利得制御装置を通過する高周波信号の位相偏移が略一定となる値に設定する。ＦＥＴ ＴＲ２のドレインには、バイアス用コイルＬ１を介して、電圧がＶｄｄの電源Ｅの正端子を接続し、その負端子を接地する。
【００２１】
次に、図１の利得制御回路の動作を説明する。入力端子Ｔ２よりの高周波入力信号ＲＦｉｎは、入力整合回路Ｍｉｎ、ＦＥＴ ＴＲ１、ＴＲ２及び出力整合回路Ｍｐｈを通じて、出力端子Ｔ４より高周波出力信号ＲＦｏｕｔとして出力される。ＦＥＴ ＴＲ２のゲートに加えられる制御信号Ｖｔｔ１の電圧値に応じて、利得（＝ＲＦｏｕｔ／ＲＦｉｎ）が制御される。このとき、高周波信号の通過位相も利得により変動するが、この通過位相の偏移量は、ＦＥＴ ＴＲ２のドレインに接続される出力整合回路Ｍｐｈのインピーダンスに依存する。このインピーダンス依存性をを利用して、偏移量を一定にする。
【００２２】
次に、図３を説明する。この図３は、通過位相の偏移量が１度以内に保持される条件で、制御信号Ｖｃｔ１の電圧を変化させて達成される利得制御装置の利得変動の量を、ＦＥＴ ＴＲ２のドレインに接続される出力整合回路Ｍｐｈのインピーダンスの値に対して示したもの、すなわちロードプルの例を示す。測定に用いたＦＥＴ ＴＲ２は、ＧａＡｓ ｐＨＥＭＴであり、そのゲート幅は２５０μｍである。
【００２３】
図３から分かるように、本カスコード増幅器の通過位相を１度以内に保持しつつ可変できる利得範囲は、ＦＥＴ ＴＲ２のドレインに接続する出力整合回路Ｍｐｈのインピーダンスに依存することがわかる。この例では、最大７ｄＢの利得変動が達成されている。
【００２４】
図４に、負荷インピーダンスを、１０＋ｊ２５（Ω）付近に設定したときの、制御信号Ｖｃｔ１の電圧に対する利得制御装置の通過位相の偏移量Ａと、利得変化Ｂとの特性図を示す。制御信号Ｖｃｔ１の電圧範囲が、１．５（Ｖ）〜２．３（Ｖ）のとき、利得変動は約７ｄＢ、通過位相の偏移量は概ね１度以内に保持されているのが分かる。
【００２５】
次に、図２を参照して、本発明の実施の形態の利得制御装置の他の例の構成を説明する。ソース接地のＦＥＴ ＴＲ３のゲートに、抵抗器Ｒ２２を通じて、ゲートバイアス電圧Ｖｇｇを印加する。また、利得最大を与えるインピーダンスを実現し得る入力整合回路Ｍｉｎの出力側をＦＥＴ ＴＲ３のゲートに接続する。そして、入力端子Ｔ６からの高周波入力信号ＲＦｉｎを、この整合回路Ｍｉｎを通じて、ＦＥＴ ＴＲ３のゲートに印加する。
【００２６】
ＦＥＴ ＴＲ３のドレインに印加する電圧を、制御信号Ｖｃｔ１の電圧の変化に従って変化させ得る電源制御手段ＰＳＣを、そのドレインに接続する。この電源制御手段ＰＳＣは、同相増幅接続された演算増幅器ＯＰＡの同相入力端子に、入力端子Ｔ５からの制御信号Ｖｃｔ１を供給し、演算増幅器ＯＰＡの出力側を、電流ブースタとしてのバイポーラトランジスタＴＲ４のベースに接続し、トランジスタＴＲ４のコレクタに電圧がＶｄｄの電源Ｅの正端子を接続し、その負端子を接地する。トランジスタＴＲ４のエミッタを、演算増幅器ＯＰＡの逆相入力端子に接続すると共に、抵抗器Ｒ２１を介してＦＥＴ ＴＲ３のドレインに接続する。
【００２７】
ＦＥＴ ＴＲ３のドレインに、図１と同様の、制御信号Ｖｃｔ１の可変電圧範囲において、通過位相の偏移量を略一定に保持する出力整合回路Ｍｐｈの入力側を接続し、その出力側より高周波出力信号が出力される出力端子Ｔ８を導出する。
【００２８】
次に、図２の利得制御回路の動作を説明する。ソース接地ＦＥＴ ＴＲ３の利得は、ドレイン印加電圧で変化する。この利得制御装置の利得は、制御信号Ｖｃｔ１の電圧によって制御される。ＦＥＴ ＴＲ３のドレインに接続される出力整合回路Ｍｐｈの負荷インピーダンスの値は、利得の変化範囲を５ｄＢ〜７ｄＢ程度に設定した場合、通過位相の偏移量を略一定に保持するような値に設定することが可能である。
【００２９】
図２の利得制御回路の変形例を説明する。図２の利得制御回路の電源制御手段ＰＳＣとして、ＤＣ−ＤＣコンバータを採用することができる。ＤＣ−ＤＣコンバータは、出力電圧を外部からの制御信号により、任意に設定可能であるので、電源制御手段として利用することができる。
【００３０】
【発明の効果】
本発明によれば、ソース接地の第１の電界効果トランジスタ及びその第１の電界効果トランジスタのドレインにソースが接続され、ゲートに可変電圧範囲が略１．５（Ｖ）〜２．３（Ｖ）の利得制御信号が供給される第２の電界効果トランジスタからなるカスコード増幅回路と、高周波入力信号の入力端子及び第１の電界効果トランジスタのゲート間に接続された、利得最大を与えるインピーダンスを実現し得る入力整合回路と、第２の電界効果トランジスタのドレインと高周波出力信号の出力端子との間に接続され、その第２の電界効果トランジスタのドレイン側から臨んだインピーダンスが略１０＋ｊ２５（Ω）に設定された出力整合回路とを有し、出力整合回路のこのインピーダンスを略１０＋ｊ２５（Ω）に設定したときの利得制御信号の可変電圧範囲における利得変動及び高周波信号の通過位相の偏移量の特性が、利得変動が略約７ｄＢであり通過位相の偏移量が略１度以内であるので、略７ｄＢの利得変動が達成されるとともに、通過位相の偏移量を略一定に保持することができ、消費電力が少なく、小型化が容易で、ＩＣ化に好適な可変利得装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の利得制御装置の一例を示す回路図である。
【図２】本発明の実施の形態の利得制御装置の他の例を示す回路図である。
【図３】図１の利得制御装置のロードプルを示す図である。
【図４】図１の利得制御装置の制御電圧に対する利得変化と通過位相の特性図である。
【図５】従来の利得制御装置を示す回路図である。
【符号の説明】
ＴＲ１、ＴＲ２ カスコード増幅回路を構成する第１及び第２のＦＥＴ、Ｍｉｎ 入力整合回路、Ｍｐｈ 出力整合回路、ＴＲ３ ソース接地のＦＥＴ、ＰＳＣ 電源制御手段、ＯＰＡ 演算増幅器、ＴＲ４ バイポーラトランジスタ。
【発明の属する技術分野】
本発明は利得可変装置、特に高周波信号の利得を可変するようにした利得可変装置に関する。
【０００２】
【従来の技術】
通過位相の偏移量を略一定に保持しつつ、利得の変化量を広く設定できる利得制御装置の必要性は、例えば、フェーズドアレイアンテナの分野で研究開発が盛んである。すなわち、多くのアンテナあるいは、多くの受信経路の違いに起因する、受信信号の位相差と振幅差を補正する場合に、受信部にて、通過位相と通過損失（あるいは利得）を別々に設定できる装置が必要となる。
【０００３】
現今の携帯端末の利用台数は爆発的に増加しており、今後は、データ通信を中心に、単なる音声通話手段のみならず、コンテンツ配信の受信端末やインターネットアクセス端末等の用途が拡大することが予想される。このような、携帯端末の使用方法の変化にあって、端末の低消費電力化はますます重要となってくる。端末で使用される部品のなかで、最も消費電力の大きい部品は、高周波電力増幅器であり、その高周波電力増幅器の低消費電力化は重要な課題である。
【０００４】
また、この高周波電力増幅器では、その歪み補償も重要な課題である。電力増幅器の歪補償は、振幅歪及び位相歪を各別に補償する必要がある。この場合、振幅補償時には位相の偏移量は略一定であり、また、位相の補償時には、振幅（通過損失）は略一定であることが望ましい。
【０００５】
従来の技術を示す文献としては、一例として、1998年、IEICE Trans.,Vol.E81-C,No.1 January 、pp.70-77、“An MMIC Variable-Gain Amplifier Using a Cascode-Connected FET with Constant Phase Deviation"がある。
【０００６】
この文献に示されている利得制御装置の回路構成を、図５に示す。この従来例の利得制御装置は、衛星からの信号受信に用いる、フェーズドアレイアンテナ用に提案されているものであり、小型化を重視した開発例である。
【０００７】
図５において、ＣＳＦ及びＣＧＦは、それぞれコモンソースＦＥＴ (Common Source FET)及びコモンゲートＦＥＴ (Common Gate FET)を示し、これらＦＥＴ（電界効果トランジスタ）ＣＳＦ、ＣＧＦにて、カスコード回路を構成している。そして、ＦＥＴ ＣＳＦのゲート及びＦＥＴ ＣＧＦのドレイン間に、コイルＬ４及びコンデンサＣ３の直列回路から構成される帰還回路を接続することによって、広帯域化を図るようにしている。
【０００８】
また、制御用ＦＥＴ Ｃ−ＦＥＴを設けることによって、通過位相の偏移量を抑制している。Ｖｃは利得制御の電圧である。Ｖｂ、Ｖｓは、制御用ＦＥＴ Ｃ−ＦＥＴの最適な動作点を決定するための制御電圧である。
【０００９】
高周波入力信号ＲＦｉｎが入力される入力端子Ｔ９が、コンデンサＣ１及びコイルＬ３を順次に通じて、ＦＥＴ ＣＳＦのゲートに接続される。コンデンサＣ１及びコイルＬ３の接続中点は、コイルＬ２及びコンデンサＣ２を順次に通じて、接地される。
【００１０】
コイルＬ２及びコンデンサＣ２の接続中点（制御電圧Ｖｂが印加される）が、抵抗器Ｒ３を通じて、制御用ＦＥＴ Ｃ−ＦＥＴのソースに接続される。制御用ＦＥＴ Ｃ−ＦＥＴのゲート及びソース間並びにゲート及びドレイン間に、それぞれ抵抗器Ｒ４、Ｒ５が接続される。ＦＥＴ Ｃ−ＦＥＴのドレインに、抵抗器Ｒ７を通じで、制御電圧Ｖｓが印加される。
【００１１】
ＦＥＴ ＣＧＦのゲート（利得制御の電圧Ｖｃが印加される）が、コンデンサＣ５を通じて接地されると共に、ＦＥＴ ＣＧＦのゲートと、制御用ＦＥＴ Ｃ−ＦＥＴのドレインとの間に、抵抗器Ｒ６が接続される。
【００１２】
ＦＥＴ ＣＧＦのドレインが、コイルＬ５及びコンデンサＣ６の直列回路を通じて接地されると共に、コンデンサＣ４を通じて、高周波出力信号ＲＦｏｕｔの出力される出力端子Ｔ１０に接続される。
【００１３】
【発明が解決しようとする課題】
この図５の従来例の利得制御装置は、ＦＥＴを３個使用するとと共に、コイルを４個も使用しているため、小型化が困難である。この従来例の利得制御装置を、例えば、携帯電話機に採用しようとすると、携帯電話機で使用されている高々２ＧＨｚの高周波に対するコイルの占有面積が広くなってしまう。更に、制御電圧を３種必要とするため、制御方法が複雑である、と言う問題がある。
【００１４】
かかる点に鑑み、本発明は、利得の可変範囲に亘って、通過位相の偏移量を略一定に保持することができ、消費電力が少なく、小型化が容易で、ＩＣ化に好適な利得制御装置を提案しようとするものである。
【００１５】
【課題を解決するための手段】
本発明は、ソース接地の第１の電界効果トランジスタ及びその第１の電界効果トランジスタのドレインにソースが接続され、ゲートに可変電圧範囲が略１．５（Ｖ）〜２．３（Ｖ）の利得制御信号が供給される第２の電界効果トランジスタからなるカスコード増幅回路と、高周波入力信号の入力端子及び第１の電界効果トランジスタのゲート間に接続された、利得最大を与えるインピーダンスを実現し得る入力整合回路と、第２の電界効果トランジスタのドレインと高周波出力信号の出力端子との間に接続され、その第２の電界効果トランジスタのドレイン側から臨んだインピーダンスが略１０＋ｊ２５（Ω）に設定された出力整合回路とを有し、出力整合回路のこのインピーダンスを略１０＋ｊ２５（Ω）に設定したときの利得制御信号の可変電圧範囲における利得変動及び高周波信号の通過位相の偏移量の特性が、利得変動が略約７ｄＢであり通過位相の偏移量が略１度以内である可変利得装置である。
【００１６】
本発明によれば、第２の電界効果トランジスタのゲートに可変電圧範囲が略１．５（Ｖ）〜２．３（Ｖ）の利得制御信号が供給されて利得が制御され、入力整合回路によって、利得最大を与えるインピーダンスが実現され、出力整合回路の第２の電界効果トランジスタのドレイン側から臨んだインピーダンスが略１０＋ｊ２５（Ω）に設定され、出力整合回路のこのインピーダンスを略１０＋ｊ２５（Ω）に設定したときの利得制御信号の可変電圧範囲における利得変動及び高周波信号の通過位相の偏移量の特性が、利得変動が略約７ｄＢであり通過位相の偏移量が略１度以内であるので、略７ｄＢの利得変動が達成されるとともに、通過する高周波信号の位相偏移が略一定となる値に設定される。
【００１８】
【発明の実施の形態】
以下に、図面を参照して、本発明の実施の形態の利得制御装置の一例を詳細に説明する。先ず、図１を参照して、利得制御装置の一例の構成を説明する。ＴＲ１、ＴＲ２は、カスコード増幅回路を構成する第１及び第２のＦＥＴ（電界効果トランジスタ）である。ソース接地の第１のＦＥＴ ＴＲ１のゲートに、利得最大を与えるインピーダンスを実現し得る入力整合回路Ｍｉｎの出力側を接続する。入力端子Ｔ２からの高周波入力信号ＲＦｉｎを、この入力整合回路Ｍｉｎを通じて、ＦＥＴ ＴＲ１のゲートに入力する。ＦＥＴ ＴＲ１のゲートには、抵抗器Ｒ２を介してバイアス電圧Ｖｇｇを印加する。
【００１９】
ＦＥＴ ＴＲ１のドレインに、第２のＦＥＴ ＴＲ２のソースを接続し、ＦＥＴ ＴＲ２ののゲートに、入力端子Ｔ１よりの低周波の制御信号Ｖｃｔ１を、抵抗器Ｒ１を介して印加して、利得を可変させる。ＦＥＴ ＴＲ２のドレインに、出力整合回路Ｍｐｈの入力側を接続し、この整合回路Ｍｐｈより、高周波信号ＲＦｏｕｔの出力される出力端子Ｔ４が導出される。
【００２０】
この出力整合回路ＭｐｈのＦＥＴ ＴＲ２のドレイン側より臨んだインピーダンスを、制御信号Ｖｃｔ１の電圧の範囲において、利得制御装置を通過する高周波信号の位相偏移が略一定となる値に設定する。ＦＥＴ ＴＲ２のドレインには、バイアス用コイルＬ１を介して、電圧がＶｄｄの電源Ｅの正端子を接続し、その負端子を接地する。
【００２１】
次に、図１の利得制御回路の動作を説明する。入力端子Ｔ２よりの高周波入力信号ＲＦｉｎは、入力整合回路Ｍｉｎ、ＦＥＴ ＴＲ１、ＴＲ２及び出力整合回路Ｍｐｈを通じて、出力端子Ｔ４より高周波出力信号ＲＦｏｕｔとして出力される。ＦＥＴ ＴＲ２のゲートに加えられる制御信号Ｖｔｔ１の電圧値に応じて、利得（＝ＲＦｏｕｔ／ＲＦｉｎ）が制御される。このとき、高周波信号の通過位相も利得により変動するが、この通過位相の偏移量は、ＦＥＴ ＴＲ２のドレインに接続される出力整合回路Ｍｐｈのインピーダンスに依存する。このインピーダンス依存性をを利用して、偏移量を一定にする。
【００２２】
次に、図３を説明する。この図３は、通過位相の偏移量が１度以内に保持される条件で、制御信号Ｖｃｔ１の電圧を変化させて達成される利得制御装置の利得変動の量を、ＦＥＴ ＴＲ２のドレインに接続される出力整合回路Ｍｐｈのインピーダンスの値に対して示したもの、すなわちロードプルの例を示す。測定に用いたＦＥＴ ＴＲ２は、ＧａＡｓ ｐＨＥＭＴであり、そのゲート幅は２５０μｍである。
【００２３】
図３から分かるように、本カスコード増幅器の通過位相を１度以内に保持しつつ可変できる利得範囲は、ＦＥＴ ＴＲ２のドレインに接続する出力整合回路Ｍｐｈのインピーダンスに依存することがわかる。この例では、最大７ｄＢの利得変動が達成されている。
【００２４】
図４に、負荷インピーダンスを、１０＋ｊ２５（Ω）付近に設定したときの、制御信号Ｖｃｔ１の電圧に対する利得制御装置の通過位相の偏移量Ａと、利得変化Ｂとの特性図を示す。制御信号Ｖｃｔ１の電圧範囲が、１．５（Ｖ）〜２．３（Ｖ）のとき、利得変動は約７ｄＢ、通過位相の偏移量は概ね１度以内に保持されているのが分かる。
【００２５】
次に、図２を参照して、本発明の実施の形態の利得制御装置の他の例の構成を説明する。ソース接地のＦＥＴ ＴＲ３のゲートに、抵抗器Ｒ２２を通じて、ゲートバイアス電圧Ｖｇｇを印加する。また、利得最大を与えるインピーダンスを実現し得る入力整合回路Ｍｉｎの出力側をＦＥＴ ＴＲ３のゲートに接続する。そして、入力端子Ｔ６からの高周波入力信号ＲＦｉｎを、この整合回路Ｍｉｎを通じて、ＦＥＴ ＴＲ３のゲートに印加する。
【００２６】
ＦＥＴ ＴＲ３のドレインに印加する電圧を、制御信号Ｖｃｔ１の電圧の変化に従って変化させ得る電源制御手段ＰＳＣを、そのドレインに接続する。この電源制御手段ＰＳＣは、同相増幅接続された演算増幅器ＯＰＡの同相入力端子に、入力端子Ｔ５からの制御信号Ｖｃｔ１を供給し、演算増幅器ＯＰＡの出力側を、電流ブースタとしてのバイポーラトランジスタＴＲ４のベースに接続し、トランジスタＴＲ４のコレクタに電圧がＶｄｄの電源Ｅの正端子を接続し、その負端子を接地する。トランジスタＴＲ４のエミッタを、演算増幅器ＯＰＡの逆相入力端子に接続すると共に、抵抗器Ｒ２１を介してＦＥＴ ＴＲ３のドレインに接続する。
【００２７】
ＦＥＴ ＴＲ３のドレインに、図１と同様の、制御信号Ｖｃｔ１の可変電圧範囲において、通過位相の偏移量を略一定に保持する出力整合回路Ｍｐｈの入力側を接続し、その出力側より高周波出力信号が出力される出力端子Ｔ８を導出する。
【００２８】
次に、図２の利得制御回路の動作を説明する。ソース接地ＦＥＴ ＴＲ３の利得は、ドレイン印加電圧で変化する。この利得制御装置の利得は、制御信号Ｖｃｔ１の電圧によって制御される。ＦＥＴ ＴＲ３のドレインに接続される出力整合回路Ｍｐｈの負荷インピーダンスの値は、利得の変化範囲を５ｄＢ〜７ｄＢ程度に設定した場合、通過位相の偏移量を略一定に保持するような値に設定することが可能である。
【００２９】
図２の利得制御回路の変形例を説明する。図２の利得制御回路の電源制御手段ＰＳＣとして、ＤＣ−ＤＣコンバータを採用することができる。ＤＣ−ＤＣコンバータは、出力電圧を外部からの制御信号により、任意に設定可能であるので、電源制御手段として利用することができる。
【００３０】
【発明の効果】
本発明によれば、ソース接地の第１の電界効果トランジスタ及びその第１の電界効果トランジスタのドレインにソースが接続され、ゲートに可変電圧範囲が略１．５（Ｖ）〜２．３（Ｖ）の利得制御信号が供給される第２の電界効果トランジスタからなるカスコード増幅回路と、高周波入力信号の入力端子及び第１の電界効果トランジスタのゲート間に接続された、利得最大を与えるインピーダンスを実現し得る入力整合回路と、第２の電界効果トランジスタのドレインと高周波出力信号の出力端子との間に接続され、その第２の電界効果トランジスタのドレイン側から臨んだインピーダンスが略１０＋ｊ２５（Ω）に設定された出力整合回路とを有し、出力整合回路のこのインピーダンスを略１０＋ｊ２５（Ω）に設定したときの利得制御信号の可変電圧範囲における利得変動及び高周波信号の通過位相の偏移量の特性が、利得変動が略約７ｄＢであり通過位相の偏移量が略１度以内であるので、略７ｄＢの利得変動が達成されるとともに、通過位相の偏移量を略一定に保持することができ、消費電力が少なく、小型化が容易で、ＩＣ化に好適な可変利得装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の利得制御装置の一例を示す回路図である。
【図２】本発明の実施の形態の利得制御装置の他の例を示す回路図である。
【図３】図１の利得制御装置のロードプルを示す図である。
【図４】図１の利得制御装置の制御電圧に対する利得変化と通過位相の特性図である。
【図５】従来の利得制御装置を示す回路図である。
【符号の説明】
ＴＲ１、ＴＲ２ カスコード増幅回路を構成する第１及び第２のＦＥＴ、Ｍｉｎ 入力整合回路、Ｍｐｈ 出力整合回路、ＴＲ３ ソース接地のＦＥＴ、ＰＳＣ 電源制御手段、ＯＰＡ 演算増幅器、ＴＲ４ バイポーラトランジスタ。
Claims (1)
- ソース接地の第１の電界効果トランジスタ及び該第１の電界効果トランジスタのドレインにソースが接続され、ゲートに可変電圧範囲が略１．５（Ｖ）〜２．３（Ｖ）の利得制御信号が供給される第２の電界効果トランジスタからなるカスコード増幅回路と、
高周波入力信号の入力端子及び上記第１の電界効果トランジスタのゲート間に接続された、利得最大を与えるインピーダンスを実現し得る入力整合回路と、
上記第２の電界効果トランジスタのドレインと高周波出力信号の出力端子との間に接続され、該第２の電界効果トランジスタのドレイン側から臨んだインピーダンスが略１０＋ｊ２５（Ω）に設定された出力整合回路とを有し、
上記出力整合回路の上記インピーダンスを略１０＋ｊ２５（Ω）に設定したときの上記利得制御信号の上記可変電圧範囲における利得変動及び高周波信号の通過位相の偏移量の特性が、利得変動が略約７ｄＢであり通過位相の偏移量が略１度以内である
可変利得装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000189784A JP4389360B2 (ja) | 2000-06-23 | 2000-06-23 | 利得制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000189784A JP4389360B2 (ja) | 2000-06-23 | 2000-06-23 | 利得制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002009564A JP2002009564A (ja) | 2002-01-11 |
| JP4389360B2 true JP4389360B2 (ja) | 2009-12-24 |
Family
ID=18689371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000189784A Expired - Fee Related JP4389360B2 (ja) | 2000-06-23 | 2000-06-23 | 利得制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4389360B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022170178A1 (en) * | 2021-02-05 | 2022-08-11 | Texas Instruments Incorporated | Output terminal fault detection circuit |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005175819A (ja) | 2003-12-10 | 2005-06-30 | Sony Corp | 増幅器並びに通信装置 |
| JP2008205544A (ja) * | 2007-02-16 | 2008-09-04 | Toko Inc | オフセット補正回路 |
| US7949322B2 (en) * | 2007-03-09 | 2011-05-24 | Qualcomm, Incorporated | Frequency selective amplifier with wide-band impedance and noise matching |
| WO2014185436A1 (ja) | 2013-05-17 | 2014-11-20 | 株式会社村田製作所 | 高周波増幅回路および高周波増幅回路の制御電圧設定方法 |
| JP2017220893A (ja) | 2016-06-10 | 2017-12-14 | 株式会社村田製作所 | 増幅器 |
-
2000
- 2000-06-23 JP JP2000189784A patent/JP4389360B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022170178A1 (en) * | 2021-02-05 | 2022-08-11 | Texas Instruments Incorporated | Output terminal fault detection circuit |
| US11598802B2 (en) | 2021-02-05 | 2023-03-07 | Texas Instruments Incorporated | Output terminal fault detection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002009564A (ja) | 2002-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100937308B1 (ko) | 전력 증폭기 출력 전력의 정밀 제어를 위한 전력 제어 회로 | |
| US6351183B1 (en) | Switched amplifying device | |
| US5559471A (en) | Amplifier and biasing circuit therefor | |
| KR100305917B1 (ko) | 반도체전력증폭집적회로 | |
| US6778016B2 (en) | Simple self-biased cascode amplifier circuit | |
| JP5064224B2 (ja) | デュアルバイアス制御回路 | |
| JP3929031B2 (ja) | 増幅装置 | |
| JP2003060451A (ja) | 相補型プッシュプル増幅器 | |
| US5844443A (en) | Linear high-frequency amplifier with high input impedance and high power efficiency | |
| US6304142B1 (en) | Variable transconductance amplifier | |
| CN111327277A (zh) | S波段GaN MMIC低噪声放大器 | |
| JP2552089B2 (ja) | Ｆｅｔ増幅器の消費電力低減方式 | |
| JP4389360B2 (ja) | 利得制御装置 | |
| US6388529B2 (en) | Grounded emitter amplifier and a radio communication device using the same | |
| EP0851576A2 (en) | High-frequency amplifier | |
| US6100763A (en) | Circuit for RF buffer and method of operation | |
| US5705953A (en) | Device bias based supplemental amplification | |
| US7652509B2 (en) | Differential input and output transconductance circuit | |
| EP1067677A2 (en) | Radio frequency amplifier | |
| JPH09162648A (ja) | 歪補償回路 | |
| JP2000323947A (ja) | 可変利得増幅器、自動利得制御増幅器、自動利得制御システムおよび無線受信機 | |
| JPH0653761A (ja) | 高周波増幅器 | |
| JP2001094361A (ja) | 高周波増幅回路 | |
| JPH05291842A (ja) | 電力回路 | |
| JP3176793B2 (ja) | 増幅回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070302 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090331 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090522 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090915 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090928 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121016 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121016 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |