KR20230117527A - 다중 경로 공통 모드 피드백 루프를 사용하는 전력 증폭기 - Google Patents

다중 경로 공통 모드 피드백 루프를 사용하는 전력 증폭기 Download PDF

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KR20230117527A
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베이커 스콧
조지 맥심
스티븐 제임스 프랭크
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코르보 유에스, 인크.
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Abstract

무선 주파수 선형화를 위해 다중 경로 공통 모드 피드백 루프를 사용하는 전력 증폭기가 개시된다. 일 양태에서, 캐스코드된 NFET(n-type field effect transistor) 및 캐스코드된 PFET(p-type FET)를 포함하는 CMOS(complementary metal oxide semiconductor) 전력 증폭기는 공통 모드 피드백 네트워크를 가질 수 있고, 신호 전력에 따라 동적으로 변하는 바이어스 전압을 제공하여 출력 공통 모드를 절반 공급 레벨 정도로 고정시키는 반면, FET의 소신호 및 대신호 트랜스컨덕턴스는 균형을 유지한다. 추가 피드백 네트워크는 대칭 공급 신호를 제공하는 것을 돕기 위해 공급 전압과 연관될 수 있다. 대칭 공급 신호는 전력 증폭기 스테이지에 대한 왜곡을 일으키지 않고 공급 변동을 허용한다.

Description

다중 경로 공통 모드 피드백 루프를 사용하는 전력 증폭기{Power amplifier using multi-path common-mode feedback loop}
본 개시의 기술은 일반적으로 전력 증폭기에 관한 것으로, 보다 구체적으로는, 피드백 루프를 갖는 CMOS(complementary metal oxide semiconductor) 전력 증폭기에 관한 것이다.
현대 사회에서 풍부한 컴퓨팅 디바이스 및, 특히, 이동 통신 디바이스는 점점 더 보편화되고 있다. 이러한 이동 통신 디바이스의 보급은 부분적으로 현재 이러한 디바이스에서 사용 가능한 많은 기능에 의해 주도된다. 이러한 디바이스에서의 처리 능력의 증가는 이동 통신 디바이스가 순수 통신 도구에서 향상된 사용자 경험을 가능하게 하는 정교한 모바일 엔터테인먼트 센터로 진화하였음을 의미한다. 거의 모든 모바일 통신 디바이스는 적어도 송신 체인의 전력 증폭기에 의존한다. 전력 증폭기가 형성될 수 있는 방법은 무수히 있지만, 5G-NR(Fifth Generation-New Radio) 셀룰러 표준의 출현은 5G-NR에 대한 관심 주파수에서 선형으로 작동하는 효율적인 전력 증폭기를 찾는 데 추가적인 압력을 가하였다.
상세한 설명에 개시된 양태는 무선 주파수 선형화를 위한 다중 경로 공통 모드 피드백 루프를 사용하는 전력 증폭기를 포함한다. 특히, 캐스코드된 NFET(n-type FET(field effect transistor)) 및 캐스코드된 PFET(p-type FET)를 포함하는 CMOS(complementary metal oxide semiconductor) 전력 증폭기는 공통 모드 피드백 네트워크를 가질 수 있고, 신호 전력에 따라 동적으로 변하는 바이어스 전압을 제공하여 출력 공통 모드를 절반 공급 레벨 정도로 고정시키는 반면, FET의 소신호 및 대신호 트랜스컨덕턴스는 균형을 유지한다. 추가 피드백 네트워크는 대칭 공급 신호를 제공하는 것을 돕기 위해 공급 전압과 연관될 수 있다. 대칭 공급 신호는 전력 증폭기 스테이지에 대한 왜곡을 일으키지 않고 공급 변동을 허용한다. 이러한 배열은 온도 코너, 공정 코너, 공급 전압 코너 등에 걸쳐 선형 작동을 제공한다.
이와 관련하여 일 양태에서, 전력 증폭기 스테이지가 개시된다. 전력 증폭기 스테이지는 입력을 포함한다. 전력 증폭기 스테이지는 또한 출력을 포함한다. 전력 증폭기 스테이지는 또한 적어도 하나의 증폭 디바이스를 포함한다. 전력 증폭기 스테이지는 또한 바이어스부 회로를 포함한다. 전력 증폭기 스테이지는 또한 출력 및 바이어스부 회로에 결합된 공통 모드 피드백 루프를 포함한다. 공통 모드 피드백 루프는 출력에서 공통 모드 전압을 감지하도록 구성된 전압 센서를 포함하며, 여기서 각각의 바이어스 신호는 감지된 공통 모드 전압에 기초한다. 전력 증폭기 스테이지는 전력 증폭기 스테이지의 출력으로부터 전력 증폭기 스테이지의 적어도 하나의 바이어스 단자까지 결합된 적어도 하나의 비대칭 동적 피드백 회로를 또한 포함한다.
다른 양태에서, 전력 증폭기 스테이지가 개시된다. 전력 증폭기 스테이지는 입력을 포함한다. 전력 증폭기 스테이지는 또한 출력을 포함한다. 전력 증폭기 스테이지는 또한 공통 모드 공급부 입력을 포함한다. 전력 증폭기 스테이지는 또한 주어진 무선 주파수(RF) 신호 변조 대역폭에 대해 불충분한 대역폭을 갖는 공급부 회로를 포함한다. 전력 증폭기 스테이지는 또한 공급 전류의 포락선 성분을 추출하는 공급 전류 감지 회로를 포함한다. 전력 증폭기 스테이지는, 전력 증폭기 스테이지에 대한 고주파 공급 전류를 제공함으로써, 불충분한 대역폭을 갖는 공급부 회로를 우회하는 빠른 피드-포워드 분기를 또한 포함한다.
다른 양태에서, 전력 증폭기 스테이지가 개시된다. 전력 증폭기 스테이지는 입력을 포함한다. 전력 증폭기 스테이지는 또한 출력을 포함한다. 전력 증폭기 스테이지는 또한 불충분한 대역폭을 갖는 공통 모드 공급부 회로를 포함한다. 전력 증폭기 스테이지는 또한 제1 게이트에 결합되고 제2 게이트에 결합된 바이어스부 회로를 포함한다. 바이어스부 회로는 각각의 바이어스 신호로 제1 게이트 및 제2 게이트를 동적으로 바이어스하도록 구성된다. 전력 증폭기 스테이지는 또한 출력 및 바이어스부 회로에 결합된 바이어스 피드백 루프를 포함한다. 바이어스 피드백 루프는 출력에서 전압을 감지하도록 구성된 전압 센서를 포함하며, 여기서 각각의 바이어스 신호는 감지된 전압에 기초한다. 전력 증폭기 스테이지는 또한 전력 증폭기 스테이지의 고주파 포락선 전류를 감지하고, 적절히 스케일링된 전류를 전력 증폭기 공급부 라인에 다시 주입하여 불충분한 대역폭을 갖는 공통 모드 공급부 회로를 우회하도록 구성된 전류 센서를 포함하는 공통 모드 공급부 피드포워드 경로를 포함한다.
다른 양태에서, 전력 증폭기 스테이지가 개시된다. 전력 증폭기 스테이지는 입력을 포함한다. 전력 증폭기 스테이지는 또한 출력을 포함한다. 전력 증폭기 스테이지는 또한 제1 게이트를 포함하는 제1 NFET를 포함한다. 제1 NFET는 입력 및 출력에 결합된다. 전력 증폭기 스테이지는 또한 제2 게이트를 포함하는 제1 PFET를 포함한다. 제1 PFET는 입력 및 출력에 결합된다. 전력 증폭기 스테이지는 또한 제1 게이트에 결합되고 제2 게이트에 결합된 바이어스부 회로를 포함한다. 바이어스부 회로는 각각의 바이어스 신호로 제1 게이트 및 제2 게이트를 동적으로 바이어스하도록 구성된다. 전력 증폭기 스테이지는 또한 출력 및 바이어스부 회로에 결합된 피드백 루프를 포함한다. 피드백 루프는 출력에서 전압을 감지하도록 구성된 전압 센서를 포함하며, 여기서 각각의 바이어스 신호는 감지된 전압에 기초한다.
다른 양태에서, 전력 증폭기 스테이지가 개시된다. 전력 증폭기 스테이지는 입력을 포함한다. 전력 증폭기 스테이지는 또한 출력을 포함한다. 전력 증폭기 스테이지는 또한 공통 모드 공급부 입력을 포함한다. 전력 증폭기 스테이지는 또한 제1 게이트를 포함하는 제1 NFET를 포함한다. 제1 NFET는 입력 및 출력에 결합된다. 전력 증폭기 스테이지는 또한 제2 게이트를 포함하는 제1 PFET를 포함한다. 제1 PFET는 입력 및 출력과 공통 모드 공급부 입력에 결합된다. 전력 증폭기 스테이지는 또한 제1 PFET에 대한 전류를 감지하고 감지된 전류에 기초하여 공통 모드 공급부 입력으로부터의 신호를 조정하도록 구성된 전류 센서를 포함하는 피드백 루프를 포함한다.
다른 양태에서, 전력 증폭기 스테이지가 개시된다. 전력 증폭기 스테이지는 입력을 포함한다. 전력 증폭기 스테이지는 또한 출력을 포함한다. 전력 증폭기 스테이지는 또한 공통 모드 공급부 입력을 포함한다. 전력 증폭기 스테이지는 또한 제1 게이트를 포함하는 제1 NFET를 포함한다. 제1 NFET는 입력 및 출력에 결합된다. 전력 증폭기 스테이지는 또한 제2 게이트를 포함하는 제1 PFET를 포함한다. 제1 PFET는 입력 및 출력에 결합된다. 전력 증폭기 스테이지는 또한 제1 게이트에 결합되고 제2 게이트에 결합된 바이어스부 회로를 포함한다. 바이어스부 회로는 각각의 바이어스 신호로 제1 게이트 및 제2 게이트를 동적으로 바이어스하도록 구성된다. 전력 증폭기 스테이지는 또한 출력 및 바이어스부 회로에 결합된 바이어스 피드백 루프를 포함한다. 바이어스 피드백 루프는 출력에서 전압을 감지하도록 구성된 전압 센서를 포함하며, 여기서 각각의 바이어스 신호는 감지된 전압에 기초한다. 전력 증폭기 스테이지는 또한 제1 PFET에 대한 전류를 감지하고 감지된 전류에 기초하여 공통 모드 공급부 입력으로부터의 신호를 조정하도록 구성된 전류 센서를 포함하는 공통 모드 공급부 피드백 루프를 포함한다.
도 1은 공통 모드 바이어스부 입력 및 공통 모드 공급부 입력을 갖는 예시적인 전력 증폭기 스테이지의 블록도이다.
도 2는 전력 증폭기 스테이지에 대한 선형성을 제공하는 것을 돕기 위해 공통 모드 공급부 피드백 루프를 갖는 예시적인 전력 증폭기 스테이지의 블록도이다.
도 3은 전력 증폭기 스테이지에 대한 선형성을 제공하는 것을 돕기 위해 공통 모드 바이어스부 피드백 루프를 갖는 예시적인 전력 증폭기 스테이지의 블록도이다.
도 4는, 전력 증폭기 스테이지에 대한 선형성을 제공하는 것을 보조하기 위한 공통 모드 공급부용 하나 및 공통 모드 바이어스부 회로용 하나의, 2개의 피드백 루프를 갖는 예시적인 전력 증폭기 스테이지의 블록도이다.
도 5a 및 도 5b는 선형화를 지원하기 위해 본 개시의 피드백 루프를 구현할 수 있는 단일 종단 및 차동 종단 전력 증폭기 구조를 도시한다.
도 6은 캐스코드되지 않은 CMOS(complementary metal oxide semiconductor) 전력 증폭기 스테이지에 대한 공통 모드 바이어스부 피드백 루프의 추가 세부 사항을 보여주는 회로도이다.
도 7은 캐스코드된 CMOS 전력 증폭기 스테이지에 대한 공통 모드 바이어스부 피드백 루프의 추가 세부 사항을 보여주는 회로도이다.
도 8은 캐스코드된 CMOS 전력 증폭기 스테이지에 대한 공통 모드 바이어스부 피드백 루프의 추가 세부 사항을 보여주는 회로도이며, 여기서 캐스코드된 증폭기에 대한 바이어스부는 또한 피드백 루프에 의해 동적으로 조정된다.
도 9a는 캐스코드된 증폭기의 드레인에 대한 추가 보상과 함께 도 8의 캐스코드된 CMOS 전력 증폭기 스테이지에 대한 공통 모드 바이어스부 피드백 루프의 추가 세부 사항을 보여주는 회로도이다.
도 9b는 도 9a의 CMOS 전력 증폭기 스테이지와 유사하지만, 동적 공통 모드 바이어싱을 위한 일반 비대칭 전압 분할기를 갖는 회로도이다.
도 10은, 공통 모드 바이어스부 피드백 루프를 가질 수 있지만, 전압 공급이 임계값 아래로 떨어지는 경우 성능 문제가 발생하여, 캐스코드된 증폭기가 손상되는 CMOS 전력 증폭기 스테이지의 회로도이다.
도 11은 캐스코드된 증폭기 손상을 방지하기 위해 바이패스 스위치를 갖는 공통 모드 바이어스부 피드백 루프를 가질 수 있는 CMOS 전력 증폭기 스테이지의 회로도이다.
도 12는 도 11의 바이패스 스위치의 하나의 가능한 구현을 보여주는 회로도이다.
도 13은 도 12의 바이패스 스위치가 어떻게 더 큰 캐스코드 스택으로 확장될 수 있는지를 보여주는 회로도이다.
도 14는 전력 증폭기 스테이지에 의해 증폭되는 신호에 대해 충분한 대역폭이 부족한 전압 공급을 갖는 전력 증폭기 스테이지의 블록도이다.
도 15는 전압 공급으로부터의 전류를 감지하고 공급 신호를 변조하여 대칭 공급 파형을 제공하는 공통 모드 공급부 피드백 루프를 갖는 전력 증폭기 스테이지의 블록도이다.
도 16은 도 15와 유사하지만 선택적 신호 필터링을 갖는 전력 증폭기 스테이지의 블록도이다.
도 17은 도 15 및 도 16의 피드백 신호가 공급 신호를 변조하는 데 사용될 수 있는 방법에 대한 세부 사항을 보여주는 혼합 블록 및 회로도이다.
도 18은 공통 모드 공급부 피드백 루프를 형성하는 것을 돕기 위해 전류를 감지하는 대안적인 방법을 보여주는 회로도이다.
이하에서 설명되는 실시예는 당업자가 실시예를 수행하고 실시예를 실시하는 최상의 모드를 예시할 수 있게 하는 데 필요한 정보를 나타낸다. 첨부된 도면에 비추어 다음의 설명을 읽으면, 당업자는 본 개시의 개념을 이해할 것이고, 본원에서 특별히 언급되지 않은 이들 개념의 적용을 인식할 것이다. 이들 개념 및 적용은 본 개시의 범주 및 첨부된 청구범위 내에 속함을 이해해야 한다.
비록 제1, 제2 등의 용어가 다양한 요소를 설명하는 데 본원에서 사용될 수 있지만, 이들 요소는 이들 용어에 의해 제한되지 않아야 함을 이해할 것이다. 이들 용어는 하나의 요소를 다른 요소와 구별하는 데에만 사용된다. 예를 들어, 제1 요소는 제2 요소로서 지칭될 수 있고, 유사하게, 제2 요소는 본 개시의 범주를 벗어나지 않으면 제1 요소로서 지칭될 수 있다. 본원에서 사용되는 바와 같이, 용어 "및/또는"은 연관된 열거 항목 중 하나 이상의 임의의 그리고 모든 조합을 포함한다.
층, 영역, 또는 기판과 같은 요소가 다른 요소 "상"에 있거나 또는 "상으로" 연장되는 것으로 지칭될 경우, 이는 다른 요소 상에 직접 또는 다른 요소 상으로 직접 연장될 수 있거나, 또는 개재 요소가 또한 존재할 수 있음을 이해할 것이다. 대조적으로, 요소가 다른 요소 "상에 바로" 또는 "상으로 바로" 연장되는 것으로 지칭되는 경우, 개재 요소는 존재하지 않는다. 마찬가지로, 층, 영역, 또는 기판과 같은 요소가 다른 요소 "위"에 있거나 또는 "위로" 연장되는 것으로 지칭될 경우, 이는 다른 요소 위에 직접 또는 다른 요소 위로 직접 연장될 수 있거나, 또는 개재 요소가 또한 존재할 수 있음을 이해할 것이다. 대조적으로, 요소가 다른 요소 "위에 바로" 또는 "위로 바로" 연장되는 것으로 지칭되는 경우, 개재 요소는 존재하지 않는다. 또한, 요소가 다른 요소에 "연결된" 또는 "결합된" 것으로 지칭될 경우, 다른 요소에 직접 연결되거나 결합될 수 있거나, 개재 요소가 존재할 수 있음을 이해할 것이다. 대조적으로, 요소가 다른 요소에 "직접 연결된" 또는 "집접 결합된" 것으로 지칭될 경우, 개재 요소는 존재하지 않는다.
"아래" 또는 "위" 또는 "상부" 또는 "하부" 또는 "수평" 또는 "수직"과 같은 상대 용어는 도면에 나타낸 바와 같은 다른 요소, 층 또는 영역에 대한 하나의 요소, 층 또는 영역의 관계를 설명하기 위해 본원에서 사용될 수 있다. 이들 용어 및 위에서 논의된 것들은 도면에 도시된 배향에 더하여 디바이스의 상이한 배향을 포함하도록 의도되는 것으로 이해될 것이다.
본원에서 사용되는 용어는 단지 특정 실시예를 설명하기 위한 것이며, 본 개시를 제한하려는 것이 아니다. 본원에서 사용되는 바와 같이, 단수 형태 "일", "하나", 및 "특정 하나"는 문맥상 달리 명시되지 않는 한, 복수 형태를 또한 포함하도록 의도된다. 본원에서 사용될 경우, 용어 "포함하다", "포함하는", "포함한다", 및/또는 "포함한"은 언급된 특징, 정수, 단계, 작동, 요소, 및/또는 구성 요소의 존재를 명시하지만, 하나 이상의 다른 특징, 정수, 단계, 작동, 요소, 구성 요소, 및/또는 이의 그룹의 존재 또는 추가를 배제하지 않음이 또한 이해될 것이다.
달리 정의되지 않는 한, 본원에서 사용되는 모든 용어(기술적 및 과학적 용어 포함)는, 본 개시가 속하는 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 본원에서 사용되는 용어는 본 명세서 및 관련 기술의 맥락에서의 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본원에서 명시적으로 정의되지 않는 한 이상화되거나 지나치게 공식적인 의미로 해석되지 않을 것임을 추가로 이해할 것이다.
상세한 설명에 개시된 양태는 무선 주파수 선형화를 위한 다중 경로 공통 모드 피드백 루프를 사용하는 전력 증폭기를 포함한다. 특히, 캐스코드된 NFET(n-type FET(field effect transistor)) 및 캐스코드된 PFET(p-type FET)를 포함하는 CMOS(complementary metal oxide semiconductor) 전력 증폭기는 공통 모드 피드백 네트워크를 가질 수 있고, 신호 전력에 따라 동적으로 변하는 바이어스 전압을 제공하여 출력 공통 모드를 절반 공급 레벨 정도로 고정시키는 반면, FET의 소신호 및 대신호 트랜스컨덕턴스는 균형을 유지한다. 추가 피드백 네트워크는 대칭 공급 신호를 제공하는 것을 돕기 위해 공급 전압과 연관될 수 있다. 대칭 공급 신호는 전력 증폭기 스테이지에 대한 왜곡을 일으키지 않고 공급 변동을 허용한다. 이러한 배열은 온도 코너, 공정 코너, 공급 전압 코너 등에 걸쳐 선형 작동을 제공한다.
본 개시의 예시적인 양태를 다루기 전에, 넓은 범위의 주파수에 걸쳐 작동하는 전력 증폭기가 직면하는 문제에 대한 설명이 제공된다. 과거에, 전력 증폭기는 하이브리드 접근법을 사용할 수 있었으며, 여기서 전력 증폭기는 GaAs(Gallium Arsenide)와 같은 물질을 사용하는 양극 기술에서 적절히 구현될 수 있었다. 전력 증폭기는 드라이버 증폭기, 바이어싱 회로 등을 갖는 CMOS 스테이지에 의해 제어될 수 있다. 예를 들어, 정합 네트워크 및/또는 부하선을 통한 조정 가능성을 허용하면서 수용 가능한 비용-성능 타협을 제공하는 데 효과적이지만, 이러한 시스템은 복잡하며 비교적 긴 설계 주기를 갖는다. CMOS 기술에서 전력 증폭기 뿐만 아니라 제어 회로 모두를 구현하는 전력 증폭기로 이동하는 것은 일반적으로 나노미터 CMOS 공정에 의존한다. 이러한 디바이스, 특히 이러한 디바이스의 FET는 통상적인 배터리 전압 레벨보다 훨씬 낮은 최대 전압을 견딜 수 있다. 따라서, 이러한 디바이스는 캐스코드 구조에 의존할 수 있으며, 여기서 FET는 서로에 대해 적층된다.
CMOS 전력 증폭기에 대한 공통 모드 출력 전압 레벨을 설정하는 기존의 기술에는 전압 생성기로부터 출력 노드의 직접 바이어스를 사용하거나 공통 모드 출력 전압 레벨도 설정하는 저항기 피드백을 사용하는 것이 포함된다. 그러나, 이러한 기술은 스테이지의 선형성을 제어하는 임의의 방법을 제공하지 않는다. 구체적으로, CMOS 디바이스에서의 FET는 작은 신호에서 큰 신호로 변하는 트랜스컨덕턴스를 가질 수 있다. 전력 증폭기 스테이지의 양호한 선형성을 유지하려면 NFET 및 PFET가 작은 신호 레벨 및 큰 신호 레벨 모두에서 균형 잡힌 트랜스컨덕턴스를 유지해야 한다. 이러한 균형은 이러한 작업을 위한 전용 회로를 갖지 않으면 쉽게 접근할 수 없다. 공통 모드 공급부가 내려가는 경우 NFET에 사용할 수 있는 헤드룸이 줄어들고, 공통 모드 공급부가 올라가는 경우 PFET에 사용할 수 있는 헤드룸이 줄어든다. 두 가지 동작 모두 큰 신호 레벨에서 왜곡을 초래한다. 큰 신호에 대해 트랜스컨덕턴스가 정합되는 경우, 작은 신호 레벨에서는 상이한 트랜스컨덕턴스가 존재하여, 중간 신호 레벨에서는 왜곡을 초래할 것이다. 이러한 왜곡은 부정적으로 성능에 영향을 미친다.
도 1은, 선형성에 영향을 미치는 2개의 공통 모드 입력을 갖는 전력 증폭기 스테이지(100)의 블록도를 도시한다. 구체적으로, 전력 증폭기(104)를 위한 공통 모드 공급부인 전압 소스(102)(예: VBATT)가 존재한다. 전력 증폭기(104)는 또한 바이어스부 회로(106)로부터 공통 모드 바이어스부 신호를 수신한다. 또한, 전력 증폭기(104)는 RF 입력 신호(RFin)를 수신하고 RF 출력 신호(RFout)를 제공한다. 이 두 가지 공통 모드 입력을 사용하는 동안 선형성을 유지하면 개선의 기회가 생긴다.
본 개시의 예시적인 양태는 전력 증폭기 스테이지에 대한 선형성을 제공하는 데 단독으로 또는 함께 도움을 주는 2가지 상보적인 방법을 제공한다. 특히, 본 개시의 상보적 방식 중 첫번째의 예시적인 양태는 신호 전력에 따라 동적으로 변하는 바이어스 전압을 제공하여 출력 공통 모드를 절반 공급 레벨 정도로 고정시키는 반면, FET의 소신호 및 대신호 트랜스컨덕턴스는 균형을 유지한다. 이러한 배열은 온도 코너, 공정 코너, 공급 전압 코너 등에 걸쳐 선형 작동을 제공한다.
이와 관련하여, 도 2는 전압 공급부(208)(예: VBATT)로부터 전력 증폭기(206)에 제공된 공급 전압 신호(204)를 수정하는 공통 모드 공급부 보정 또는 피드백 루프(202)를 갖는 전력 증폭기 스테이지(200)를 도시한다. 공통 모드 바이어스부 회로(210)는 전력 증폭기 스테이지(200)에서 수정되지 않으며, 도 1의 바이어스부 회로(106)와 실질적으로 유사하다. 공통 모드 공급부 피드백 루프(202)는 전류 감지 회로(212) 및 포락선 필터 회로(214)를 포함한다. 도 15 내지 도 18을 참조하여 보다 상세한 내용이 아래에 제공된다. 전류 감지 회로(212) 내로 공급하는 루프에 의해 표시된 바와 같이 전류 감지는 간접적으로 수행된다는 것을 이해해야 한다.
대조적으로, 도 3은 바이어스부 회로(304)로부터 전력 증폭기(306)로 공통 모드 바이어스부 신호를 수정하는 공통 모드 바이어스부 보정 또는 피드백 루프(302)를 갖는 전력 증폭기 스테이지(300)를 도시한다. 전력 증폭기(306)는 전압 공급부(308)로부터 공통 모드 공급부 전압 신호를 수신한다. 공통 모드 바이어스부 피드백 루프(302)는 출력 포트(RFout)의 공통 모드 전압을 측정하는 공통 모드 전압 센서(310)를 포함한다. 공통 모드 바이어스부 피드백 루프(302)는 또한 트랜스컨덕턴스의 균형을 맞추는 것을 돕기 위한 비대칭 동적 신호를 포함한다.
피드백 루프(202, 302)는 분리되어 존재할 수 있지만, 더 큰 효과를 위해 둘 모두 함께 사용하는 것도 가능하다. 따라서, 도 4에 도시된 전력 증폭기 스테이지(400)는 전력 증폭기(402)를 갖는 공통 모드 공급부 피드백 루프(202) 및 공통 모드 바이어스부 피드백 루프(302) 둘 다를 포함한다.
본 개시의 세부사항을 다루기 전에, 본 개시의 개념은 넓은 응용을 갖는다는 것을 이해해야 한다. 아래에 제공된 실시예의 대부분은 단일 종단 전력 증폭기 스테이지에 초점을 맞추지만, 본 개시는 그렇게 제한되지 않는다. 따라서, 도 5a는 단일 말단 전력 증폭기 스테이지(500)를 명시적으로 도시하지만, 도 5b는 차동 전력 증폭기 스테이지(550)를 도시하며, 본 개시의 개념은 본 개시로부터 벗어나지 않고 쿼드러처 전력 증폭기 스테이지(미도시) 및 도허티(Doherty), 베얼리 도허티(barely Doherty), 아웃페이징 등(또한 미도시)으로 연장될 수 있음을 이해해야 한다.
도 5a로 돌아가면, 단일 종단 전력 증폭기 스테이지(500)는 NFET(504) 및 PFET(506)를 갖는 CMOS 전력 증폭기(502)를 포함한다. 공통 모드 공급부 피드백 루프(202)는 PFET(506) 위에 (즉, VBATT(508)와 PFET(506) 사이) 제공된다. 마찬가지로, 공통 모드 바이어스부 피드백 루프(302)는 바이어스부 회로(304')와 함께 동작하여 다수의 바이어스 신호를 NFET(504) 및 PFET(506)에 제공한다. 다시, 공통 모드 공급부 피드백 루프(202)의 전류 감지는 간접적이라는 것을 이해해야 한다.
도 5b에서, 차동 전력 증폭기 스테이지(550)는 NFET(554N, 556N) 및 PFET(554P, 556P)를 갖는 2개의 CMOS 전력 증폭기 스택(552(1), 552(1))을 포함한다. 공통 모드 공급부 피드백 루프(202)는 PFET(554P 및 556P) 위에 제공된다. 공통 모드 바이어스부 피드백 루프(302)는 바이어스부 회로(304")와 함께 작동하여 NFET(554N, 556N) 및 PFET(554P, 556P)에 다수의 바이어스 신호를 제공한다. 다시, 공통 모드 공급부 피드백 루프(202)의 전류 감지는 간접적이라는 것을 이해해야 한다.
공통 모드 바이어스부 피드백 루프(302)에 대한 논의가 도 6 내지 도 9를 참조하여 제공된다. 특히, 공통 모드 바이어스부 피드백 루프(302)는 루프(602)와 같이 간단한 CMOS 전력 증폭기 스테이지(600)에서 구현될 수 있다. 전력 증폭기 스테이지(600)는 PFET(606) 및 NFET(608)을 포함하는 FET 스택(604)을 포함할 수 있다. FET 스택(604)은 공급부(610)에 결합될 수 있고, 입력 노드(612)로부터 입력 신호(RFin)를 수신하면서 출력 노드(614)에서 출력 신호(RFout)를 제공할 수 있다. 입력 노드(612)는 커패시터(616, 618)를 통해 FET(606, 608)의 게이트(606G, 608G)에 각각 결합될 수 있다. 출력 노드(614)는 바이어스부 회로(624)에 결합하는 저항기(620, 622)에 결합될 수 있다. 바이어스부 회로(624)는 출력 노드(614)로부터의 신호에 기초하여 제어되는 제1 가변 소스(626) 및 제2 가변 소스(628)를 포함할 수 있다. 가변 소스(626, 628)는 각각의 저항기(630, 632)를 통해 게이트(606G, 608G)에 각각 바이어스 신호를 제공한다. 게이트(606G, 608G)에 제공된 바이어스 신호를 동적으로 조정함으로써, 출력 노드(614)에서의 공통 모드 전압은 공급부(610)로부터의 공급 전압의 약 절반으로 유지될 수 있다.
효과적이지만, CMOS 전력 증폭기 스테이지(600)는 총 스윙이 단일 NFET(608) 및 단일 PFET(606)에 의해 제한된다는 점에서 제한된다. 보다 일반적으로, CMOS 전력 증폭기 스테이지는 도 7에 도시된 전력 증폭기 스테이지(700)에 도시된 바와 같이 캐스코드된 FET를 가질 것이다. 전력 증폭기 스테이지(700)는 도 6의 루프(602)와 유사하지만, 캐스코드된 FET 스택(704)을 수용하는 루프(702)를 포함한다. 캐스코드된 FET 스택(704)은 PFET(706(1), 706(2)) 및 NFET(708(1), 708(2))를 포함한다. FET 스택(704)은 공급부(710)에 결합되어 입력 노드(712)로부터 입력 신호(RFin)를 수신하는 한편, 출력 노드(714)에서 출력 신호(RFout)를 제공할 수 있다. 입력 노드(712)는 커패시터(716, 718)를 통해 FET(706(1), 708(1))의 게이트(706G, 708G)에 각각 결합될 수 있다. 출력 노드(714)는 바이어스부 회로(724)에 결합하는 저항기(720, 722)에 결합될 수 있다. 바이어스부 회로(724)는 출력 노드(714)로부터의 신호에 기초하여 제어되는 제1 가변 소스(726) 및 제2 가변 소스(728)를 포함할 수 있다. 가변 소스(726, 728)는 각각의 저항기(730, 732)를 통해 각각 게이트(706G, 708G)에 바이어스 신호를 제공한다. 게이트(706G, 708G)에 제공된 바이어스 신호를 동적으로 조정함으로써, 출력 노드(714)에서의 신호는 공급부(710)로부터의 공급 전압의 약 절반으로 유지될 수 있다.
FET(706(1), 708(1))의 바이어스를 제어하는 것은 출력 노드를 공급부의 약 절반으로 유지하기에 불충분할 수 있다. 따라서, 도 8에서 전력 증폭기 스테이지(800)에 의해 도시된 바와 같이 증폭기 스택 내의 캐스코드된 디바이스를 바이어스하는 것이 또한 적절할 수 있다. 전력 증폭기 스테이지(800)는 도 6의 루프(602)와 유사하지만, 캐스코드된 FET 스택(804)을 수용하는 루프(802)를 포함한다. 캐스코드된 FET 스택(804)은 PFET(806(1), 806(2)) 및 NFET(808(1), 808(2))를 포함한다. FET 스택(804)은 공급부(810)에 결합되어 입력 노드(812)로부터 입력 신호(RFin)를 수신하는 한편, 출력 노드(814)에서 출력 신호(RFout)를 제공할 수 있다. 입력 노드(812)는 커패시터(816, 818)를 통해 FET(806(1), 808(1))의 게이트(806(1)G, 808(1)G)에 각각 결합될 수 있다. 출력 노드(814)는 바이어스부 회로(824)에 결합하는 저항기(820, 822)에 결합될 수 있다. 바이어스부 회로(824)는 출력 노드(814)로부터의 신호에 기초하여 제어되는 제1 가변 소스(826) 및 제2 가변 소스(828)를 포함할 수 있다. 가변 소스(826, 828)는 각각의 저항기(830, 832)를 통해 각각 게이트(806(1)G, 808(1)G)에 바이어스 신호를 제공한다. 추가 바이어스 신호가 가변 소스(826, 828)로부터 저항기(834, 836)를 통해 게이트(806(2)G, 808(2)G)에 제공될 수 있다. 게이트에 제공된 바이어스 신호를 동적으로 조정함으로써, 출력 노드(814)에서의 신호는 공급부(810)로부터의 공급 전압의 약 절반으로 유지될 수 있다. 단지 하나의 캐스코드된 FET가 스택(804)의 각각의 절반에 도시되어 있지만, 개념은 본 개시를 벗어나지 않고 더 큰 캐스코드된 스택까지 연장될 수 있다는 것을 주목한다.
때로는 증폭기 스택에서 캐스코드된 디바이스를 바이어스하는 것으로도 충분하지 않을 수 있다. 따라서, 추가적인 조치는, 도 9a에서 전력 증폭기 스테이지(900)에 의해 도시된 바와 같이, 캐스코드된 디바이스의 드레인을 제어하는 것일 수 있다. 전력 증폭기 스테이지(900)는 도 6의 루프(602)와 유사하지만, 캐스코드된 FET 스택(904)을 수용하는 루프(902)를 포함한다. 캐스코드된 FET 스택(904)은 PFET(906(1), 906(2)) 및 NFET(908(1), 908(2))을 포함한다. FET 스택(904)은 공급부(910)에 결합되어 입력 노드(912)로부터 입력 신호(RFin)를 수신하는 한편, 출력 노드(914)에서 출력 신호(RFout)를 제공할 수 있다. 입력 노드(912)는 커패시터(916, 918)를 통해 각각 FET(906(1), 908(1))의 게이트(906(1)G, 908(1)G)에 결합될 수 있다. 출력 노드(914)는 바이어스부 회로(924)에 결합하는 저항기(920, 922)에 결합될 수 있다. 바이어스부 회로(924)는 출력 노드(914)로부터의 신호에 기초하여 제어되는 제1 가변 소스(926) 및 제2 가변 소스(928)를 포함할 수 있다. 가변 소스(926, 928)는 각각의 저항기(930, 932)를 통해 각각 게이트(906(1)G, 908(1)G)에 바이어스 신호를 제공한다. 추가 바이어스 신호가 가변 소스(926, 928)로부터 저항기(934, 936)를 통해 게이트(906(2)G, 908(2)G)에 제공될 수 있다. 또한, 커패시터(938, 940)는 드레인(906(2)D, 908(2)D)을 버랙터(942, 944)에 각각 결합시키는 데 사용될 수 있다. 게이트에 제공된 바이어스 신호를 동적으로 조정함으로써, 출력 노드(914)에서의 신호는 공급부(910)로부터의 공급 전압의 약 절반으로 유지될 수 있다. 또한, 버랙터(942, 944)의 사용은 출력 노드(914)를 공급부(910)로부터 공급 전압의 약 절반에서 유지하는 것을 돕기 위해 원하는 레벨로 드레인을 유지하는 데 사용될 수 있다.
도 9b는 전력 증폭기 스테이지(900)와 실질적으로 유사한 전력 증폭기 스테이지(950)를 도시하며, 공통 요소는 공통 번호를 유지한다. 그러나, 커패시터(938, 940) 및 버랙터(942, 944) 대신에, 보다 일반화된 비대칭 출력 전압 분할기 회로(952, 954)가 제공될 수 있다.
캐스코드 스택의 성질이 전력 증폭기 스테이지의 선형 작동에 반하여 동작하는 경우가 있을 수 있다. 예를 들어, 도 10에 도시된 전력 증폭기 스테이지(1002)에서 캐스코드된 PFET(1000)가 일부 지점(예: 1.2 볼트(V))에 바이어스되는 경우, 공급부(1004)는 PFET(1006)를 턴온 상태로 유지하기 위해 해당 지점(예: + 0.3 V) 위의 어딘가에 있어야 한다. 따라서, 공급부(1004)가 특정 임계값(예: 이 경우 1.5 V) 아래로 떨어지면, FET 스택(1008)의 PFET 부분이 붕괴되어 턴오프될 것이다. FET 스택(1008)의 PFET 부분을 턴오프하면 전력 증폭기 스테이지(1002)가 선형으로 작동하는 능력에 부정적인 영향을 미친다.
본 개시의 예시적인 양태는 도 11에 도시된 바와 같이 전력 증폭기 스테이지(1100)의 PFET 부분의 붕괴를 방지하는 솔루션을 제공한다. 구체적으로, 바이패스 스위치(1102)는 캐스코드 PFET(1104) 주위에 배치된다. 공급부(1106)가 캐스코드 PFET(1104)의 바이어스 소스(1108)에 대략 상응하는 미리 결정된 임계값 아래로 떨어질 때, 바이패스 스위치(1102)는 캐스코드 PFET(1104) 양단 단락을 형성하게 될 수 있으며, 이는 FET 스택(1110)으로부터 캐스코드 PFET(1104)를 제거한다. PFET(1112) 및 NFET(1114, 1116)는 FET 스택(1110)에서 활성 상태로 유지되어 선형 작동을 촉진한다.
대안적인 양태(미도시)에서, 공급 전압이 낮을 때, PFET(1104)는 온 스위치(단락과 동등)로 전환된다. 이를 위해, PFET(1104)의 게이트 단자(1104G)는, PFET(1104)가 3극관 영역에서 작동하고 단락처럼 작용하도록 바이어스된다. 일부 경우에, PFET(1104)를 온 스위치로 전환하는 데 필요한 이러한 동적 바이어스 전압은 음(즉, 접지 전위 아래)으로 될 필요가 있을 수 있다. 이러한 상황을 위해 음의 바이어스를 생성하는 것은, 예를 들어 충전 펌프를 제공하는 것과 같은 추가적인 복잡도를 필요로 할 수 있다.
도 12 및 도 13은 바이패스 스위치(1102)의 가능한 구현예를 도시한다. 구체적으로, 도 12에서, 전력 증폭기 스테이지(1200)는 캐스코드된 FET 스택(1204)을 포함한다. 캐스코드된 FET 스택(1204)은 PFET(1206(1), 1206(2)) 및 NFET(1208(1), 1208(2))를 포함한다. FET 스택(1204)은 공급부(1210)에 결합되어 입력 노드(1212)로부터 입력 신호(RFin)를 수신하는 한편, 출력 노드(1214)에서 출력 신호(RFout)를 제공할 수 있다. 입력 노드(1212)는 커패시터(1216, 1218)를 통해 각각 FET(1206(1), 1208(1))의 게이트(1206(1)G, 1208(1)G)에 결합될 수 있다. 바이어스 신호는 바이어스부 회로(미도시)로부터 각각의 저항기(1230, 1232)를 통해 게이트(1206(1)G, 1208(1)G)로 제공될 수 있다. 추가 바이어스 신호가 바이어스부 회로로부터 게이트(1206(2)G, 1208(2)G)로 제공될 수 있다. 바이패스 스위치는 소스(1236)에 결합된 NFET(1234)로서 구현될 수 있다. 공급부(1210)가 소스(1236)의 값 아래로 떨어지면, NFET(1234)가 단락되고 PFET(1206(2))는 우회된다. 그렇지 않으면, NFET(1234)는 개방되고, PFET(1206(2))는 FET 스택(1204)에 대한 캐스코드된 FET로서 유지된다.
캐스코드된 PFET를 제거하는 이러한 개념은 도 13에 도시된 바와 같이 더 큰 캐스코드 스택까지 연장될 수 있으며, 여기서 다중 NFET(1300(1)~1300(2))는 전력 증폭기 스테이지(1306)의 FET 스택(1304)에서 캐스코드 PFET(1302(1)~1302(2))를 우회하는 데 사용될 수 있다. NFET(1300(1)~1300(2))의 스택은 스위치가 오프 상태(더 큰 공급 전압 값)일 때 큰 신호 레벨을 견디는데 유용할 수 있다.
위에서 언급한 바와 같이, 많은 증폭기 스테이지에 대한 다른 공통 소스 입력이 있으며, 이는 공통 모드 공급부 소스이다. 일반적으로, 이러한 공급부는 전력 증폭기 스테이지에 의해 지원되는 변조 대역폭보다 큰 대역폭을 가질 필요가 있다. RF 신호의 더 낮은 변조 대역폭(예: 200 kHz, 4 MHz 등)의 경우, 이러한 제약 조건은 기존의 기술을 갖는 공급부 회로로 지원될 수 있다. 공급부 회로의 대역폭은 RF 신호 변조 대역폭보다 3 내지 6배 더 커야 할 수 있으며, 이는 24 MHz까지 증가할 수 있다. 기존의 기술은 이러한 대역폭을 지원한다. 그러나, 기가헤르츠에서 작동 범위를 갖는 5G-NR의 도래는 이에 상응하여 변조 대역폭을 증가시켜 지원되는 데이터 속도를 증가시켰다. 일반적으로, 5G 신호는 수십 메가헤르츠에서 수백 메가헤르츠까지 변조된 대역폭을 가질 수 있다. 예를 들어, RF 신호 변조 대역폭이 100 MHz인 경우, 공급부 회로의 대역폭은, 기존의 기술을 사용하는 것이 어려운, 약 500 MHz일 필요가 있을 수 있다. 대부분의 공급부는 조절기 또는 DC-DC 컨버터로 형성되며 대역폭이 부족할 수 있다. 도 14에 도시된 바와 같이, 불충분한 대역폭을 갖는 조절기(1400)가 전력 증폭기 스테이지(1404) 내에 전력 증폭기(1402)를 공급하는 경우, 공급부는 비대칭 파형(1406)을 가정할 수 있으며, 이는 전력 증폭기 스테이지(1404)의 출력(1408)에서 왜곡을 초래한다. 이러한 왜곡은, 공급 전압 변화에 노출된 증폭기의 PFET 측을 갖는 상보적 증폭기에 대해 특히 문제가 될 수 있다. 따라서, 공급 신호 변동에서의 비대칭은 신호 경로에서의 비대칭 및 왜곡을 초래할 것이다.
이 문제에 대한 솔루션은 위에서 설명한 공통 모드 공급부 피드백 루프(202)를 사용하는 것이다. 보다 상세한 내용은 도 15를 참조하여 전력 증폭기 스테이지(1500)에 의해 제공된다. 구체적으로, 조정기 또는 DC-DC 변환기일 수 있는 공급부(1502)는, RF 신호 변조 대역폭의 일반화된 승수(예: 3 내지 6)와 비교할 때, 전력 증폭기 스택(1504)에 공통 모드 공급부를 제공하는 데 있어서 불충분한 대역폭을 가질 수 있다. 전류 센서(1506)는 공급부 라인(1508)과 연관될 수 있다. 감지된 전류는, 예를 들어, 포락선 처리 회로일 수 있는 처리 회로(1510)를 통해 조절될 수 있다. 처리 회로(1510)의 출력은 공급부(1502) 내로 또는 공급부 라인(1508) 상으로 주입되어 고속 피드포워드 경로를 형성할 수 있다. 이러한 피드백은, 작은 진폭 대칭 공급 파형(1512)이 전력 증폭기 스택(1504)에 제공되도록, 공급부 내의 비대칭이 감소되거나 제거될 수 있게 한다.
도 16에서 전력 증폭기 스테이지(1600)에 의해 도시된 추가 개선으로서, 필터(1602)가 피드백 루프에 추가될 수 있다. 다른 모든 측면에서, 전력 증폭기 스테이지(1600)는 도 15의 전력 증폭기 스테이지(1500)와 본질적으로 동일하다.
전력 증폭기 스테이지(1600)는 비교적 낮은 대역폭 공급부 회로(예: 조절기)가 전력 증폭기 공급 전류의 더 낮은 주파수 성분을 제공할 수 있게 하는 반면, 공급 전류의 더 높은 주파수 성분은 고속 피드포워드 루프에 의해 제공된다. 이와 같이, 공급부 회로의 제한된 대역폭은 전력 증폭기의 왜곡을 초래하지 않는다.
주입 프로세스에 대한 더 상세한 내용은 도 17에 도시되어 있으며, 여기서 공급부(1502)는 기준 전압(Vref)을 수신하는 입력 노드(1700)를 포함할 수 있다. 기준 전압은 증폭기(1702)에 의해 증폭될 수 있다. 증폭기(1702)로부터의 출력(1704)이 커패시터(1706) 및 PFET(1708)에 제공된다. 필터(1602)는 커패시터일 수 있고, 처리 회로(1510)는 생략될 수 있다. 전류 센서(1506)로부터의 전류는 공급부 라인(1508)의 커패시터(1706)에 제공될 수 있다.
공급부 라인(1508) 상에서 전류를 직접 감지하는 대신에, 도 18의 전력 증폭기 스테이지(1800)에 의해 도시된 바와 같이 전류를 간접적으로 감지할 수 있다. 전력 증폭기 스테이지(1800)는 공급부(1502)에 결합되는 FET 스택(1802)을 포함할 수 있다. FET 스택(1802)은 PFET(1804) 및 NFET(1806) 및 선택적인 캐스코드 FET(1808, 1810)을 포함할 수 있다. 입력 노드(1212)는 커패시터(1812) 및 전류 센서(1814)에 결합될 수 있으며, 전류 센서는 NFET(1816)와 NFET(1806) 내의 전류를 미러링하는 전류 미러처럼 효과적으로 작용하는 NFET일 수 있다.
피드-포워드 경로의 고주파 전류 성분은, 예를 들어, 전력 증폭기 공급부로부터 DC 레벨 및 피드-포워드 경로로부터 DC 레벨을 분리하는 AC 결합 커패시턴스를 사용하여 전력 증폭기 공급부 라인에 직접 주입될 수 있다.
대안적인 양태에서, 피드-포워드 경로의 고주파 전류 성분은 공급부 회로의 보상 커패시턴스와 같은 회로에 이미 존재하는 커패시터를 사용하여 전력 증폭기 공급부 라인에 주입될 수 있다. 하나의 이러한 예는, 도 18에 도시된 바와 같이, 게이트로부터 조정기 출력 PFET 디바이스의 드레인까지 연결된 밀러 보상 커패시턴스(1706)를 갖는 PFET(1708) 출력 조정기(1502)이다.
본 개시의 이전의 설명은 당업자가 본 개시를 만들거나 사용할 수 있도록 제공된다. 본 개시에 대한 다양한 변형은 당업자에게 쉽게 명백해질 것이며, 본원에서 정의된 일반적 원리는 다른 변형에 적용될 수 있다. 따라서, 본 개시는 본원에 기술된 예 및 설계에 한정되는 것으로 의도되지 않고, 본원에 개시된 원리 및 신규한 특징과 일치하는 가장 넓은 범위를 허용하도록 의도된다.

Claims (36)

  1. 전력 증폭기 스테이지로서,
    입력;
    출력;
    적어도 하나의 증폭 디바이스;
    바이어스부 회로;
    상기 출력 및 상기 바이어스부 회로에 결합되고, 상기 출력에서 공통 모드 전압을 감지하도록 구성된 전압 센서를 포함하는 공통 모드 피드백 루프로서, 각각의 바이어스 신호는 상기 감지된 공통 모드 전압에 기초하는, 공통 모드 피드백 루프; 및
    상기 전력 증폭기 스테이지의 출력으로부터 상기 전력 증폭기 스테이지의 적어도 하나의 바이어스 단자까지 결합된 적어도 하나의 비대칭 동적 피드백 회로를 포함하는, 전력 증폭기 스테이지.
  2. 제1항에 있어서, 상기 적어도 하나의 증폭 디바이스는,
    제1 게이트를 포함하고, 상기 입력 및 상기 출력에 결합되는 제1 NFET(n-type FET(field effect transistor));
    제2 게이트를 포함하고, 상기 입력 및 상기 출력에 결합되는 제1 PFET(p-type FET); 및
    상기 제1 게이트에 결합되고 상기 제2 게이트에 결합되고, 상기 각각의 바이어스 신호로 상기 제1 게이트 및 상기 제2 게이트를 동적으로 바이어스하도록 구성되는 상기 바이어스부 회로를 포함하는, 전력 증폭기 스테이지.
  3. 제2항에 있어서,
    상기 제1 NFET에 대해 캐스코드된 제2 NFET; 및
    상기 제1 PFET에 대해 캐스코드된 제2 PFET를 더 포함하는, 전력 증폭기 스테이지.
  4. 제3항에 있어서, 상기 제2 NFET는 제3 게이트를 포함하고 상기 제2 PFET는 제4 게이트를 포함하고;
    상기 바이어스부 회로는 상기 제3 게이트 및 상기 제4 게이트에 결합되는, 전력 증폭기 스테이지.
  5. 제1항에 있어서, 상기 출력으로부터 N-측 캐스코드 디바이스 게이트의 P-측으로 결합된 제1 비대칭 커패시터 분할기 및 제2 비대칭 커패시터 분할기를 더 포함하는, 전력 증폭기 스테이지.
  6. 제3항에 있어서, 상기 제2 PFET를 바이패스하도록 구성된 바이패스 스위치를 더 포함하는, 전력 증폭기 스테이지.
  7. 제6항에 있어서, 상기 바이패스 스위치는 제3 NFET를 포함하고, 상기 제3 NFET는 전압 공급이 임계값 미만으로 떨어질 때 상기 제2 PFET를 단락시키도록 구성되는, 전력 증폭기 스테이지.
  8. 전력 증폭기 스테이지로서,
    입력;
    출력;
    공통 모드 공급부 입력;
    주어진 무선 주파수(RF) 신호 변조 대역폭에 대해 불충분한 대역폭을 갖는 공급부 회로;
    공급 전류의 포락선 성분을 추출하는 공급 전류 감지 회로; 및
    상기 전력 증폭기 스테이지에 대한 고주파 공급 전류를 제공함으로써, 불충분한 대역폭으로 상기 공급부 회로를 바이패스하는 빠른 피드포워드 분기를 포함하는, 전력 증폭기 스테이지.
  9. 제8항에 있어서,
    제1 게이트를 포함하고, 상기 입력 및 상기 출력에 결합되는 제1 NFET(n-type FET(field effect transistor));
    제2 게이트를 포함하고, 상기 입력 및 상기 출력 및 상기 공통 모드 공급부 입력에 결합되는 제1 PFET(p-type FET); 및
    상기 제1 PFET에 대한 전류를 감지하고 상기 감지된 전류에 기초하여 상기 공통 모드 공급부 입력으로부터의 신호를 조정하도록 구성된 전류 센서를 포함하는 피드포워드 경로를 더 포함하는, 전력 증폭기 스테이지.
  10. 제9항에 있어서, 상기 피드포워드 경로는 상기 공통 모드 공급부 입력으로부터의 신호를 대칭 신호로 형성하도록 구성되는, 전력 증폭기 스테이지.
  11. 제9항에 있어서, 상기 제1 NFET에 대해 캐스코드된 제2 NFET 및 상기 제1 PFET에 대해 캐스코드된 제2 PFET를 더 포함하는, 전력 증폭기 스테이지.
  12. 제9항에 있어서, 상기 전류 센서는 상기 입력에 결합된 전류 미러를 포함하는, 전력 증폭기 스테이지.
  13. 제9항에 있어서, 상기 피드포워드 경로는 필터를 더 포함하는, 전력 증폭기 스테이지.
  14. 제9항에 있어서, 상기 전류 센서는 상기 제1 PFET의 소스에 결합되고 상기 전류를 직접 감지하도록 구성되는, 전력 증폭기 스테이지.
  15. 제9항에 있어서, 상기 전류 센서는 상기 입력에 결합되고 상기 전류를 간접적으로 감지하도록 구성되는, 전력 증폭기 스테이지.
  16. 전력 증폭기 스테이지로서,
    입력;
    출력;
    불충분한 대역폭을 갖는 공통 모드 공급부 회로;
    제1 게이트에 결합되고 제2 게이트에 결합되며, 각각의 바이어스 신호로 상기 제1 게이트 및 상기 제2 게이트를 동적으로 바이어스하도록 구성되는 바이어스부 회로;
    상기 출력 및 상기 바이어스부 회로에 결합되고, 상기 출력에서 전압을 감지하도록 구성된 전압 센서를 포함하는 바이어스 피드백 루프로서, 상기 각각의 바이어스 신호는 감지된 전압에 기초하는, 바이어스 피드백 루프; 및
    상기 전력 증폭기 스테이지의 고주파수 포락선 전류를 감지하고, 적절히 스케일링된 전류를 전력 증폭기 공급부 라인에 다시 주입하여 상기 불충분한 대역폭을 갖는 상기 공통 모드 공급부 회로를 바이패스하도록 구성된 전류 센서를 포함하는 공통 모드 공급부 피드포워드 경로를 포함하는, 전력 증폭기 스테이지.
  17. 제16항에 있어서,
    제1 게이트를 포함하고, 상기 입력 및 상기 출력에 결합되는 제1 NFET(n-type FET(field effect transistor)); 및
    제2 게이트를 포함하고, 상기 입력 및 상기 출력에 결합되는 제1 PFET(p-type FET)를 더 포함하는, 전류 증폭기 스테이지.
  18. 제17항에 있어서, 상기 제1 NFET 및 상기 제1 PFET는 상보성 증폭기를 형성하는, 전력 증폭기 스테이지.
  19. 제16항에 있어서, 다음 유형 중 하나 이상을 포함하는, 전력 증폭기 스테이지: FET(field-effect-transistor), J-FET(junction-field-effect-transistor), HEMT(high-electron-mobility-transistor), BT(bipolar transistor), 및 HBT(heterojunction-bipolar-transistor).
  20. 제19항에 있어서, N형 디바이스(NFET, N-J-FET, NPN 양극 트랜지스터)만이 존재하는, 전력 증폭기 스테이지.
  21. 전력 증폭기 스테이지로서,
    입력;
    출력;
    제1 게이트를 포함하고, 상기 입력 및 상기 출력에 결합되는 제1 NFET(n-type FET(field effect transistor));
    제2 게이트를 포함하고, 상기 입력 및 상기 출력에 결합되는 제1 PFET(p-type FET);
    상기 제1 게이트에 결합되고 상기 제2 게이트에 결합되고, 각각의 바이어스 신호로 상기 제1 게이트 및 상기 제2 게이트를 동적으로 바이어스하도록 구성되는 바이어스부 회로; 및
    상기 출력 및 상기 바이어스부 회로에 결합되고, 상기 출력에서 전압을 감지하도록 구성된 전압 센서를 포함하는 피드백 루프로서, 상기 각각의 바이어스 신호는 상기 감지된 전압에 기초하는, 피드백 루프를 포함하는, 전력 증폭기 스테이지.
  22. 제21항에 있어서, 상기 바이어스부 회로는 적어도 하나의 가변 소스를 포함하는, 전력 증폭기 스테이지.
  23. 제21항에 있어서,
    상기 제1 NFET에 대해 캐스코드된 제2 NFET; 및
    상기 제1 PFET에 대해 캐스코드된 제2 PFET를 더 포함하는, 전력 증폭기 스테이지.
  24. 제23항에 있어서, 상기 제2 NFET는 제3 게이트를 포함하고 상기 제2 PFET는 제4 게이트를 포함하고;
    상기 바이어스부 회로는 상기 제3 게이트 및 상기 제4 게이트에 결합되는, 전력 증폭기 스테이지.
  25. 제21항에 있어서, 상기 출력에 병렬로 결합된 제1 버랙터 및 제2 버랙터를 더 포함하는, 전력 증폭기 스테이지.
  26. 제23항에 있어서, 상기 제2 PFET를 바이패스하도록 구성된 바이패스 스위치를 더 포함하는, 전력 증폭기 스테이지.
  27. 제26항에 있어서, 상기 바이패스 스위치는 제3 NFET를 포함하고, 상기 제3 NFET는 전압 공급이 임계값 미만으로 떨어질 때 상기 제2 PFET를 단락시키도록 구성되는, 전력 증폭기 스테이지.
  28. 전력 증폭기 스테이지로서,
    입력;
    출력;
    공통 모드 공급부 입력;
    제1 게이트를 포함하고, 상기 입력 및 상기 출력에 결합되는 제1 NFET(n-type FET(field effect transistor));
    제2 게이트를 포함하고, 상기 입력 및 상기 출력 및 상기 공통 모드 공급부 입력에 결합되는 제1 PFET(p-type FET); 및
    상기 제1 PFET에 대한 전류를 감지하고 상기 감지된 전류에 기초하여 상기 공통 모드 공급부 입력으로부터의 신호를 조정하도록 구성된 전류 센서를 포함하는 피드백 루프를 포함하는, 전력 증폭기 스테이지.
  29. 제28항에 있어서, 상기 피드백 루프는 상기 공통 모드 공급부 입력으로부터의 상기 신호를 대칭 신호로 형성하도록 구성되는, 전력 증폭기 스테이지.
  30. 제28항에 있어서, 상기 제1 NFET에 대해 캐스코드된 제2 NFET 및 상기 제1 PFET에 대해 캐스코드된 제2 PFET를 더 포함하는, 전력 증폭기 스테이지.
  31. 제30항에 있어서, 상기 전류 센서는 상기 입력에 결합된 전류 미러를 포함하는, 전력 증폭기 스테이지.
  32. 제28항에 있어서, 상기 피드백 루프는 필터를 더 포함하는, 전력 증폭기 스테이지.
  33. 제28항에 있어서, 상기 전류 센서는 상기 제1 PFET의 소스에 결합되고 전류를 직접 감지하도록 구성되는, 전력 증폭기 스테이지.
  34. 제28항에 있어서, 상기 전류 센서는 상기 입력에 결합되고 간접적으로 전류를 감지하도록 구성되는, 전력 증폭기 스테이지.
  35. 전력 증폭기 스테이지로서,
    입력;
    출력;
    공통 모드 공급부 입력;
    제1 게이트를 포함하고, 상기 입력 및 상기 출력에 결합되는 제1 NFET(n-type FET(field effect transistor));
    제2 게이트를 포함하고, 상기 입력 및 상기 출력에 결합되는 제1 PFET(p-type FET);
    상기 제1 게이트에 결합되고 상기 제2 게이트에 결합되고, 각각의 바이어스 신호로 상기 제1 게이트 및 상기 제2 게이트를 동적으로 바이어스하도록 구성되는 바이어스부 회로;
    상기 출력 및 상기 바이어스부 회로에 결합되고, 상기 출력에서 전압을 감지하도록 구성된 전압 센서를 포함하는 바이어스 피드백 루프로서, 상기 각각의 바이어스 신호는 감지된 전압에 기초하는, 바이어스 피드백 루프; 및
    상기 제1 PFET에 대한 전류를 감지하고 상기 감지된 전류에 기초하여 상기 공통 모드 공급부 입력으로부터의 신호를 조정하도록 구성된 전류 센서를 포함하는 공통 모드 공급부 피드백 루프를 포함하는, 전력 증폭기 스테이지.
  36. 제35항에 있어서, 상기 제1 NFET 및 상기 제1 PFET는 상보성 증폭기를 형성하는, 전력 증폭기 스테이지.
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