JP4017870B2 - 低雑音増幅器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、携帯無線機をはじめとした各種無線通信に用いられる低雑音増幅器に関する。
【0002】
【従来の技術】
携帯無線通信に用いられる従来の低雑音増幅器の一例の構成を図7に示す。信号増幅用デュアルゲートFET1の第1のゲート端子(G1)は接地抵抗6により接地されるとともにDCカットキャパシタ10と入力整合回路14を介して信号入力端子16に接続される。信号増幅用デュアルゲートFET1のソース端子(S1)はソースインダクタ4と自己バイアス回路を構成する自己バイアス抵抗7を介して接地され、自己バイアス抵抗7と並列にバイパスキャパシタ11が接続され、ソースインダクタ4と自己バイアス抵抗7とバイパスキャパシタ11の共通接続点が信号増幅用デュアルゲートFET1の第2のゲート端子(G2)に接続される。信号増幅用デュアルゲートFET1のドレイン端子(D1)はチョークインダクタ5を介して電源電圧印加端子18に接続されるとともに、出力整合回路15とDCカットキャパシタ13を介して信号出力端子17に接続される。なお、信号増幅用デュアルゲートFET1はデプレッション型である。
【0003】
このような回路においては、信号増幅用デュアルゲートFET1のソース端子(S1)に接続されるソースインダクタ4により、信号増幅用デュアルゲートFET1の第1ゲート(G1)の共役反射係数と雑音が最小となる最適信号源反射係数とが近接するため、入力整合と雑音整合を両立した低雑音増幅器が実現される。
【0004】
【発明が解決しようとする課題】
通常、携帯無線端末の受信部に用いられる低雑音増幅器においては、入力される信号電力は微弱であるが、特殊な条件下での使用を想定し、強電界の妨害波信号が入力される場合の受信感度抑圧が定義されることがある。上記のような低雑音増幅器においては、弱電界の高周波信号を増幅する事を前提としているため、強電界の妨害波信号が入力されると、低雑音増幅器の動作点が線形動作領域を外れるため電力利得が抑圧され、携帯無線端末の受信感度を著しく劣化させるといった問題がある。
【0005】
低雑音増幅器のバイアス電流を増加すれば、増幅器の高出力化を図ることができ、強電界の妨害波信号入力時の利得抑圧を低減することが可能であるが、このようにすると通常動作時の電源電流が増加するため、電池電源で動作する携帯無線端末の通話時間が短縮してしまう。
【0006】
また、強電界入力時の出力特性や歪み特性を改善するために、低雑音増幅器の前段に減衰器を設ける手法や低雑音増幅器にバイパス回路を設ける手法が存在するが、これら手法は強入力時の電力を抑圧することで、出力特性や歪みを改善しているため、電力利得はもちろん入出力のVSWRや雑音指数等の電気的特性が弱入力時の特性から変化する上に、回路規模が大きくなり、ICのチップ面積が大きくなって製造コストが増加してしまう。
【0007】
本発明は上記のような問題点を解消し、従来の低雑音増幅器に比べてICのチップ面積を極力増大させずに、弱電界の信号入力時には電源電流を低減し、強電界の妨害波信号入力時には利得抑圧の少なくした低雑音増幅器を実現することを目的とする。
【0008】
【課題を解決するための手段】
請求項1に係わる発明は、信号増幅用FETと、該信号増幅用FETの出力信号電圧を検出する電圧検出手段と、該電圧検出手段が検出した出力信号電圧に応じて前記信号増幅用FETのバイアスを変化させるバイアス可変手段とを備え、前記信号増幅用FETの利得抑圧が発生する程度に入力信号が増大したとき前記信号増幅用FETのバイアスを調整する低雑音増幅器において、前記信号増幅用FETのドレイン端子は、チョークインダクタを介して電源端子に接続され、前記電圧検出手段は、前記信号増幅用FETのドレイン端子に一端が接続された、第2の抵抗と1又は2以上の直列接続のダイオードからなる直列回路と、該直列回路のうち前記ダイオードのカソード側の他端と接地との間に接続された第1の抵抗とを備え、前記バイアス可変手段は、エンハンスメント型FETからなり、該エンハンスメント型FETは、そのゲート端子が前記直列回路と前記第1の抵抗の共通接続点に接続され、ドレイン端子とソース端子間が前記信号増幅用FETのソース端子に接続された自己バイアス回路に並列接続されていることを特徴とする低雑音増幅器とした。
【0009】
請求項2に係わる発明は、請求項1に係わる発明において、前記信号増幅用FETにデュアルゲートFETを用い、該デュアルゲートFETの第1のゲート端子に入力信号を入力させ、第2のゲート端子に前記自己バイアス回路を接続したことを特徴とする低雑音増幅器とした。
【0013】
【発明の実施の形態】
図1が本発明の第1の実施の形態(但し参考例)、図2が本発明の第2の実施の形態(但し参考例)、図3が本発明の第3の実施の形態(但し参考例)、図4が本発明の第4の実施の形態の低雑音増幅器を示す回路図である。
【0014】
[第1の実施の形態]
図1に示す第1の実施の形態は、信号増幅用デュアルゲートFET1の第1のゲート端子(G1)が接地抵抗6により接地されるとともにDCカットキャパシタ10と入力整合回路14を介して信号入力端子16に接続される。前記信号増幅用デュアルゲートFET1のソース端子(S1)はソースインダクタ4と自己バイアス回路を構成する自己バイアス抵抗7を介して接地され、前記自己バイアス抵抗7と並列にバイパスキャパシタ11が接続され、ソースインダクタ4と自己バイアス抵抗7とバイパスキャパシタ11の共通接続点が前記信号増幅用デュアルゲートFET1の第2のゲート端子(G2)に接続される。前記信号増幅用デュアルゲートFET1のドレイン端子(D1)はチョークインダクタ5を介して電源電圧印加端子18に接続されるとともに、出力整合回路15とDCカットキャパシタ13を介して信号出力端子17に接続される。なお、信号増幅用デュアルゲートFET1はデプレッション型である。
【0015】
2はバイアス可変手段としてのエンハンスメント型FETである。このエンハンスメント型FET2のドレイン端子(D3)が前記ソースインダクタ4とバイパスキャパシタ11と自己バイアス抵抗7と第2のゲート端子(G2)の共通接続点に接続され、前記エンハンスメント型FET2のソース端子(S3)は接地され、前記エンハンスメント型FET2のゲート端子(G3)は抵抗8により接地されるとともにキャパシタ12を介して前記信号増幅用デュアルゲートFET1のドレイン端子(D1)に接続される。このキャパシタ12と抵抗8は信号増幅用デュアルゲートFET1のドレイン端子(D1)の出力信号電圧を検出する電圧検出手段を構成する。
【0016】
このとき、信号増幅用デュアルゲートFET1により増幅された高周波信号の一部は、キャパシタ12により、エンハンスメント型FET2のゲート端子に印加されるが、その電圧振幅はキャパシタ12の容量値とエンハンスメント型FET2のゲート幅で決まる。
【0017】
そこで、低雑音増幅器に微弱な信号が入力される場合には、エンハンスメント型FET2のゲート端子(G3)へ印加される電圧振幅によりエンハンスメント型FET2のドレイン・ソース間電流が自己バイアス抵抗7に流れる電流に比べて無視できる(ほぼ零となる)ように、且つ、低雑音増幅器の利得が抑圧され始めるレベルの強信号が入力される場合には、エンハンスメント型FET2のゲート端子(G3)へ印加される電圧振幅によりエンハンスメント型FET2のドレイン・ソース間電流と自己バイアス抵抗7に流れる電流の和が所望の値(強信号入力に対して増幅器の線形性が向上するバイアス電流値)になるように、それぞれキャパシタ12の容量値とエンハンスメント型FET2のゲート幅が最適化されている。また、自己バイアス抵抗7の値は弱電界時の適正バイアスを決める値であるが、同時に弱電界時の電源電流が市場の要求を反映した電流となるように設定されている。
【0018】
以上のような構成の低雑音増幅器においては、入力される信号が微弱な場合、エンハンスメント型FET2には電流が流れないため、増幅器のバイアス電流は自己バイアス抵抗7で設定した小さな値となる。逆に増幅器の利得が抑圧され始めるレベルの強信号が入力される場合には、自己バイアス抵抗7とエンハンスメント型FET2のドレイン・ソース間に流れる電流との和が、予め増幅器の出力特性を向上させるように設定した値となるため、妨害波入力時の利得抑圧を低減する事が可能となる。
【0019】
従来例による妨害波入力電力に対する電力利得と電源電流の特性を図8に、第1の実施の形態による妨害波入力電力に対する電力利得と電源電流の特性を図5に示す。図8の特性に比べて図5の特性は、妨害波入力電力が大きくなるとバイアス電流増大により電源電流が増大するが、増幅器の線形性は向上している。
【0020】
このように、強入力時には電源電流が増加するが、強電界の妨害波が入力されるのは極めて希な条件を想定しているため、電池電源で動作する携帯無線端末の通信時間を大きく削減するまでには至らない。
【0021】
[第2、第3の実施の形態]
図2に示す第2の実施の形態は、第1の実施の形態におけるエンハンスメント型FET2のドレイン端子(D3)に低抵抗7’を付加してソースインダクタ4に接続し、図3に示す第3の実施の形態は、第1の実施の形態におけるエンハンスメント型FET2のソース端子(S3)に低抵抗7”を付加して接地したものである。第2、第3の実施の形態でも基本動作は上記第1の実施の形態と同じであるが、エンハンスメント型FET2のドレイン端子(D3)またはソース端子(S3)に低抵抗を付加した場合、妨害波電力に対するエンハンスメント型FET2のドレイン・ソース間に流れる電流の特性曲線が変化する。このため、増幅器自体の妨害波電力に対する利得抑圧に応じて、増幅器のバイアス電流ひいては電源電流を最適化することができ、効果的に利得抑圧を調整することが可能である。
【0022】
[第4の実施の形態]
図4に示す第4の実施の形態は、第1の実施の形態における信号増幅用デュアルゲートFET1のドレイン端子(D1)に接続されるキャパシタ12の代用として、抵抗9と4個直列のダイオード3a〜3dからなる直列回路を接続したもので、そのダイオード3aのアノード側を抵抗9に接続し、ダイオード3dのカソード側をエンハンスメント型FET2のゲート端子(G3)に接続したものである。このような構成では、エンハンスメント型FET2のゲート端子(G3)には、ダイオード3a〜3dにより、信号増幅用デュアルゲートFET1のドレイン端子(D1)に出力された高周波信号の一部が印加されるとともに電源電圧をレベルシフトした電圧が重畳されるので、妨害電力入力時に、第1の実施の形態よりも増幅器のバイアス電流をより大きく増加させることが可能である。第4の実施の形態による妨害波入力電力に対する電力利得と電源電流の特性を図6に示す。
【0023】
[その他の実施形態]
なお、信号増幅用デュアルゲートFET1、バイアス可変用エンハンスメント型FET2、ダイオード3a〜3d、その他の受動素子をGaAsで形成すれば、高周波入力信号に対する過渡応答特性が良好となる。また、これらの各素子を半導体基板上に集積化すると、携帯無線端末の小型化を図ることが可能である。
【0024】
【発明の効果】
以上から請求項1に係わる発明では、強電界の妨害波信号が入力される場合にのみバイアスを調整するので、このとき信号増幅用FETの動作点が線形領域から外れないようにすることができ、強電界の妨害波信号が入力されるときには利得抑圧を低減した増幅器が実現できる。また、小信号入力時にはバイアス調整は行われないので、電源電流を従来と同様に低減できる。また、減衰器やバイパス回路を設ける利得可変型低雑音増幅器に比べICのチップ面積の増大を極力抑えることができる。さらに、抵抗とダイオードにより、出力信号電圧を検出しその検出信号電圧に電源電圧をレベルシフトした電圧を重畳してエンハンスメント型FETのゲート端子に印加するので、強電界の妨害波信号が入力される場合のバイアス電流の増加幅が大きくなるため、増幅器自体の出力特性をより向上し、効果的に妨害波信号入力時の利得抑圧を抑えることが可能となる。
【0028】
請求項2に係わる発明では、信号増幅用FETにデュアルゲートFETを用いるため増幅器の利得が向上する。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態の低雑音増幅器の回路図である。
【図2】 本発明の第2の実施の形態の低雑音増幅器の回路図である。
【図3】 本発明の第3の実施の形態の低雑音増幅器の回路図である。
【図4】 本発明の第4の実施の形態の低雑音増幅器の回路図である。
【図5】 第1の実施形態の低雑音増幅器の妨害波電力に対する電力利得と電源電流の特性図である。
【図6】 第4の実施形態の低雑音増幅器の妨害波電力に対する電力利得と電源電流の特性図である。
【図7】 従来の低雑音増幅器の回路図である。
【図8】 従来の低雑音増幅器の妨害波電力に対する電力利得と電源電流の特性図である。
【符号の説明】
1:信号増幅用デュアルゲートFET
2:エンハンスメント型FET
3a〜3d:ダイオード
4:ソースインダクタ
5:チョークインダクタ
6:接地抵抗
7:自己バイアス抵抗
7’,7”:低抵抗
8,9:抵抗
10,12,13:DCカットキャパシタ
11:バイパスキャパシタ
14:入力整合回路
15:出力整合回路
16:信号入力端子
17:信号出力端子
18:電源電圧印加端子
Claims (2)
- 信号増幅用FETと、該信号増幅用FETの出力信号電圧を検出する電圧検出手段と、該電圧検出手段が検出した出力信号電圧に応じて前記信号増幅用FETのバイアスを変化させるバイアス可変手段とを備え、前記信号増幅用FETの利得抑圧が発生する程度に入力信号が増大したとき前記信号増幅用FETのバイアスを調整する低雑音増幅器において、
前記信号増幅用FETのドレイン端子は、チョークインダクタを介して電源端子に接続され、
前記電圧検出手段は、前記信号増幅用FETのドレイン端子に一端が接続された、第2の抵抗と1又は2以上の直列接続のダイオードからなる直列回路と、該直列回路のうち前記ダイオードのカソード側の他端と接地との間に接続された第1の抵抗とを備え、
前記バイアス可変手段は、エンハンスメント型FETからなり、該エンハンスメント型FETは、そのゲート端子が前記直列回路と前記第1の抵抗の共通接続点に接続され、ドレイン端子とソース端子間が前記信号増幅用FETのソース端子に接続された自己バイアス回路に並列接続されていることを特徴とする低雑音増幅器。 - 請求項1において、
前記信号増幅用FETにデュアルゲートFETを用い、該デュアルゲートFETの第1のゲート端子に入力信号を入力させ、第2のゲート端子に前記自己バイアス回路を接続したことを特徴とする低雑音増幅器。
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