JP2009225342A - 利得可変型低雑音増幅器 - Google Patents

Abstract

【課題】入力される高周波信号のレベルに応じて利得を３段階に可変でき、特に、中電界の高周波信号の入力状態に対する利得状態において、強電界の入力状態に変化しても良好な線形特性を確保する。
【解決手段】利得可変状態１においては、利得切り替えＳＷ用ＦＥＴ４がＯＮ状態とされ、第１及び第２の信号増幅用ＦＥＴ１，２で構成された信号増幅器１０１の入出力間に、利得切り替えＳＷ回路１０３が、負帰還回路（並列帰還回路）として接続されるため、信号増幅器１０１の利得は、利得可変を行わない状態と比較して低下し、主に、利得調整用帰還抵抗器１９の抵抗値で定まる利得とされ、しかも、入力される高周波信号のレベル上昇に伴う第１の信号増幅用ＦＥＴ１のソース電位の増加を招くことがない構成であるため、強電界の高周波信号が入力された場合においても良好な線形特性を得ることができるものとなっている。
【選択図】図２

Description

本発明は、移動体通信機器をはじめとした各種の無線通信機器に用いられる利得可変型の増幅器に係り、特に、利得可変における可変量の自由度向上、線形特性の向上等を図ったものに関する。

移動体通信機器等の無線通信に用いられる低雑音増幅器において、通常、入力される高周波信号電力は微弱であるが、ある条件下では強電界の高周波信号が入力される場合がある。このような場合、利得可変機能を有しない低雑音増幅器では、強電界の高周波信号が入力されると、低雑音増幅器の線形動作領域を越えてしまい、高周波入力信号が歪んでしまうという問題を生ずる。そのため、低雑音増幅器に利得可変機能を付加し、高周波入力信号が微弱な場合には、増幅利得を最大にする一方、逆に高周波入力信号が強電界の場合には、増幅利得を最小に設定することで、低雑音増幅器における信号の歪みを低減させる必要があり、そのような増幅器が種々提案されている（例えば、特許文献１等参照）。
このような低雑音増幅器の利得可変は、増幅利得を最小とすることにより、低雑音増幅器の後段へ入力される信号レベルが低くなるため、低雑音増幅器の後段における入力信号の歪みを抑制できるという利点がある。

一方、近年、無線通信機器の高速、かつ、大容量のデータ通信の拡充により、これに対応するべく、利得可変型低雑音増幅器に入力される高周波入力信号レベルが弱電界、或いは、強電界の場合だけではなく、中電界の場合においても、最適な利得が選択できるように、利得可変型低雑音増幅器の利得を３段階に可変する機能を備える必要がある。これにより、利得可変型低雑音増幅器に入力される高周波入力信号のレベルが如何なる場合においても、無線通信機器におけるデータ通信時のスループットなどの受信性能を悪化させることなく利得可変を行うことが可能となる。

このような従来の利得可変型低雑音増幅器の一例としては、本願出願人により特願２００７−１６４０８４号において提案されたものなどを挙げることができる。
図５には、本願出願人により既に提案されている３段階の利得可変機能を備える利得可変型低雑音増幅器の構成例が示されており、以下、同図を参照しつつ、この低雑音増幅器について説明する。

この利得可変型低雑音増幅器は、高周波増幅を行う第１及び第２の信号増幅用電界効果トランジスタ（以下、「電界効果トランジスタ」を「ＦＥＴ」と称する）１Ａ，２Ａを有すると共に、増幅器バイパス用ＦＥＴ３Ａを中心に構成されたバイパス回路５０と、利得切り替えＳＷ用ＦＥＴ３２Ａを中心に構成された動作電流調整回路５１が設けられたものとなっている。
かかる利得可変型低雑音増幅器において、利得切り替えＳＷ用ＦＥＴ３２Ａのピンチオフ電圧をＶｐ３２、増幅器バイパス用ＦＥＴ３Ａのピンチオフ電圧をＶｐ３、バイアス印加端子３６Ａ印加される電圧をＶ３６、バイアス印加端子２９Ａに印加される電圧をＶ２９、バイアス印加端子２８Ａに印加される電圧をＶ２８と、それぞれ定義する。

かかる前提の下、利得可変を行わない場合（最大利得を得る場合）には、まず、電源電圧印加端子２６Ａに、第１及び第２の信号増幅用ＦＥＴ１Ａ，２Ａが動作するような電源電圧を印加すると共に、バイアス印加端子２７Ａには、第１及び第２の信号増幅用ＦＥＴ１Ａ，２Ａの動作電流が所望の値となるようなバイアス電圧を印加する。
また、バイアス印加端子３６Ａには、Ｖ３６＞Ｖｐ３２となるようなバイアス電圧を、バイアス印加端子２９Ａには、Ｖ２９＜Ｖｐ３となるようなバイアス電圧を、さらに、バイアス印加端子２８Ａには、Ｖ２８＞Ｖｐ３となるようなバイアス電圧を、それぞれ印加する。
なお、図５において、符号１１Ａ、符号１２Ａが付された回路は、それぞれゲートバイアス印加用バイアス回路である。

その結果、第１及び第２の信号増幅用ＦＥＴ１Ａ，２Ａが動作状態となる一方、増幅器バイパス用ＦＥＴ３ＡがＯＦＦ状態とされ、利得切り替えＳＷ用ＦＥＴ３２ＡがＯＮ状態とされる。
かかる状態にあって、第１及び第２の信号増幅用ＦＥＴ１Ａ，２Ａの動作電流は、利得切り替えＳＷ用ＦＥＴ３２ＡがＯＮ状態のため、利得切り替えＳＷ用ＦＥＴ３２Ａのドレイン・ソース間を流れることとなる。

利得可変を行わない状態において、高周波信号入力端子２４Ａから入力インピーダンス整合回路２０Ａを介して入力された高周波信号は、ＯＦＦ状態となっている増幅器バイパス用ＦＥＴ３Ａにおいて減衰することなくＤＣカット用キャパシタ５Ａを介して第１の信号増幅用ＦＥＴ１Ａのゲートに入力される。そして、第２の信号増幅用ＦＥＴ２Ａのドレインから出力された高周波信号は、ＯＦＦ状態となっている増幅器バイパス用ＦＥＴ３Ａにおいて減衰することなく、出力インピーダンス整合回路２１Ａ及びＤＣカット用キャパシタ２２Ａを介して高周波信号出力端子２５Ａに出力されることとなり、通常の低雑音増幅器と同様の増幅動作により最大利得を得ることができる。

次に、利得可変型低雑音増幅器の利得が中間利得に設定された場合について説明する。ここで、利得可変型低雑音増幅器の利得が中間利得にある状態を、「利得可変状態１」と定義する。
まず、利得可変状態１の場合、バイアス印加端子２７Ａには、第１及び第２の信号増幅用ＦＥＴ１Ａ，２Ａに流れる動作電流が所望の値となるようなバイアス電圧を印加する一方、バイアス印加端子３６Ａには、Ｖ３６＜Ｖｐ３２となるようなバイアス電圧を印加する。また、バイアス印加端子２９Ａには、Ｖ２９＜Ｖｐ３となるようなバイアス電圧を、バイアス印加端子２８Ａには、Ｖ２８＞Ｖｐ３となるようなバイアス電圧を、それぞれ印加する。

これにより、第１及び第２の信号増幅用ＦＥＴ１Ａ，２Ａが動作状態とされる一方、増幅器バイパス用ＦＥＴ３Ａ及び利得切り替えＳＷ用ＦＥＴ３２Ａは、共に、ＯＦＦ状態とされることとなる。
そして、この場合、第１及び第２の信号増幅用ＦＥＴ１Ａ，２Ａの動作電流は、利得切り替えＳＷ用ＦＥＴ３２ＡがＯＦＦ状態のため、そのドレイン・ソース間を流れることはなく、利得切り替えＳＷ用ＦＥＴ３２Ａと並列に接続されている利得調整用インダクタンス３３Ａ及びバイアス調整用抵抗器３４Ａの直列回路を流れることになる。

この場合、第１の信号増幅用ＦＥＴ１Ａのソースには、利得調整用インダクタンス３３Ａ及びバイアス調整用抵抗器３４Ａが接続されることになるが、これは、換言すれば、第１の信号増幅用ＦＥＴ１Ａのソースに、利得調整用インダクタンス３３Ａ及びバイアス調整用抵抗器３４Ａにより構成された負帰還回路（直列帰還回路）が接続されたと言うことができる。
この直列負帰還回路により、第１の信号増幅用ＦＥＴ１Ａの利得は、上述した利得可変を行わない状態と比較して低下し、それ故、利得可変状態１を得ることができるものとなっている。

次に、利得可変型低雑音増幅器の利得が最小利得に設定された場合について説明する。ここで、利得可変型低雑音増幅器の利得が最小利得にある状態を、「利得可変状態２」と定義する。
利得可変状態２の場合、バイアス印加端子２７Ａには、第１及び第２の信号増幅用ＦＥＴ１Ａ，２ＡがＯＦＦ状態となるようなバイアス電圧を印加する一方、バイアス印加端子２９Ａには、Ｖ２９＞Ｖｐ３となるようなバイアス電圧を、また、バイアス印加端子２８には、Ｖ２８＜Ｖｐ３となるようなバイアス電圧を印加する。

これにより、第１及び第２の信号増幅用ＦＥＴ１Ａ，２Ａは、ＯＦＦ状態とされる一方、増幅器バイパス用ＦＥＴ３ＡはＯＮ状態とされることとなる。
なお、利得可変状態２においては、利得切り替えＳＷ用ＦＥＴ３２Ａの動作状態は、特定の状態とされる必要はないため、バイアス印加端子３６Ａに印加されるバイアス電圧は、特定の値に限定される必要はない。

そして、第１及び第２の信号増幅用ＦＥＴ１Ａ，２ＡはＯＦＦ状態であるため、高周波入力信号は、第１及び第２の信号増幅用ＦＥＴ１Ａ，２Ａと通過するのではなく、ＤＣカット用キャパシタ７Ａ、増幅器バイパス用ＦＥＴ３Ａ及びＤＣカットキャパシタ８Ａで構成されたバイパス回路５０を通過することになる。
特開２００４−２７４１０８号公報（第５−８頁、図１−図２）

ところで、上述の３段階の利得可変機能を備える利得可変型低雑音増幅器において、利得可変状態１の場合、高周波信号入力端子２４Ａから入力された高周波信号は、入力インピーダンス整合回路２０Ａ及びＤＣカットキャパシタ５Ａを介して第１の信号増幅用ＦＥＴ１Ａのゲートに入力されることになるが、高周波信号入力端子２４Ａから入力される高周波信号のレベルが上昇するに従い第１の信号増幅用ＦＥＴ１Ａのゲートに印加される高周波信号のレベルも上昇することになるため、結果的に、第１の信号増幅用ＦＥＴ１Ａのゲートに印加される電圧振幅の平均値が上昇することになる。

そして、第１の信号増幅用ＦＥＴ１Ａのゲートに印加される電圧振幅の平均値が上昇すると、第１の信号増幅用ＦＥＴ１Ａのゲート・ソース間の電位差が大きくなるため、第１の信号増幅用ＦＥＴ１Ａの動作電流は増加しようとする。この第１の信号増幅用ＦＥＴ１Ａの動作電流の増加が支障なくなされれば、強電界の高周波信号が入力された場合においても、利得可変型低雑音増幅器としての良好な線形特性を得ることができる。

しかしながら、上述した回路構成においては、入力される高周波信号のレベル上昇に伴い、第１の信号増幅用ＦＥＴ１Ａのソースに接続されているバイアス調整用抵抗器３４Ａの両端に発生する電位差が次第に大きくなると共に、第１の信号増幅用ＦＥＴ１Ａのソース電位が大きくなり、第１の信号増幅用ＦＥＴ１Ａのゲート・ソース間の電位差を小さくしてしまうため、上述したような第１の信号増幅用ＦＥＴ１Ａの動作電流の増加が抑制されて、結果的に第１の信号増幅用ＦＥＴ１Ａの動作電流の増加が期待できなくなってしまう。

図６には、上述の３段階の利得可変機能を備える利得可変型低雑音増幅器において、利得可変状態１での高周波入力信号レベルの変化に対する利得及び動作電流の変化を示した特性線図が示されており、以下、同図について説明する。
同図において、「利得」の文字が付された特性線は、利得可変状態１における高周波信号入力レベルの変化に対する利得変化を表すもので、この例では、高周波信号入力レベルが大凡−１４ｄＢｍ付近（図６において「ｍ１６」と表記された箇所参照）から高周波信号レベルの増大に伴い利得が急激に低下するものとなっており、線形特性が損なわれていることが確認できる。

また、同図において、「動作電流」の文字が付された特性線は、高周波信号入力レベルの変化に対する動作電流の変化を表すものである。この例では、上述のように利得の低下が始まる付近から、動作電流は一時的に徐々に増加し始めるが（図６において「ｍ１７」と表記された箇所参照）、高周波信号入力レベルが０ｄＢｍ近傍から飽和状態となり、その後、徐々に低下し始めており、先に述べたように動作電流の増加が阻害され、そのため、線形特性の劣化の要因となっていることが確認できる。
なお、図６において、「ｍ１５」と表記された点は、高周波信号入力レベルが−４０ｄＢｍ、利得が５．２６６の点であり、また、「ｍ２２」と表記された点は、高周波信号入力レベルが−４０ｄＢｍ、動作電流が１．３７５ｍＡの点である。

このように、利得可変状態１において、強電界の高周波信号が入力された場合には、高周波入力信号レベルの上昇に伴う利得可変型低雑音増幅器の動作電流の増加がバイアス調整用抵抗器３４Ａによって阻害されてしまうため、利得可変型低雑音増幅器の線形特性が著しく損なわれてしまうという問題がある。

本発明は、上記実状に鑑みてなされたもので、入力される高周波信号のレベルに応じて利得を３段階に可変でき、特に、中電界の高周波信号の入力状態に対する利得状態において、電界が中電界から強電界となって高周波信号の入力レベルが上昇しても良好な線形特性を確保することができる利得可変型低雑音増幅器を提供するものである。

上記本発明の目的を達成するため、本発明に係る利得可変型低雑音増幅器は、
高周波信号の増幅を行う信号増幅器を有すると共に、その入出力間に並列に接続されて、入力信号を出力へバイパスせしめる増幅器バイパス回路が設けられてなる利得可変型低雑音増幅器であって、
当該利得可変型低雑音増幅器を中間利得状態とする利得切り替えＳＷ回路が、前記信号増幅器に対して並列に設けられてなるものである。
かかる構成において、前記信号増幅器は、第１及び第２の信号増幅用電界効果トランジスタを用いてなり、前記増幅器バイパス回路は、増幅器バイパス用電界効果トランジスタを用いてなり、前記利得切り替えＳＷ回路は、利得切り替えＳＷ用電界効果トランジスタを用いてなり、
前記第１の信号増幅用電界効果トランジスタのソースがグランドに接続される一方、ドレインが前記第２の信号増幅用電界効果トランジスタのソースに接続され、前記第１の信号増幅用電界効果トランジスタのゲートに高周波入力信号が印加可能に設けられ、前記第２の信号増幅用電界効果トランジスタのドレイン側に増幅信号が得られるよう設けられ、
前記第１の信号増幅用電界効果トランジスタのゲートは、高周波入力信号が入力インピーダンス整合回路及び第１のＤＣカット用キャパシタを介して印加可能とされ、前記入力インピーダンス整合回路と第１のＤＣカット用キャパシタとの接続点は、第３のＤＣカット用キャパシタを介して前記増幅器バイパス用電界効果トランジスタのソースに接続されると共に、第５のＤＣカット用キャパシタを介して前記利得切り替えＳＷ用電界効果トランジスタのソースに接続される一方、
前記第２の信号増幅用電界効果トランジスタのドレインは、出力インピーダンス整合回路及び第２のＤＣカットキャパシタを介して外部へ増幅信号を出力可能とされると共に、第４のＤＣカット用キャパシタを介して前記増幅器バイパス用電界効果トランジスタのドレインへ、さらに、第６のＤＣカット用キャパシタ及び利得調整用帰還抵抗器を介して前記利得切り替えＳＷ用電界効果トランジスタのドレインへ、それぞれ接続され、
前記第１の信号増幅用電界効果トランジスタのゲートには、第１のゲートバイアス印加用バイアス回路を介して、また、前記第２の信号増幅用電界効果トランジスタのゲートには、第２のゲートバイアス印加用バイアス回路を介して、共にバイアス印加電圧が印加可能とされると共に、前記第２の信号増幅用電界効果トランジスタのゲートは、第１のバイパスキャパシタを介してグランドに接続されてなるものが好適である。
また、前記増幅器バイパス用電界効果トランジスタ及び利得切り替えＳＷ用電界効果トランジタが、それぞれ複数直列接続されてなるものとしても好適である。

本発明によれば、利得可変型低雑音増幅器を中間利得状態とすることのできる利得切り替えＳＷ回路を設けたので、入力される高周波入力信号のレベルに応じて、利得可変型低雑音増幅器の利得を３段階に可変でき、中間利得状態において、強電界の高周波信号が入力された場合であっても良好な線形特性を得ることができるという効果を奏するものである。そのため、無線通信機器に用いた場合にあっては、その受信性能を悪化させることなく利得可変型低雑音増幅器に入力される高周波入力信号レベルの変化に応じた利得可変が可能となる。

以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における利得可変型低雑音増幅器の基本構成例について、図１を参照しつつ説明する。
本発明の実施の形態における利得可変型低雑音増幅器の基本構成は、信号増幅器１０１を有すると共に、その入出力間に並列に並列に接続されて、入力信号を出力へバイパスさせるための増幅器バイパス回路１０２と、利得の切り替えを行うための利得切り替えＳＷ回路１０３とを具備して構成されたものとなっている。

かかる基本構成において、増幅器バイパス回路１０２は、バイパス用スイッチ素子１０４を有してなり、このバイパス用スイッチ素子１０４が閉成状態とされた場合に、高周波信号入力端子１０７に入力された高周波信号がバイパス用スイッチ１０４を介して高周波信号出力端子１０８へ出力され、信号増幅器１０１はバイパスされるものとなっている。かかる状態にあって、利得可変型低雑音増幅器として利得は、最小の状態（利得可変状態２）に設定されるものとなっている。

一方、利得切り替えＳＷ回路１０３は、利得切り替えスイッチ素子１０５と利得調整用帰還抵抗器１０６が直列接続されて構成されたものとなっており、高周波信号入力端子１０７と高周波信号出力端子１０８の間に並列接続されるものとなっている。
かかる構成において、利得切り替えＳＷ回路１０３は、信号増幅器１０１に対していわゆる負帰還回路として作用するものである。すなわち、信号増幅器１０１が動作状態にあって、利得切り替えスイッチ素子１０５が閉成状態とされると、高周波信号出力端子１０８に出力された高周波信号の一部が利得調整用帰還抵抗器１０６及び利得切り替えスイッチ素子１０５を介して信号増幅器１０１の入力側へ負帰還されるようになっている。これにより、信号増幅器１０１は、負帰還量に応じた利得状態（利得可変状態１）とされ、高周波入力信号レベルが中電界の場合に適切な増幅が可能となっている。

次に、より具体的な回路構成について、図２を参照しつつ説明する。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
最初に、この具体的構成例における信号増幅器１０１は、第１及び第２の信号増幅器用電界効果トランジスタ（以下、電界効果トランジスタを「ＦＥＴ」と称する）１，２を中心に構成されたものとなっている。

また、増幅器バイパス回路１０２は、増幅器バイパス用ＦＥＴ３を中心に、さらに、利得切り替えＳＷ回路１０３は、利得切り替えＳＷ用ＦＥＴ４及び利得調整用帰還抵抗器１９を中心、それぞれ構成されたものとなっており、これら増幅器バイパス回路１０２と利得切り替えＳＷ回路１０３は、詳細は後述するように、第１の信号増幅器用ＦＥＴ１のゲートと第２の信号増幅器用ＦＥＴ２のドレイン間に並列接続されたものとなっている。

次に、この回路構成例の具体的な回路接続について説明する。
まず、信号増幅器１０１の第１の信号増幅用ＦＥＴ１は、そのゲートが第１のＤＣカット用キャパシタ５及び入力インピーダンス整合回路２０を介して高周波信号入力端子２４に接続されている。そして、第１のＤＣカット用キャパシタ５と入力インピーダンス整合回路２０の接続点には、第３のＤＣカット用キャパシタ７を介して増幅器バイパス用ＦＥＴ３のソースが接続されると共に、第５のＤＣカット用キャパシタ９を介して利得切り替えＳＷ用ＦＥＴ４のソースが接続されている。

また、第１の信号増幅用ＦＥＴ１のドレインと第２の信号増幅用ＦＥＴ２のソースは相互に接続されて、第１及び第２の信号増幅用ＦＥＴ１，２は、縦続接続状態に設けられている。
そして、第２の信号増幅用ＦＥＴ２のドレインは、出力インピーダンス整合回路２１及び第２のＤＣカットキャパシタ２２を介して高周波信号出力端子２５に接続されると共に、第４のＤＣカット用キャパシタ８を介して増幅器バイパス用ＦＥＴ３のドレインに接続され、さらに、チョークインダクタ２３を介して電源電圧印加端子２６に接続されている。

一方、第１の信号増幅用ＦＥＴ１のゲートは、第１のゲートバイアス印加用バイアス回路１１を介して、また、第２の信号増幅用ＦＥＴ２のゲートは、第２のゲートバイアス印加用バイアス回路１２を介して、共に第１のバイアス印加端子２７に接続される一方、第２の信号増幅用ＦＥＴ２のゲートは、バイパスキャパシタ６を介してグランドに接続されている。

次に、増幅器バイパス回路１０２の増幅器バイパス用ＦＥＴ３は、そのソースが、先に述べたように第３のＤＣカット用キャパシタ７及び第１のＤＣカット用キャパシタ５を介して第１の信号増幅用ＦＥＴ１のゲートに接続されると共に、第１のバイアス抵抗器１３を介して第２のバイアス印加端子２８に接続されている。
一方、増幅器バイパス用ＦＥＴ３のドレインは、先に述べたように第４のＤＣカット用キャパシタ８を介して第２の信号増幅用ＦＥＴ２のドレインに接続されると共に、第３のバイアス抵抗器１５を介して第２のバイアス印加端子２８に接続されている。
そして、増幅器バイパス用ＦＥＴ３のゲートは、第２のバイアス抵抗器１４を介して第３のバイアス印加端子２９に接続されている。

次に、利得切り替えＳＷ回路１０３において、利得切り替えＳＷ用ＦＥＴ４は、ソースが先に述べたように第５のＤＣカット用キャパシタ９及び第１のＤＣカット用キャパシタ５を介して第１の信号増幅用ＦＥＴ１のゲートに接続されると共に、第４のバイアス抵抗器１６を介して第４のバイアス印加端子３０に接続されている。
また、利得切り替えＳＷ用ＦＥＴ４のドレインは、利得調整用帰還抵抗器１９の一端が接続され、この利得調整用帰還抵抗器１９の他端は、第６のＤＣカット用キャパシタ１０を介して第２の信号増幅用ＦＥＴ２のドレインに接続されると共に、第６のバイアス抵抗器１８を介して第４のバイアス印加端子３０に接続されている。
そして、利得切り替えＳＷ用ＦＥＴ４のゲートは、第５のバイアス抵抗器１７を介して第５のバイアス印加端子３１に接続されている。

次に、かかる構成における動作について説明する。
最初に、利得切り替えＳＷ用ＦＥＴ４のピンチオフ電圧をＶｐ４、増幅器バイパス用ＦＥＴ３のピンチオフ電圧をＶｐ３、第２のバイアス印加端子２８に印加される電圧をＶ２８、第３のバイアス印加端子２９に印加される電圧をＶ２９、第４のバイアス印加端子３０に印加される電圧をＶ３０、第５のバイアス印加端子３１に印加される電圧をＶ３１と、それぞれ定義することとする。

かかる前提の下、本発明の実施の形態における利得可変型低雑音増幅器においては、入力される高周波入力信号のレベルに応じて、すなわち、高周波入力信号レベルが弱電界の場合、中電界の場合、強電界の場合のそれぞれ応じて、利得を３段階に切り替えて設定できるものとなっている。
以下、高周波入力信号レベルが弱電界の場合、中電界の場合、強電界の場合に分けて、それぞれの利得可変型低雑音増幅器の動作について説明する。

最初に、弱電界の高周波入力信号が入力された場合、利得可変型低雑音増幅器の利得は、最大利得、換言すれば、利得可変が行われない状態に設定される。
具体的には、まず、電源電圧印加端子２６に、第１及び第２の信号増幅用ＦＥＴ１，２が動作するような電源電圧を印加すると共に、第１のバイアス印加端子２７には、第１及び第２の信号増幅用ＦＥＴ１，２の動作電流が所定値となるようなバイアス電圧を印加する。

また、第２のバイアス印加端子２８には、Ｖ２８＞Ｖｐ３となるようなバイアス電圧を、第３のバイアス印加端子２９には、Ｖ２９＜Ｖｐ３となるようなバイアス電圧を、第４のバイアス印加端子３０には、Ｖ３０＞Ｖｐ４となるようなバイアス電圧を、第５のバイアス印加端子３１には、Ｖ３１＜Ｖｐ４となるようなバイアス電圧を、それぞれ印加する。

かかる電圧印加によって、第１及び第２の信号増幅用ＦＥＴ１，２は動作状態となる一方、増幅器バイパス用ＦＥＴ３及び利得切り替えＳＷ用ＦＥＴ４は、共にＯＦＦ状態となる。
この利得可変を行わない状態においては、増幅器バイパス用ＦＥＴ３のゲート幅と、第３及び第４のＤＣカット用キャパシタ７，８の各々の容量値、並びに、、利得切り替えＳＷ用ＦＥＴ４のゲート幅と、第５及び第６のＤＣカット用キャパシタ９，１０の各々の容量値は、これらの素子における高周波入力信号及び高周波出力信号の減衰が極力抑えられるよう最適化されているため、高周波信号入力端子２４から入力インピーダンス整合回路２０を介して入力された高周波信号は、ＯＦＦ状態となっている増幅器バイパス用ＦＥＴ３及び利得切り替えＳＷ用ＦＥＴ４において減衰することなく第１のＤＣカット用キャパシタ５を介して第１の信号増幅用ＦＥＴ１のゲートに入力される。

そして、第１の信号増幅用ＦＥＴ１のゲートに入力された高周波信号は、第１及び第２の信号増幅用ＦＥＴ１，２により増幅されて、第２の信号増幅用ＦＥＴ２のドレインから出力され、ＯＦＦ状態にある増幅器バイパス用ＦＥＴ３及び利得切り替えＳＷ用ＦＥＴ４において減衰することなく、出力インピーダンス整合回路２１及び第２のＤＣカット用キャパシタ２２を介して高周波信号出力端子２５に出力されることとなり、通常の低雑音増幅器と同様に最大利利得での動作が確保されるものとなっている。

次に、中電界の高周波入力信号が入力された場合について説明すれば、まず、この場合、利得可変型低雑音増幅器の利得は、中間利得に設定される。ここで、中間利得に設定された利得可変状態を「利得可変状態１」と定義する。
利得可変状態１にあっては、まず、第１のバイアス印加端子２７に、第１及び第２の信号増幅用ＦＥＴ１，２の動作電流が所定値となるようなバイアス電圧を印加する。
また、第２のバイアス印加端子２８には、Ｖ２８＞Ｖｐ３となるようなバイアス電圧を、第３のバイアス印加端子２９には、Ｖ２９＜Ｖｐ３となるようなバイアス電圧を、第４のバイアス印加端子３０には、Ｖ３０＜Ｖｐ４となるようなバイアス電圧を、第５のバイアス印加端子３１には、Ｖ３１＞Ｖｐ４となるようなバイアス電圧を、それぞれ印加する。

かかる電圧印加によって、第１及び第２の信号増幅用ＦＥＴ１，２は動作状態となる一方、増幅器バイパス用ＦＥＴ３は、ＯＦＦ状態となり、利得切り替えＳＷ用ＦＥＴ４は、ＯＮ状態となる。
この利得可変状態１において、利得切り替えＳＷ用ＦＥＴ４がＯＮ状態となっているため、入力インピーダンス整合回路２０及び第１のＤＣカット用キャパシタ５の接続点と、第２の信号増幅用ＦＥＴ２のドレインとの間、換言すれば、第１及び第２の信号増幅用ＦＥＴ１，２で構成された信号増幅器１０１の入出力間に、第５のＤＣカット用キャパシタ９、利得切り替えＳＷ用ＦＥＴ４、利得調整用帰還抵抗器１９、及び、第６のＤＣカット用キャパシタ１０により構成された負帰還回路（並列帰還回路）が接続されることとなる。

かかる負帰還回路の接続により、第１及び第２の信号増幅用ＦＥＴ１，２で構成された増幅器の利得は、利得可変を行わない状態と比較して低下するために、利得可変状態１が実現されることとなる。
なお、並列帰還回路としての利得切り替えＳＷ回路１０３において、利得に対して支配的な素子は、利得調整用帰還抵抗器１９であるため、その抵抗値を適宜設定することにより可変利得状態１における利得の大きさを所望の値に設定することが可能である。

次に、強電界の高周波入力信号が入力された場合について説明すれば、まず、、この場合、利得可変型低雑音増幅器の利得は、最小利得状態に設定される。ここで、この最小利得状態を「利得可変状態２」と定義する。
この利得可変状態２にあっては、第１のバイアス印加端子２７には、第１及び第２の信号増幅用ＦＥＴ１，２がＯＦＦ状態となるようなバイアス電圧を印加する。
また、第２のバイアス印加端子２８には、Ｖ２８＜Ｖｐ３となるようなバイアス電圧を、第３のバイアス印加端子２９には、Ｖ２９＞Ｖｐ３となるようなバイアス電圧を、第４のバイアス印加端子３０には、Ｖ３０＞Ｖｐ４となるようなバイアス電圧を、第５のバイアス印加端子３１には、Ｖ３１＜Ｖｐ４となるようなバイアス電圧を、それぞれ印加する。

かかるバイアス電圧の印加によって、第１及び第２の信号増幅用ＦＥＴ１，２並びに利得切り替えＳＷ用ＦＥＴ４は、ＯＦＦ動作状態となる一方、増幅器バイパス用ＦＥＴ３は、ＯＮ状態となる。
しかして、高周波入力信号は、ＯＦＦ状態にある第１及び第２の信号増幅用ＦＥＴ１，２並びに利得切り替えＳＷ用ＦＥＴ４を通過することなく、第３のＤＣカット用キャパシタ７、増幅器バイパス用ＦＥＴ３及び第４のＤＣカット用キャパシタ８から構成されたバイパス経路を通過することになる。

かかる利得可変状態２における利得は、第３のＤＣカット用キャパシタ７、増幅器バイパス用ＦＥＴ３及び第４のＤＣカット用キャパシタ８で構成されたバイパス経路の通過損失により決定されるため、増幅器バイパス用ＦＥＴ３のゲート幅、並びに、第３及び第４のＤＣカット用キャパシタ７，８の各々の容量値を最適化することにより、所望の利得に設定することができる。
なお、この利得可変状態２は、従来回路における利得可変時、すなわち、利得最小状態と同等の動作状態である。

例えば、図５に示されたような従来回路において、利得可変状態１の場合、高周波入力信号のレベル上昇に伴い第１の信号増幅用ＦＥＴ１Ａの動作電流が増加しようとすると、そのソースに接続されているバイアス調整用抵抗器３４Ａの両端の電位差が次第に大きくなると共に、第１の信号増幅用ＦＥＴ１Ａのソース電位が大きくなり、そのため、ゲート・ソース間の電位差が小さくなるので、結局、第１の信号増幅用ＦＥＴ１Ａの動作電流の増加が阻まれてしまう。
結果として、利得可変状態１において、強電界の高周波信号が入力されると、高周波入力信号のレベル上昇に伴う回路の動作電流の増加が、上述のようにバイアス調整用抵抗器３４Ａによって阻害されてしまうため、線形特性が著しく損なわれてしまい、無線通信機器の受信特性の悪化を招くこととなる。

これに対して、本発明の実施の形態における利得可変型低雑音増幅器においては、従来と異なり、利得可変状態１とするための手段、すなわち、図５に示された従来回路における利得調整用インダクタンス３３Ａ及びバイアス調整用抵抗器３４Ａからなる直列回路を、第１の信号増幅用ＦＥＴ１のソース側に備えておらず、入力される高周波信号のレベル上昇に伴うソース電位の増加を招くことがなく、動作電流の増加が阻害される要因が生じないため、強電界の高周波信号が入力された場合においても良好な線形特性を得ることができるものとなっている。

図４には、本発明の実施の形態における第１の具体回路構成例（図２参照）における利得可変状態１での高周波入力信号レベルの変化に対する利得及び動作電流の変化を示す特性線図が、また、図６には、従来回路についての同様な特性線図が、それぞれ示されており、以下、これらの図を参照しつつ本発明の実施の形態における第１の具体回路構成例と従来回路の特性の相違について説明する。
まず、従来回路において、利得が１ｄＢ圧縮された際の高周波信号入力電力レベル（以下、「１ｄＢ利得圧縮時入力電力」と称する）が−１４.５ｄＢｍであるのに対して（図６参照）、本発明の実施の形態における第１の具体回路構成の場合には、１ｄＢ利得圧縮時入力電力が−０.７ｄＢｍとなり（図４参照）、従来回路に比較して、１ｄＢ利得圧縮時入力電力が１３.８ｄＢ改善されており、本発明による明確な改善があることが確認できるものとなっている。
かかる本発明における上述の１ｄＢ利得圧縮時入力電力の改善は、先に述べたように高周波入力信号のレベル上昇に伴う動作電流の増加が阻害されていないことが要因となっている。

なお、図４において、「ｍ１５」と表記された箇所は、高周波信号入力レベルが−４０ｄＢｍ、利得が５.０４３ｄＢの点であり、「ｍ１６」と表記された箇所は、高周波信号入力レベルが０ｄＢｍ、利得が３.６５６ｄＢの点である。また、「ｍ１７」と表記された箇所は、高周波信号入力レベルが０ｄＢｍ、動作電流が６.０７６ｍＡの点であり、「ｍ２２」と表記された箇所は、高周波信号入力レベルが−４０ｄＢｍ、動作電流が１.３９８ｍＡの点である。

次に、第２の具体回路構成例について、図３を参照しつつ説明する。
なお、図２に示された回路構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の具体回路構成例は、直列接続された複数の増幅器バイパス用ＦＥＴと、同じく直列接続された複数の利得切り替えＳＷ用ＦＥＴを用いる構成としたものである。

以下、具体的に説明すれば、まず、増幅器バイパス回路１０２は、直列接続された第１乃至第３の増幅器バイパス用ＦＥＴ３ａ〜３ｃを用いた構成となっている。
すなわち、第１の増幅器バイパス用ＦＥＴ３ａは、そのソースが、第３のＤＣカット用キャパシタ７の一端に接続され、そのドレインは第２の増幅器バイパス用ＦＥＴ３ｂのソースに接続されている。そして、第２の増幅器バイパス用ＦＥＴ３ｂのドレインは、第３の増幅器バイパス用ＦＥＴ３ｃのソースに接続され、第３の増幅器バイパス用ＦＥＴ３ｃのドレインは、第４のＤＣカット用キャパシタ８の一端に接続されたものとなっている。

また、第１の増幅器バイパス用ＦＥＴ３ａのソースは、第１のバイアス抵抗器１３を介して、第３の増幅器バイパス用ＦＥＴ３ｃのドレインは、第３のバイアス抵抗器１５を介して、共に第２のバイアス印加端子２８に接続されている。
さらに、第１の増幅器バイパス用ＦＥＴ３ａのゲートは、第１のバイパス用ＦＥＴゲート抵抗器１４ａを介して、第２の増幅器バイパス用ＦＥＴ３ｂのゲートは、第２のバイパス用ＦＥＴゲート抵抗器１４ｂを介して、第３の増幅器バイパス用ＦＥＴ３ｃのゲートは、第３のバイパス用ＦＥＴゲート抵抗器１４ｃを介して、共に第３のバイアス印加端子２９に接続されている。

次に、利得切り替えＳＷ回路１０３は、直列接続された第１乃至第３の利得切り替えＳＷ用ＦＥＴ４ａ〜４ｃを用いた構成となっている。
すなわち、第１の利得切り替えＳＷ用ＦＥＴ４ａは、そのソースが第５のＤＣカット用キャパシタ９の一端に接続され、そのドレインは、第２の利得切り替えＳＷ用ＦＥＴ４ｂのソースに接続されている。

そして、第２の利得切り替えＳＷ用ＦＥＴ４ｂのドレインは、第３の利得切り替えＳＷ用ＦＥＴ４ｃのソースに接続され、この第３の利得切り替えＳＷ用ＦＥＴ４ｃのドレインは、利得調整用帰還抵抗器１９の一端に接続されたものとなっている。
また、第１の利得切り替えＳＷ用ＦＥＴ４ａのソースは、第４のバイアス抵抗器１６を介して、第３の利得切り替えＳＷ用ＦＥＴ４ｃのドレインは、第６のバイアス抵抗器１８を介して、共に第４のバイアス印加端子３０に接続されている。
さらに、第１の利得切り替えＳＷ用ＦＥＴ４ａのゲートは、第１のＳＷ用ＦＥＴゲート抵抗器１７ａを介して、第２の利得切り替えＳＷ用ＦＥＴ４ｂのゲートは、第２のＳＷ用ＦＥＴゲート抵抗器１７ｂを介して、第３の利得切り替えＳＷ用ＦＥＴ４ｃのゲートは、第３のＳＷ用ＦＥＴゲート抵抗器１７ｃを介して、共に第５のバイアス印加端子３１に接続されている。

かかる構成においては、第１乃至３の増幅器バイパス用ＦＥＴ３ａ〜３ｃ、並びに、第１乃至第３の利得切り替えＳＷ用ＦＥＴ４ａ〜４ｃがそれぞれ直列接続された構成のため、それぞれのＯＦＦ状態における容量を低減させることができ、そのため、利得可変を行わない状態（最大利得状態）にあって、これらＦＥＴにおける高周波入力信号及び高周波出力信号の減衰をより抑圧できるものとなっている。
なお、上述の回路構成例においては、３つのＦＥＴを直列接続する構成としたが、直列接続されるＦＥＴの数は、これに限定されるものでは無いことは勿論である。

本発明の実施の形態における利得可変型低雑音増幅器の基本構成例を示す構成図である。 本発明の実施の形態における利得可変型低雑音増幅器の第１の具体回路構成例を示す回路図である。 本発明の実施の形態における利得可変型低雑音増幅器の第２の具体回路構成例を示す回路図である。 図２に示された第１の具体回路構成例において利得可変状態１での高周波入力信号レベルの変化に対する利得及び動作電流の変化を示す特性線図である。 従来回路の一例を示す回路図である。 図５に示された従来回路において利得可変状態１での高周波入力信号レベルの変化に対する利得及び動作電流の変化を示す特性線図である。

符号の説明

１…第１の信号増幅用電界効果トランジスタ
２…第２の信号増幅用電界効果トランジスタ
３…増幅器バイパス用電界効果トランジスタ
４…利得切り替えＳＷ用電界効果トランジスタ
９…利得調整用帰還抵抗器

Claims (3)

1. 高周波信号の増幅を行う信号増幅器を有すると共に、その入出力間に並列に接続されて、入力信号を出力へバイパスせしめる増幅器バイパス回路が設けられてなる利得可変型低雑音増幅器であって、
   当該利得可変型低雑音増幅器を中間利得状態とする利得切り替えＳＷ回路が、前記信号増幅器に対して並列に設けられてなることを特徴とする利得可変型低雑音増幅器。
2. 前記信号増幅器は、第１及び第２の信号増幅用電界効果トランジスタを用いてなり、前記増幅器バイパス回路は、増幅器バイパス用電界効果トランジスタを用いてなり、前記利得切り替えＳＷ回路は、利得切り替えＳＷ用電界効果トランジスタを用いてなり、
   前記第１の信号増幅用電界効果トランジスタのソースがグランドに接続される一方、ドレインが前記第２の信号増幅用電界効果トランジスタのソースに接続され、前記第１の信号増幅用電界効果トランジスタのゲートに高周波入力信号が印加可能に設けられ、前記第２の信号増幅用電界効果トランジスタのドレイン側に増幅信号が得られるよう設けられ、
   前記第１の信号増幅用電界効果トランジスタのゲートは、高周波入力信号が入力インピーダンス整合回路及び第１のＤＣカット用キャパシタを介して印加可能とされ、前記入力インピーダンス整合回路と第１のＤＣカット用キャパシタとの接続点は、第３のＤＣカット用キャパシタを介して前記増幅器バイパス用電界効果トランジスタのソースに接続されると共に、第５のＤＣカット用キャパシタを介して前記利得切り替えＳＷ用電界効果トランジスタのソースに接続される一方、
   前記第２の信号増幅用電界効果トランジスタのドレインは、出力インピーダンス整合回路及び第２のＤＣカットキャパシタを介して外部へ増幅信号を出力可能とされると共に、第４のＤＣカット用キャパシタを介して前記増幅器バイパス用電界効果トランジスタのドレインへ、さらに、第６のＤＣカット用キャパシタ及び利得調整用帰還抵抗器を介して前記利得切り替えＳＷ用電界効果トランジスタのドレインへ、それぞれ接続され、
   前記第１の信号増幅用電界効果トランジスタのゲートには、第１のゲートバイアス印加用バイアス回路を介して、また、前記第２の信号増幅用電界効果トランジスタのゲートには、第２のゲートバイアス印加用バイアス回路を介して、共にバイアス印加電圧が印加可能とされると共に、前記第２の信号増幅用電界効果トランジスタのゲートは、第１のバイパスキャパシタを介してグランドに接続されてなることを特徴とする請求項１記載の利得可変型低雑音増幅器。
3. 前記増幅器バイパス用電界効果トランジスタ及び利得切り替えＳＷ用電界効果トランジタが、それぞれ複数直列接続されてなることを特徴とする請求項２記載の利得可変型低雑音増幅器。

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