JPWO2012098754A1 - 出力モード切替増幅器 - Google Patents

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和宏 弥政
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Abstract

所望の利得を実現しつつ、受信帯雑音の劣化を抑制した出力モード切替増幅器を得る。切替手段を介して直列接続されたＮ個の増幅器と、複数の出力モードに応じて、Ｎ個の増幅器の接続状態およびオン／オフ状態を切替制御する制御回路８０Ａとを備える。Ｎ個の増幅器のうちのＰ個の増幅器は、ドライバ増幅器１を構成するとともに、自身の出力信号を自身の入力側に負帰還させる帰還回路１００を含む負帰還型増幅器１０を構成する。Ｎ−Ｐ個の増幅器は、負帰還型増幅器１０に対して切り離し可能に直列接続された最終段増幅器２を構成する。制御回路８０Ａは、第１の出力モードでは、最終段増幅器２を負帰還型増幅器１０から切り離すとともに帰還回路１０を無効化し、第２の出力モードでは、最終段増幅器２を負帰還型増幅器１０に直列接続するとともに帰還回路１００を有効化する。

Description

この発明は、広い出力電力範囲で高効率特性を実現するための出力モード切替増幅器に関するものである。
近年、移動体通信端末においては、電池を小形化するために消費電力の削減が求められている。特に、携帯電話端末においては、消費電力を削減するために、基地局との間の距離および通信状態の時々刻々の変化に応じて端末の送信電力を変化させるので、端末に用いられる増幅器として、広い出力電力範囲で高効率であることが要求されている。
上記要求を満たすために、移動体通信端末用の増幅器としては、低出力電力モードと高出力電力モードとに適合可能な出力モード切替増幅器が広く採用されており、複数の出力モードの切替えを行う技術を適用することが主流となっている（たとえば、特許文献１参照）。
図１２は従来の出力モード切替増幅器の構成を示す回路ブロック図であり、たとえば特許文献１に開示されているように、低出力電力および高出力電力の２つの出力モードを有する場合での、各出力モードに応じた切替構成を示している。
図１２において、出力モード切替増幅器は、ドライバ増幅器１と、最終段増幅器２と、ドライバ増幅器１の入出力端に挿入された第１および第２の整合回路３、４と、最終段増幅器２の入出力端に挿入された第３および第４の整合回路５、６と、出力モード切替用のスイッチ７、８と、入力端子２０と、出力端子２１と、第１および第２の経路５０、５１と、ドライバ増幅器１、最終段増幅器２、スイッチ７、８を制御する制御回路８０とを備えている。
図１３および図１４は各出力モードにおける構成を示す回路ブロック図であり、図１３は要求出力電力が低い第１の出力モードでの回路構成を示し、図１４は要求出力電力が高い第２の出力モードでの回路構成を示している。
次に、図１２〜図１４を参照しながら、従来の出力モード切替増幅器の動作について説明する。
まず、図１３のように、要求される出力電力が低い第１の出力モードにおいては、制御回路８０は、スイッチ７、８に対して第１の切替制御信号を生成し、最終段増幅器２（破線参照）を含まない第１の経路５０に切替える。
また、これと同時に、制御回路８０は、ドライバ増幅器１に対する電源電圧供給をオンにし、最終段増幅器２に対する電源電圧供給をオフにする。
第１の出力モード（図１３）の場合、入力端子２０から入力された入力信号は、第１の整合回路３を介してドライバ増幅器１に入力され、増幅後の入力信号は、第１のスイッチ７および第１の経路５０を介して第２の整合回路４に入力される。続いて、第２の整合回路４からの出力信号は、第１のスイッチ８を介して出力端子２１から出力される。
このとき、入力端子２０からの入力信号は、ドライバ増幅器１のみで増幅されるので、低出力電力が得られることになる。
一方、図１４のように、要求される出力電力が高い第２の出力モードにおいては、制御回路８０は、スイッチ７、８に対して第２の切替制御信号を生成し、第１の経路５０（破線参照）から最終段増幅器２を含む第２の経路５１に切替える。
また、これと同時に、制御回路８０は、ドライバ増幅器１および最終段増幅器２の両方に対する電源電圧供給をオンにする。
第２の出力モード（図１４）の場合、入力端子２０から入力された入力信号は、第１の整合回路３を介してドライバ増幅器１に入力され、増幅後の入力信号は、第１のスイッチ７および第２の経路５１を介して第３の整合回路５に入力される。続いて、第３の整合回路５からの出力信号は、最終段増幅器２に入力されて増幅され、最終段増幅器２の出力信号は、第４の整合回路６および第１のスイッチ８を介して出力端子２１から出力される。
このとき、入力端子２０からの入力信号は、ドライバ増幅器１および最終段増幅器２で増幅されるので、高出力電力が得られることになる。
このように、出力モード切替増幅器は、要求される出力電力に応じて動作させる増幅器を切替えることにより、広い出力電力範囲で高効率動作を実現している。
特開２００１−２１７６６１号公報
従来の出力モード切替増幅器は、要求出力電力が低い第１の出力モードでは、ドライバ増幅器１のみによる１段増幅で十分な必要利得を得ているものの、要求出力電力が高い第２の出力モードでは、ドライバ増幅器１および最終段増幅器２の両方による２段増幅器として動作するので、利得が必要利得よりも高過ぎることになって、受信帯雑音が劣化するという課題があった。
また、第２の出力モードで利得を抑制するためには、ドライバ増幅器１と最終段増幅器２との段間、または最終段増幅器２の出力側に、さらに減衰器を装荷することが考えられるが、減衰器を装荷した場合には効率の低下を招くという課題があった。
この発明は、上記のような課題を解決するためになされたものであり、所望の利得を実現しつつ、受信帯雑音の劣化を抑制した出力モード切替増幅器を得ることを目的とする。
この発明に係る出力モード切替増幅器は、出力電力の異なる複数の出力モードを有する出力モード切替増幅器であって、切替手段を介して直列接続されたＮ個（Ｎは２以上の自然数）の増幅器と、複数の出力モードに応じて、Ｎ個の増幅器の接続状態およびオン／オフ状態を切替制御する制御回路とを備え、Ｎ個の増幅器のうちのＰ個（Ｐは１以上の自然数、Ｐ≦Ｎ）の増幅器は、ドライバ増幅器を構成するとともに、自身の出力信号を自身の入力側に負帰還させる帰還回路を含む負帰還型増幅器を構成し、Ｎ個の増幅器のうちのＮ−Ｐ個の増幅器は、負帰還型増幅器に対して切り離し可能に直列接続された最終段増幅器を構成し、制御回路は、要求される出力電力が比較的低い第１の出力モードにおいては、最終段増幅器を負帰還型増幅器から切り離すとともに、ドライバ増幅器に並列接続された帰還回路を無効化し、要求される出力電力が比較的高い第２の出力モードにおいては、最終段増幅器を負帰還型増幅器に直列接続するとともに、帰還回路を有効化するものである。
この発明によれば、第２の出力モードのみにおいてドライバ増幅器の利得を抑制する負帰還回路を備えることにより、所望の利得を実現しつつ、受信帯雑音の劣化を抑制ことができる。
この発明の実施の形態１に係る出力モード切替増幅器の構成を示す回路ブロック図である。（実施例１） この発明の実施の形態１に係る出力モード切替増幅器の第１の出力モードにおける構成を示す回路ブロック図である。（実施例１） この発明の実施の形態１に係る出力モード切替増幅器の第２の出力モードにおける構成を示す回路ブロック図である。（実施例１） この発明の実施の形態１に係る出力モード切替増幅器の出力−利得特性を示す説明図である。（実施例１） この発明の実施の形態１に係る出力モード切替増幅器の周波数−出力特性を示す説明図である。（実施例１） この発明の実施の形態２に係る出力モード切替増幅器の構成示す回路ブロック図である。（実施例２） この発明の実施の形態３に係る出力モード切替増幅器の構成を示す回路ブロック図である。（実施例３） この発明の実施の形態４に係る出力モード切替増幅器の構成を示す回路ブロック図である。（実施例４） この発明の実施の形態５に係る出力モード切替増幅器の構成を示す回路ブロック図である。（実施例５） この発明の実施の形態６に係る出力モード切替増幅器の構成を示す回路ブロック図である。（実施例６） この発明の実施の形態６に係る出力モード切替増幅器の他の構成を示す回路ブロック図である。（実施例６） 従来の出力モード切替増幅器の構成を示す回路ブロック図である。 従来の出力モード切替増幅器の第１の出力モードにおける構成を示す回路ブロック図である。 従来の出力モード切替増幅器の第２の出力モードにおける構成を示す回路ブロック図である。
（実施例１）
以下、図面を参照しながら、この発明の実施の形態１について詳細に説明する。
図１はこの発明の実施の形態１に係る出力モード切替増幅器２００の構成を示す回路ブロック図である。
図１において、出力モード切替増幅器２００は、前述と同様の構成として、ドライバ増幅器１と、最終段増幅器２と、第１〜第４の整合回路３〜６と、第１スイッチ７、８と、入力端子２０と、出力端子２１と、第１および第２の経路５０、５１と、制御回路８０Ａとを備えている。
また、出力モード切替増幅器２００は、上記構成に加えて、ドライバ増幅器１の出力端子９１に接続された第２のスイッチ１０１と、第２のスイッチ１０１に接続された容量素子１０２と、容量素子１０２とドライバ増幅器１の入力端子９０との間に挿入された抵抗素子１０３と、を備えている。
第２のスイッチ１０１、容量素子１０２および抵抗素子１０３は、ドライバ増幅器１の帰還回路１００を構成している。
この結果、ドライバ増幅器１は、帰還回路１００によって負帰還がかけられており、帰還回路１００（第２のスイッチ１０１、容量素子１０２および抵抗素子１０３）とともに、負帰還型増幅器１０を構成している。
図１の出力モード切替増幅器２００において、従来の出力モード切替増幅器（図１２）との相違点は、ドライバ増幅器１の入力端子９０と出力端子９１との間に、ドライバ増幅器１と並列に、帰還回路１００（第２のスイッチ１０１、容量素子１０２、抵抗素子１０３）を新たに備えたことにある。
また、制御回路８０Ａは、入力端子２０を介して入力される入力信号の電流レベルに応じて自動的に出力モードを決定し、ドライバ増幅器１、最終段増幅器２、第１のスイッチ７、８のみならず、帰還回路１００内の第２のスイッチ１０１をも制御する。
たとえば、制御回路８０Ａは、入力信号の電流レベルが基準値よりも高い場合には、自動的に第２の出力モードに切替える制御動作を行う。
制御回路８０Ａは、要求出力電力が低い第１の出力モードにおいては、第１の切替制御信号を生成して第２のスイッチ１０１をオフ（開放）させることにより、ドライバ増幅器１の利得を維持する。
一方、要求出力電力が高い第２の出力モードにおいては、制御回路８０Ａは、第２の切替制御信号を生成して第２のスイッチ１０１をオン（導通）させ、帰還回路１００を有効化することにより、負帰還によりドライバ増幅器１の利得を抑制する。
すなわち、第１の出力モードではドライバ増幅器１の利得を維持し、第２の出力モードではドライバ増幅器１の利得を抑制するように帰還回路１００を制御することにより、出力モード切替増幅器２００において、出力モードに応じた所望の利得を得ることが可能となる。また、負帰還の効果により、第２の出力モードにおける非線形歪みを低減することができる。
次に、図２および図３を参照しながら、図１に示したこの発明の実施の形態１による具体的な動作について説明する。
図２は第１の出力モードにおける構成を示す回路ブロック図であり、図３は第２の出力モードにおける構成を示す回路ブロック図である。
まず、図２のように、要求される出力電力が低い第１の出力モードにおいては、制御回路８０Ａは、第１および第２のスイッチ７、８、１０１に対して第１の切替制御信号を生成し、第１のスイッチ７、８により、最終段増幅器２（破線参照）を含まない第１の経路５０に切替えるとともに、第２のスイッチ１０１をオフにして帰還回路１００（破線参照）を無効にする。
また、これと同時に、制御回路８０Ａは、ドライバ増幅器１に対する電源電圧供給をオンにし、最終段増幅器２に対する電源電圧供給をオフにする。
第１の出力モード（図２）の場合、出力モード切替増幅器２００の動作は、前述（図１３）と同様であり、ドライバ増幅器１の利得を維持しつつ１段増幅器として機能する。
一方、図３のように、要求される出力電力が高い第２の出力モードにおいては、制御回路８０Ａは、第１および第２のスイッチ７、８、１０１に対して第２の切替制御信号を生成し、第１のスイッチ７、８により、最終段増幅器２を含む第２の経路５１に切替えるとともに、第２のスイッチ１０１をオンにして帰還回路１００を有効にする。
する。
また、これと同時に、制御回路８０Ａは、ドライバ増幅器１および最終段増幅器２の両方に対する電源電圧供給をオンにする。
第２の出力モード（図３）の場合、入力端子２０から第１の整合回路３を介してドライバ増幅器１に入力された入力信号は、ドライバ増幅器１で増幅された後に、出力端子９１から、帰還回路１００（第２のスイッチ１０１、容量素子１０２および抵抗素子１０３）を介して、ドライバ増幅器１の入力端子９０に負帰還される。
このとき、負帰還型増幅器１０からの出力信号の電圧Ｖｏｕｔは、負帰還型増幅器１０への入力信号の電圧Ｖｉｎと、ドライバ増幅器１の利得Ｇｄｒｖと、帰還回路１００の帰還量β（＜１）と、ドライバ増幅器１で発生する歪みＤとを用いて、以下の式（１）のように表される。
Ｖｏｕｔ＝（Ｖｉｎ／β）＋（Ｄ／Ｇｄｒｖ・β） ・・・（１）
ただし、式（１）において、Ｇｄｒｖ・β＞＞１であり、第２項（右側）の値は無視することができる。
したがって、式（１）の第１項（左側）から明らかなように、利得Ｇｄｒｖを有するドライバ増幅器１に対して、帰還量βによる負帰還をかけた場合、負帰還型増幅器１０の利得Ｇｄｒｖ＿ｆｂは、簡略的に表すと、以下の式（２）となる。
Ｇｄｒｖ＿ｆｂ＝１／β ・・・（２）
式（２）から明らかなように、負帰還型増幅器１０の利得Ｇｄｒｖ＿ｆｂは、ドライバ増幅器１の利得Ｇｄｒｖから１／β分だけ低下することが分かる。
また、式（１）から明らかなように、ドライバ増幅器１で発生する歪みＤは、負帰還をかけることにより、ループ利得Ｇｄｒｖ・β分だけ低減することが分かる。
以下、負帰還型増幅器１０の出力信号は、第１のスイッチ７、第２の経路５１および第３の整合回路５を介して最終段増幅器２に入力され、最終段増幅器２でさらに増幅された後、第４の整合回路６および第１のスイッチ８を介して出力端子２１から出力される。
この結果、入力端子２０から入力された入力信号は、ドライバ増幅器１および最終段増幅器２の両方で増幅され、利得が抑制された高出力電力となって出力端子２１から出力される。
一般に、第２の出力モードでは、ドライバ増幅器１および最終段増幅器２からなる２つの増幅器の非線形性が重畳されるので、第１の出力モードに比べて大きな歪みが発生するが、ドライバ増幅器１での帰還回路１００による負帰還により、非線形歪みを低減することができる。
図４および図５はこの発明の実施の形態１に係る出力モード切替増幅器２００の第２の出力モードにおける動作特性を示す説明図であり、図４は出力電力−利得特性を示し、図５は周波数−出力特性を示している。
図４、図５においては、従来特性（破線）と比較しながら各特性を示しており、図４において、横軸は出力電力Ｐｏｕｔ、縦軸は利得Ｇａであり、図５において、横軸は出力周波数、縦軸は出力電力Ｐｏｕｔである。
第２の出力モードにおいては、従来特性（破線）の場合には、出力電力Ｐｏｕｔ全般に対して利得Ｇａが過剰に高くなり（図４参照）、且つ周波数に対する出力電力Ｐｏｕｔの歪みも大きくなる（図５参照）。
これに対して、この発明の実施の形態１（実線）によれば、利得Ｇａが均一に抑制され（図４参照）、且つ周波数に対する出力電力Ｐｏｕｔの歪みも小さくなる（図５参照）。
なお、ここでは、各１個のドライバ増幅器１および最終段増幅器２を用いた場合を示したが、要求利得に応じて、任意数ずつ（直列接続されたＰ個のドライバ増幅器１と、直列接続されたＮ−Ｐ個の最終段増幅器２）を用いてもよい。
また、２つの出力モードを有する出力モード切替増幅器２００を例にとって説明したが、出力モードは２つに限定されず、任意の複数の出力モードを有する出力モード切替増幅器にも適用可能なことは言うまでもない。
以上のように、この発明の実施の形態１（図１〜図５）に係る出力モード切替増幅器は、出力電力の異なる複数の出力モードを有する出力モード切替増幅器２００であって、切替手段を介して直列接続されたＮ個（図１では、Ｎ＝２）の増幅器（ドライバ増幅器１、最終段増幅器２）と、複数の出力モードに応じて、Ｎ個の増幅器の接続状態およびオン／オフ状態を切替制御する制御回路８０Ａとを備えている。
Ｎ個の増幅器のうちのＰ個（図１では、Ｐ＝１）の増幅器は、ドライバ増幅器１を構成するとともに、自身の出力信号を自身の入力側に負帰還させる帰還回路１００を含む負帰還型増幅器１０を構成している。
Ｎ個の増幅器のうちのＮ−Ｐ個（図１では、Ｎ−Ｐ＝１）の増幅器は、負帰還型増幅器１０に対して切り離し可能に直列接続された最終段増幅器２を構成している。
制御回路８０Ａは、要求される出力電力が比較的低い第１の出力モードにおいては、最終段増幅器２を負帰還型増幅器１０から切り離すとともに、ドライバ増幅器に並列接続された帰還回路１００を無効化し、要求される出力電力が比較的高い第２の出力モードにおいては、最終段増幅器２を負帰還型増幅器１０に直列接続するとともに、帰還回路１００を有効化する。
具体的には、負帰還型増幅器１０と最終段増幅器２との間には、第１のスイッチ７（第１の切替手段）が挿入され、最終段増幅器２の出力側には、第１のスイッチ８（第１の切替手段）が挿入され、ドライバ増幅器１の出力側と帰還回路１００との間には、第２のスイッチ１０１（第２の切替手段）挿入されている。
帰還回路１００は、抵抗素子１０３および容量素子１０２の少なくとも一方を含み、たとえば、図１のように、抵抗素子１０３および容量素子１０２からなる直列接続回路を含む。
制御回路８０Ａは、第１の出力モードにおいては、最終段増幅器２を短絡するように第１のスイッチ７、８を切替えるとともに、第２のスイッチ１０１をオフにして帰還回路１００を無効化し、第２の出力モードにおいては、負帰還型増幅器１０に最終段増幅器２が直列接続されるように第１のスイッチ７、８を切替えるとともに、第２のスイッチ１０１をオンにして帰還回路１００を有効化する。
負帰還型増幅器１０は、第２の出力モードにおいては、第１の出力モードにおける増幅率よりも低い増幅率で入力信号を増幅する。
また、最終段増幅器２は、第２の出力モードのみにおいて、負帰還型増幅器１０からの出力信号をさらに増幅する。
このように、第１の出力モードにおいては、帰還回路１００を無効化してドライバ増幅器１の利得を維持し、第２の出力モードにおいては、帰還回路１００を有効化してドライバ増幅器１の利得を抑制することにより、第２の出力モードで過大な利得になるのを防ぐことができる。
したがって、異なる出力モードにおいて所望の利得を得るとともに、受信帯雑音の劣化を抑制ことができる。
また、非線形性が強い第２の出力モードにおいても、歪みを低減することができるという効果が得られる。
（実施例２）
なお、上記実施の形態１（図１）では、帰還回路１００内に第２のスイッチ１０１を設けたが、図６のように、第２のスイッチ１０１の機能を第１のスイッチ７Ｂと共有化して、第２のスイッチ１０１を省略してもよい。
図６はこの発明の実施の形態２に係る出力モード切替増幅器２００Ｂの構成を示す回路ブロック図であり、前述（図１参照）と同様のものについては、前述と同一符号を付して、または符号の後に「Ｂ」を付して詳述を省略する。
図６において、帰還回路１００Ｂ内の容量素子１０２の一端は、第１のスイッチ７Ｂの出力端子９２に接続されている。
図６の出力モード切替増幅器２００Ｂにおいて、前述（図１）の出力モード切替増幅器２００との相違点は、第２のスイッチ１０１を除去し、第１のスイッチ７Ｂを用いて、第１の経路５０と第２の経路５１との切替動作、および帰還回路１００Ｂのオン／オフ切替動作を行うことにある。
この場合、第１のスイッチ７Ｂは、容量素子１０２および抵抗素子１０３とともに帰還回路１００Ｂを構成するとともに、さらにドライバ増幅器１とともに負帰還型増幅器１０Ｂを構成しており、モード変更時の信号経路の切替動作のみでなく、帰還回路１００Ｂのオン／オフ切替動作にも併用される。
これにより、前述の実施の形態１と比較して、帰還回路１００Ｂ内に第２のスイッチを装荷する必要もなく、小形化を図ることができる。
次に、図６に示したこの発明の実施の形態２による具体的な動作について説明する。
まず、第１の出力モードにおいては、制御回路８０Ｂは、第１の切替制御信号により、第１のスイッチ７Ｂ、８を第１の経路５０側に接続するとともに、ドライバ増幅器１のみをオンにする。
このとき、容量素子１０２が第１のスイッチ７Ｂから切り離されるので、帰還回路１００Ｂは無効となり、前述（図２）と同様の動作となる。
一方、第２の出力モードにおいては、制御回路８０Ｂは、第２の切替制御信号により、第１のスイッチ７Ｂ、８を第２の経路５１側に接続するとともに、ドライバ増幅器１および最終段増幅器２の両方をオンにする。
このとき、容量素子１０２が第１のスイッチ７Ｂに接続されるので、帰還回路１００Ｂは有効となり、前述（図３）と同様の動作となる。
以上のように、この発明の実施の形態２（図６）によれば、第２のスイッチ１０１の機能を単一の切替手段（第１のスイッチ７Ｂ）で共用化し、第１のスイッチ７Ｂを、入力信号の経路切替えのみでなく、帰還回路１００Ｂのオン／オフにも併用する構成としたので、第１の出力モードにおいては、ドライバ増幅器１の利得を維持し、第２の出力モードにおいては、ドライバ増幅器１の利得を抑制しつつ、非線形歪みを低減することができる。
また、帰還回路１００Ｂに第２のスイッチを装荷する必要がないので、前述の実施の形態１と比較して、さらに小形化を実現することができる。
（実施例３）
なお、上記実施の形態１、２（図１、図６）では、特に言及しなかったが、図７のように、ドライバ増幅器１の入力端子９０側に直流阻止用の容量素子１０４を挿入してもよい。
図７はこの発明の実施の形態３に係る出力モード切替増幅器２００Ｃの構成を示す回路ブロック図であり、前述（図１参照）と同様のものについては、前述と同一符号を付して、または符号の後に「Ｃ」を付して詳述を省略する。ここでは、図１の回路構成に直流阻止用の容量素子１０４を追加した場合を示しているが、図６の回路構成に直流阻止用の容量素子１０４を追加してもよい。
図７において、ドライバ増幅器１の入力端子９０側には、直流阻止用の容量素子１０４が挿入されており、直流阻止用の容量素子１０４は、第２のスイッチ１０１、容量素子１０２および抵抗素子１０３とともに、負帰還型増幅器１０Ｃを構成している。
図７の出力モード切替増幅器２００Ｃにおいて、前述（図１）の出力モード切替増幅器２００との相違点は、ドライバ増幅器１の入力側に直流阻止用の容量素子１０４を装荷し、直流阻止用の容量素子１０４を含む負帰還型増幅器１０Ｃ（帰還ループ）を構成することにある。
すなわち、帰還回路１００Ｃは、第２のスイッチ１０１、容量素子１０２および抵抗素子１０３に加えて、ドライバ増幅器１の入力側に直列接続された直流阻止用の容量素子１０４を含む。
これにより、前述の実施の形態１と比較して、低周波数では、直流阻止用の容量素子１０４の効果により、ドライバ増幅器１に入力される電力が低下してループ利得が低下するので、低周波数での発振を抑圧することができる。
次に、図７に示したこの発明の実施の形態３による具体的な動作について説明する。
まず、第１の出力モードにおいては、前述（図２）と同様に、第１のスイッチ７、８が第２の整合回路４側に切替えられて、最終段増幅器２が短絡状態（切り離し状態）となり、第２のスイッチ１０１がオフされて帰還回路１００Ｃが無効化される。このときの動作は、前述と同様である。
一方、第２の出力モードにおいては、前述（図３）と同様に、第１のスイッチ７、８が切替えられて負帰還型増幅器１０Ｃに最終段増幅器２が直列接続され、かつ、第２のスイッチ１０１がオンされて帰還回路１００Ｃが有効化される。
このとき、ドライバ増幅器１の出力端子９１から入力端子９０に負帰還された信号は、低周波数時においては、直流阻止用の容量素子１０４が高インピーダンスに見えるので、入力端子２０側に流れやすくなる。
したがって、ドライバ増幅器１に入力される負帰還信号の電力が低下し、ループ利得が低下するので、低周波数時におけるドライバ増幅器１の発振を抑圧することができる。
以上のように、この発明の実施の形態３（図７）による帰還回路１００Ｃは、ドライバ増幅器１の入力側に装荷された直流阻止用の容量素子１０４を含み、直流阻止用の容量素子１０４を含めて負帰還型増幅器１０Ｃ（帰還ループ）を構成したので、低周波数時には、直流阻止用の容量素子１０４が高インピーダンスとして作用する。
これにより、ドライバ増幅器１に入力される負帰還信号の電力が低下してループ利得が低下するので、前述の実施の形態１と比較して、低周波数時での発振を抑圧することができる。
また、直流阻止用の容量素子１０４は、ドライバ増幅器１の入力側に通常装荷される容量素子と共用化することができるので、格別なコストアップを招くこともない。
（実施例４）
なお、上記実施の形態１〜３（図１、図６、図７）では、第１および第２の出力モードに応じて、２通りの利得切替動作を行う負帰還型増幅器１０、１０Ｂ、１０Ｃを用いたが、図８のように、任意のＭ通りの利得切替動作を行う負帰還型増幅器１０Ｄを用いてもよい。
図８はこの発明の実施の形態４に係る出力モード切替増幅器２００Ｄの構成を示す回路ブロック図であり、前述（図１参照）と同様のものについては、前述と同一符号を付して、または符号の後に「Ｄ」を付して詳述を省略する。ここでは、代表的に、図１の構成に適用した場合を示しているが、図６または図７の構成にも適用可能なことは言うまでもない。
図８において、ドライバ増幅器１の入出力端子９０、９１の間に並列に挿入された帰還回路１００Ｄは、Ｍ（Ｍは２以上の自然数）個の並列ループ回路からなり、Ｍ個の第２のスイッチ１０１ａ、１０１ｂ、・・・、１０１ｍと、Ｍ個の容量素子１０２ａ、１０２ｂ、・・・、１０２ｍと、Ｍ個の抵抗素子１０３ａ、１０３ｂ、・・・、１０３ｍと、を備えている。
図８の出力モード切替増幅器２００Ｄにおいて、前述（図１）の出力モード切替増幅器２００との相違点は、Ｍ個の容量素子１０２ａ〜１０２ｍとＭ個の抵抗素子１０３ａ〜１０３ｍとからなるＭ個の直列接続回路を装荷し、第２の出力モード時に、制御回路８０Ｄが、Ｍ個の第２のスイッチ１０１ａ〜１０１ｍの所要数をオン制御することにより、帰還回路１００Ｄの帰還量βを調整することにある。
これにより、前述の実施の形態１と比較して、Ｍ通りの利得を得ることができるので、利得の微調整が可能になり、多くの出力モードが要求されるようなマルチモードシステムにも適用することができる。
次に、図８に示したこの発明の実施の形態４による具体的な動作について説明する。
まず、第１の出力モードの動作については、前述（図２）と同様なので省略する。
一方、第２の出力モードにおいては、制御回路８０Ｄは、負帰還型増幅器１０Ｄに最終段増幅器２が直列接続されるように第１のスイッチ７、８を制御するとともに、要求される利得に合わせて、第２のスイッチ１０１ａ〜１０１ｍのオン／オフを選択し、第２のスイッチ１０１ａ〜１０１ｍの所要数をオン制御する。
すなわち、最下段の容量素子１０２ａおよび抵抗素子１０３ａのみを有効化する場合には、第２のスイッチ１０１ａのみをオンさせ、下から２段目までの容量素子１０２ａ、１０２ｂおよび抵抗素子１０３ａ、１０３ｂのみを有効化する場合には、第２のスイッチ１０１ａ、１０１ｂのみをオンさせ、最上段までの容量素子１０２ａ〜１０２ｍおよび抵抗素子１０３ａ〜１０３ｍを有効化する場合には、Ｍ個すべての第２のスイッチ１０１ａ〜１０１ｍをオンさせる。これにより、帰還回路１００Ｄの抵抗値が順次に減少して帰還量βが増大し、利得が減少するので、負帰還型増幅器１０Ｄの利得をＭ通りに調整することができる。
以上のように、この発明の実施の形態４（図８）によれば、容量素子および抵抗素子からなる直列接続回路を、ドライバ増幅器１の入出力端子９０、９１間に並列にＭ個装荷して帰還回路１００Ｄを構成し、Ｍ個の第２のスイッチ１０１ａ〜１０１ｍのオン／オフによって帰還回路１００Ｄの帰還量βを調整することにより、Ｍ通りの利得を得ることができるので、前述の実施の形態１と比較して、利得の微調整が可能になる。
すなわち、第２のスイッチ１０１ａ〜１０１ｍを介して並列接続されたＭ個の直列接続回路（それぞれ直列接続された容量素子１０２ａ〜１０２ｍおよび抵抗素子１０３ａ〜１０３ｍ）からなる帰還回路１００Ｄの抵抗値および容量値は、第２のスイッチ１０１ａ〜１０１ｍのオン／オフによって可変設定されるので、抵抗値に応じた帰還量βと、容量値に応じた周波数特性との両方を可変設定することができる。
また、さらに多くの出力モードが要求されるようなマルチモードシステムにも適用することができる。
（実施例５）
なお、上記実施の形態４（図８）では、第２の出力モードにおいて、容量素子および抵抗素子からなるＭ個の直列接続回路を選択的に有効化することにより、帰還回路１００Ｄの抵抗値および容量値（帰還量βおよび周波数特性）の両方を可変設定したが、容量素子または抵抗素子のいずれか一方を固定値として、他方のみを選択的に切替えてもよい。
たとえば、図９に示すように、第２のスイッチ１０１ａとドライバ増幅器１の出力端子９１との間に単一の容量素子１０２を挿入し、第２のスイッチ１０１ａ〜１０１ｍを介してＭ個の抵抗素子１０３ａ〜１０３ｍを並列接続し、第２のスイッチ１０１ａ〜１０１ｍのオン／オフによって帰還回路１００Ｅの抵抗値のみを可変設定するように構成すれば、帰還量β（利得）のみを任意に設定することができる。
一方、図９内の容量素子１０２に代えて、第２のスイッチ１０１ａとドライバ増幅器１の出力端子９１との間に単一の抵抗素子１０３を挿入し、第２のスイッチ１０１ａ〜１０１ｍを介してＭ個の容量素子１０２ａ〜１０２ｍ（図８参照）を並列接続し、第２のスイッチ１０１ａ〜１０１ｍのオン／オフによって帰還回路の容量値のみを可変設定するように構成すれば、帰還回路１００Ｅの容量値（周波数特性）を任意に設定することができる。
（実施例６）
なお、上記実施の形態１〜５では、特に言及しなかったが、帰還回路１００、１００Ｂ、１００Ｃ、１００Ｄ内に、高域通過フィルタ、低域通過フィルタまたは位相進み回路を追加挿入してもよい。
たとえば、前述の実施の形態１（図１）の帰還回路１００に高域通過フィルタを追加する場合には、図１０に示すように、高域通過フィルタを構成する容量素子１０５を帰還回路１００Ｆに追加挿入するとともに、帰還回路１００Ｆとグランドとの間に高域通過フィルタを構成する抵抗素子１０６を挿入すればよい。
これにより、低周波信号の帰還が阻止されて、高域信号の帰還量のみを増大設定することが可能となる。
一方、帰還回路に低域通過フィルタを追加する場合には、図１０内の容量素子１０５に代えて、低域通過フィルタを構成する抵抗素子を帰還回路に追加挿入するとともに、帰還回路とグランドとの間に低域通過フィルタを構成する容量素子を挿入すればよい。
これにより、高周波信号の帰還が阻止されて、低域信号の帰還量のみを増大設定することが可能となる。
さらに、帰還回路に位相進み回路を追加する場合には、図１１に示すように、位相進み回路を構成する容量素子１０７および抵抗素子１０８の並列接続回路を帰還回路に追加挿入すればよい。
これにより、帰還信号の位相遅れを防止して発振を回避することが可能となる。
（実施例７）
なお、上記実施の形態１〜６では、特に言及しなかったが、ドライバ増幅器１および最終段増幅器２として、ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を用いてもよい。
これにより、広い出力電力範囲で高効率特性を損なうことなく、出力モード切替増幅器の高速動作が可能となるので、広い用途に適用することができる。
また、上記実施の形態１〜６では、２つの出力モード（低出力電力モードおよび高出力電力モード）を有する出力モード切替増幅器について説明したが、２つの出力モードに限定されることはなく、任意の複数の出力モードを有する出力モード切替増幅器にも適用することができる。
この場合、たとえば、ドライバ増幅器１および最終段増幅器２を、それぞれ利得の異なる複数の並列増幅器により構成し、切替スイッチを介して所要の増幅器を選択するように構成すればよい。
さらに、上記各実施の形態においては、それぞれ代表的な適用例について説明したが、各実施の形態の構成を任意に組み合わせて適用することは可能であり、その場合、各実施の形態での効果が重複して得られることは言うまでもない。
１ ドライバ増幅器、２ 最終段増幅器、７、７Ｂ、８ 第１のスイッチ（第１の切替手段）、１０、１０Ｂ〜１０Ｇ 負帰還型増幅器、８０Ａ〜８０Ｇ 制御回路、１００、１００Ｂ〜１００Ｇ 帰還回路、１０１、１０１ａ〜１０１ｍ 第２のスイッチ（第２の切替手段）、１０２、１０２ａ〜１０２ｍ 容量素子、１０３、１０３ａ〜１０３ｍ 抵抗素子、１０４ 直流阻止用の容量素子、１０５ 高域通過フィルタの容量素子、１０６ 高域通過フィルタの抵抗素子、１０７ 位相進み回路の容量素子、１０８ 位相進み回路の抵抗素子、２００、２００Ｂ〜２００Ｇ 出力モード切替増幅器。
この発明に係る出力モード切替増幅器は、出力電力の異なる複数の出力モードを有する出力モード切替増幅器であって、切替手段を介して直列接続されたＮ個（Ｎは２以上の自然数）の増幅器と、複数の出力モードに応じて、Ｎ個の増幅器の接続状態およびオン／オフ状態を切替制御する制御回路とを備え、Ｎ個の増幅器のうちのＰ個（Ｐは１以上の自然数、Ｐ≦Ｎ）の増幅器は、ドライバ増幅器を構成するとともに、自身の出力信号を自身の入力側に負帰還させる帰還回路を含む負帰還型増幅器を構成し、Ｎ個の増幅器のうちのＮ−Ｐ個の増幅器は、負帰還型増幅器に対して切り離し可能に直列接続された最終段増幅器を構成し、前記最終段増幅器に設けられた第１の切替手段と、前記帰還回路に設けられた第２の切替手段と、を備え、前記制御回路は、入力される入力信号の電流レベルが基準値以下の場合には出力モードを第１の出力モードに決定し、前記入力信号の電流レベルが前記基準値よりも高い場合には出力モードを第２の出力モードに決定し、前記第１の出力モードにおいては、前記最終段増幅器を短絡するように前記第１の切替手段を切替えるとともに、前記第２の切替手段をオフにして前記帰還回路を無効化し、前記第２の出力モードにおいては、前記負帰還型増幅器に対して前記最終段増幅器を直列接続するように前記第１の切替手段を切替えるとともに、前記第２の切替手段をオンにして前記帰還回路を有効化し、前記負帰還型増幅器は、前記第２の出力モードにおいては、前記第１の出力モードにおける増幅率よりも低い増幅率で入力信号を増幅し、前記最終段増幅器は、前記第２の出力モードのみにおいて、前記負帰還型増幅器からの出力信号をさらに増幅し、前記第１および第２の切替手段は、単一の切替手段で共用化されているものである。

Claims (17)

  1. 出力電力の異なる複数の出力モードを有する出力モード切替増幅器であって、
    切替手段を介して直列接続されたＮ個（Ｎは２以上の自然数）の増幅器と、
    前記複数の出力モードに応じて、前記Ｎ個の増幅器の接続状態およびオン／オフ状態を切替制御する制御回路とを備え、
    前記Ｎ個の増幅器のうちのＰ個（Ｐは１以上の自然数、Ｐ≦Ｎ）の増幅器は、ドライバ増幅器を構成するとともに、自身の出力信号を自身の入力側に負帰還させる帰還回路を含む負帰還型増幅器を構成し、
    前記Ｎ個の増幅器のうちのＮ−Ｐ個の増幅器は、前記負帰還型増幅器に対して切り離し可能に直列接続された最終段増幅器を構成し、
    前記制御回路は、
    要求される出力電力が比較的低い第１の出力モードにおいては、
    前記最終段増幅器を前記負帰還型増幅器から切り離すとともに、前記ドライバ増幅器に並列接続された前記帰還回路を無効化し、
    要求される出力電力が比較的高い第２の出力モードにおいては、
    前記最終段増幅器を前記負帰還型増幅器に直列接続するとともに、前記帰還回路を有効化することを特徴とする出力モード切替増幅器。
  2. 前記最終段増幅器に設けられた第１の切替手段と、
    前記帰還回路に設けられた第２の切替手段と、を備え、
    前記制御回路は、
    前記第１の出力モードにおいては、
    前記最終段増幅器を短絡するように前記第１の切替手段を切替えるとともに、前記第２の切替手段をオフにして前記帰還回路を無効化し、
    前記第２の出力モードにおいては、
    前記負帰還型増幅器に対して前記最終段増幅器を直列接続するように前記第１の切替手段を切替えるとともに、前記第２の切替手段をオンにして前記帰還回路を有効化し、
    前記負帰還型増幅器は、前記第２の出力モードにおいては、前記第１の出力モードにおける増幅率よりも低い増幅率で入力信号を増幅し、
    前記最終段増幅器は、前記第２の出力モードのみにおいて、前記負帰還型増幅器からの出力信号をさらに増幅することを特徴とする請求項１に記載の出力モード切替増幅器。
  3. 前記第１および第２の切替手段は、それぞれ第１および第２のスイッチにより構成されたことを特徴とする請求項２に記載の出力モード切替増幅器。
  4. 前記第１および第２の切替手段は、単一の切替手段で共用化されたことを特徴とする請求項２または請求項３に記載の出力モード切替増幅器。
  5. 前記帰還回路は、抵抗素子および容量素子の少なくとも一方を含むことを特徴とする請求項１から請求項４までのいずれか１項に記載の出力モード切替増幅器。
  6. 前記帰還回路は、抵抗素子および容量素子からなる直列接続回路を含むことを特徴とする請求項５に記載の出力モード切替増幅器。
  7. 前記帰還回路は、前記ドライバ増幅器の入力側に直列接続された直流阻止用の容量素子を含むことを特徴とする請求項１から請求項６までのいずれか１項に記載の出力モード切替増幅器。
  8. 前記帰還回路は、高域通過フィルタを含むことを特徴とする請求項１から請求項７までのいずれか１項に記載の出力モード切替増幅器。
  9. 前記高域通過フィルタは、前記帰還回路に追加挿入された容量素子と、前記帰還回路とグランドとの間に挿入された抵抗素子とにより構成されたことを特徴とする請求項８に記載の出力モード切替増幅器。
  10. 前記帰還回路は、低域通過フィルタを含むことを特徴とする請求項１から請求項７までのいずれか１項に記載の出力モード切替増幅器。
  11. 前記低域通過フィルタは、前記帰還回路に追加挿入された抵抗素子と、前記帰還回路とグランドとの間に挿入された容量素子とにより構成されたことを特徴とする請求項１０に記載の出力モード切替増幅器。
  12. 前記帰還回路は、位相進み回路を含むことを特徴とする請求項１から請求項７までのいずれか１項に記載の出力モード切替増幅器。
  13. 前記位相進み回路は、前記帰還回路に追加挿入された抵抗素子および容量素子の並列接続回路により構成されたことを特徴とする請求項１２に記載の出力モード切替増幅器。
  14. 前記帰還回路は、前記第２の切替手段を介して並列接続されたＭ個（Ｍは２以上の自然数）の抵抗素子を含み、前記第２の切替手段のオン／オフによって抵抗値が可変設定されることを特徴とする請求項２から請求項１３までのいずれか１項に記載の出力モード切替増幅器。
  15. 前記帰還回路は、前記第２の切替手段を介して並列接続されたＭ個（Ｍは２以上の自然数）の容量素子を含み、前記第２の切替手段のオン／オフによって容量値が可変設定されることを特徴とする請求項２から請求項１３までのいずれか１項に記載の出力モード切替増幅器。
  16. 前記帰還回路は、前記第２の切替手段を介して並列接続されたＭ個（Ｍは２以上の自然数）の直列接続回路を含み、
    前記Ｍ個の直列接続回路は、それぞれ、直列接続された容量素子および抵抗素子により構成され、
    前記帰還回路の抵抗値および容量値は、前記第２の切替手段のオン／オフによって可変設定されることを特徴とする請求項２から請求項１３までのいずれか１項に記載の出力モード切替増幅器。
  17. 前記Ｎ個の増幅器は、それぞれ、ヘテロ接合バイポーラトランジスタにより構成されたことを特徴とする請求項１から請求項１６までのいずれか１項に記載の出力モード切替増幅器。
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