JP2010251944A - シャットダウン機能付き増幅器 - Google Patents

Abstract

【課題】出力負荷インピーダンスの低下を防ぎ、１ｄＢ利得圧縮時入力電力特性及び入力３次インターセプトポイント特性の劣化を招くことなく、スタンバイ時における消費電流の大幅削減を可能とする。
【解決手段】
第１及び第２の信号増幅器１，２と、第１及び第２のバイアス回路５，６と、第１及び第２のバイアス回路５，６の動作を外部からのコントロール信号に応じて制御するロジック回路７と、第１及び第２のコントロール信号の内、少なくともいずれか一つが、対応するバイアス回路５，６を動作状態とするレベルである場合に、ロジック回路７へ外部からの電源電圧を供給可能に構成されてなるロジック回路シャットダウン回路８とが設けられ、第１及び第２の信号増幅器１，２の出力負荷インピーダンスの低下を招くことなく、ロジック回路７への電源供給が可能となっている。
【選択図】図１

Description

本発明は、移動体通信機器をはじめとした各種の無線通信器に用いられる増幅器に係り、特に、消費電流の低減等を図ったものに関する。

移動体通信機器等の無線通信に用いられる増幅器においては、通信待ち受け時など増幅器を動作させる必要がない場合には、バッテリー寿命の延命化のために増幅器に供給される電源電圧を遮断し、増幅器をスタンバイ状態とするような構成を採る場合がある。このようなスタンバイ状態を実現するためには、増幅器の外部に電源電圧遮断用のスイッチ回路を別途用意し、そのスイッチ回路で増幅器の電源電圧を遮断する方策が採られるが、この場合、部品点数の増加によるコストの増大や部品実装面積の増大などの問題が生じてしまう。

かかる問題の解決策として、一般には、予め増幅器の内部にスタンバイ機能を備えるよう手法が採られる。
一方、スタンバイ機能を備えない増幅器であって、利得可変機能を有する増幅器の場合には、利得可変を行った状態、すなわち、増幅器がＯＦＦ状態となっている場合をスタンバイ状態と擬制する場合がある。

このような利得可変機能を有する増幅器としては、例えば、特許文献１等において開示されており、図５には、そのような従来の増幅器の基本回路構成例が示されており、以下、同図を参照しつつ、この従来の増幅器について説明する。
この増幅器は、信号増幅器５０と、バイアス回路５２と、増幅器バイパス用スイッチ５５と、ロジック回路５７とを主たる構成要素として構成されてなるものである。
バイアス回路５２と増幅器バイパス用スイッチ５５は、ロジック回路５７にコントロール電圧印加端子６１を介して外部から印加される制御電圧の電圧レベルに応じて、それぞれの動作が制御されるようになっているものである。

すなわち、信号増幅器５０を通常の動作状態とする場合、換言すれば、利得可変を行わない場合、コントロール電圧印加端子６１には、それに対応した所定の電圧レベルの制御電圧、例えば、論理値Ｈｉｇｈに相当する制御電圧が印加されることによって、バイアス回路５２が動作状態とされる一方、増幅器バイパス用スイッチ５５は、非動作状態（開成状態）とされ、信号増幅器５０はバイアス回路５２によるバイアスを受けて最大利得での信号増幅動作を行うようになっている。

一方、信号増幅器５０を非動作状態とする場合、換言すれば、利得可変を行う場合には、それに応じた制御電圧、例えば、論理値Ｌｏｗに相当するレベルの制御電圧がコントロール電圧印加端子６１に印加されることによって、バイアス回路５２は非動作状態とされる一方、増幅器バイパス用スイッチ５５は、動作状態（閉成状態）とされ、高周波信号入力端子６０に印加された高周波信号は、増幅器バイパス用スイッチ５５を介して信号増幅器５０の出力端側へバイパスされることとなる。

「携帯電話キーデバイスの開発と最新動向」、シーエムシー出版、平成１９年、ｐ．６５−６７

しかしながら、上述の従来の増幅器にあっては、ロジック回路５７の電源電圧は、電源電圧印加端子６３からチョークインダクタ５８及びロジック回路電源供給用抵抗器５３を介して印加される構成となっており、ロジック回路電源供給用抵抗器５３が信号増幅器５０の出力段に対して並列に接続されるようになっているため、信号増幅器５０の出力負荷インピーダンスを下げる要因となるという問題がある。
一般的に、増幅器の出力負荷インピーダンスの低下は、増幅器の諸特性の劣化を招くこととなる。
劣化する特性の一例としては、増幅器の線形性（１ｄＢ利得圧縮時入力電力（以下「Ｐ−１ｄＢ（ＩＮ）」と称する））や、歪み特性（入力３次インターセプトポイント特性（以下「ＩＩＰ３」と称する））が挙げられる。

ここで、上述のように増幅器の出力段に並列接続される素子の種類による出力負荷インピーダンスへの影響の違いについて、図８乃至図１１を参照しつつ具体的に説明することとする。
まず、図１０には、ロジック回路電源供給用抵抗器５３を５０ＫΩに設定した場合の入力電力に対する出力電力特性の一特性例が、図８には、ロジック回路電源供給用抵抗器５３に代えて理想的なチョークインダクタを用いた場合の入力電力に対する出力電力特性の一特性例が示されており、これら図１０及び図８について説明する。

図８及び図１０において、横軸は入力電力を、縦軸は出力電力を、それぞれ表している。
まず、図５に示された回路構成において、ロジック回路電源供給用抵抗器５３を５０ＫΩに設定した場合、Ｐ−１ｄＢ（ＩＮ）は、図１０に示されたように−１６．９ｄＢｍである。
これに対して、ロジック回路電源供給用抵抗器５３に代えて理想的なチョークインダクタを用いた場合には、Ｐ−１ｄＢ（ＩＮ）は、図８に示されたように−１６．２ｄＢｍとなり、ロジック回路電源供給用抵抗器５３が信号増幅器５０の出力負荷インピーダンスを低下させていることが要因でＰ−１ｄＢ（ＩＮ）が０．７ｄＢｍ低下していることが理解できる。

次に、図１１には、ロジック回路電源供給用抵抗器５３を５０ＫΩに設定した場合の入力電力に対する出力電力及び３次相互変調歪み特性の一例が、図９には、ロジック回路電源供給用抵抗器５３に代えて理想的なチョークインダクタを用いた場合の入力電力に対する出力電力及び３次相互変調歪み特性の一例が、それぞれ示されており、これら図１１及び図９について説明する。
図１１及び図９において、横軸は入力電力を、縦軸は出力電力及び３次相互変調歪みを、それぞれ表している。

まず、図５に示された回路構成において、ロジック回路電源供給用抵抗器５３を５０ＫΩに設定した場合、ＩＩＰ３は、図１１に示されたように−９．５ｄＢｍである。
これに対してロジック回路電源供給用抵抗器５３に代えて理想的なチョークインダクタを用いた場合には、ＩＩＰ３は、図９に示されたように−５．８ｄＢｍとなり、ロジック回路電源供給用抵抗器５３が信号増幅器５０の出力負荷インピーダンスを低下させていることが要因でＩＩＰ３が３．７ｄＢｍ低下していることが理解できる。

上述のように、先のロジック回路電源供給用抵抗器５３に代えてチョークインダクタを用いて出力負荷インピーダンスが低下しないようにすることで、Ｐ−１ｄＢ（ＩＮ）及びＩＩＰ３の劣化を防ぐことができるものの、半導体集積回路内にチョークインダクタを内蔵することは、チップ面積の著しい増大を招き、現実的な方策ではない。

そこで、例えば、ロジック回路電源供給用抵抗器５３の抵抗値を大きくすることで、信号増幅器５０の出力負荷インピーダンスの低下を防ぐ方策が考えられるが、抵抗器における電圧降下が大きくなるため、図５に示されたロジック回路５７へ供給される電源電圧が極端に低下し、最悪時には、ロジック回路５７の正常な動作が妨げられる状態となる。

図６及び図７には、上述のようなロジック回路電源供給用抵抗器５３を用いずにロジック回路５７への電源供給を可能とした他の構成例が示されており、以下、これら２つの図を参照しつつ、それぞれの構成例について説明する。
なお、図５に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。

最初に、図６に示された構成例について説明する。
この図６に示された構成例は、ロジック回路５７へ電源電圧を直接供給するため、ロジック回路電源供給端子７３が設けられた構成となっており、これによって、信号増幅器５０の出力負荷インピーダンスを低下させる要素をなくし、Ｐ−１ｄＢ（ＩＮ）及びＩＩＰ３の劣化を防ぐことができるようになっている。

次に、図７に示された構成例について説明する。
この図７に示された構成例は、２つの信号増幅器５０，６４及び２つの増幅器バイパス用スイッチ５５，７８を設けた構成において、図６に示されたようにロジック回路５７への電源電圧を直接供給するため、ロジック回路電源供給端子７３を設けた構成としたものである。
そして、ロジック回路５７は、２つのコントロール電圧印加端子６１，７２に印加されるコントロール電圧に応じて、信号増幅器５０のバイアス回路５２と信号増幅器６４のバイアス回路６６の動作を制御するよう構成されたものとなっている。

かかる構成においても、図６の構成例同様、信号増幅器５０，６４の出力負荷インピーダンスを低下される要素がないため、Ｐ−１ｄＢ（ＩＮ）及びＩＩＰ３の劣化を防ぐことができるものとなっている。
これら図６及び図７に示された構成例にあっては、先に述べたようなスタンバイ機能がないため、利得可変を行った状態をスタンバイ状態と擬制している。
すなわち、２つのコントロール電圧印加端子６１，７２に、論理値Ｌｏｗに相当する電圧が印加されるスタンバイ状態と擬制される状態においては、２つの信号増幅器５０，６４が非動作状態となり、第１及び第２の電源電圧印加端子６３，７１に、増幅動作に必要な電源電圧が印加されているにも関わらず、第１及び第２の電源電圧印加端子６３，７１における消費電流は零となる。

一方、ロジック回路５７は、ロジック回路電源供給端子７３から電源電圧が常に供給され、信号増幅器５０，６４と異なり、利得可変の有無に関わらず、一般に”捨て電流”と称される消費電流が常に流れ続けるため、バッテリー寿命の延命のための低消費電流化の妨げとなる。
利得可変時若しくはスタンバイ時にロジック回路５７の上述のような捨て電流を削減するためには、増幅器の外部に電源電圧遮断用のスイッチ回路を別途設け、このスイッチ回路を介してロジック回路電源供給端子７３に電源を接続するようにし、スイッチ回路の導通、非導通状態の切り替えによって、ロジック回路５７へ供給される電源電圧の供給、遮断を行う方策が考えられるが、部品点数の増加によるコストの増大や部品実装面積の増大等の問題を招いてしまう。

本発明は、上記実状に鑑みてなされたもので、出力負荷インピーダンスの低下に伴うＰ−１ｄＢ（ＩＮ）及びＩＩＰ３の劣化を招くことなく、スタンバイ時における消費電流の大幅削減を可能とするシャットダウン機能付き増幅器を提供するものである。

上記本発明の目的を達成するため、本発明に係るシャットダウン機能付き増幅器は、
入力信号の増幅を行う信号増幅器と、前記信号増幅器のバイアス供給を行うバイアス回路と、前記バイアス回路の動作を外部からのコントロール信号に応じて制御するロジック回路と、前記ロジック回路への電源供給を制御するロジック回路シャットダウン回路とを具備してなるシャットダウン機能付き増幅器であって、
前記ロジック回路シャットダウン回路は、前記コントロール信号に応じて前記ロジック回路へ対する外部からの電源電圧の供給、遮断を制御するよう構成されてなるものである。
かかる構成において、前記信号増幅器は、第１の信号増幅器と第２の信号増幅器が設けられると共に、それぞれに対応して第１のバイアス回路と第２のバイアス回路が設けられ、
前記第１及び第２の信号増幅器は、それぞれチョークインダクタを介して電源電圧が供給可能とされ、
前記ロジック回路は、第１及び第２のコントロール信号が入力され、第１のコントロール信号に応じて前記第１のバイアス回路の動作を、第２のコントロール信号に応じて前記第２のバイアス回路の動作を、それぞれ制御する一方、
前記ロジック回路シャットダウン回路は、前記第１及び第２のコントロール信号の内、少なくともいずれか一つが、対応する前記バイアス回路を動作状態とするレベルである場合に、前記ロジック回路へ外部からの電源電圧を供給可能に構成されてなるものが好適である。

本発明によれば、増幅器のバイアス状態を制御するロジック回路への電源供給を制御するロジック回路シャットダウン回路を設け、新たな制御信号を増設することなく既存の制御信号によって、ロジック回路と共にロジック回路シャットダウン回路の動作を制御して、外部からのロジック回路への電源供給を制御可能に構成することで、増幅器の出力負荷インピーダンスの低下を招くことなく、ロジック回路への電源供給を可能とし、Ｐ−１ｄＢ（ＩＮ）などの線形性やＩＩＰ３などの歪み特性を劣化させることなく、スタンバイ時の消費電流の大幅低減が実現できるという効果を奏するものである。
また、複数の増幅器の動作を制御する場合にロジック回路の規模が増大し、それによりスタンバイ時の消費電流が著しく増加してしまうような場合にあっても、本発明を適用することによりロジック回路の規模に比例した消費電流の増加を抑圧できるという効果を奏するものである。

本発明の実施の形態におけるシャットダウン機能付き増幅器の基本回路構成例を示す構成図である。 図１に示された構成例におけるロジック回路シャットダウン回路の具体回路構成例を示す回路図である。 本発明の実施の形態における増幅器の第２の基本構成例を示す構成図である。 本発明の実施の形態における増幅器の第３の基本構成例を示す構成図である。 従来の増幅器の構成例を示す構成図である。 従来の増幅器の第２の構成例を示す構成図である。 従来の増幅器の第３の構成例を示す構成図である。 ロジック回路への電源供給がチョークインダクタを介して行われる場合の増幅器の入力電力に対する出力電力の変化特性例を示す特性線図である。 ロジック回路への電源供給がチョークインダクタを介して行われる場合の増幅器の入力電力に対する出力電力及び３次相互変調歪みの変化特性例を示す特性線図である。 ロジック回路への電源供給が抵抗器を介して行われる場合の増幅器の入力電力に対する出力電力の変化特性例を示す特性線図である。 ロジック回路への電源供給が抵抗器を介して行われる場合の増幅器の入力電力に対する出力電力及び３次相互変調歪みの変化特性例を示す特性線図である。

以下、本発明の実施の形態について、図１乃至図７を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における増幅器の基本構成例について、図１を参照しつつ説明する。
本発明の実施の形態における増幅器は、高周波信号の増幅を行う２つの信号増幅器１，２と、この２つの増幅器１，２に対応して設けられた２つのバイアス回路５，６と、バイアス回路５，６の動作を制御するロジック回路７と、このロジック回路７への電源供給を制御するロジック回路シャットダウン回路８とを主たる構成要素として構成されてなるものである。

以下、具体的な回路接続について説明する。
第１の信号増幅器１は、その入力段が第１の入力ＤＣカット用キャパシタ３を介して第１の高周波信号入力端子１３に接続されると共に、第１のバイアス回路５に接続され、第１のバイアス回路５によるバイアス供給が可能となっている。
また、第１の信号増幅器１の出力段は、第１の出力ＤＣカット用キャパシタ１１を介して第１の高周波信号出力端子１５に接続されると共に、チョークインダクタ９を介して第１の電源電圧印加端子１７に接続されており、外部からの電源供給がなされるようになっている。

第２の信号増幅器２は、その入力段が第２の入力ＤＣカット用キャパシタ４を介して第２の高周波信号入力端子１４に接続されると共に、第２のバイアス回路６に接続され、第２のバイアス回路６によるバイアス供給が可能となっている。
また、第２の信号増幅器２の出力段は、第２の出力ＤＣカット用キャパシタ１２を介して第２の高周波信号出力端子１６に接続されると共に、チョークインダクタ１０を介して第２の電源電圧印加端子１８に接続されており、外部からの電源供給がなされるようになっている。

ロジック回路７の入力段には、第１及び第２のコントロール電圧印加端子１９，２０をそれぞれ介して、第１のコントロール電圧と第２のコントロール電圧が、それぞれ入力されるようになっている一方、出力段は、第１及び第２のバイアス回路５，６にそれぞれ接続されて、第１のコントロール電圧に応じて第１のバイアス回路５の動作が、第２のコントロール電圧に応じて第２のバイアス回路６の動作が、それぞれ制御可能に構成されたものとなっている。

ロジック回路７への電源供給を制御するロジック回路シャットダウン回路８は、ロジック回路電源供給端子２１を介して外部から印加された電源電圧が入力されると共に、第１及び第２のコントロール電圧印加端子１９，２０を介して第１及び第２のコントロール電圧が入力されるようになっており、これら第１及び第２のコントロール電圧に応じて、ロジック回路電源供給端子２１に印加された電源電圧がロジック回路７へ供給、又は、遮断されるようになっている。

かかる構成においては、従来と異なり、信号増幅器１，２の出力段に対して並列接続となる抵抗器を介することなくロジック回路シャットダウン回路８を介して行われるため、信号増幅器１，２の出力負荷インピーダンスの低下を招くことなく、線形性や歪み特性を劣化を防止しつつスタンバイ時の消費電流の削減が行われるものとなっている。

図２には、ロジック回路シャットダウン回路８の具体回路構成例が示されており、以下、同図を参照しつつ、この具体回路構成例について説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
ロジック回路シャットダウン回路８は、シャットダウン回路用第１乃至第７のＦＥＴ（電界効果トランジスタ）３１〜３７を主たる構成要素として構成されてなるものである。

以下、具体的な回路接続について説明する。
まず、シャットダウン回路用第７のＦＥＴ３７のゲートに、第１のコントロール電圧印加端子１９が、シャットダウン回路用第６のＦＥＴ３６のゲートに、第２のコントロール電圧印加端子２０が、それぞれ接続される一方、シャットダウン回路用第６及び第７のＦＥＴ３６，３７のソースは、共にグランドに接続されたものとなっている。
そして、シャットダウン回路用第６のＦＥＴ３６のドレインは、抵抗器４０を介して シャットダウン回路用第６７のＦＥＴ３７のドレインは、抵抗器４１を介して、共にロジック回路電源供給端子２１に接続されるようになっている。

さらに、シャットダウン回路用第６のＦＥＴ３６のドレインは、シャットダウン回路用第２及び第４のＦＥＴ３２，３４のゲートに、シャットダウン回路用第７のＦＥＴ３７のドレインは、シャットダウン回路用第３及び第５のＦＥＴ３３，３５のゲートに、それぞれ接続されたものとなっている。
そして、シャットダウン回路用第２のＦＥＴ３２とシャットダウン回路用第３のＦＥＴ３３は、シャットダウン回路用第２のＦＥＴ３２のソースとシャットダウン回路用第３のＦＥＴ３３のドレインが接続され、シャットダウン回路用第３のＦＥＴ３３のソースはグランドに接続されたものとなっている。

また、シャットダウン回路用第２のＦＥＴ３２のドレインは、シャットダウン回路用第１のＦＥＴ３１のソースと接続されると共に、ロジック回路７の図示されない電源ラインに接続される一方、シャットダウン回路用第１のＦＥＴ３１のドレインは、抵抗器３８を介してロジック回路電源供給端子２１に接続されている。
一方、シャットダウン回路用第４及び第５のＦＥＴ３４，３５は、シャットダウン回路用第４のＦＥＴ３４のソースとシャットダウン回路用第５のＦＥＴ３５のドレインが接続され、シャットダウン回路用第５のＦＥＴ３５のソースはグランドに接続されたものとなっている。
そして、シャットダウン回路用第４のＦＥＴ３４のドレインは、シャットダウン回路用第１のＦＥＴ３１のゲートに接続されると共に、抵抗器３９を介してロジック回路電源供給端子２１に接続されている。

次に、かかる構成における動作について説明する。
最初に、第１の信号増幅器１を動作状態、第２の信号増幅器２を非動作状態とする場合（以下、かかる動作状態を「増幅器動作状態１」と定義する）について説明する。
この増幅器動作状態１とするにあたっては、第１のコントロール電圧印加端子１９に論理値Ｈｉｇｈに相当するレベルの第１のコントロール電圧が、第２のコントロール電圧印加端子２０に論理値Ｌｏｗに相当するレベルの第２のコントロール電圧が、それぞれ印加されることとなる。

ロジック回路シャットダウン回路８においては、第１のコントロール電圧が論理値Ｈｉｇｈに相当するレベルの電圧となることで、シャットダウン回路用第７のＦＥＴ３７が導通状態となる一方、第２のコントロール電圧が論理値Ｌｏｗに相当するレベルの電圧となることで、シャットダウン回路用第６のＦＥＴ３６が非導通状態となる。
そして、シャットダウン回路用第７のＦＥＴ３７の導通に伴いシャットダウン回路用第３及び第５のＦＥＴ３３，３５は、ゲートがほぼグランド電位となるために非導通となる一方、シャットダウン回路用第６のＦＥＴ３６の非導通に伴いシャットダウン回路用第２及び第４のＦＥＴ３２，３４は、抵抗器４０を介してゲート電圧が印加されるため導通状態となる。

さらに、シャットダウン回路用第４のＦＥＴ３４の導通によりシャットダウン回路用第１のＦＥＴ３１は、導通状態となるゲート電圧が抵抗器３９を介して印加されるため導通し、そのため、ロジック回路電源供給端子２１に印加された電源電圧がシャットダウン回路用第１のＦＥＴ３１を介してロジック回路７へ供給されることとなる。

その結果、ロジック回路７からは、第１のバイアス回路５を動作状態とし、第２のバイアス回路６を非動作状態とするべく、それぞれへ必要な電圧が出力され、第１のバイアス回路５が動作状態となることで第１の信号増幅器１のみが増幅動作状態とされることとなる。

次に、第１の信号増幅器１を非動作状態、第２の信号増幅器２を動作状態とする場合（以下、かかる動作状態を「増幅器動作状態２」と定義する）について説明する。
この増幅器動作状態２とするにあたっては、第１のコントロール電圧印加端子１９に論理値Ｌｏｗに相当するレベルの第１のコントロール電圧が、第２のコントロール電圧印加端子２０に論理値Ｈｉｇｈに相当するレベルの第２のコントロール電圧が、それぞれ印加されることとなる。

ロジック回路シャットダウン回路８においては、第１のコントロール電圧が論理値Ｌｏｗに相当するレベルの電圧となることで、シャットダウン回路用第７のＦＥＴ３７が非導通状態となる一方、第２のコントロール電圧が論理値Ｈｉｇｈに相当するレベルの電圧となることで、シャットダウン回路用第６のＦＥＴ３６が導通状態となる。

そして、シャットダウン回路用第７のＦＥＴ３７の非導通に伴いシャットダウン回路用第３及び第５のＦＥＴ３３，３５は、抵抗器４１を介してゲート電圧が印加されるため導通する一方、シャットダウン回路用第６のＦＥＴ３６の導通に伴いシャットダウン回路用第２及び第４のＦＥＴ３２，３４は、ゲートがほぼグランド電位とされるため非導通状態となる。

シャットダウン回路用第４のＦＥＴ３４の非導通に伴いシャットダウン回路用第１のＦＥＴ３１のゲートには、抵抗器３９を介してゲート電圧が印加されるため導通状態となり、そのため、ロジック回路電源供給端子２１に印加された電源電圧がシャットダウン回路用第１のＦＥＴ３１を介してロジック回路７へ供給されることとなる。

その結果、ロジック回路７からは、第１のバイアス回路５を非動作状態とし、第２のバイアス回路６を動作状態とするべく、それぞれへ必要な電圧が出力され、第２のバイアス回路６が動作状態となることで第２の信号増幅器２のみが増幅動作状態とされることとなる。

次に、第１及び第２の信号増幅器１，２双方を非動作状態とする場合（以下、かかる動作状態を「スタンバイ状態」と定義する）について説明する。
このスタンバイ状態とするにあたっては、第１及び第２のコントロール電圧印加端子１９，２０の双方に論理値Ｌｏｗに相当するレベルのコントロール電圧がそれぞれ印加されることとなる。
ロジック回路シャットダウン回路８においては、第１及び第２のコントロール電圧が論理値Ｌｏｗに相当するレベルの電圧となることで、シャットダウン回路用第６及び第７のＦＥＴ３６，３７のいずれもが非導通状態となる。

シャットダウン回路用第６及び第７のＦＥＴ３６，３７の非導通に伴い、シャットダウン回路用第２乃至第５のＦＥＴ３２〜３５が導通状態となり、シャットダウン回路用第１のＦＥＴ３１のゲート及びソースがほぼグランド電位となるため、シャットダウン回路用第１のＦＥＴ３１は非導通状態となる。その結果、ロジック回路電源供給端子２１に印加された電源電圧のロジック回路７への供給は遮断されることとなる。
したがって、ロジック回路７からは、第１及び第２のバイアス回路５，６を動作状態とする電圧が出力されなくなるため、第１及び第２の信号増幅器１，２の双方が非動作状態とされることとなる。
このように、本発明の実施の形態におけるロジック回路シャットダウン回路８は、第１又は第２のコントロール電圧のいずれか一方が論理値Ｈｉｇｈに相当するレベルの場合、及び、第１及び第２のコントロール電圧の双方が論理値Ｈｉｇｈに相当するレベルの場合、シャットダウン回路用第１のＦＥＴ３１が導通状態となることで動作状態となる一方、第１及び第２のコントロール電圧の双方が論理値Ｌｏｗに相当するレベルの場合には、シャットダウン回路用第１のＦＥＴ３１が非導通状態となることで非動作状態となるもので、いわゆるＯＲゲートとして機能するものとなっている。

このように本発明の実施の形態におけるシャットダウン機能付き増幅器においては、従来と異なり、第１及び第２の信号増幅器１，２の出力段に対して並列接続となる抵抗器を介することなくロジック回路シャットダウン回路８を介してロジック回路７への電源供給が行われるため、第１及び第２の信号増幅器１，２の出力負荷インピーダンスの低下を招くことがない。

先に説明したように、図５に示された回路において、５０ＫΩの抵抗器５３を介してロジック回路５７への電源供給を行う従来の増幅器の場合、Ｐ−１ｄＢ（ＩＮ）は、−１６．９ｄＢｍである（図１０参照）のに対して、本発明の実施の形態における増幅器の場合には、第１の信号増幅器１、第２の信号増幅器２のいずれの動作状態においても図８に示された特性となるため、Ｐ−１ｄＢ（ＩＮ）は、−１６．２ｄＢｍとなり、従来回路に比してＰ−１ｄＢ（ＩＮ）が０．７ｄＢ改善されたものとなっている。

また、図５に示された従来回路において、同様に５０ＫΩの抵抗器５３を介してロジック回路５７への電源供給を行う構成とした場合に、ＩＩＰ３は、−９．５ｄＢｍである（図１１参照）のに対して、本発明の実施の形態における増幅器の場合には、第１の信号増幅器１、第２の信号増幅器２のいずれの動作状態においても図９に示された特性となるため、ＩＩＰ３は、−５．８ｄＢｍとなり、従来回路に比してＩＩＰ３が３．７ｄＢ改善されたものとなっている。

例えば、図７に示されたような従来回路においては、スタンバイ機能が備えられていないため、利得可変状態をスタンバイ状態と擬制している。
すなわち、この場合、第１及び第２の信号増幅器５０，６４が共に非動作状態とされるため、これらの消費電流は零となる。しかしながら、ロジック回路５７は、ロジック回路電源供給端子７３を介して常時電源電圧の供給を受けるため、第１及び第２の信号増幅器５０，６４の動作状態が如何なる場合においてもロジック回路５７の消費電流を抑制することができない。

これに対して、本発明の実施の形態におけるシャットダウン機能付き増幅器においては、先に説明したように本来はロジック回路７の動作状態を制御するための第１及び第２のコントロール電圧をロジック回路シャットダウン回路８の動作制御に流用し、ロジック回路７への電源電圧をロジック回路シャットダウン回路８を介して供給できるようにしたので、第１及び第２のコントロール電圧が第１及び第２の信号増幅器１，３の双方を非動作状態とするレベルとなった場合には、同時にロジック回路シャットダウン回路８も非動作状態となるため、結果としてロジック回路７への電源電圧の供給が遮断され、それによりロジック回路７における消費電流が従来回路に比して大幅に削減されることとなる。

このように、本発明の実施の形態において、ロジック回路シャットダウン回路８の制御は、既存のコントロール電圧を流用するため、ロジック回路シャットダウン回路８の動作制御のために、新たなコントロール電圧を必要とせず、そのため、新たなコントロール電圧印加端子を設ける必要もない。

例えば、図５に示された従来回路において、利得可変時をスタンバイ状態と見なした場合のロジック回路５７の消費電流は、３４８．１μＡであるのに対して、本発明の実施の形態におけるロジック回路７の消費電流は、１２．８μＡであり、従来回路に比して３３５．３μＡの消費電流の低減がなされている。これを消費電流の低減率に換算してみると、その低減率は９６．２％となり、本発明の実施の形態におけるシャットダウン機能付き増幅器は、著しい消費電流の削減が可能なものであることが理解できる。

なお、マルチバンド用増幅器などのように複数の高周波信号に対する複数の増幅器の動作を制御する場合には、その増幅器の構成数に伴いロジック回路の規模が増大し、それにより、その消費電流（換言すれば”捨て電流”）が増加し、スタンバイ状態における消費電流が著しく増加してしまうが、本発明を適用することにより、増幅器の構成数及びロジック回路の規模に比例した消費電流の増加を大幅に抑制することができ、バッテリー寿命の延命化のための低消費電流化に著しい改善を期待できる。

次に、図３を参照しつつ第２の基本構成例について説明する。
なお、図１に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の構成例は、先の図１に示された構成例にさらに信号増幅器を一つ増やしたものである。
以下、具体的に説明すれば、まず、この第２の基本構成例における増幅器は、第１乃至第３の信号増幅器１，２，２２、第１乃至第３の増幅器１，２，２２に対応して設けられた第１乃至第３のバイアス回路５，６，２４と、第１乃至第３のバイアス回路５，６，２４の動作を制御するロジック回路７と、このロジック回路７への電源供給を制御するロジック回路シャットダウン回路８とを主たる構成要素として構成されてなるものである。

第３の信号増幅器２２は、その入力段が第３の入力ＤＣカット用キャパシタ２３を介して第３の高周波信号入力端子２７に接続されると共に、第３のバイアス回路２４に接続され、第３のバイアス回路２４によるバイアス供給が可能となっている。
また、第３の信号増幅器２２の出力段は、第３の出力ＤＣカット用キャパシタ２６を介して第３の高周波信号出力端子２８に接続されると共に、チョークインダクタ２５を介して第３の電源電圧印加端子２９に接続されており、外部からの電源供給がなされるようになっている。

ロジック回路７の入力段には、第１乃至第３のコントロール電圧印加端子１９，２０，３０をそれぞれ介して、第１乃至第３のコントロール電圧が、それぞれ入力されるようになっている一方、出力段は、第１乃至第３のバイアス回路５，６，２４にそれぞれ接続されて、第１のコントロール電圧に応じて第１のバイアス回路５の動作が、第２のコントロール電圧に応じて第２のバイアス回路６の動作が、第３のコントロール電圧に応じて第３のバイアス回路２４の動作が、それぞれ制御可能に構成されたものとなっている。

ロジック回路シャットダウン回路８は、ロジック回路電源供給端子２１を介して外部から印加された電源電圧が入力されると共に、第１乃至第３のコントロール電圧印加端子１９，２０，３０を介して第１乃至第３のコントロール電圧が入力されるようになっている。そして、ロジック回路シャットダウン回路８は、これら第１乃至第３のコントロール電圧に応じて、ロジック回路電源供給端子２１に印加された電源電圧のロジック回路７への供給、又は、遮断を行うよう構成されたものとなっている。
しかして、かかる構成における動作は、先に図１、図２で説明した回路動作と基本的に同様であるので、ここでの再度の詳細な説明は省略することとする。

次に、第３の基本構成例について、図４を参照しつつ説明する。
なお、図１に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の基本構成例は、本発明を利得可変機能を有する増幅器に適用した例である。
すなわち、この第３の基本構成例における増幅器は、第１及び第２の信号増幅器１，２と、第１及び第２の増幅器１，２に対応して設けられた第１及び第２のバイアス回路５，６と、第１及び第２の信号増幅器１，２をバイパスする第１及び第２の増幅器バイパススイッチ回路５１，５２と、ロジック回路シャットダウン回路８とを主たる構成要素として構成されてなるものである。

第１の増幅器バイパススイッチ回路５１は、半導体素子などを用いてなる第１のスイッチ素子４４を中心に構成されてなり、ロジック回路７の制御により、第１の高周波信号入力端子１３と第１の信号増幅器１の出力段とを接続可能として、第１の信号増幅器１をバイパスできるよう構成されたものである。
すなわち、第１のスイッチ素子４４の一端は、ＤＣカット用キャパシタ４４を介して第１の高周波信号入力端子１３に接続される一方、他端は、ＤＣカット用キャパシタ４５を介して第１の信号増幅器１の出力段に接続されたものとなっている。
そして、第１のスイッチ素子４４の開閉成は、ロジック回路７からの制御信号に応じて行われるようになっている。

一方、第２の増幅器バイパススイッチ回路５２は、半導体素子などを用いてなる第２のスイッチ素子４７を中心に構成されてなり、ロジック回路７の制御により、第２の高周波信号入力端子１４と第２の信号増幅器２の出力段とを接続可能として、第２の信号増幅器２をバイパスできるよう構成されたものである。
すなわち、第２のスイッチ素子４７の一端は、ＤＣカット用キャパシタ４６を介して第２の高周波信号入力端子１４に接続される一方、他端は、ＤＣカット用キャパシタ４８を介して第２の信号増幅器２の出力段に接続されたものとなっている。
そして、第２のスイッチ素子４７の開閉成は、ロジック回路７からの制御信号に応じて行われるようになっている。

かかる構成においても、ロジック回路７は、ロジック回路シャットダウン回路８を介して電源供給を受ける点は、図１に示された第１の基本構成例の場合と基本的に同様である。
そして、この構成例の場合、利得可変時、すなわち、第１の信号増幅器１、又は、第２の信号増幅器２のいずれか、若しくは、双方をバイパスさせる場合、第１のバイアス回路５と第１の信号増幅器１の対、又は、第２のバイアス回路６と第２の信号増幅器２の対のいずれか一方、若しくは、双方の対が非動作状態とされ、これらのバイアス回路及び信号増幅器の消費電流が低減されることとなる。

１…第１の信号増幅器
２…第２の信号増幅器
５…第１のバイアス回路
６…第２のバイアス回路
７…ロジック回路
８…ロジック回路シャットダウン回路

Claims (2)

1. 入力信号の増幅を行う信号増幅器と、前記信号増幅器のバイアス供給を行うバイアス回路と、前記バイアス回路の動作を外部からのコントロール信号に応じて制御するロジック回路と、前記ロジック回路への電源供給を制御するロジック回路シャットダウン回路とを具備してなるシャットダウン機能付き増幅器であって、
   前記ロジック回路シャットダウン回路は、前記コントロール信号に応じて前記ロジック回路へ対する外部からの電源電圧の供給、遮断を制御するよう構成されてなることを特徴とするシャットダウン機能付き増幅器。
2. 前記信号増幅器は、第１の信号増幅器と第２の信号増幅器が設けられると共に、それぞれに対応して第１のバイアス回路と第２のバイアス回路が設けられ、
   前記第１及び第２の信号増幅器は、それぞれチョークインダクタを介して電源電圧が供給可能とされ、
   前記ロジック回路は、第１及び第２のコントロール信号が入力され、第１のコントロール信号に応じて前記第１のバイアス回路の動作を、第２のコントロール信号に応じて前記第２のバイアス回路の動作を、それぞれ制御する一方、
   前記ロジック回路シャットダウン回路は、前記第１及び第２のコントロール信号の内、少なくともいずれか一つが、対応する前記バイアス回路を動作状態とするレベルである場合に、前記ロジック回路へ外部からの電源電圧を供給可能に構成されてなることを特徴とする請求項１記載のシャットダウン機能付き増幅器。

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