CN112106293B - 放大电路 - Google Patents

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Abstract

放大电路(1)具备：FET(10)，具有源极端子(S1)、漏极端子(D1)、栅极端子(G1)；FET(20)，具有源极端子(S2)、漏极端子(D2)、栅极端子(G2)，并与FET(10)并联连接；FET(30)，具有与漏极端子(D1以及D2)连接的源极端子(S3)、漏极端子(D3)、以及栅极端子(G3)，并与FET(10以及20)进行共源共栅连接；以及反馈电路(21以及22)，将从源极端子(S2)或漏极端子(D2)输出的高频信号反馈到栅极端子(G2)，将FET(20)的栅极宽度W2除以FET(20)的栅极长度L2的值W2/L2比将FET(10)的栅极宽度W1除以FET(10)的栅极长度L1的值W1/L1小。

Description

放大电路
技术领域
本发明涉及共源共栅连接型的放大电路。
背景技术
对于用于移动通信设备的高频信号的放大电路，要求跨越宽的动态范围具有优异的放大特性以及噪声特性。
在专利文献1公开了在输入端子与输出端子之间对两个晶体管进行了共源共栅连接的放大电路。通过对两个晶体管进行共源共栅连接，从而降低米勒效应，使放大电路的频率特性提高。
此外，在专利文献2公开了为了应对多种多样的放大模式而在输入端子与输出端子之间并联连接了两个放大电路的半导体装置。更具体地，使两个放大电路中的一个包含的晶体管的栅极宽度和另一个包含的晶体管的栅极宽度不同。
在先技术文献
专利文献
专利文献1：日本特开2008-5160号公报
专利文献2：国际公开第2011/039792号
发明内容
发明要解决的课题
在像专利文献2记载的半导体装置那样并联连接的两个放大电路各自中，例如，应用专利文献1记载的共源共栅连接型的晶体管。也就是说，对一个放大电路使用栅极宽度大的共源共栅连接型的晶体管，对另一个放大电路使用栅极宽度小的共源共栅连接型的晶体管。根据该结构，能够得到如下的半导体装置，即，根据高频输入功率的强度，使栅极宽度不同的两个晶体管排他性地动作，由此能够跨越宽的动态范围而兼顾放大特性、噪声特性的提高和消耗电流的降低，且频率特性良好。
然而，若只是将专利文献1公开的结构和专利文献2公开的半导体装置进行组合，则尤其在栅极宽度小的晶体管中高频信号的失真特性会变得不充分。此外，输入输出阻抗会由于栅极宽度不同的两个晶体管的排他性动作而变动，因此难以取得与外部电路的阻抗匹配。
因此，本发明是为了解决上述课题而完成的，其目的在于，提供一种改善了失真特性以及阻抗匹配的共源共栅连接型的放大电路。
用于解决课题的技术方案
为了达到上述目的，本发明的一个方式涉及的放大电路具备：输入端子，输入高频信号；输出端子，输出被放大了的所述高频信号；第1晶体管，具有第1源极端子、第1漏极端子、以及经由所述输入端子被输入高频信号的第1栅极端子；第2晶体管，具有第2源极端子、第2漏极端子、以及经由所述输入端子被输入高频信号的第2栅极端子，并与所述第1晶体管并联连接；第3晶体管，具有与所述第1漏极端子以及所述第2漏极端子中的至少一个漏极端子连接的第3源极端子、输出被放大了的高频信号的第3漏极端子、以及被接地的第3栅极端子，并与所述第1晶体管以及所述第2晶体管中的至少一个晶体管进行共源共栅连接；以及一个以上的反馈电路，将从所述第2源极端子或所述第2漏极端子输出的高频信号反馈到所述第2栅极端子，将所述第1晶体管的栅极宽度设为W1，将所述第1晶体管的栅极长度设为L1，将所述第2晶体管的栅极宽度设为W2，将所述第2晶体管的栅极长度设为L2，在该情况下，W2/L2比W1/L1小。
发明效果
根据本发明，能够提供一种改善了失真特性以及阻抗匹配的共源共栅连接型的放大电路。
附图说明
图1A是实施方式涉及的放大电路及其周边电路的电路结构图。
图1B是实施方式的变形例1涉及的放大电路的电路结构图。
图2是实施例涉及的放大电路及其周边电路的电路结构图。
图3A是示出比较例涉及的放大电路的高频输入功率-高频输出功率特性的曲线图。
图3B是示出实施例涉及的放大电路的高频输入功率-高频输出功率特性的曲线图。
图4A是示出比较例涉及的第1晶体管以及第2晶体管的输入阻抗的史密斯圆图。
图4B是示出实施例涉及的第1晶体管以及第2晶体管的输入阻抗的史密斯圆图。
图5是对实施例以及比较例涉及的第2晶体管的各节点处的阻抗进行了比较的史密斯圆图。
图6是示出实施例涉及的第1晶体管以及第2晶体管的输出阻抗的史密斯圆图。
图7是变形例2涉及的放大电路的电路结构图。
图8是变形例3涉及的放大电路及其周边电路的电路结构图。
具体实施方式
以下，使用实施方式及其附图对本发明的实施方式进行详细说明。另外，以下说明的实施方式均示出总括性或具体的例子。在以下的实施方式中示出的数值、形状、材料、构成要素、构成要素的配置以及连接方式等是一个例子，其主旨并不在于限定本发明。关于以下的实施方式中的构成要素之中未记载于独立权利要求的构成要素，作为任意的构成要素而进行说明。此外，附图所示的构成要素的大小或大小之比未必严谨。
(实施方式)
[1.1实施方式涉及的放大电路的结构]
图1A是实施方式涉及的放大电路1及其周边电路的电路结构图。在同图中，示出了本实施方式涉及的放大电路1、偏置电路2、控制部3、以及电源电路4。
电源电路4对构成放大电路1的FET10、20以及30的各漏极端子供给驱动电压。
偏置电路2对构成放大电路1的FET10、20以及30的各栅极端子供给直流偏置电压。
控制部3对偏置电路2进行控制，并向偏置电路2输出控制信号，该控制信号用于根据输入到放大电路1的高频信号的功率强度对向放大电路1供给的直流偏置电压进行调整。
放大电路1具备输入端子100、输出端子200、FET10、20以及30、和反馈电路21以及22。
FET10是具有源极端子S1(第1源极端子)、漏极端子D1(第1漏极端子)、以及栅极端子G1(第1栅极端子)的第1晶体管，在本实施方式中，是n型的场效应型晶体管(FieldEffect Transistor)。FET10的栅极端子G1经由电容器C10与输入端子100连接，在FET10的栅极端子G1经由输入端子100被输入高频信号。FET10的源极端子S1经由电感器L1被接地。
FET20是具有源极端子S2(第2源极端子)、漏极端子D2(第2漏极端子)、以及栅极端子G2(第2栅极端子)的第2晶体管，在本实施方式中，是n型的场效应型晶体管。FET20的栅极端子G2经由电容器C20与输入端子100连接，在栅极端子G2经由输入端子100被输入高频信号。FET20的源极端子S2经由电感器L2被接地。
FET30是具有源极端子S3(第3源极端子)、漏极端子D3(第3漏极端子)、以及栅极端子G3(第3栅极端子)的第3晶体管，在本实施方式中，是n型的场效应型晶体管。
FET10和FET20并联连接。具体地，FET10的源极端子S1和FET20的源极端子S2与地(ground)连接，FET10的漏极端子D1与FET20的漏极端子D2连接。
FET30的源极端子S3与FET10的漏极端子D1以及FET20的漏极端子D2连接。FET30的漏极端子D3经由输出匹配电路与输出端子200连接。FET30的栅极端子G3经由电容器C30被接地。也就是说，FET30的栅极端子G3相对于高频信号被接地。
根据上述连接结构，FET30与FET10进行共源共栅连接，此外，与FET20也进行共源共栅连接。
另外，FET10、20以及30也可以是p型的场效应型晶体管。
反馈电路21是将从FET20的漏极端子D2输出的高频信号反馈到FET20的栅极端子G2的电路。
反馈电路22是如下的反馈电路，即，通过FET20的源极端子S2的电位变化，从而对FET20的栅极端子G2-源极端子S2间电压(VGS)施加反馈，或者从源极端子S2对栅极端子G2施加反馈。
也就是说，反馈电路21以及22是将从源极端子S2或漏极端子D2输出的高频信号反馈到栅极端子G2的一个以上的反馈电路。
在此，将FET10的栅极宽度设为W1，将FET10的栅极长度设为L1。此外，将FET20的栅极宽度设为W2、将FET20的栅极长度设为L2。在该情况下，在本实施方式涉及的放大电路1中，满足以下的式1。
[数学式1]
根据式1的关系，在本实施方式涉及的放大电路1中，(1)在高频输入信号的功率强度相对小的情况下，高频输入信号流过FET10，作为优化了噪声系数的高增益且低噪声系数模式进行动作。另一方面，(2)在高频输入信号的功率强度相对大的情况下，高频输入信号流过FET20，作为低电流且低失真模式(具有优异的失真特性)进行动作。
具体地，在高频输入信号的功率强度相对小的情况下，偏置电路2基于来自控制部3的控制信号，对FET10的栅极端子G1以及FET30的栅极端子G3供给进行了优化的直流偏置电压。此外，在高频输入信号的功率强度相对大的情况下，基于来自控制部3的控制信号，对FET20的栅极端子G2以及FET30的栅极端子G3供给进行了优化的直流偏置电压。由此，FET10以及20根据高频输入信号的功率强度排他性地执行放大动作。
通常，在对高频信号进行放大的放大电路中，配合接收信号的功率强度，大多选择(1)在接收信号弱的情况下应用的、优化了噪声系数的高增益且低噪声系数模式、以及(2)在接收信号强至某种程度的情况下应用的低电流且低失真(具有优异的失真特性)模式这两种模式中的任一种。因此，可设想，通过排他性地选择特性不同的两种晶体管，从而实现上述两种模式。但是，在应用LW比(W/L)小的晶体管的情况下，虽然可实现某种程度的低电流且低失真模式，但是根据使用放大电路的频带，其失真特性变得不充分，得不到完全的低失真特性。此外，在为了实现上述两种模式而对LW比(W/L)不同的两种晶体管进行切换使用的情况下，使用各个FET的情况下的输入阻抗不同，因此会引起FET10以及20的输入端子侧的阻抗的不匹配。
相对于此，根据本实施方式涉及的放大电路1的上述结构，在将晶体管的栅极宽度设为W并将栅极长度设为L的情况下，通过在所谓的LW比(W/L)小的FET20的输入输出间(即，在栅极-源极间或栅极-漏极间)配置反馈电路21或22，从而能够使FET10以及20的输入阻抗一致，此外，能够改善失真特性。进而，相对于在输入端子100侧并联配置的FET10以及20，在输出端子200侧配置有与FET10以及20进行共同连接的FET30。由此，能够使对FET10和FET30进行了共源共栅连接的信号路径和对FET20和FET30进行了共源共栅连接的信号路径的输出阻抗一致。
另外，本实施方式涉及的放大电路1只要具备反馈电路21以及22中的至少一者即可。关于反馈电路21以及22的作用，将在后面叙述。
此外，也可以通过开关对反馈电路21与FET20的栅极端子G2的连接进行切换。图1B是实施方式的变形例1涉及的放大电路1C的电路结构图。相对于放大电路1，本变形例涉及的放大电路1C还具备串联地连接在反馈电路21与FET20的栅极端子G2之间的开关SW3。如图1B所示，在反馈电路21与FET20的栅极端子G2之间串联地连接有开关SW3。开关SW3在FET20进行放大动作的情况下(低电流且低失真模式时)成为导通状态(ON)，将反馈电路21连接到FET20的栅极端子G2。此外，开关SW3在FET10进行放大动作的情况下(高增益且低噪声系数模式时)成为非导通状态(OFF)，将反馈电路21从FET20的栅极端子G2分离。由此，能够在FET10进行放大动作的情况下抑制起因于反馈电路21的噪声绕入到FET10而使FET10的噪声系数劣化。因此，能够维持高增益且低噪声系数模式所需的低的噪声系数。
再次返回到图1A，对放大电路1及其周边电路进行说明。放大电路1还具备电感器L1、电容器C10、C20以及C30、电阻元件R21、R22以及R23、和输出匹配电路31。
电感器L1是一端与FET10的源极端子S1连接且另一端与地连接的第1电感器。
电感器L2是如下的第2电感器，即，构成反馈电路22，且一端与FET20的源极端子S2连接，另一端与地连接。
根据上述连接结构，电感器L1以及L2是具有所谓的源极负反馈功能的电感器，通过针对漏极-源极间电流的上升而将源极电位相对于地拉高，从而抑制栅极-源极间电压的上升。其结果是，变得能够抑制漏极-源极间电流的增加，因此例如能够降低三阶交调失真。即，电感器L1以及L2分别作为如下的反馈电路而发挥功能，即，在FET10以及20中，将从源极端子输出的高频信号(基于高频信号的源极端子的电位)的反馈施加到栅极-源极间电压，从而改善失真特性。
在此，电感器L2的电感值可以比电感器L1的电感值大。由此，能够增大从FET20的源极端子S2向栅极端子G2的反馈量，因此能够降低三阶交调失真，能够进一步改善失真特性。即，能够改善LW比(W/L)小的FET20的失真特性，使得从低失真模式进一步向低失真模式接近。由此，放大电路1变得能够更可靠地实现在接收信号强至某种程度的情况下应用的低电流且低失真模式。此外，虽然可通过将与源极端子连接的电感器的电感值设定得大来改善失真特性，但是另一方面增益会下降。从该观点出发，在与FET20相比要求高增益的FET10中，能够相对地减小电感器L1的电感值而抑制失真特性的改善，由此抑制FET10的增益劣化。
电容器C10是串联配置在输入端子100与栅极端子G1之间的第1电容器。电容器C10具有阻断输入端子100与FET10之间的直流分量的通过的功能，并且作为使FET10的输入阻抗匹配的元件而发挥功能。
电容器C20是串联配置在输入端子100与栅极端子G2之间的第2电容器。电容器C20具有阻断输入端子100与FET20之间的直流分量的通过的功能，并且作为使FET20的输入阻抗匹配的元件而发挥功能。
电容器C30串联配置在地与栅极端子G3之间。电容器C30具有阻断FET30与地之间的直流分量的通过的功能。
电阻元件R21串联配置在偏置电路2与FET10的栅极端子G1之间。电阻元件R22串联配置在偏置电路2与FET20的栅极端子G2之间。电阻元件R23串联配置在偏置电路2与FET30的栅极端子G3之间。电阻元件R21、R22以及R23分别具有如下的功能，即，将从偏置电路2输出的偏置直流电流作为偏置直流电压而施加到FET10、20以及30。
输出匹配电路31具有电感器L31、电容器C31以及C32。并联连接了电感器L31和电容器C31的电路串联配置在电源电路4与FET30的漏极端子D3之间。电容器C32串联配置在FET30的漏极端子D3与输出端子200之间。由此，输出匹配电路31具有阻断FET30与输出端子200之间的直流分量的通过的功能以及调整放大电路1的输出阻抗的功能。
[1.2实施例涉及的放大电路的结构]
图2是实施例涉及的放大电路1A及其周边电路的电路结构图。在同图中，示出了本实施例涉及的放大电路1A、偏置电路2、控制部3、以及电源电路4。本实施例涉及的放大电路1A与实施方式涉及的放大电路1相比较，不同点仅在于，代替反馈电路21以及22而附加了作为其具体电路结构的反馈电路21A以及22A。以下，关于本实施例涉及的放大电路1A，对于与实施方式涉及的放大电路1相同的结构，省略说明，以不同的结构为中心进行说明。
放大电路1A具备输入端子100、输出端子200、FET10、20以及30、和反馈电路21A以及22A。此外，放大电路1A还具备电容器C10、C20以及C30、电阻元件R21、R22以及R23、和输出匹配电路31。
反馈电路21A是将从FET20的漏极端子D2输出的高频信号反馈到FET20的栅极端子G2的电路，具有电容器C1和电阻元件R1。电容器C1和电阻元件R1串联连接，该串联连接的电路的一端与FET20的漏极端子D2连接，另一端与FET20的栅极端子G2连接。也就是说，反馈电路21A包含所谓的CR串联电路。
反馈电路22A是将从FET20的源极端子S2输出的高频信号(基于高频信号的源极端子S2的电位)的反馈施加到FET20的栅极-源极间电压的电路，具有电感器L1以及L3。电感器L1是一端与FET10的源极端子S1连接且另一端与地连接的第1电感器。电感器L3是一端与FET10的源极端子S1连接且另一端与FET20的源极端子S2连接的第3电感器。由此，串联连接了电感器L1以及L3的电路的一端与FET20的源极端子S2连接，另一端与地连接。也就是说，实施方式涉及的反馈电路22中的电感器L2包含实施例涉及的反馈电路22A中的电感器L1以及L3。
根据实施例涉及的放大电路1A的源极连接用电感器的结构，作为FET20的源极连接用电感器的电感器(L1+L3)包含作为FET10的源极连接用电感器的电感器L1，因此能够降低源极连接用电感器的形成区域，能够有助于放大电路1A的小型化。
接着，对能够通过反馈电路21A以及22A在改善FET20的失真特性的同时使FET10和FET20的输入阻抗一致的原理进行说明。
[1.3失真特性的改善]
在FET放大元件的输入端(栅极端子)与输出端(漏极端子)之间设置了反馈路径的情况下，与未设置反馈路径的FET放大元件的输出信号包含的谐波相比较，设置了该反馈路径的FET放大元件的输出信号包含的谐波被抑制。具体地，设置了反馈路径的FET放大元件的IIP3(Third Order Intercept Point，三阶交调点)与未设置反馈路径的FET放大元件的IIP3相比较，变高以下倍数：
[数学式2]
在式2中，A是FET放大元件的增益，β表示反馈量。
在本实施例涉及的放大电路1A中，与源极端子S1连接的电感器L1是具有所谓的源极负反馈功能的电感器，通过针对漏极-源极间电流的上升而将源极电位相对于地拉高，从而抑制栅极-源极间电压的上升。其结果是，抑制漏极-源极间电流的增加。也就是说，电感器L1是将从FET10的源极端子S1输出的高频信号(相对于高频信号的源极端子S1的电位)的反馈施加到FET10的栅极-源极间电压的电路。电感器L1的电感值越大，FET10中的起因于电感器L1的栅极-源极间电压上升的抑制量，即，反馈量β10L越大。
另一方面，与源极端子S2连接的电感器(L1+L3)也是具有所谓的源极负反馈功能的电感器，通过针对漏极-源极间电流的上升而将源极电位相对于地拉高，从而抑制栅极-源极间电压的上升。其结果是，抑制漏极-源极间电流的增加。也就是说，电感器(L1+L3)是将从FET20的源极端子S2输出的高频信号(相对于高频信号的源极端子S2的电位)的反馈施加到FET20的栅极-源极间电压的电路。电感器(L1+L3)的电感值越大，FET20中的起因于电感器(L1+L3)的栅极-源极间电压上升的抑制量，即，反馈量β20L越大。
进而，关于FET20，由于附加了反馈电路21A，从而被附加起因于反馈电路21A的反馈量β21。
根据以上，FET20的反馈量(β20L+β21)变得比FET10的反馈量(β10L)大。由此，与FET10的IIP3相比较，FET20的IIP3变高，其结果是，相对于要求高增益且低噪声系数模式的FET10，能够使要求低电流且低失真模式的FET20的三阶交调失真降低而改善失真特性。由此，放大电路1A变得能够更可靠地实现在接收信号强至某种程度的情况下应用的低电流且低失真模式。
图3A是示出比较例涉及的放大电路的高频输入功率-高频输出功率特性的曲线图。此外，图3B是示出实施例涉及的放大电路1A的高频输入功率-高频输出功率特性的曲线图。另外，图3A所示的特性是LW比小的FET20+电感器L2的特性，图3B所示的特性是LW比小的FET20+电感器L2+反馈电路21A的特性。
另外，在本实施方式中，LW比小的FET20的LW比例如为60。相对于此，LW比大的FET20的LW比例如为600。
另外，比较例涉及的放大电路相对于实施例涉及的放大电路1A，不同点在于，没有反馈电路21A。
如图3A所示，在比较例涉及的放大电路中，IIP3(相对于高频输入功率的高频输出功率的基波和三次谐波交叉的点)为-3.7dBm。相对于此，如图3B所示，在实施例涉及的放大电路1A中，IIP3为+1.2dBm。也就是说，实施例涉及的放大电路1A与比较例涉及的放大电路相比较，能够在高频输入信号的功率强度相对大的低电流且低失真模式下降低三阶交调失真。
[1.4输入阻抗的匹配]
在源极端子连接有电感器的所谓的源极负反馈型的放大电路的输入阻抗Zin可用以下的式3表示。
[数学式3]
在式3中，gm是FET的互导，Ls是与源极端子连接的电感器的电感值，Cgs是FET的栅极-源极间的电容值，LG是连接在放大电路的外部的阻抗匹配用电感器的电感值。
根据式3，输入阻抗Zin的虚部能够通过外部连接电感器的电感值LG大致设为零。此外，输入阻抗Zin的实部能够通过gm、Ls、以及Cgs设为特性阻抗(例如，50Ω)。
在该情况下，因为FET20与FET10相比较LW比(W/L)小，所以Cgs变小。此外，在实施例涉及的放大电路1A中，式3中的Ls在FET10中相当于电感器L1，在FET20中相当于电感器(L1+L3)。从在低电流且低失真模式下降低三阶交调失真的观点出发，FET20与FET10相比较，增大了Ls。也就是说，FET20与FET10相比较，Ls大且Cgs小。因此，虽然通过反馈电路22A能够改善FET20的失真特性，但是FET20的输入阻抗会变得比FET10的输入阻抗高，因此变得难以使由式3规定的FET10以及20的输入阻抗一致。
相对于此，在FET放大元件的漏极端子与栅极端子之间附加了包含CR串联电路的反馈电路的情况下，理想情况下，FET放大元件的输入阻抗Zin可用式4表示。
[数学式4]
在式4中，RF是反馈电阻值，Av是电压增益。也就是说，在本实施例涉及的放大电路1A中，越减小反馈电路21A的电阻元件R1的电阻值，越能够降低FET20的输入阻抗。
在实施例涉及的放大电路1A中，通过反馈电路22A(电感器L1+L3)来改善FET20的失真特性。与此相伴地，根据式3，FET20的输入阻抗变得比FET10的输入阻抗大。相对于此，根据式4，通过利用对FET20附加的反馈电路21A对电阻元件R1的电阻值进行优化，从而能够降低FET20的输入阻抗。
也就是说，通过调整反馈电路21A的电阻元件R1的电阻值，从而能够调整FET20的输入阻抗，因此能够使FET10以及20的输入阻抗一致。
另外，反馈电路21A的电容器C1具有除去反馈信号的直流分量的功能。
图4A是示出比较例涉及的FET10以及20的输入阻抗的史密斯圆图。此外，图4B是示出实施例涉及的FET10以及20的输入阻抗的史密斯圆图。具体地，在图4A以及图4B中，示出了从包含与输入端子100连接的外置匹配电感器(电感值：LG)的节点观察FET10的情况下的输入阻抗和从该节点观察FET20的情况下的输入阻抗。另外，图4A中的点线示出比较例涉及的FET10的输入阻抗，图4A中的实线示出比较例涉及的FET20的输入阻抗。此外，图4B中的点线示出实施例涉及的FET10的输入阻抗，图4B中的实线示出实施例涉及的FET20的输入阻抗。比较图4A以及图4B，实施例涉及的放大电路1A与比较例涉及的放大电路相比，FET10的信号路径中的输入阻抗与FET20的信号路径中的输入阻抗的差异变小。也就是说，在实施例涉及的放大电路1A中，能够在(1)高增益且低噪声系数模式与(2)低电流且低失真模式之间使输入阻抗匹配。
图5是对实施例以及比较例涉及的FET20的各节点处的阻抗进行了比较的史密斯圆图。
首先，从节点x3(栅极端子G1)对实施例以及比较例涉及的FET10进行观察的输入阻抗在史密斯圆图中位于从特性阻抗(50Ω)向电容性侧偏移的地方。
接着，从节点x4(栅极端子G2)对比较例涉及的(没有反馈电路21A的)FET20进行观察的输入阻抗比从节点x3观察的FET10的输入阻抗位于高阻抗侧。这起因于，在式3中，FET20的Cgs比FET10的Cgs小，且FET20的Ls(L1+L3)比FET10的Ls(L1)大。
接着，从节点x3(栅极端子G2)对实施例涉及的(附加了反馈电路21A的)FET20进行观察的输入阻抗比从节点x4观察的比较例涉及的FET20的输入阻抗向低阻抗侧移动。这起因于，在式4中，相对于将FET20的漏极-栅极间设为开路状态(在式4中RF无限大)的比较例，在将漏极-栅极间设为反馈状态(在式4中RF为有限值)的实施例的情况下，输入阻抗变低。
接着，由于电容C11，从节点x2观察的实施例以及比较例涉及的FET20均向电容性侧移动，其中，电容C11是FET10的截止电容，可视为连接在输入端子100与地之间。此时，从节点x3观察的实施例涉及的FET20与从节点x3观察的比较例涉及的FET20相比为低阻抗，变得在史密斯圆图上更靠近特性阻抗(在史密斯圆图上位于中央侧)。因此，在从节点x3观察的实施例涉及的FET20的情况下，由电容器C11造成的阻抗的移动量小。也就是说，从节点x2观察的实施例涉及的FET20将维持比从节点x2观察的比较例涉及的FET20更靠史密斯圆图的中央侧的位置。
接着，由于外置匹配电感器(电感值：LG)，从节点x2观察的实施例以及比较例涉及的FET20均在等电阻圆上向顺时针方向移动。此时，从节点x2观察的实施例涉及的FET20与从节点x2观察的比较例涉及的FET20相比为低阻抗，变得在史密斯圆图上更靠近特性阻抗(在史密斯圆图上位于中央侧)，因此在从节点x2观察的实施例涉及的FET20的情况下，由外置匹配电感器造成的阻抗的移动量小。
其结果是，能够使从节点x1观察的实施例涉及的FET20的输入阻抗位于比从节点x1观察的比较例涉及的FET20的输入阻抗更靠近从节点x1观察的FET10的输入阻抗的位置。因而，实施例涉及的放大电路1A更能够使FET20的输入阻抗与具有低阻抗的FET10的阻抗一致。
像这样，从FET20的栅极端子G2(节点x3)对连接有反馈电路21A的FET20进行观察的阻抗与从栅极端子G2(节点x3)对未连接反馈电路21A的FET20单体进行观察的阻抗相比，在史密斯圆图上位于更靠中央侧。
即，通过设置反馈电路21A，从而能够使FET20的输入阻抗在史密斯圆图上靠近中央侧，能够减小由FET10的截止电容造成的该输入阻抗的变化。由此，与没有反馈电路21A的高阻抗的FET20的输入阻抗相比较，能够使具有反馈电路21A的FET20的输入阻抗变为低阻抗。因而，能够使FET20的输入阻抗与具有低阻抗的FET10的阻抗一致。
[1.5输出阻抗的匹配]
图6是示出实施例涉及的FET10以及20的输出阻抗的史密斯圆图。在同图中，示出了从输出端子200观察FET10以及FET30的情况下的输出阻抗(在图6中记载为FET10)、以及从输出端子200观察FET20以及FET30的情况下的输出阻抗(在图6中记载为FET20)。如图6所示，在实施例涉及的放大电路1A中，FET10的信号路径中的输出阻抗与FET20的信号路径中的输出阻抗的差异变小，能够在(1)高增益且低噪声系数模式与(2)低电流且低失真模式之间使输出阻抗匹配。
该输出阻抗的匹配起因于，在实施例涉及的放大电路1A中，在FET10的输出侧以及FET20的输出侧均共同地对FET30进行了共源共栅连接。
另外，与FET10以及20各自进行共源共栅连接的FET也可以不是共用的FET30，例如，也可以是与FET10以及20各自独立地进行共源共栅连接的两个FET。但是，在该情况下，在FET10的输出侧进行共源共栅连接的FET和在FET20的输出侧进行共源共栅连接的FET优选具有相同的LW比(W/L)。由此，能够使FET10的信号路径中的输出阻抗与FET20的信号路径中的输出阻抗一致。
[1.6变形例2涉及的放大电路]
图7是变形例2涉及的放大电路1B的电路结构图。在同图中，示出了变形例2涉及的放大电路1B的一部分的结构。本变形例涉及的放大电路1B与实施例涉及的放大电路1A相比较，仅反馈电路22B的结构不同。以下，关于本变形例涉及的放大电路1B，对于与实施例涉及的放大电路1A相同的结构，省略说明，以不同的结构为中心进行说明。
放大电路1B具备输入端子100(未图示)、输出端子200(未图示)、FET10、20以及30、和反馈电路21A以及22B。此外，放大电路1B还具备电容器C10、C20以及C30(未图示)、电阻元件R21、R22以及R23(未图示)、和输出匹配电路31(未图示)。
反馈电路22B是将从FET20的源极端子S2输出的高频信号反馈到FET20的栅极端子G2的电路，并具有电感器L1以及L3。反馈电路22B的电路结构与反馈电路22A的电路结构相同，在本变形例涉及的反馈电路22B示出了电感器L1以及L3的具体的安装结构。
与FET20的源极端子S2连接的电感器(L1+L3)包含形成在一个以上的平面的一个绕组的一端t1与另一端t2之间的布线而形成。电感器L1以及L3中的电感器L3包含上述绕组的中途的节点n1与一端t1之间的布线而形成。电感器L1包含节点n1与另一端t2之间的布线而形成。另外，也可以是，关于电感器L1，除了节点n1与另一端t2之间的绕组以外，还使用对节点n1和FET10的源极端子S1进行连结的布线来形成。此外，也可以是，关于电感器(L1+L3)，除了一端t1与另一端t2之间的绕组以外，还使用对一端t1和FET20的源极端子S2进行连结的布线来形成。此外，也可以是，关于电感器L3，除了一端t1与节点n1之间的绕组以外，还使用对一端t1和FET20的源极端子S2进行连结的布线来形成。
由此，能够通过一个绕组而不是两个绕组来形成电感器L1的至少一部分以及L3，因此能够有助于放大电路1B的小型化。
此外，作为另一个变形例涉及的放大电路，也可以相对于实施例涉及的放大电路1A，在连结输入端子100和电容器C20的信号路径插入对输入端子100和FET20的连接以及非连接进行切换的开关电路。
图8是变形例3涉及的放大电路1C及其周边电路的电路结构图。在同图中，示出了本变形例涉及的放大电路1C、偏置电路2、控制部3、以及电源电路4。本变形例涉及的放大电路1C与实施例涉及的放大电路1A相比较，不同点仅在于，在连结输入端子100和电容器C20的路径上附加了开关电路12。以下，关于本变形例涉及的放大电路1C，对于与实施例涉及的放大电路1A相同的结构，省略说明，以不同的结构为中心进行说明。
开关电路12例如包含开关SW1和开关SW2，其中，开关SW1为SPST(Single PoleSingle Throw，单刀单掷)型，串联配置在连结输入端子100和电容器C20的路径上，开关SW2配置在开关SW1和电容器C20的连接点与地之间。
根据本结构，(1)在高频输入信号的功率强度相对大的情况下，使开关SW1为导通状态，且使开关SW2为非导通状态，由此使FET20动作。此外，(2)在高频输入信号的功率强度相对小的情况下，使开关SW1为非导通状态，且使开关SW2为导通状态，由此使FET10动作。由此，在配置有FET10的信号路径上不配置开关电路12，因此能够抑制由开关损耗造成的FET10的噪声系数的劣化。此外，在FET10的动作时，将开关SW1设为非导通状态，将开关SW2设为导通状态，由此能够避免FET20作为截止电容而发挥作用。
(其它实施方式等)
以上，列举实施例以及变形例对本实施方式涉及的放大电路进行了说明，但是本发明的放大电路并不限定于上述实施方式。将上述实施方式中的任意的构成要素进行组合而实现的其它实施方式、在不脱离本发明的主旨的范围内对上述实施方式实施本领域技术人员想到的各种变形而得到的变形例、以及内置了本发明涉及的放大电路的各种设备也包含于本发明。
另外，上述实施方式涉及的FET10以及20例如可应用于低噪声放大元件(LNA：LowNoise Amplifier，低噪声放大器)。由此，能够提供改善了噪声系数以及失真特性的低噪声放大电路。
此外，上述实施方式涉及的放大电路1以及实施例涉及的放大电路1A也可以具备偏置电路2以及控制部3。
另外，在上述实施方式、实施例以及变形例涉及的放大电路中，也可以在对附图公开的各电路元件以及信号路径进行连接的路径之间插入其它高频电路元件以及布线等。
产业上的可利用性
本发明作为对高频信号进行放大的共源共栅连接型的放大电路，能够广泛利用于通信设备。
附图标记说明
1、1A、1B、1C：放大电路；
2：偏置电路；
3：控制部；
4：电源电路；
10、20、30：FET；
12：开关电路；
21、21A、22、22A、22B：反馈电路；
31：输出匹配电路；
100：输入端子；
200：输出端子；
C1、C10、C20、C30、C31、C32：电容器；
C11、C21：电容；
D1、D2、D3：漏极端子；
G1、G2、G3：栅极端子；
L1、L2、L3、L31：电感器；
R1、R21、R22、R23：电阻元件；
S1、S2、S3：源极端子；
SW1、SW2、SW3：开关。

Claims (13)

1.一种放大电路，具备：
输入端子，输入高频信号；
输出端子，输出被放大了的所述高频信号；
第1晶体管，具有第1源极端子、第1漏极端子、以及经由所述输入端子被输入高频信号的第1栅极端子；
第2晶体管，具有第2源极端子、第2漏极端子、以及经由所述输入端子被输入高频信号的第2栅极端子，并与所述第1晶体管并联连接；
第3晶体管，具有与所述第1漏极端子以及所述第2漏极端子中的至少一个漏极端子连接的第3源极端子、输出被放大了的高频信号的第3漏极端子、以及被接地的第3栅极端子，并与所述第1晶体管以及所述第2晶体管中的至少一个晶体管进行共源共栅连接；以及
一个以上的反馈电路，将从所述第2源极端子或所述第2漏极端子输出的高频信号反馈到所述第2栅极端子，
将所述第1晶体管的栅极宽度设为W1，将所述第1晶体管的栅极长度设为L1，将所述第2晶体管的栅极宽度设为W2，将所述第2晶体管的栅极长度设为L2，在该情况下，
W2/L2比W1/L1小。
2.根据权利要求1所述的放大电路，其中，
所述一个以上的反馈电路包含配置在所述第2漏极端子与所述第2栅极端子之间并串联连接了电阻元件和电容元件的反馈电路。
3.根据权利要求2所述的放大电路，其中，
从所述第2晶体管的所述第2栅极端子对连接有配置在所述第2漏极端子与所述第2栅极端子之间的所述反馈电路的第2晶体管进行观察的阻抗在史密斯圆图上位于比从所述第2栅极端子对第2晶体管单体进行观察的阻抗靠中央侧。
4.根据权利要求1～3中的任一项所述的放大电路，其中，
还具备：
第1电感器，串联配置在所述第1晶体管的第1源极端子与地之间；以及
第2电感器，串联配置在所述第2晶体管的第2源极端子与地之间，
所述一个以上的反馈电路包含具有所述第2电感器的反馈电路。
5.根据权利要求4所述的放大电路，其中，
所述第2电感器的电感值比所述第1电感器的电感值大。
6.根据权利要求1～3中的任一项所述的放大电路，其中，
还具备：
第1电感器，串联配置在所述第1晶体管的第1源极端子与地之间；以及
第3电感器，串联配置在所述第2晶体管的第2源极端子与所述第1电感器之间，
所述一个以上的反馈电路包含具有所述第1电感器以及所述第3电感器的反馈电路。
7.根据权利要求6所述的放大电路，其中，
所述第1电感器以及所述第3电感器包含形成在一个以上的平面的一个绕组的一端与另一端之间的布线而形成，
所述第3电感器包含所述绕组的中途的节点与所述一端之间的布线而形成，
所述第1电感器包含所述节点与所述另一端之间的布线而形成。
8.根据权利要求1～3中的任一项所述的放大电路，其中，
还具备：
第1电容器，串联配置在所述输入端子与所述第1栅极端子之间；以及
第2电容器，串联配置在所述输入端子与所述第2栅极端子之间。
9.根据权利要求1～3中的任一项所述的放大电路，其中，
还具备：
开关电路，配置在连结所述输入端子和所述第2栅极端子的路径上，对所述输入端子和所述第2晶体管的连接以及非连接进行切换。
10.根据权利要求1～3中的任一项所述的放大电路，其中，
所述第1晶体管以及所述第2晶体管为低噪声放大元件。
11.根据权利要求1～3中的任一项所述的放大电路，其中，
还具备：
偏置电路，对所述第1晶体管的所述第1栅极端子、所述第2晶体管的所述第2栅极端子、以及所述第3晶体管的所述第3栅极端子供给直流偏置电压；以及
控制部，根据输入到所述输入端子的高频信号的功率强度，对从所述偏置电路供给的所述直流偏置电压进行调整，由此使所述第1晶体管以及所述第2晶体管排他性地执行所述高频信号的放大动作。
12.根据权利要求1～3中的任一项所述的放大电路，其中，
还具备：开关，串联地连接在所述一个以上的反馈电路与所述第2晶体管的所述第2栅极端子之间。
13.根据权利要求12所述的放大电路，其中，
所述开关在所述第2晶体管进行放大动作的情况下成为导通状态，在所述第1晶体管进行放大动作的情况下成为非导通状态。
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