WO2020188649A1

WO2020188649A1 - 増幅回路

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Publication number: WO2020188649A1
Application number: PCT/JP2019/010926
Authority: WO
Inventors: 太田　泰昭
Original assignee: 三菱電機株式会社
Priority date: 2019-03-15
Filing date: 2019-03-15
Publication date: 2020-09-24
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Abstract

増幅回路は、第１導電型の第１トランジスタと、第１導電型と異なる第２導電型の第２トランジスタと、第３導電型の電界効果トランジスタである第３トランジスタと、第３導電型と異なる第４導電型の電界効果トランジスタである第４トランジスタと、を備える。第１トランジスタは、制御端子と、第１電位に接続された第１端子と、出力端子に接続された第２端子と、を有する。第２トランジスタは、入力端子に接続された制御端子と、出力端子に接続された第１端子と、第１トランジスタの制御端子に接続された第２端子と、を有する。第３トランジスタは、第１固定電位に接続されたゲートと、第２電位に接続されたソースと、出力端子に接続されたドレインと、を有する。第４トランジスタは、第１トランジスタの制御端子に接続されたゲートと、第２電位に接続されたソースと、出力端子に接続されたドレインと、を有する。

Description

増幅回路

　本発明は、増幅回路に関し、特に入力端子に入力された信号を増幅して出力端子に出力する増幅回路に関する。

　電子回路において、出力インピーダンスが低く、出力負荷の駆動力が大きい増幅回路が要求されている。このような増幅回路として、例えばスーパーソースフォロワ（Super Source Follower、ＳＳＦ）が知られている。ＳＳＦ回路は、インバーテッドダーリントン回路において、バイポーラトランジスタ（Bipolar Junction Transistor、ＢＪＴ）を電界効果トランジスタ（Field Effect Transistor、ＦＥＴ）に置き換えたものである。

　特許文献１は、入力トランジスタと、電流源負荷トランジスタと、ＰＭＯＳで構成された電流源トランジスタと、ＰＭＯＳで構成されたフィードバックトランジスタと、により構成されたＳＳＦ回路を開示している。

特開２０１３－１７９０７７号公報

　しかしながら、ＳＳＦ回路などの大駆動力の増幅回路では、出力波形の立上及び立下に大きなオーバシュート及びアンダシュートが発生し、立上セトリング時間及び立下セトリング時間が長くなる。本発明は、このような課題を解決するためになされたものであり、立上セトリング時間及び立下セトリング時間を短縮することができる増幅回路を得ることを目的とする。

　本発明の一態様は、入力端子に入力された信号を増幅して出力端子に出力する増幅回路を提供する。増幅回路は、第１導電型の第１トランジスタと、第１導電型と異なる第２導電型の第２トランジスタと、第３導電型の電界効果トランジスタである第３トランジスタと、第３導電型と異なる第４導電型の電界効果トランジスタである第４トランジスタと、を備える。第１トランジスタは、制御端子と、第１電位に接続された第１端子と、出力端子に接続された第２端子と、を有する。第２トランジスタは、入力端子に接続された制御端子と、出力端子に接続された第１端子と、第１トランジスタの制御端子に接続された第２端子と、を有する。第３トランジスタは、第１固定電位に接続されたゲートと、第２電位に接続されたソースと、出力端子に接続されたドレインと、を有する。第４トランジスタは、第１トランジスタの制御端子に接続されたゲートと、第２電位に接続されたソースと、出力端子に接続されたドレインと、を有する。

　本発明の他の態様は、入力端子に入力された信号を増幅して出力端子に出力する増幅回路を提供する。増幅回路は、第１導電型の第１電界効果トランジスタと、第１導電型と異なる第２導電型の第２電界効果トランジスタと、第２導電型の第３電界効果トランジスタと、第１導電型の第４電界効果トランジスタと、を備える。第１電界効果トランジスタは、ゲートと、第１電位に接続されたソースと、出力端子に接続されたドレインと、を有する。第２電界効果トランジスタは、入力端子に接続されたゲートと、出力端子に接続されたソースと、第１電界効果トランジスタのゲートに接続されたドレインと、を有する。第３電界効果トランジスタは、第１固定電位に接続されたゲートと、第２電位に接続されたソースと、出力端子に接続されたドレインと、を有する。第４電界効果トランジスタは、第１トランジスタの制御端子に接続されたゲートと、第２電位に接続されたソースと、出力端子に接続されたドレインと、を有する。

　本発明の更に他の態様は、入力端子に入力された信号を増幅して出力端子に出力する増幅回路を提供する。増幅回路は、第１導電型の第１トランジスタと、第１導電型と異なる第２導電型の第２トランジスタと、第３導電型の電界効果トランジスタである第３トランジスタと、ＲＣ回路と、を備える。第１トランジスタは、制御端子と、第１電位に接続された第１端子と、出力端子に接続された第２端子と、を有する。第２トランジスタは、入力端子に接続された制御端子と、出力端子に接続された第１端子と、第１トランジスタの制御端子に接続された第２端子と、を有する。第３トランジスタは、第１固定電位に接続されたゲートと、第２電位に接続されたソースと、出力端子に接続されたドレインと、を有する。ＲＣ回路は、出力端子、入力端子、及び第１電位のうちのいずれかと、第２トランジスタの第２端子と、の間に直列に接続される。

　本発明の増幅回路により、立上セトリング時間及び立下セトリング時間を短縮することができる。

本発明の実施の形態１に係る増幅回路の構成を示す図である。駆動ＦＥＴがＮ型ＦＥＴであるソースフォロワ回路の構成を示す図である。図２のソースフォロワ回路の小信号等価回路を示す図である。駆動ＦＥＴがＮ型ＦＥＴであるＳＳＦ回路の構成を示す図である。図４のＳＳＦ回路の小信号等価回路を示す図である。図１の増幅回路の小信号等価回路を示す図である。増幅回路の出力波形を示す模式図である。本発明の実施の形態２に係る増幅回路の構成を示す図である。駆動ＦＥＴがＰ型ＦＥＴであるソースフォロワ回路の構成を示す図である。図９のソースフォロワ回路の小信号等価回路を示す図である。駆動ＦＥＴがＰ型ＦＥＴであるＳＳＦ回路の構成を示す図である。図１１のＳＳＦ回路の小信号等価回路を示す図である。図８の増幅回路の小信号等価回路を示す図である。本発明の実施の形態３に係る増幅回路の構成を示す図である。図１４の増幅回路の小信号等価回路を示す図である。本発明の実施の形態４に係る増幅回路の構成を示す図である。図１６の増幅回路の小信号等価回路を示す図である。本発明の実施の形態５に係る増幅回路の構成を示す図である。図１８の増幅回路の小信号等価回路を示す図である。本発明の実施の形態６に係る増幅回路の構成を示す図である。図２０の増幅回路の小信号等価回路を示す図である。本発明の実施の形態７に係る増幅回路の構成を示す図である。駆動ＦＥＴがＮ型ＦＥＴであるＦＥＴ入力ＩＤ回路の構成を示す図である。図２３のＦＥＴ入力ＩＤ回路の小信号等価回路を示す図である。図２２の増幅回路の小信号等価回路を示す図である。本発明の実施の形態８に係る増幅回路の構成を示す図である。駆動ＦＥＴがＰ型ＦＥＴであるＦＥＴ入力ＩＤ回路の構成を示す図である。図２７のＦＥＴ入力ＩＤ回路の小信号等価回路を示す図である。図２６の増幅回路の小信号等価回路を示す図である。本発明の実施の形態９に係る増幅回路の構成を示す図である。駆動ＢＪＴがＮＰＮ型ＢＪＴであるエミッタフォロワ回路の構成を示す図である。図３１のエミッタフォロワ回路の小信号等価回路を示す図である。駆動ＢＪＴがＮＰＮ型ＢＪＴであるＩＤ回路の構成を示す図である。図３３のＩＤ回路の小信号等価回路を示す図である。図３０の増幅回路の小信号等価回路を示す図である。本発明の実施の形態１０に係る増幅回路の構成を示す図である。駆動ＢＪＴがＰＮＰ型ＢＪＴであるエミッタフォロワ回路の構成を示す図である。図３７のエミッタフォロワ回路の小信号等価回路を示す図である。駆動ＢＪＴがＰＮＰ型ＢＪＴであるＩＤ回路の構成を示す図である。図３９のＩＤ回路の小信号等価回路を示す図である。図３６の増幅回路の小信号等価回路を示す図である。本発明の実施の形態１１に係る増幅回路の構成を示す図である。本発明の実施の形態１１に係る増幅回路の構成を示す図である。本発明の実施の形態１１に係る増幅回路の構成を示す図である。本発明の実施の形態１１に係る増幅回路の構成を示す図である。本発明の実施の形態１１に係る増幅回路の構成を示す図である。本発明の実施の形態１１に係る増幅回路の構成を示す図である。本発明の実施の形態１２に係る増幅回路の構成を示す図である。本発明の実施の形態１２に係る増幅回路の構成を示す図である。本発明の実施の形態１２に係る増幅回路の構成を示す図である。本発明の実施の形態１２に係る増幅回路の構成を示す図である。本発明の実施の形態１２に係る増幅回路の構成を示す図である。本発明の実施の形態１２に係る増幅回路の構成を示す図である。本発明の実施の形態１３に係る増幅回路の構成を示す図である。本発明の実施の形態１３に係る増幅回路の構成を示す図である。本発明の実施の形態１３に係る増幅回路の構成を示す図である。本発明の実施の形態１３に係る増幅回路の構成を示す図である。本発明の実施の形態１３に係る増幅回路の構成を示す図である。本発明の実施の形態１３に係る増幅回路の構成を示す図である。

　本発明の実施の形態に係る増幅回路について、図面を参照しながら以下に説明する。各実施の形態において、同一又は同様の構成部分については同じ符号を付して、説明を省略する。また、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするため、既によく知られた事項の詳細説明及び実質的に同一の構成に対する重複説明を省略する場合がある。また、以下の説明及び図面の内容は、特許請求の範囲に記載の主題を限定することを意図するものではない。各実施の形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることもできる。

実施の形態１．
［１－１．構成］
　図１は、本発明の実施の形態１に係る増幅回路１００の構成を示す図である。増幅回路１００は、ソースフォロワ回路の一形態である。増幅回路１００は、例えばイメージセンサを駆動する電子回路に採用可能である。

　増幅回路１００は、駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２、電流源ＦＥＴ１０３、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５を備える。駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２及び帰還Ｎ型ＦＥＴ１０５は、Ｎ型ＦＥＴで構成されている。電流源ＦＥＴ１０３及び帰還Ｐ型ＦＥＴ１０４は、Ｐ型ＦＥＴで構成されている。

　ここで、ＦＥＴの導電型を表す「Ｎ型」及び「Ｐ型」は、本発明の「第１導電型」、「第２導電型」、「第３導電型」、及び「第４導電型」の一例である。第１導電型がＮ型であり、第２導電型がＰ型であってもよいし、その逆であってもよい。また、第３導電型がＮ型であり、第４導電型がＰ型であってもよいし、その逆であってもよい。

　負荷ＦＥＴ１０２のソースはＧＮＤに接続され、ドレインは駆動Ｎ型ＦＥＴ１０１のソースに接続されている。電流源ＦＥＴ１０３のドレインは駆動Ｎ型ＦＥＴ１０１のドレインに接続され、電流源ＦＥＴ１０３のソースは電源に接続されている。すなわち、電流源ＦＥＴ１０３と、駆動Ｎ型ＦＥＴ１０１と、負荷ＦＥＴ１０２とは、電源－ＧＮＤ間に直列に配置されている。

　なお、上記の「電源」は電源端子又は電源電位を表し、「ＧＮＤ」は接地電位を表す。「電源」及び「ＧＮＤ」は、本発明の「第１電位」及び「第２電位」の一例である。第１電位が電源であり、第２電位がＧＮＤであってもよいし、その逆であってもよい。

　駆動Ｎ型ＦＥＴ１０１のゲートには、増幅回路１００の入力端子ＩＮが接続されている。負荷ＦＥＴ１０２のゲートには、固定電位Ｖ１が入力される。これにより、負荷ＦＥＴ１０２は定電流源として機能する。

　なお、ＦＥＴの「ゲート」、「ソース」、及び「ドレイン」は、それぞれ本発明の「制御端子」、「第１端子」、及び「第２端子」の一例である。

　駆動Ｎ型ＦＥＴ１０１のソースと負荷ＦＥＴ１０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。

　帰還Ｐ型ＦＥＴ１０４のソースは電源に接続され、ドレインは帰還Ｎ型ＦＥＴ１０５のドレインに接続されている。帰還Ｎ型ＦＥＴ１０５のソースは、ＧＮＤに接続されている。帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５のゲートは、共に、電流源ＦＥＴ１０３のドレインと駆動Ｎ型ＦＥＴ１０１のドレインとの接続点に接続されている。

　帰還Ｐ型ＦＥＴ１０４のドレインと帰還Ｎ型ＦＥＴ１０５のドレインとの接続点は、出力端子ＯＵＴに接続されている。

［１－２．動作］
　増幅回路１００の動作原理を、従来のソースフォロワ回路及びＳＳＦ回路の動作原理と比較しながら説明する。

　図２は、従来のソースフォロワ回路１１０の構成を示す図である。図２では、負荷ＦＥＴ１０２のソースはＧＮＤに接続され、ドレインは駆動Ｎ型ＦＥＴ１０１のソースに接続されている。駆動Ｎ型ＦＥＴ１０１のドレインは電源に接続されている。すなわち、駆動Ｎ型ＦＥＴ１０１と、負荷ＦＥＴ１０２とは、電源－ＧＮＤ間に直列に配置されている。駆動Ｎ型ＦＥＴ１０１のソースと負荷ＦＥＴ１０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。負荷ＦＥＴ１０２のゲートは固定電位Ｖ１に接続され、負荷ＦＥＴ１０２は定電流源として機能する。図１の増幅回路１００と比較すると、ソースフォロワ回路１１０は、増幅回路１００から電流源ＦＥＴ１０３、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５を省いた構成を有する。

　図３は、図２のソースフォロワ回路１１０の小信号等価回路を示す図である。ソースフォロワ回路１１０の出力抵抗は、次の式（１）で表される。

　ここで、ｒ_ｄｎは駆動Ｎ型ＦＥＴ１０１の出力抵抗、ｒ_ｌｎは負荷ＦＥＴ１０２の出力抵抗、ｇｍ_ｄｎは駆動Ｎ型ＦＥＴ１０１の相互コンダクタンスである。また、式（１）において、「／／」の記号は、次の式（２）で定義されるものである。

　チャネル長変調が無い理想的なＦＥＴでは、ｒ_ｌｎ→∞、ｇｍ_ｄｎ＞＞１であるから、式（１）は、次の式（３）のように近似できる。

　図４は、ＳＳＦ回路１２０の構成を示す図である。図４のＳＳＦ回路１２０は、図３のソースフォロワ回路１１０に電流源ＦＥＴ１０３及び帰還Ｐ型ＦＥＴ１０４を追加した構成を有する。図１の増幅回路１００と比較すると、図４のＳＳＦ回路１２０は、増幅回路１００から帰還Ｎ型ＦＥＴ１０５を省いた構成を有する。

　図５は、図４のＳＳＦ回路１２０の小信号等価回路を示す図である。駆動Ｎ型ＦＥＴ１０１のドレイン及び出力端子におけるキルヒホッフの電流則から、次の式（４）及び式（５）が成り立つ。

　ここで、Ｖ_ｆｂは駆動Ｎ型ＦＥＴ１０１のドレイン電圧、ｒ_ｃｐは電流源ＦＥＴ１０３の出力抵抗、ｇｍ_ｆｂｐは帰還Ｐ型ＦＥＴ１０４の相互コンダクタンス、ｒ_ｆｐｂは帰還Ｐ型ＦＥＴ１０４の出力抵抗である。

　Ｖ_ｉｎ＝０とすると、式（４）及び式（５）から、出力抵抗を次の式（６）のように算出できる。

　チャネル長変調が無い理想的なＦＥＴでは、ｒ_ｌｎ→∞、ｒ_ｃｐ→∞、ｇｍ_ｄｎｒ_ｄｎ＞＞１、及びｇｍ_ｆｂｐｒ_ｆｂｐ＞＞１であるから、式（６）は、次の式（７）のように近似できる。

　式（７）を式（３）と比較すると、ＳＳＦ回路１２０では、出力抵抗がソースフォロワ回路１１０の１／ｒ_ｄｎｇｍ_ｆｂｐ倍に低減することがわかる。このため、ＳＳＦ回路１２０における出力負荷の駆動力は、ソースフォロワ回路１１０に比べて高い。

　図４に戻り、ＳＳＦ回路１２０の動作原理について説明する。

　入力端子の電圧が上昇すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が上昇するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が上昇し、かつドレイン電圧が下降する。出力端子は駆動Ｎ型ＦＥＴ１０１のソースに接続されているから、駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。

　同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧が下降することによって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加する。ここで、負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少に転じる。これにより、駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。

　逆に、入力端子の電圧が下降すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が下降するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が下降し、かつドレイン電圧が上昇する。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加に転じる。これにより、駆動Ｎ型ＦＥＴ１０１のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧下降の抑制とは、すなわち出力端子の電圧下降の抑制である。

　以上のことから、ＳＳＦ回路１２０では、ソースフォロワ回路１１０に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。

　次に、ＳＳＦ回路１２０の駆動方法を説明する。

　負荷ＦＥＴ１０２のソースに接地電位を印加し、電流源ＦＥＴ１０３のソース及び帰還Ｐ型ＦＥＴ１０４のソースに電源電位Ｖｄｄを印加する。負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とし、電流源ＦＥＴ１０３のゲートに固定電位Ｖ２を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ２＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動Ｎ型ＦＥＴ１０１のソースに接続された出力端子から出力信号を出力する。

　次に、本実施の形態に係る増幅回路１００の動作原理について説明する。図６は、図１の増幅回路１００の小信号等価回路を示す図である。駆動Ｎ型ＦＥＴ１０１のドレイン及び出力端子におけるキルヒホッフの電流則から、式（４）及び次の式（８）が成り立つ。　

　ここで、ｇｍ_ｆｂｎは帰還Ｎ型ＦＥＴ１０５の相互コンダクタンスであり、ｒ_ｆｂｎは帰還Ｎ型ＦＥＴ１０５の出力抵抗である。

　Ｖ_ｉｎ＝０とすると、式（４）及び式（８）から、出力抵抗を次の式（９）のように算出できる。

　チャネル長変調が無い理想的なＦＥＴでは、ｒ_ｌｎ→∞、ｒ_ｃｐ→∞、ｇｍ_ｄｎｒ_ｄｎ＞＞１、ｇｍ_ｆｂｐｒ_ｆｂｐ＞＞１、及びｇｍ_ｆｂｎｒ_ｆｂｎ＞＞１であるから、式（９）は、次の式（１０）のように近似できる。

　式（１０）を式（７）と比較すると、増幅回路１００では、出力抵抗がＳＳＦ回路１２０のｇｍ_ｆｂｐ／（ｇｍ_ｆｂｎ＋ｇｍ_ｆｂｐ）倍に低減することがわかる。このため、増幅回路１００における出力負荷の駆動力は、ＳＳＦ回路１２０に比べて高い。

　図１に戻り、増幅回路１００の動作原理について説明する。

　入力端子の電圧が上昇すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が上昇するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が上昇し、かつドレイン電圧が下降する。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧が下降することによって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。ここで、負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少に転じる。これにより、駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。

　逆に、入力端子の電圧が下降すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が下降するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が下降し、かつドレイン電圧が上昇する。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加に転じる。これにより、駆動Ｎ型ＦＥＴ１０１のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧下降の抑制とは、すなわち出力端子の電圧下降の抑制である。

　以上から、増幅回路１００では、ＳＳＦ回路１２０に比べて、帰還Ｎ型ＦＥＴ１０５が追加されたため出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立上時よりも立下時において、出力帰還速度が速くなる。そのため、増幅回路１００の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、図７に示した増幅回路１００の出力波形の立上時間ｔ_ｒ及び立下時間ｔ_ｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間ｔ_ｓｒ及び立下セトリング時間ｔ_ｓｆが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。

　次に、増幅回路１００の駆動方法を説明する。

　負荷ＦＥＴ１０２のソース及び帰還Ｎ型ＦＥＴ１０５のソースに接地電位を印加し、電流源ＦＥＴ１０３のソース及び帰還Ｐ型ＦＥＴ１０４のソースに電源電位Ｖｄｄを印加する。負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とし、電流源ＦＥＴ１０３のゲートに固定電位Ｖ２を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ２＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動Ｎ型ＦＥＴ１０１のソースに接続された出力端子から出力信号を出力する。

実施の形態２．
［２－１．構成］
　図８は、本発明の実施の形態２に係る増幅回路２００の構成を示す図である。増幅回路２００は、ソースフォロワ回路の一形態である。実施の形態２の増幅回路２００では、実施の形態１の増幅回路１００と異なり、駆動ＦＥＴがＰ型ＦＥＴである。

　増幅回路２００は、駆動Ｐ型ＦＥＴ２０１、負荷ＦＥＴ２０２、電流源ＦＥＴ２０３、帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５を備える。駆動Ｐ型ＦＥＴ２０１、負荷ＦＥＴ２０２及び帰還Ｐ型ＦＥＴ１０４は、Ｐ型ＦＥＴで構成されている。電流源ＦＥＴ２０３及び帰還Ｎ型ＦＥＴ１０５は、Ｎ型ＦＥＴで構成されている。

　負荷ＦＥＴ２０２のソースは電源に接続され、ドレインは駆動Ｐ型ＦＥＴ２０１のソースに接続されている。電流源ＦＥＴ２０３のドレインは駆動Ｐ型ＦＥＴ２０１のドレインに接続され、電流源ＦＥＴ２０３のソースはＧＮＤに接続されている。

　駆動Ｐ型ＦＥＴ２０１のゲートには、増幅回路２００の入力端子ＩＮが接続されている。負荷ＦＥＴ２０２のゲートには、固定電位Ｖ１が入力される。これにより、負荷ＦＥＴ２０２は定電流源として機能する。

　駆動Ｐ型ＦＥＴ２０１のソースと負荷ＦＥＴ２０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。

　帰還Ｐ型ＦＥＴ１０４のソースは電源に接続され、ドレインは帰還Ｎ型ＦＥＴ１０５のドレインに接続されている。帰還Ｎ型ＦＥＴ１０５のソースは、ＧＮＤに接続されている。帰還Ｐ型ＦＥＴ１０４及び帰還Ｎ型ＦＥＴ１０５のゲートは、共に、電流源ＦＥＴ２０３のドレインと駆動Ｐ型ＦＥＴ２０１のドレインとの接続点に接続されている。

［２－２．動作］
　増幅回路２００の動作原理を、従来のソースフォロワ回路及びＳＳＦ回路の動作原理と比較しながら説明する。

　図９は、従来のソースフォロワ回路２１０の構成を示す図である。図９では、負荷ＦＥＴ２０２のソースは電源に接続され、ドレインは駆動Ｐ型ＦＥＴ２０１のソースに接続されている。駆動Ｐ型ＦＥＴ２０１のドレインはＧＮＤに接続されている。駆動Ｐ型ＦＥＴ２０１のソースと負荷ＦＥＴ２０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。負荷ＦＥＴ２０２のゲートは固定電位Ｖ１に接続され、負荷ＦＥＴ２０２は定電流源として機能する。

　図１０は、図９のソースフォロワ回路２１０の小信号等価回路を示す図である。ソースフォロワ回路２１０の出力抵抗は、次の式（１１）で表される。

　ここで、ｒ_ｄｐは駆動Ｐ型ＦＥＴ２０１の出力抵抗、ｒ_ｌｐは負荷ＦＥＴ２０２の出力抵抗、ｇｍ_ｄｐは駆動Ｐ型ＦＥＴ２０１の相互コンダクタンスである。

　チャネル長変調が無い理想的なＦＥＴでは、ｒ_ｌｎ→∞、ｇｍ_ｄｎ＞＞１であるから、式（１１）は、次の式（１２）のように近似できる。

　図１１は、ＳＳＦ回路２２０の構成を示す図である。図４のＳＳＦ回路２２０は、図９のソースフォロワ回路２１０に電流源ＦＥＴ２０３及び帰還Ｎ型ＦＥＴ１０５を追加した構成を有する。図１の増幅回路２００と比較すると、図４のＳＳＦ回路２２０は、増幅回路２００から帰還Ｐ型ＦＥＴ１０４を省いた構成を有する。

　図１２は、図１１のＳＳＦ回路２２０の小信号等価回路を示す図である。駆動Ｐ型ＦＥＴ２０１のドレイン及び出力端子におけるキルヒホッフの電流則から、次の式（１３）及び式（１４）が成り立つ。

　ここで、ｒ_ｃｎは電流源ＦＥＴ２０３の出力抵抗である。

　Ｖ_ｉｎ＝０とすると、式（１３）及び式（１４）から、出力抵抗を次の式（１５）のように算出できる。

　チャネル長変調が無い理想的なＦＥＴでは、ｒ_ｌｐ→∞、ｒ_ｃｎ→∞、ｇｍ_ｄｐｒ_ｄｐ＞＞１、及びｇｍ_ｆｐｎｒ_ｆｐｎ＞＞１であるから、式（１５）は、次の式（１６）のように近似できる。

　式（１６）を式（１２）と比較すると、ＳＳＦ回路２２０では、出力抵抗がソースフォロワ回路２１０の１／ｒ_ｄｐｇｍ_ｆｂｎ倍に低減することがわかる。このため、ＳＳＦ回路２２０における出力負荷の駆動力は、ソースフォロワ回路２１０に比べて高い。

　図１１に戻り、ＳＳＦ回路２２０の動作原理について説明する。

　入力端子の電圧が上昇すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が上昇するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が上昇し、かつドレイン電圧が下降する。出力端子は駆動Ｐ型ＦＥＴ２０１のソースに接続されているから、駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。

　同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧が下降することによって、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。ここで、負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加に転じる。これにより、駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。

　逆に、入力端子の電圧が下降すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が下降するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が下降し、かつドレイン電圧が上昇する。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の上昇によって、帰還Ｎ型ＦＥＴ１０５のゲート電圧が上昇してソース－ドレイン間電流が増加する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少に転じる。これにより、駆動Ｐ型ＦＥＴ２０１のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧下降の抑制とは、すなわち出力端子の電圧下降の抑制である。

　以上のことから、ＳＳＦ回路２２０では、ソースフォロワ回路２１０に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。

　次に、ＳＳＦ回路２２０の駆動方法を説明する。

　負荷ＦＥＴ２０２のソースに電源電位Ｖｄｄを印加し、電流源ＦＥＴ２０３のソース及び帰還Ｎ型ＦＥＴ１０５のソースに接地電位を印加する。負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とし、電流源ＦＥＴ２０３のゲートに固定電位Ｖ２を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞Ｖ２＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動Ｐ型ＦＥＴ２０１のソースに接続された出力端子から出力信号を出力する。

　次に、本実施の形態に係る増幅回路２００の動作原理について説明する。図１３は、図８の増幅回路２００の小信号等価回路を示す図である。駆動Ｐ型ＦＥＴ２０１のドレイン及び出力端子におけるキルヒホッフの電流則から、式（１３）及び次の式（１７）が成り立つ。

　Ｖ_ｉｎ＝０とすると、式（１３）及び式（１７）から、出力抵抗を次の式（１８）のように算出できる。

　チャネル長変調が無い理想的なＦＥＴでは、ｒ_ｌｐ→∞、ｒ_ｃｎ→∞、ｇｍ_ｄｐｒ_ｄｐ＞＞１、ｇｍ_ｆｂｎｒ_ｆｂｎ＞＞１、及びｇｍ_ｆｂｐｒ_ｆｂｐ＞＞１であるから、式（１８）は、次の式（１９）のように近似できる。

　式（１９）を式（１６）と比較すると、増幅回路２００では、出力抵抗がＳＳＦ回路２２０のｇｍ_ｆｂｎ／（ｇｍ_ｆｂｎ＋ｇｍ_ｆｂｐ）倍に低減することがわかる。このため、増幅回路２００における出力負荷の駆動力は、ＳＳＦ回路２２０に比べて高い。

　図８に戻り、増幅回路２００の動作原理について説明する。

　入力端子の電圧が上昇すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が上昇するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が上昇し、かつドレイン電圧が下降する。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧が下降することによって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。ここで、負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加に転じる。これにより、駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。

　逆に、入力端子の電圧が下降すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が下降するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が下降し、かつドレイン電圧が上昇する。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少に転じる。これにより、駆動Ｐ型ＦＥＴ２０１のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧下降の抑制とは、すなわち出力端子の電圧下降の抑制である。

　以上から、増幅回路２００では、ＳＳＦ回路２２０に比べて、帰還Ｐ型ＦＥＴ１０４が追加されたため出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立下時よりも立上時において、出力帰還速度が速くなる。そのため、増幅回路２００の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路２００の出力波形の立上時間ｔ_ｒ及び立下時間ｔ_ｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間ｔ_ｓｒ及び立下セトリング時間ｔ_ｓｆが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。

　次に、増幅回路２００の駆動方法を説明する。

　負荷ＦＥＴ２０２のソース及び帰還Ｐ型ＦＥＴ１０４のソースに電源電位Ｖｄｄを印加し、電流源ＦＥＴ２０３のソース及び帰還Ｎ型ＦＥＴ１０５のソースに接地電位を印加する。負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とし、電流源ＦＥＴ２０３のゲートに固定電位Ｖ２を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞Ｖ２＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動Ｐ型ＦＥＴ２０１のソースに接続された出力端子から出力信号を出力する。

実施の形態３．
［３－１．構成］
　図１４は、本発明の実施の形態３に係る増幅回路３００の構成を示す図である。増幅回路３００は、ソースフォロワ回路の一形態である。増幅回路３００は、電流源ＦＥＴ１０３のゲートの接続以外は図４に示したＳＳＦ回路１２０と同様の構成を有する。すなわち、電流源ＦＥＴ１０３のゲートは、ＳＳＦ回路１２０では固定電位Ｖ２に接続されているが、増幅回路３００では入力端子に接続されている。これによって、駆動Ｎ型ＦＥＴ１０１と電流源ＦＥＴ１０３はインバータ回路を構成する。

［３－２．動作］
　図１５は、図１４の増幅回路３００の小信号等価回路を示す図である。駆動Ｎ型ＦＥＴ１０１のドレイン及び出力端子におけるキルヒホッフの電流則から、次の式（２０）及び式（２１）が成り立つ。

　ここで、ｇｍ_ｃｐは電流源ＦＥＴ１０３の相互コンダクタンスである。

　Ｖ_ｉｎ＝０とすると、式（２０）及び式（２１）から、出力抵抗を次の式（２２）のように算出できる。

　式（２２）は、ＳＳＦ回路１２０の出力抵抗を示す式（６）と同一である。したがって、ＳＳＦ回路１２０と本実施の形態における増幅回路３００の出力抵抗は同じであり、出力負荷の駆動力も同じであることがわかる。

　図１４に戻り、増幅回路３００の動作原理について説明する。

　入力端子の電圧が上昇すると、駆動Ｎ型ＦＥＴ１０１及び電流源ＦＥＴ１０３のゲート電圧が上昇するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加し、かつ電流源ＦＥＴ１０３のソース－ドレイン間電流が減少する。その結果、ＳＳＦ回路１２０よりも速やかに、駆動Ｎ型ＦＥＴ１０１のソース電圧が上昇し、かつドレイン電圧が下降する。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の下降によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少に転じる。これにより、駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。

　逆に、入力端子の電圧が下降すると、駆動Ｎ型ＦＥＴ１０１及び電流源ＦＥＴ１０３のゲート電圧が下降するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少し、かつ電流源ＦＥＴ１０３のソース－ドレイン間電流が増加する。その結果、ＳＳＦ回路１２０よりも速やかに、駆動Ｎ型ＦＥＴ１０１のソース電圧が下降し、かつドレイン電圧が上昇する。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加に転じる。これにより、駆動Ｎ型ＦＥＴ１０１のソース電圧下降及びドレイン電圧上昇が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧下降の抑制とは、すなわち出力端子の電圧下降の抑制である。

　以上から、増幅回路３００では、ＳＳＦ回路１２０に比べて、電流源ＦＥＴ１０３が入力端子に接続されたため入力伝達速度が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立下時よりも立上時において、入力伝達速度が速くなる。そのため、増幅回路３００の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路３００の出力波形の立上時間ｔ_ｒ及び立下時間ｔ_ｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間ｔ_ｓｒ及び立下セトリング時間ｔ_ｓｆが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。

　次に、増幅回路３００の駆動方法を説明する。

　負荷ＦＥＴ１０２のソースに接地電位を印加し、電流源ＦＥＴ１０３のソース及び帰還Ｐ型ＦＥＴ１０４のソースに電源電位Ｖｄｄを印加する。負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で、駆動Ｎ型ＦＥＴ１０１のゲート及び電流源ＦＥＴ１０３のゲートに接続された入力端子に入力信号を入力し、駆動Ｎ型ＦＥＴ１０１のソースに接続された出力端子から出力信号を出力する。

実施の形態４．
［４－１．構成］
　図１６は、本発明の実施の形態４に係る増幅回路４００の構成を示す図である。増幅回路４００は、ソースフォロワ回路の一形態である。増幅回路４００は、電流源ＦＥＴ２０３のゲートの接続以外は図１１に示したＳＳＦ回路２２０と同様の構成を有する。すなわち、電流源ＦＥＴ２０３のゲートは、ＳＳＦ回路２２０では固定電位Ｖ２に接続されているが、増幅回路４００では入力端子に接続されている。これによって、駆動Ｐ型ＦＥＴ２０１と電流源ＦＥＴ２０３はインバータ回路を構成する。

［４－２．動作］
　図１７は、図１６の増幅回路４００の小信号等価回路を示す図である。駆動Ｐ型ＦＥＴ２０１のドレイン及び出力端子におけるキルヒホッフの電流則から、次の式（２３）及び式（２４）が成り立つ。

　ここで、ｇｍ_ｃｎは電流源ＦＥＴ２０３の相互コンダクタンスである。

　Ｖ_ｉｎ＝０とすると、式（２３）及び式（２４）から、出力抵抗を次の式（２５）のように算出できる。

　式（２５）は、ＳＳＦ回路２２０の出力抵抗を示す式（１５）と同一である。したがって、ＳＳＦ回路２２０と本実施の形態における増幅回路４００の出力抵抗は同じであり、出力負荷の駆動力も同じであることがわかる。

　図１６に戻り、増幅回路４００の動作原理について説明する。

　入力端子の電圧が上昇すると、駆動Ｐ型ＦＥＴ２０１及び電流源ＦＥＴ２０３のゲート電圧が上昇するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少し、かつ電流源ＦＥＴ２０３のソース－ドレイン間電流が増加する。その結果、ＳＳＦ回路２２０よりも速やかに、駆動Ｐ型ＦＥＴ２０１のソース電圧が上昇し、かつドレイン電圧が下降する。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の下降によって、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加に転じる。これにより、駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。

　逆に、入力端子の電圧が下降すると、駆動Ｐ型ＦＥＴ２０１及び電流源ＦＥＴ２０３のゲート電圧が下降するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加し、かつ電流源ＦＥＴ２０３のソース－ドレイン間電流が減少する。その結果、ＳＳＦ回路２２０よりも速やかに、駆動Ｐ型ＦＥＴ２０１のソース電圧が下降し、かつドレイン電圧が上昇する。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の上昇によって、帰還Ｎ型ＦＥＴ１０５のゲート電圧が上昇してソース－ドレイン間電流が増加する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少に転じる。これにより、駆動Ｐ型ＦＥＴ２０１のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。

　以上から、増幅回路４００では、ＳＳＦ回路２２０に比べて、電流源ＦＥＴ２０３が入力端子に接続されたため入力伝達速度が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立下時よりも立上時において、入力伝達速度が速くなる。そのため、増幅回路４００の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路４００の出力波形の立上時間ｔ_ｒ及び立下時間ｔ_ｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間ｔ_ｓｒ及び立下セトリング時間ｔ_ｓｆが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。

　次に、増幅回路４００の駆動方法を説明する。

　負荷ＦＥＴ２０２のソースに電源電位Ｖｄｄを印加し、電流源ＦＥＴ２０３のソース及び帰還Ｎ型ＦＥＴ１０５のソースに接地電位を印加する。負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で、駆動Ｐ型ＦＥＴ２０１のゲート及び電流源ＦＥＴ２０３のゲートに接続した入力端子に入力信号を入力し、駆動Ｐ型ＦＥＴ２０１のソースに接続された出力端子から出力信号を出力する。

実施の形態５．
［５－１．構成］
　図１８は、本発明の実施の形態５に係る増幅回路５００の構成を示す図である。増幅回路５００は、電流源ＦＥＴ１０３のゲートの接続以外は図１に示した増幅回路１００と同様の構成を有する。すなわち、電流源ＦＥＴ１０３のゲートは、増幅回路１００では固定電位Ｖ２に接続されているが、増幅回路５００では入力端子に接続されている。これによって、駆動Ｎ型ＦＥＴ１０１と電流源ＦＥＴ１０３はインバータ回路を構成する。

［５－２．動作］
　図１９は、図１８の増幅回路５００の小信号等価回路を示す図である。駆動Ｎ型ＦＥＴ１０１のドレイン及び出力端子におけるキルヒホッフの電流則から、式（２０）及び次の式（２６）が成り立つ。

　Ｖ_ｉｎ＝０とすると、式（２０）及び式（２６）から、出力抵抗を次の式（２７）のように算出できる。

　式（２７）は、実施の形態１の増幅回路１００の出力抵抗を示す式（９）と同一である。したがって、増幅回路１００と本実施の形態における増幅回路５００の出力抵抗は同じであり、出力負荷の駆動力も同じであることがわかる。

　図１８に戻り、増幅回路５００の動作原理について説明する。

　入力端子の電圧が上昇すると、駆動Ｎ型ＦＥＴ１０１及び電流源ＦＥＴ１０３のゲート電圧が上昇するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加し、かつ電流源ＦＥＴ１０３のソース－ドレイン間電流が減少する。その結果、ＳＳＦ回路１２０よりも速やかに、駆動Ｎ型ＦＥＴ１０１のソース電圧が上昇し、かつドレイン電圧が下降する。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧が下降することによって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。ここで、負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少に転じる。これにより、駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。

　逆に、入力端子の電圧が下降すると、駆動Ｎ型ＦＥＴ１０１及び電流源ＦＥＴ１０３のゲート電圧が下降するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少し、かつ電流源ＦＥＴ１０３のソース－ドレイン間電流が増加する。その結果、ＳＳＦ回路１２０よりも速やかに、駆動Ｎ型ＦＥＴ１０１のソース電圧が下降し、かつドレイン電圧が上昇する。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加に転じる。これにより、駆動Ｎ型ＦＥＴ１０１のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧下降の抑制とは、すなわち出力端子の電圧下降の抑制である。

　以上から、増幅回路５００では、ＳＳＦ回路１２０に比べて、帰還Ｎ型ＦＥＴ１０５が追加されたため出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立上時よりも立下時において、出力帰還速度が速くなる。そのため、増幅回路５００の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路５００の出力波形の立上時間ｔ_ｒ及び立下時間ｔ_ｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間ｔ_ｓｒ及び立下セトリング時間ｔ_ｓｆが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。

　次に、増幅回路５００の駆動方法を説明する。

　負荷ＦＥＴ１０２のソース及び帰還Ｎ型ＦＥＴ１０５のソースに接地電位を印加し、電流源ＦＥＴ１０３のソース及び帰還Ｐ型ＦＥＴ１０４のソースに電源電位Ｖｄｄを印加する。負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で、駆動Ｎ型ＦＥＴ１０１のゲート及び電流源ＦＥＴ１０３のゲートに接続された入力端子に入力信号を入力し、駆動Ｎ型ＦＥＴ１０１のソースに接続された出力端子から出力信号を出力する。

実施の形態６．
［６－１．構成］
　図２０は、本発明の実施の形態６に係る増幅回路６００の構成を示す図である。増幅回路６００は、電流源ＦＥＴ２０３のゲートの接続以外は図８に示した増幅回路２００と同様の構成を有する。すなわち、電流源ＦＥＴ２０３のゲートは、増幅回路２００では固定電位Ｖ２に接続されているが、増幅回路６００では入力端子に接続されている。これによって、駆動Ｐ型ＦＥＴ２０１と電流源ＦＥＴ２０３はインバータ回路を構成する。

［６－２．動作］
　図２１は、図２０の増幅回路６００の小信号等価回路を示す図である。駆動Ｐ型ＦＥＴ２０１のドレイン及び出力端子におけるキルヒホッフの電流則から、式（２３）及び次の式（２８）が成り立つ。

　Ｖ_ｉｎ＝０とすると、式（２３）及び式（２８）から、出力抵抗を次の式（２９）のように算出できる。

　式（２９）は、実施の形態２の増幅回路２００の出力抵抗を示す式（１８）と同一である。したがって、増幅回路２００と本実施の形態における増幅回路６００の出力抵抗は同じであり、出力負荷の駆動力も同じであることがわかる。

　図２０に戻り、増幅回路６００の動作原理について説明する。

　入力端子の電圧が上昇すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が上昇するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少し、かつ電流源ＦＥＴ２０３のソース－ドレイン間電流が増加する。その結果、ＳＳＦ回路２２０よりも速やかに、駆動Ｐ型ＦＥＴ２０１のソース電圧が上昇し、かつドレイン電圧が下降する。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧が下降することによって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。ここで、負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加に転じる。これにより、駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。

　逆に、入力端子の電圧が下降すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が下降するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加し、かつ電流源ＦＥＴ２０３のソース－ドレイン間電流が減少する。その結果、ＳＳＦ回路２２０よりも速やかに、駆動Ｐ型ＦＥＴ２０１のソース電圧が下降し、かつドレイン電圧が上昇する。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少に転じる。これにより、駆動Ｐ型ＦＥＴ２０１のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧下降の抑制とは、すなわち出力端子の電圧下降の抑制である。

　以上から、増幅回路６００では、ＳＳＦ回路２２０に比べて、帰還Ｐ型ＦＥＴ１０４が追加されたため出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立下時よりも立上時において、出力帰還速度が速くなる。そのため、増幅回路６００の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路６００の出力波形の立上時間ｔ_ｒ及び立下時間ｔ_ｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間ｔ_ｓｒ及び立下セトリング時間ｔ_ｓｆが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。

　次に、増幅回路６００の駆動方法を説明する。

　負荷ＦＥＴ２０２のソース及び帰還Ｐ型ＦＥＴ１０４のソースに電源電位Ｖｄｄを印加し、電流源ＦＥＴ２０３のソース及び帰還Ｎ型ＦＥＴ１０５のソースに接地電位を印加する。負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で駆動Ｐ型ＦＥＴ２０１のゲート及び電流源ＦＥＴ２０３のゲートに接続された入力端子に入力信号を入力し、駆動Ｐ型ＦＥＴ２０１のソースに接続された出力端子から出力信号を出力する。

実施の形態７．
［７－１．構成］
　図２２は、本発明の実施の形態７に係る増幅回路７００の構成を示す図である。増幅回路７００は、ダーリントン回路の一形態である。増幅回路７００は、駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２、帰還Ｎ型ＦＥＴ１０５及び帰還ＰＮＰ型バイポーラトランジスタ（ＢＪＴ、Bipolar Junction Transistor）５０４を備える。

　負荷ＦＥＴ１０２のソースはＧＮＤに接続され、ドレインは駆動Ｎ型ＦＥＴ１０１のソースに接続されている。駆動Ｎ型ＦＥＴ１０１のドレインは帰還ＰＮＰ型ＢＪＴ５０４のベースに接続されている。駆動Ｎ型ＦＥＴ１０１のゲートには、増幅回路１００の入力端子ＩＮが接続されている。負荷ＦＥＴ１０２のゲートには、固定電位Ｖ１が入力される。

　ここで、ＢＪＴの導電型を表す「ＰＮＰ型」及び「ＮＰＮ型」は、本発明の「第１導電型」及び「第２導電型」の一例である。第１導電型がＰＮＰ型であり、第２導電型がＮＰＮ型であってもよいし、その逆であってもよい。

　また、ＢＪＴの「ベース」、「エミッタ」、及び「コレクタ」は、それぞれ本発明の「制御端子」、「第１端子」、及び「第２端子」の一例である。

　帰還ＰＮＰ型ＢＪＴ５０４のエミッタは電源に接続され、コレクタは帰還Ｎ型ＦＥＴ１０５のゲートに接続されている。帰還Ｎ型ＦＥＴ１０５のソースは、ＧＮＤに接続されている。帰還ＰＮＰ型ＢＪＴ５０４のコレクタと帰還Ｎ型ＦＥＴ１０５のドレインとの接続点は、出力端子ＯＵＴに接続されている。

　図１に示した実施の形態１の増幅回路１００と比較すると、増幅回路７００は、増幅回路１００において、帰還Ｐ型ＦＥＴ１０４を帰還ＰＮＰ型ＢＪＴ５０４に変更し、電流源ＦＥＴ１０３を取り除いた構成を有する。

［７－２．動作］
　増幅回路７００の動作原理を、従来のソースフォロワ回路１１０（図２）及び従来のＦＥＴ入力インバ-テッドダーリントン（ＩＤ）回路の動作原理と比較しながら説明する。

　図２３は、従来のＦＥＴ入力ＩＤ回路７２０の構成を示す図である。ＦＥＴ入力ＩＤ回路７２０は、図２に示したソースフォロワ回路１１０に加えて、帰還ＰＮＰ型ＢＪＴ５０４を備える。帰還ＰＮＰ型ＢＪＴ５０４のエミッタは電源に接続され、コレクタは出力端子ＯＵＴに接続され、ベースは駆動Ｎ型ＦＥＴ１０１のドレインに接続されている。これによって、帰還ＰＮＰ型ＢＪＴ５０４は帰還回路を構成する。図２２の増幅回路７００と比較すると、ＦＥＴ入力ＩＤ回路７２０は、増幅回路７００から帰還Ｎ型ＦＥＴ１０５を省いた構成を有する。

　図２４は、図２３のＦＥＴ入力ＩＤ回路７２０の小信号等価回路を示す図である。駆動Ｎ型ＦＥＴ１０１のドレイン及び出力端子におけるキルヒホッフの電流則から、次の式（３０）及び式（３１）が成り立つ。

　ここで、ｒ_{ｆｂｐ_ｂ}は帰還ＰＮＰ型ＢＪＴ５０４のベース抵抗、ｒ_{ｆｂｐ_ｃ}は帰還ＰＮＰ型ＢＪＴ５０４のコレクタ抵抗である。

　Ｖ_ｉｎ＝０とすると、式（３０）及び式（３１）から、出力抵抗を次の式（３２）のように算出できる。

　チャネル長変調が無い理想的なＦＥＴでは、ｒ_ｌｎ→∞、ｒ_ｄｎ＞＞ｒ_{ｆｂｐ_ｂ}、ｇｍ_ｄｎｒ_ｄｎ＞＞１、及びｇｍ_ｆｂｐｒ_{ｆｂｐ_ｃ}＞＞１であるから、式（３２）は、次の式（３３）のように近似できる。

　式（３３）を式（３）と比較すると、ＦＥＴ入力ＩＤ回路７２０では、出力抵抗がソースフォロワ回路１１０の１／ｇｍ_ｆｂｐｒ_{ｆｂｐ_ｂ}倍に低減することがわかる。このため、ＦＥＴ入力ＩＤ回路７２０における出力負荷の駆動力は、ソースフォロワ回路１１０に比べて高い。

　図２３に戻り、ＦＥＴ入力ＩＤ回路７２０の動作原理について説明する。

　入力端子の電圧が上昇すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が上昇するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が上昇し、かつドレイン電圧が下降する。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の下降によって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が下降してコレクタ電流が増加する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少に転じる。これにより、駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。

　逆に、入力端子の電圧が下降すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が下降するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が下降し、かつドレイン電圧が上昇する。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の上昇によって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が上昇してコレクタ電流が減少する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加に転じ、駆動Ｎ型ＦＥＴ１０１のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。

　以上のことから、ＦＥＴ入力ＩＤ回路７２０では、ソースフォロワ回路１１０に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。

　次に、ＦＥＴ入力ＩＤ回路７２０の駆動方法を説明する。

　負荷ＦＥＴ１０２のソースに接地電位を印加し、帰還ＰＮＰ型ＢＪＴ５０４のエミッタに電源電位Ｖｄｄを印加し、負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動Ｎ型ＦＥＴ１０１のソースに接続された出力端子から出力信号を出力する。

　次に、本実施の形態に係る増幅回路７００の動作原理について説明する。図２５は、図２２の増幅回路７００の小信号等価回路を示す図である。駆動Ｎ型ＦＥＴ１０１のドレイン及び出力端子におけるキルヒホッフの電流則から、式（３０）及び次の式（３４）が成り立つ。

　Ｖ_ｉｎ＝０とすると、式（３０）及び式（３４）から、出力抵抗を次の式（３５）のように算出できる。

　チャネル長変調が無い理想的なＦＥＴでは、ｒ_ｌｎ→∞、ｒ_ｄｎ＞＞ｒ_{ｆｂｐ_ｂ}、ｇｍ_ｄｎｒ_ｄｎ＞＞１、ｇｍ_ｆｂｎｒ_ｆｂｎ、及びｇｍ_ｆｂｐｒ_{ｆｂｐ_ｃ}＞＞１であるから、式（３５）は、次の式（３６）のように近似できる。

　式（３６）を式（３３）と比較すると、増幅回路７００では、出力抵抗がＦＥＴ入力ＩＤ回路７２０のｇｍ_ｆｂｐ／（ｇｍ_ｆｂｎ＋ｇｍ_ｆｂｐ）倍に低減することがわかる。このため、増幅回路７００における出力負荷の駆動力は、ＦＥＴ入力ＩＤ回路７２０に比べて高い。

　図２２に戻り、増幅回路７００の動作原理について説明する。

　入力端子の電圧が上昇すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が上昇するため、ソース－ドレイン間電流が増加する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が上昇し、かつドレイン電圧が下降する。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の下降によって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が下降してコレクタ電流が増加し、かつ帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少に転じる。これにより、駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。

　逆に、入力端子の電圧が下降すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が下降するため、ソース－ドレイン間電流が減少する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が下降し、かつドレイン電圧が上昇する。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の上昇によって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が上昇してコレクタ電流が減少し、かつ帰還Ｎ型ＦＥＴ１０５のゲート電圧が上昇してソース－ドレイン間電流が増加する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加に転じる。これにより、駆動Ｎ型ＦＥＴ１０１のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。

　以上から、本実施の形態における増幅回路７００では、ＦＥＴ入力ＩＤ回路７２０に比べて、帰還Ｎ型ＦＥＴ１０５が追加されたため出力帰還速度が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立上時よりも立下時において、出力帰還速度が速くなる。そのため、増幅回路７００の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路７００の出力波形の立上時間ｔ_ｒ及び立下時間ｔ_ｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間ｔ_ｓｒ及び立下セトリング時間ｔ_ｓｆが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。

　次に、増幅回路７００の駆動方法を説明する。

　負荷ＦＥＴ１０２のソース及び帰還Ｎ型ＦＥＴ１０５のソースに接地電位を印加し、帰還ＰＮＰ型ＢＪＴ５０４のエミッタに電源電位Ｖｄｄを印加する。負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係を満たすものとする。この状態で入力端子に入力信号を入力し、駆動Ｎ型ＦＥＴ１０１のソースに接続された出力端子から出力信号を出力する。

　なお、本実施の形態において、帰還Ｎ型ＦＥＴ１０５を帰還ＮＰＮ型ＢＪＴに変更することはできない。なぜなら、その場合は帰還ＰＮＰ型ＢＪＴ５０４のエミッタ－ベース間電流が、帰還ＮＰＮ型ＢＪＴのベース－エミッタ間電流となってしまい、帰還ＰＮＰ型ＢＪＴ５０４及び帰還ＮＰＮ型ＢＪＴの両方に、常時コレクタ電流が流れてしまうからである。

実施の形態８．
［８－１．構成］
　図２６は、本発明の実施の形態６に係る増幅回路８００の構成を示す図である。増幅回路８００は、ダーリントン回路の一形態である。実施の形態８の増幅回路８００では、実施の形態７の増幅回路７００と異なり、駆動ＦＥＴがＰ型ＦＥＴである。

　増幅回路８００は、駆動Ｐ型ＦＥＴ２０１、負荷ＦＥＴ２０２、帰還Ｐ型ＦＥＴ１０４及び帰還ＮＰＮ型ＢＪＴ６０５を備える。

　負荷ＦＥＴ２０２のソースは電源に接続され、ドレインは駆動Ｐ型ＦＥＴ２０１のソースに接続されている。駆動Ｐ型ＦＥＴ２０１のゲートには、増幅回路８００の入力端子ＩＮが接続されている。負荷ＦＥＴ２０２のゲートには、固定電位Ｖ１が入力される。

　帰還Ｐ型ＦＥＴ１０４のソースは電源に接続され、ドレインは帰還ＮＰＮ型ＢＪＴ６０５のコレクタに接続されている。帰還ＮＰＮ型ＢＪＴ６０５のエミッタは、ＧＮＤに接続されている。帰還Ｐ型ＦＥＴ１０４のゲート及び帰還ＮＰＮ型ＢＪＴ６０５のベースは、共に、駆動Ｐ型ＦＥＴ２０１のドレインに接続されている。

　帰還Ｐ型ＦＥＴ１０４のドレインと帰還ＮＰＮ型ＢＪＴ６０５のコレクタとの接続点は、出力端子ＯＵＴに接続されている。

［８－２．動作］
　増幅回路８００の動作原理を、従来のソースフォロワ回路１１０（図２）及び従来のＦＥＴ入力インバ-テッドダーリントン（ＩＤ）回路の動作原理と比較しながら説明する。

　図２７は、従来のＦＥＴ入力ＩＤ回路８２０の構成を示す図である。ＦＥＴ入力ＩＤ回路８２０は、図２に示したソースフォロワ回路１１０に加えて、帰還ＮＰＮ型ＢＪＴ６０５を備える。帰還ＮＰＮ型ＢＪＴ６０５のエミッタはＧＮＤに接続され、コレクタは出力端子ＯＵＴに接続され、ベースは駆動Ｐ型ＦＥＴ２０１のソースに接続されている。これによって、帰還ＮＰＮ型ＢＪＴ６０５は帰還回路を構成する。図２６の増幅回路８００と比較すると、ＦＥＴ入力ＩＤ回路８２０は、増幅回路８００から帰還Ｐ型ＦＥＴ１０４を省いた構成を有する。

　図２８は、図２７のＦＥＴ入力ＩＤ回路８２０の小信号等価回路を示す図である。駆動Ｐ型ＦＥＴ２０１のドレイン及び出力端子におけるキルヒホッフの電流則から、次の式（３７）及び式（３８）が成り立つ。

　ここで、ｒ_{ｆｂｎ_ｂ}は帰還ＮＰＮ型ＢＪＴ６０５のベース抵抗、ｒ_{ｆｂｎ_ｃ}は帰還ＮＰＮ型ＢＪＴ６０５のコレクタ抵抗である。

　Ｖ_ｉｎ＝０とすると、式（３７）及び式（３８）から、出力抵抗を次の式（３９）のように算出できる。

　チャネル長変調が無い理想的なＦＥＴでは、ｒ_ｌｐ→∞、ｒ_ｄｎ＞＞ｒ_{ｆｂｎ_ｂ}、ｇｍ_ｄｐｒ_ｄｐ＞＞１、及びｇｍ_ｆｂｎｒ_{ｆｂｎ_ｃ}＞＞１であるから、式（３９）は、次の式（４０）のように近似できる。

　式（４０）を式（３）と比較すると、ＦＥＴ入力ＩＤ回路８２０では、出力抵抗がソースフォロワ回路１１０の１／ｇｍ_ｆｂｎｒ_{ｆｂｎ_ｂ}倍に低減することがわかる。このため、ＦＥＴ入力ＩＤ回路８２０における出力負荷の駆動力は、ソースフォロワ回路１１０に比べて高い。

　図２７に戻り、ＦＥＴ入力ＩＤ回路８２０の動作原理について説明する。

　入力端子の電圧が上昇すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が上昇するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が上昇し、かつドレイン電圧が下降する。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の下降によって、帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が下降してコレクタ電流が減少する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加に転じる。これにより、駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。

　逆に、入力端子の電圧が下降すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が下降するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が下降し、かつドレイン電圧が上昇する。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の上昇によって、帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が上昇してコレクタ電流が増加する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少に転じる。これにより、駆動Ｐ型ＦＥＴ２０１のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。

　以上のことから、ＦＥＴ入力ＩＤ回路８２０では、ソースフォロワ回路１１０に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。

　次に、ＦＥＴ入力ＩＤ回路８２０の駆動方法を説明する。

　負荷ＦＥＴ１０２のソースに電源電位Ｖｄｄを印加し、帰還ＮＰＮ型ＢＪＴ６０５のエミッタに接地電位を印加する。負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動Ｐ型ＦＥＴ２０１に接続された出力端子から出力信号を出力する。

　次に、本実施の形態に係る増幅回路８００の動作原理について説明する。図２９は、図２６の増幅回路８００の小信号等価回路を示す図である。駆動Ｐ型ＦＥＴ２０１のドレイン及び出力端子におけるキルヒホッフの電流則から、式（３７）及び次の式（４１）が成り立つ。

　Ｖ_ｉｎ＝０とすると、式（３７）及び式（４１）から、出力抵抗を次の式（４２）のように算出できる。

　チャネル長変調が無い理想的なＦＥＴでは、ｒ_ｌｐ→∞、ｒ_ｄｎ＞＞ｒ_{ｆｂｎ_ｂ}、ｇｍ_ｄｐｒ_ｄｐ＞＞１、ｇｍ_ｆｂｎｒ_{ｆｂｎ_ｃ}、及びｇｍ_ｆｂｐｒ_ｆｂｐ＞＞１であるから、式（４２）は、次の式（４３）のように近似できる。

　式（４３）を式（３０）と比較すると、増幅回路８００では、出力抵抗がＦＥＴ入力ＩＤ回路８２０のｇｍ_ｆｂｎ／（ｇｍ_ｆｂｎ＋ｇｍ_ｆｂｐ）倍に低減することがわかる。このため、増幅回路８００における出力負荷の駆動力は、ＦＥＴ入力ＩＤ回路８２０に比べて高い。

　図２６に戻り、増幅回路８００の動作原理について説明する。

　入力端子の電圧が上昇すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が上昇するため、ソース－ドレイン間電流が減少する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が上昇し、かつドレイン電圧が下降する。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の下降によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加、かつ帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が下降してコレクタ電流が減少する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加に転じ、駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。

　逆に、入力端子の電圧が下降すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が下降するため、ソース－ドレイン間電流が増加する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が下降、かつドレイン電圧が上昇する。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降とは、すなわち出力端子の電圧下降である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少し、かつ帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が上昇してコレクタ電流が増加する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少に転じ、駆動Ｐ型ＦＥＴ２０１のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。

　以上から、本実施の形態における増幅回路８００ではＦＥＴ入力ＩＤ回路８２０に比べて、帰還Ｐ型ＦＥＴ１０４が追加されたため出力帰還速度が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立上時よりも立下時において、出力帰還速度が速くなる。そのため、増幅回路８００の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路３００の出力波形の立上時間ｔ_ｒ及び立下時間ｔ_ｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間ｔ_ｓｒ及び立下セトリング時間ｔ_ｓｆが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。

　次に、増幅回路８００の駆動方法を説明する。

　負荷ＦＥＴ２０２のソース及び帰還Ｐ型ＦＥＴ１０４のソースに電源電位Ｖｄｄを印加し、帰還ＮＰＮ型ＢＪＴ６０５のエミッタに接地電位を印加する。負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で、入力端子に入力信号を入力し、駆動Ｐ型ＦＥＴ２０１のソースに接続された出力端子から出力信号を出力する。

　なお、本実施の形態において、帰還Ｐ型ＦＥＴ１０４を帰還ＰＮＰ型ＢＪＴ５０４に変更することはできない。なぜなら、その場合は帰還ＰＮＰ型ＢＪＴ５０４のエミッタ－ベース間電流が、帰還ＮＰＮ型ＢＪＴ６０５のベース－エミッタ間電流となってしまい、帰還ＰＮＰ型ＢＪＴ５０４及び帰還ＮＰＮ型ＢＪＴ６０５の両方に、常時コレクタ電流が流れてしまうからである。

実施の形態９．
［９－１．構成］
　図３０は、本発明の実施の形態９に係る増幅回路９００の構成を示す図である。増幅回路９００は、ダーリントン回路の一形態である。

　図２２に示した実施の形態７の増幅回路７００と比較すると、増幅回路９００は、増幅回路７００において、駆動Ｎ型ＦＥＴ１０１を駆動ＮＰＮ型ＢＪＴ７０１に変更した構成を有する。駆動ＮＰＮ型ＢＪＴ７０１のコレクタは、帰還ＰＮＰ型ＢＪＴ５０４のベースと帰還Ｎ型ＦＥＴ１０５のゲートとに接続されている。駆動ＮＰＮ型ＢＪＴ７０１のエミッタは、負荷ＦＥＴ１０２のドレインに接続されている。駆動ＮＰＮ型ＢＪＴ７０１のベースは、入力端子ＩＮに接続されている。駆動ＮＰＮ型ＢＪＴ７０１のエミッタと、負荷ＦＥＴ１０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。

［９－２．動作］
　増幅回路９００の動作原理を、従来のエミッタフォロワ回路及びＩＤ回路の動作原理と比較しながら説明する。

　図３１は、従来のエミッタフォロワ回路９１０の構成を示す図である。図３１では、負荷ＦＥＴ１０２のソースはＧＮＤに接続され、ドレインは駆動ＮＰＮ型ＢＪＴ７０１のエミッタに接続されている。駆動ＮＰＮ型ＢＪＴ７０１のコレクタは電源に接続されている。すなわち、駆動ＮＰＮ型ＢＪＴ７０１と、負荷ＦＥＴ１０２とは、電源－ＧＮＤ間に直列に配置されている。駆動ＮＰＮ型ＢＪＴ７０１のエミッタと負荷ＦＥＴ１０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。負荷ＦＥＴ１０２のゲートは固定電位Ｖ１に接続され、負荷ＦＥＴ１０２は定電流源として機能する。図３０の増幅回路９００と比較すると、エミッタフォロワ回路９１０は、増幅回路９００から帰還ＰＮＰ型ＢＪＴ５０４及び帰還Ｎ型ＦＥＴ１０５を省いた構成を有する。

　図３２は、図３１のエミッタフォロワ回路９１０の小信号等価回路を示す図である。エミッタフォロワ回路９１０の出力抵抗は、次の式（４４）で表される。

　ここで、ｒ_ｓは信号源Ｖ_ｉｎの出力抵抗、ｇｍ_ｄｎは駆動ＮＰＮ型ＢＪＴ７０１の相互コンダクタンス、ｒ_{ｄｎ_ｂ}は駆動ＮＰＮ型ＢＪＴ７０１のベース抵抗、ｒ_{ｄｎ_ｃ}は駆動ＮＰＮ型ＢＪＴ７０１のコレクタ抵抗である。

　チャネル長変調が無い理想的なＦＥＴでは、ｒ_ｌｎ→∞である。また、アーリー効果が無い理想的なＢＪＴでは、ｒ_{ｄｎ_ｃ}→∞であり、ｇｍ_ｄｎｒ_{ｄｎ_ｂ}＞＞１であるから、式（４４）は、次の式（４５）のように近似できる。

　図３３は、従来のＩＤ回路９２０の構成を示す図である。図３３のＩＤ回路９２０は、図３１のエミッタフォロワ回路９１０に帰還ＰＮＰ型ＢＪＴ５０４を追加した構成を有する。図３０の増幅回路９００と比較すると、図３３のＩＤ回路９２０は、増幅回路９００から帰還Ｎ型ＦＥＴ１０５を省いた構成を有する。

　図３４は、図３３のＩＤ回路９２０の小信号等価回路を示す図である。駆動ＮＰＮ型ＢＪＴ７０１のコレクタ及び出力端子におけるキルヒホッフの電流則から、次の式（４６）及び式（４７）が成り立つ。

　Ｖ_ｉｎ＝０とすると、式（４６）及び式（４７）から、出力抵抗を次の式（４８）のように算出できる。

　チャネル長変調が無い理想的なＦＥＴでは、ｒ_ｌｎ→∞である。ＢＪＴに関しては、ｒ_{ｄｎ_ｃ}＞＞ｒ_{ｆｂｐ_ｂ}である。また、ｇｍ_ｄｎｒ_{ｄｎ_ｃ}＞＞１、ｇｍ_ｆｂｐｒ_{ｆｂｐ_ｃ}＞＞１、及びｇｍ_ｄｎｒ_{ｄｎ_ｂ}＞＞１であるから、式（４８）は、次の式（４９）のように近似できる。

　式（４９）を式（４５）と比較すると、ＩＤ回路９２０では、出力抵抗がエミッタフォロワ回路９１０のＡ_{９２０／９１０}倍に低減することがわかる。ここで、Ａ_{９２０／９１０}は次の式（５０）の通りである。

　このため、ＩＤ回路９２０における出力負荷の駆動力は、エミッタフォロワ回路９１０に比べて高い。

　図３３に戻り、ＩＤ回路９２０の動作原理について説明する。

　入力端子の電圧が上昇すると、駆動ＮＰＮ型ＢＪＴ７０１のベース電圧が上昇するため、エミッタ電流が増加する。その結果、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧が上昇、かつコレクタ電圧が下降する。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動ＮＰＮ型ＢＪＴ７０１のコレクタ電圧の下降によって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が下降してコレクタ電流が増加する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電流が減少に転じる。これにより、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の上昇及びコレクタ電圧の下降が抑制される。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。

　逆に、入力端子の電圧が下降すると、駆動ＮＰＮ型ＢＪＴ７０１のベース電圧が下降するため、エミッタ電流が減少する。その結果、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧が下降し、かつコレクタ電圧が上昇する。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動ＮＰＮ型ＢＪＴ７０１のコレクタ電圧上昇によって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が上昇してコレクタ電流が減少する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電流が増加に転じる。これにより、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の下降及びコレクタ電圧の上昇が抑制される。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。

　以上のことから、ＩＤ回路９２０ではエミッタフォロワ回路９１０に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。

　次に、ＩＤ回路９２０の駆動方法を説明する。

　負荷ＦＥＴ１０２のソースに接地電位を印加し、帰還ＰＮＰ型ＢＪＴ５０４のエミッタに電源電位Ｖｄｄを印加する。負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動ＮＰＮ型ＢＪＴ７０１のエミッタに接続された出力端子から出力信号を出力する。

　次に、本実施の形態に係る増幅回路９００の動作原理について説明する。図３５は、図３０の増幅回路９００の小信号等価回路を示す図である。駆動ＮＰＮ型ＢＪＴ７０１のコレクタ及び出力端子におけるキルヒホッフの電流則から、式（４６）及び次の式（５１）が成り立つ。

　Ｖ_ｉｎ＝０とすると、式（４６）及び式（５１）から、出力抵抗を次の式（５２）のように算出できる。

　チャネル長変調が無い理想的なＦＥＴでは、ｒ_ｌｎ→∞である。ＢＪＴに関しては、ｒ_{ｄｎ_ｃ}＞＞ｒ_{ｆｂｐ_ｂ}である。また、ｇｍ_ｄｎｒ_{ｄｎ_ｃ}＞＞１、ｇｍ_ｆｂｎｒ_ｆｂｎ＞＞１、ｇｍ_ｆｂｐｒ_{ｆｂｐ_ｃ}＞＞１、及びｇｍ_ｄｎｒ_{ｄｎ_ｂ}＞＞１であるから、式（５２）は、次の式（５３）のように近似できる。

　式（５３）を式（４９）と比較すると、増幅回路９００では、出力抵抗がＩＤ回路９２０のＡ_{９００／９２０}倍に低減することがわかる。ここで、Ａ_{９００／９２０}は次の式（５４）の通りである。

　このため、増幅回路９００における出力負荷の駆動力は、ＩＤ回路９２０に比べて高い。

　図３０に戻り、増幅回路９００の動作原理について説明する。

　入力端子の電圧が上昇すると、駆動ＮＰＮ型ＢＪＴ７０１のベース電圧が上昇するためエミッタ、電流が増加する。その結果、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧が上昇し、かつコレクタ電圧が下降する。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動ＮＰＮ型ＢＪＴ７０１のコレクタ電圧の下降によって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が下降してコレクタ電流が増加し、かつ帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電流が減少に転じる。これにより、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の上昇及びコレクタ電圧の下降が抑制される。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。

　逆に、入力端子の電圧が下降すると、駆動ＮＰＮ型ＢＪＴ７０１のベース電圧が下降するため、エミッタ電流が減少する。その結果、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧が下降し、かつコレクタ電圧が上昇する。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動ＮＰＮ型ＢＪＴ７０１のコレクタ電圧の上昇によって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が上昇してコレクタ電流が減少し、かつ帰還Ｎ型ＦＥＴ１０５のゲート電圧が上昇してソース－ドレイン間電流が増加する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電流が増加に転じる。これにより、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の下降及びコレクタ電圧の上昇が抑制される。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。

　以上から、増幅回路９００では、ＩＤ回路９２０に比べて、帰還Ｎ型ＦＥＴ１０５が追加されたため出力帰還速度が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立上時よりも立下時において、出力帰還速度が速くなる。そのため、増幅回路９００の出力波形において、立上及び立下は急峻となり、逆に立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路９００の出力波形の立上時間ｔ_ｒ及び立下時間ｔ_ｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間ｔ_ｓｒ及び立下セトリング時間ｔ_ｓｆが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。

　次に、増幅回路９００の駆動方法を説明する。

　負荷ＦＥＴ１０２のソース及び帰還Ｎ型ＦＥＴ１０５のソースに接地電位を印加し、帰還ＰＮＰ型ＢＪＴ５０４のエミッタに電源電位Ｖｄｄを印加する。負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動ＮＰＮ型ＢＪＴ７０１のエミッタに接続された出力端子から出力信号を出力する。

　なお、本実施の形態において、帰還Ｎ型ＦＥＴ１０５を帰還ＮＰＮ型ＢＪＴ６０５に変更することはできない。なぜなら、その場合は帰還ＰＮＰ型ＢＪＴ５０４のエミッタ－ベース間電流が、帰還ＮＰＮ型ＢＪＴ６０５のベース－エミッタ間電流となってしまい、帰還ＰＮＰ型ＢＪＴ５０４及び帰還ＮＰＮ型ＢＪＴ６０５の両方に、常時コレクタ電流が流れてしまうからである。

実施の形態１０１０．
［１０－１．構成］
　図３６は、本発明の実施の形態１０１０に係る増幅回路１０００の構成を示す図である。増幅回路１０００は、ダーリントン回路の一形態である。

　図２６に示した実施の形態８の増幅回路８００と比較すると、増幅回路１０００は、増幅回路８００において、駆動Ｐ型ＦＥＴ２０１を駆動ＰＮＰ型ＢＪＴ８０１に変更した構成を有する。駆動ＰＮＰ型ＢＪＴ８０１のコレクタは、帰還Ｐ型ＦＥＴ１０４のゲートと帰還ＮＰＮ型ＢＪＴ６０５のベースとに接続されている。駆動ＰＮＰ型ＢＪＴ８０１のエミッタは、負荷ＦＥＴ２０２のドレインに接続されている。駆動ＰＮＰ型ＢＪＴ８０１のベースは、入力端子ＩＮに接続されている。駆動ＰＮＰ型ＢＪＴ８０１のエミッタと、負荷ＦＥＴ２０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。

［１０－２．動作］
　増幅回路１０００の動作原理を、従来のエミッタフォロワ回路及びＩＤ回路の動作原理と比較しながら説明する。

　図３７は、従来のエミッタフォロワ回路１０１０の構成を示す図である。図３２では、負荷ＦＥＴ２０２のソースは電源に接続され、ドレインは駆動ＰＮＰ型ＢＪＴ８０１のエミッタに接続されている。駆動ＰＮＰ型ＢＪＴ８０１のコレクタはＧＮＤに接続されている。すなわち、負荷ＦＥＴ２０２と、駆動ＰＮＰ型ＢＪＴ８０１とは、電源－ＧＮＤ間に直列に配置されている。負荷ＦＥＴ２０２のドレインと駆動ＰＮＰ型ＢＪＴ８０１のエミッタとの接続点は、出力端子ＯＵＴに接続されている。負荷ＦＥＴ２０２のゲートは固定電位Ｖ１に接続され、負荷ＦＥＴ２０２は定電流源として機能する。図３６の増幅回路１０００と比較すると、エミッタフォロワ回路１０１０は、増幅回路１０００から帰還Ｐ型ＦＥＴ１０４及び帰還ＮＰＮ型ＢＪＴ６０５を省いた構成を有する。

　図３８は、図３７のエミッタフォロワ回路１０１０の小信号等価回路を示す図である。エミッタフォロワ回路１０１０の出力抵抗は、次の式（５５）で表される。

　ここで、ｇｍ_ｄｐは駆動ＰＮＰ型ＢＪＴ８０１の相互コンダクタンス、ｒ_{ｄｐ_ｂ}は駆動ＰＮＰ型ＢＪＴ８０１のベース抵抗、ｒ_{ｄｐ_ｃ}は駆動ＰＮＰ型ＢＪＴ８０１のコレクタ抵抗である。

　チャネル長変調が無い理想的なＦＥＴでは、ｒ_ｌｐ→∞である。また、アーリー効果が無い理想的なＢＪＴでは、ｒ_{ｄｐ_ｃ}→∞であり、ｇｍ_ｄｐｒ_{ｄｐ_ｂ}＞＞１であるから、式（５５）は、次の式（５６）のように近似できる。

　図３９は、従来のＩＤ回路１０２０の構成を示す図である。図３９のＩＤ回路１０２０は、図３８のエミッタフォロワ回路１０１０に帰還ＮＰＮ型ＢＪＴ６０５を追加した構成を有する。図３６の増幅回路１０００と比較すると、図３９のＩＤ回路１０２０は、増幅回路１０００から帰還Ｐ型ＦＥＴ１０４を省いた構成を有する。

　図４０は、図３９のＩＤ回路１０２０の小信号等価回路を示す図である。駆動ＰＮＰ型ＢＪＴ８０１のコレクタ及び出力端子におけるキルヒホッフの電流則から、次の式（５７）及び式（５８）が成り立つ。

　Ｖ_ｉｎ＝０とすると、式（５７）及び式（５８）から、出力抵抗を次の式（５９）のように算出できる。

　チャネル長変調が無い理想的なＦＥＴでは、ｒ_ｌｐ→∞である。ＢＪＴに関しては、ｒ_{ｄｐ_ｃ}＞＞ｒ_{ｆｂｎ_ｂ}である。また、ｇｍ_ｄｐｒ_{ｄｐ_ｃ}＞＞１、ｇｍ_ｆｂｎｒ_{ｆｂｎ_ｃ}＞＞１、及びｇｍ_ｄｐｒ_{ｄｐ_ｂ}＞＞１であるから、式（５９）は、次の式（６０）のように近似できる。

　式（６０）を式（５６）と比較すると、ＩＤ回路１０２０では、出力抵抗がエミッタフォロワ回路１０１０のＡ_{１０２０／１０１０}倍に低減することがわかる。ここで、Ａ_{１０２０／１０１０}は次の式（６１）の通りである。

　このため、ＩＤ回路１０２０における出力負荷の駆動力は、エミッタフォロワ回路１０１０に比べて高い。

　図３９に戻り、ＩＤ回路１０２０の動作原理について説明する。

　入力端子の電圧が上昇すると、駆動ＰＮＰ型ＢＪＴ８０１のベース電圧が上昇するため、エミッタ電流が減少する。その結果、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧が上昇し、かつコレクタ電圧が下降する。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動ＰＮＰ型ＢＪＴ８０１のコレクタ電圧の下降によって、帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が下降してコレクタ電流が減少する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ間電流が増加に転じる。これにより、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の上昇及びコレクタ電圧の下降が抑制される。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。

　逆に、入力端子の電圧が下降すると、駆動ＰＮＰ型ＢＪＴ８０１のベース電圧が下降するため、エミッタ電流が増加する。その結果、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧が下降し、かつコレクタ電圧が上昇する。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動ＰＮＰ型ＢＪＴ８０１のコレクタ電圧の上昇によって、帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が上昇してコレクタ電流が増加する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電流が減少に転じる。これにより、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の下降及びコレクタ電圧の上昇が抑制される。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。

　以上のことから、ＩＤ回路１０２０ではエミッタフォロワ回路１０１０に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。

　次に、ＩＤ回路１０２０の駆動方法を説明する。

　負荷ＦＥＴ２０２のソースに電源電位Ｖｄｄを印加し、帰還ＮＰＮ型ＢＪＴ６０５のエミッタに接地電位を印加する。負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動ＰＮＰ型ＢＪＴ８０１のエミッタに接続された出力端子から出力信号を出力する。

　次に、本実施の形態に係る増幅回路１０００の動作原理について説明する。図４１は、図３６の増幅回路１０００の小信号等価回路を示す図である。駆動ＰＮＰ型ＢＪＴ８０１のコレクタ及び出力端子におけるキルヒホッフの電流則から、式（５７）及び次の式（６２）が成り立つ。

　Ｖ_ｉｎ＝０とすると、式（５７）及び式（６２）から、出力抵抗を次の式（６３）のように算出できる。

　チャネル長変調が無い理想的なＦＥＴでは、ｒ_ｌｎ→∞である。ＢＪＴに関しては、ｒ_{ｄｐ_ｃ}＞＞ｒ_{ｆｂｎ_ｂ}である。また、ｇｍ_ｄｐｒ_{ｄｐ_ｃ}＞＞１、ｇｍ_ｆｂｎｒ_{ｆｂｎ_ｃ}＞＞１、ｇｍ_ｆｂｐｒ_ｆｂｐ＞＞１、及びｇｍ_ｄｐｒ_{ｄｐ_ｂ}＞＞１であるから、式（６３）は、次の式（６４）のように近似できる。

　式（６４）を式（６０）と比較すると、増幅回路１０００では、出力抵抗がＩＤ回路１０２０のＡ_{１０００／１０２０}倍に低減することがわかる。ここで、Ａ_{１０００／１０２０}は次の式（６５）の通りである。

　このため、増幅回路１０００における出力負荷の駆動力は、ＩＤ回路１０２０に比べて高い。

　図３６に戻り、増幅回路１０００の動作原理について説明する。

　入力端子の電圧が上昇すると、駆動ＰＮＰ型ＢＪＴ８０１のベース電圧が上昇するため、エミッタ電流が減少する。その結果、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧が上昇し、かつコレクタ電圧が下降する。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動ＰＮＰ型ＢＪＴ８０１のコレクタ電圧の下降によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加し、かつ帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が下降してコレクタ電流が減少する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電流が増加に転じる。これにより、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の上昇及びコレクタ電圧の下降が抑制される。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。

　逆に、入力端子の電圧が下降すると、駆動ＰＮＰ型ＢＪＴ８０１のベース電圧が下降するため、エミッタ電流が増加する。その結果、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧が下降し、かつコレクタ電圧が上昇する。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動ＰＮＰ型ＢＪＴ８０１のコレクタ電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少、かつ帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が上昇してコレクタ電流が増加する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電流が減少に転じる。これにより、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の下降及びコレクタ電圧の上昇が抑制される。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。

　以上から、増幅回路１０００では、ＩＤ回路１０２０に比べて、帰還Ｐ型ＦＥＴ１０４が追加されたため出力帰還速度が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立上時よりも立下時において、出力帰還速度が速くなる。そのため、増幅回路１０００の出力波形において、立上及び立下は急峻となり、逆に立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路１０００の出力波形の立上時間ｔ_ｒ及び立下時間ｔ_ｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間ｔ_ｓｒ及び立下セトリング時間ｔ_ｓｆが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。

　次に、増幅回路１０００の駆動方法を説明する。

　負荷ＦＥＴ２０２のソース及び帰還Ｐ型ＦＥＴ１０４のソースに電源電位Ｖｄｄを印加し、帰還ＮＰＮ型ＢＪＴ６０５のエミッタに接地電位を印加する。負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動ＰＮＰ型ＢＪＴ８０１のエミッタに接続された出力端子から出力信号を出力する。

実施の形態１１．
　図４２～４３は、本発明の実施の形態１１に係る増幅回路１１００～１１０５の構成をそれぞれ示す図である。

　増幅回路１１００～１１０５は、一端Ｐと他端Ｑとの間に直列に接続されたコンデンサと抵抗とからなるＲＣ回路１１を備える。

　図４２に示した増幅回路１１００は、図４に示した従来の増幅回路であるＳＳＦ回路１２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは電流源ＦＥＴ１０３のドレイン及び駆動Ｎ型ＦＥＴ１０１のドレインに接続され、他端Ｑは出力端子に接続されている。

　図４３に示した増幅回路１１０１は、図２３に示した従来の増幅回路であるＦＥＴ入力ＩＤ回路７２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは駆動Ｎ型ＦＥＴ１０１のドレインに接続され、他端Ｑは出力端子に接続されている。

　図４４に示した増幅回路１１０２は、図３３に示した従来の増幅回路であるＩＤ回路９２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは駆動ＮＰＮ型ＢＪＴ７０１のコレクタに接続され、他端Ｑは出力端子に接続されている。

　図４５に示した増幅回路１１０３は、図１１に示した従来の増幅回路であるＳＳＦ回路２２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは出力端子に接続され、他端Ｑは駆動Ｐ型ＦＥＴ２０１のドレイン及び電流源ＦＥＴ２０３のドレインに接続されている。

　図４６に示した増幅回路１１０４は、図２７に示した従来の増幅回路であるＦＥＴ入力ＩＤ回路８２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは出力端子に接続され、他端Ｑは駆動Ｐ型ＦＥＴ２０１のドレインに接続されている。

　図４７に示した増幅回路１１０５は、図３９に示した従来の増幅回路であるＩＤ回路１０２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは出力端子に接続され、他端Ｑは駆動ＰＮＰ型ＢＪＴ８０１のコレクタに接続されている。

　本実施の形態に係る各増幅回路１１００～１１０５の動作原理は、それぞれの従来の増幅回路と同様である。ただし、ＲＣ回路１１が追加されたことによって、各増幅回路１１００～１１０５の出力波形において、立上及び立下は緩慢となる。

　したがって、本実施の形態に係る各増幅回路１１００～１１０５では、ＲＣ回路１１が追加されたため、出力波形の立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。本実施の形態は、立上セトリング時間及び立下セトリング時間を短縮することで、より大きな出力負荷を駆動可能な増幅回路を提供できる。

　なお、図４２～４３では、ＲＣ回路１１は、一端Ｐ、コンデンサ、抵抗、他端Ｑの順番で直列に接続された構成を有するが、本実施の形態に係るＲＣ回路の構成はこれに限定されない。例えば、ＲＣ回路は、一端Ｐ、抵抗、コンデンサ、他端Ｑの順番で直列に接続された構成を有してもよい。他の実施の形態でも同様である。

実施の形態１２．
　図４８～４９は、本発明の実施の形態１２に係る増幅回路１２００～１２０５の構成をそれぞれ示す図である。増幅回路１２００～１２０５は、実施の形態１１と同様に、ＲＣ回路１１を備える。

　図４８に示した増幅回路１２００は、図４に示した従来の増幅回路であるＳＳＦ回路１２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは入力端子に接続され、他端Ｑは電流源ＦＥＴ１０３のドレイン及び駆動Ｎ型ＦＥＴ１０１のドレインに接続されている。

　図４９に示した増幅回路１２０１は、図２３に示した従来の増幅回路であるＦＥＴ入力ＩＤ回路７２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは入力端子に接続され、他端Ｑは駆動Ｎ型ＦＥＴ１０１のドレインに接続されている。

　図５０に示した増幅回路１２０２は、図３３に示した従来の増幅回路であるＩＤ回路９２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは入力端子に接続され、他端Ｑは駆動ＮＰＮ型ＢＪＴ７０１のコレクタに接続されている。

　図５１に示した増幅回路１２０３は、図１１に示した従来の増幅回路であるＳＳＦ回路２２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは入力端子に接続され、他端Ｑは駆動Ｐ型ＦＥＴ２０１のドレイン及び電流源ＦＥＴ２０３のドレインに接続されている。

　図５２に示した増幅回路１２０４は、図２７に示した従来の増幅回路であるＦＥＴ入力ＩＤ回路８２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは入力端子に接続され、他端Ｑは駆動Ｐ型ＦＥＴ２０１のドレインに接続されている。

　図５３に示した増幅回路１２０５は、図３９に示した従来の増幅回路であるＩＤ回路１０２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは入力端子に接続され、他端Ｑは駆動ＰＮＰ型ＢＪＴ８０１のコレクタに接続されている。

　本実施の形態に係る各増幅回路１２００～１２０５の動作原理は、それぞれの従来の増幅回路と同様である。ただし、ＲＣ回路１１が追加されたことによって、各増幅回路１２００～１２０５の出力波形において、立上及び立下は緩慢となる。

　したがって、本実施の形態に係る各増幅回路１２００～１２０５では、ＲＣ回路１１が追加されたため、出力波形の立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。本実施の形態は、立上セトリング時間及び立下セトリング時間を短縮することで、より大きな出力負荷を駆動可能な増幅回路を提供できる。

　さらに、本実施の形態に係る各増幅回路１２００～１２０５では、ＲＣ回路１１は出力端子に接続されていない。したがって、本実施の形態に係る各増幅回路１２００～１２０５は、出力波形が出力負荷の影響を受けない点で有利である。

実施の形態１３．
　図５４～５５は、本発明の実施の形態１３に係る増幅回路１３００～１３０５の構成をそれぞれ示す図である。増幅回路１３００～１３０５は、実施の形態１１及び１２と同様に、ＲＣ回路１１を備える。

　図５４に示した増幅回路１３００は、図４に示した従来の増幅回路であるＳＳＦ回路１２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは電源に接続され、他端Ｑは電流源ＦＥＴ１０３のドレイン及び駆動Ｎ型ＦＥＴ１０１のドレインに接続されている。もっとも、本実施の形態はこれに限定されず、ＲＣ回路１１の一端Ｐは固定電位に接続されればよい。例えば、ＲＣ回路１１の一端Ｐは、ＧＮＤ又は固定電位Ｖ１等に接続されてもよい。

　図５５に示した増幅回路１３０１は、図２３に示した従来の増幅回路であるＦＥＴ入力ＩＤ回路７２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは電源に接続され、他端Ｑは駆動Ｎ型ＦＥＴ１０１のドレインに接続されている。もっとも、本実施の形態はこれに限定されず、ＲＣ回路１１の一端Ｐは固定電位に接続されればよい。例えば、ＲＣ回路１１の一端Ｐは、ＧＮＤ又は固定電位Ｖ１等に接続されてもよい。

　図５６に示した増幅回路１３０２は、図３３に示した従来の増幅回路であるＩＤ回路９２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは電源に接続され、他端Ｑは駆動ＮＰＮ型ＢＪＴ７０１のコレクタに接続されている。もっとも、本実施の形態はこれに限定されず、ＲＣ回路１１の一端Ｐは固定電位に接続されればよい。例えば、ＲＣ回路１１の一端Ｐは、ＧＮＤ又は固定電位Ｖ１等に接続されてもよい。

　図５７に示した増幅回路１３０３は、図１１に示した従来の増幅回路であるＳＳＦ回路２２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは駆動Ｐ型ＦＥＴ２０１のドレイン及び電流源ＦＥＴ２０３のドレインに接続され、他端ＱはＧＮＤに接続されている。もっとも、本実施の形態はこれに限定されず、ＲＣ回路１１の他端Ｑは固定電位に接続されればよい。例えば、ＲＣ回路１１の他端Ｑは、電源又は固定電位Ｖ１等に接続されてもよい。

　図５８に示した増幅回路１３０４は、図２７に示した従来の増幅回路であるＦＥＴ入力ＩＤ回路８２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは駆動Ｐ型ＦＥＴ２０１のドレインに接続され、他端ＱはＧＮＤに接続されている。もっとも、本実施の形態はこれに限定されず、ＲＣ回路１１の他端Ｑは固定電位に接続されればよい。例えば、ＲＣ回路１１の他端Ｑは、電源又は固定電位Ｖ１等に接続されてもよい。

　図５９に示した増幅回路１３０５は、図３９に示した従来の増幅回路であるＩＤ回路１０２０にＲＣ回路１１を加えた構成を有する。ＲＣ回路１１の一端Ｐは駆動ＰＮＰ型ＢＪＴ８０１のコレクタに接続され、他端ＱはＧＮＤに接続されている。もっとも、本実施の形態はこれに限定されず、ＲＣ回路１１の他端Ｑは固定電位に接続されればよい。例えば、ＲＣ回路１１の他端Ｑは、電源又は固定電位Ｖ１等に接続されてもよい。

　本実施の形態に係る各増幅回路１３００～１３０５の動作原理は、それぞれの従来の増幅回路と同様である。ただし、ＲＣ回路１１が追加されたことによって、各増幅回路１３００～１３０５の出力波形において、立上及び立下は緩慢となる。

　したがって、本実施の形態に係る各増幅回路１３００～１３０５では、ＲＣ回路１１が追加されたため、出力波形の立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。本実施の形態は、立上セトリング時間及び立下セトリング時間を短縮することで、より大きな出力負荷を駆動可能な増幅回路を提供できる。

　さらに、本実施の形態に係る各増幅回路１３００～１３０５では、ＲＣ回路１１は出力端子に接続されていない。したがって、本実施の形態に係る各増幅回路１３００～１３０５は、出力波形が出力負荷の影響を受けない点で有利である。

　さらにまた、本実施の形態に係る各増幅回路１３００～１３０５では、ＲＣ回路１１は入力端子に接続されていない。したがって、本実施の形態に係る各増幅回路１３００～１３０５は、入力端子に接続される前段回路がＲＣ回路１１の影響を受けない点で有利である。

　１００　増幅回路、１０１　駆動Ｎ型ＦＥＴ、１０２　負荷ＦＥＴ、１０３　電流源ＦＥＴ、１０４　帰還Ｐ型ＦＥＴ、１０５　帰還Ｎ型ＦＥＴ、２０１　駆動Ｐ型ＦＥＴ、２０２　負荷ＦＥＴ、２０３　電流源ＦＥＴ、５０４　帰還ＰＮＰ型ＢＪＴ、６０５　帰還ＮＰＮ型ＢＪＴ、７０１　駆動ＮＰＮ型ＢＪＴ、８０１　駆動ＰＮＰ型ＢＪＴ。

Claims

　入力端子に入力された信号を増幅して出力端子に出力する増幅回路であって、
　制御端子と、第１電位に接続された第１端子と、前記出力端子に接続された第２端子と、を有する第１導電型の第１トランジスタと、
　前記入力端子に接続された制御端子と、前記出力端子に接続された第１端子と、前記第１トランジスタの前記制御端子に接続された第２端子と、を有する、前記第１導電型と異なる第２導電型の第２トランジスタと、
　第１固定電位に接続されたゲートと、第２電位に接続されたソースと、前記出力端子に接続されたドレインと、を有する第３導電型の電界効果トランジスタである第３トランジスタと、
　前記第１トランジスタの前記制御端子に接続されたゲートと、前記第２電位に接続されたソースと、前記出力端子に接続されたドレインと、を有する、前記第３導電型と異なる第４導電型の電界効果トランジスタである第４トランジスタと、
　を備える増幅回路。
　前記第１トランジスタは、バイポーラトランジスタであり、前記第１トランジスタの前記制御端子はベースであり、前記第１端子はエミッタであり、前記第２端子はコレクタである、請求項１に記載の増幅回路。
　前記第２トランジスタは、バイポーラトランジスタであり、前記第２トランジスタの前記制御端子はベースであり、前記第１端子はエミッタであり、前記第２端子はコレクタである、請求項２に記載の増幅回路。
　前記第２トランジスタは、電界効果トランジスタであり、前記第２トランジスタの前記制御端子はゲートであり、前記第１端子はソースであり、前記第２端子はドレインである、請求項２に記載の増幅回路。
　前記第１トランジスタは、電界効果トランジスタであり、前記第１トランジスタの前記制御端子はゲートであり、前記第１端子はソースであり、前記第２端子はドレインであり、
　前記第２トランジスタは、電界効果トランジスタであり、前記第２トランジスタの前記制御端子はゲートであり、前記第１端子はソースであり、前記第２端子はドレインであり、
　前記増幅回路は、前記第２トランジスタのドレインに電流を供給する電流源素子を更に備える、
　請求項１に記載の増幅回路。
　前記電流源素子は、第２固定電位に接続されたゲートと、前記第１電位に接続されたソースと、前記第２トランジスタのドレインに接続されたドレインと、を有する前記第１導電型の電界効果トランジスタである、請求項５に記載の増幅回路。
　前記第２固定電位は、前記入力端子に接続された、請求項６に記載の増幅回路。
　入力端子に入力された信号を増幅して出力端子に出力する増幅回路であって、
　ゲートと、第１電位に接続されたソースと、前記出力端子に接続されたドレインと、を有する第１導電型の第１電界効果トランジスタと、
　前記入力端子に接続されたゲートと、前記出力端子に接続されたソースと、前記第１電界効果トランジスタのゲートに接続されたドレインと、を有する、前記第１導電型と異なる第２導電型の第２電界効果トランジスタと、
　第１固定電位に接続されたゲートと、第２電位に接続されたソースと、前記出力端子に接続されたドレインと、を有する前記第２導電型の第３電界効果トランジスタと、
　前記入力端子に接続されたゲートと、前記第１電位に接続されたソースと、前記第２電界効果トランジスタのドレインに接続されたドレインと、を有する前記第１導電型の第４電界効果トランジスタと、
　を備える増幅回路。
　入力端子に入力された信号を増幅して出力端子に出力する増幅回路であって、
　制御端子と、第１電位に接続された第１端子と、前記出力端子に接続された第２端子と、を有する第１導電型の第１トランジスタと、
　前記入力端子に接続された制御端子と、前記出力端子に接続された第１端子と、前記第１トランジスタの前記制御端子に接続された第２端子と、を有する、前記第１導電型と異なる第２導電型の第２トランジスタと、
　第１固定電位に接続されたゲートと、第２電位に接続されたソースと、前記出力端子に接続されたドレインと、を有する第３導電型の電界効果トランジスタである第３トランジスタと、
　前記出力端子、前記入力端子、及び前記第１電位のうちのいずれかと、前記第２トランジスタの前記第２端子と、の間に直列に接続されたＲＣ回路と、
　を備える増幅回路。
　前記第１トランジスタは、バイポーラトランジスタであり、前記第１トランジスタの前記制御端子はベースであり、前記第１端子はエミッタであり、前記第２端子はコレクタである、請求項９に記載の増幅回路。
　前記第２トランジスタは、バイポーラトランジスタであり、前記第２トランジスタの前記制御端子はベースであり、前記第１端子はエミッタであり、前記第２端子はコレクタである、請求項１０に記載の増幅回路。
　前記第２トランジスタは、電界効果トランジスタであり、前記第２トランジスタの前記制御端子はゲートであり、前記第１端子はソースであり、前記第２端子はドレインである、請求項１０に記載の増幅回路。
　前記第１トランジスタは、電界効果トランジスタであり、前記第１トランジスタの前記制御端子はゲートであり、前記第１端子はソースであり、前記第２端子はドレインであり、
　前記第２トランジスタは、電界効果トランジスタであり、前記第２トランジスタの前記制御端子はゲートであり、前記第１端子はソースであり、前記第２端子はドレインであり、
　前記増幅回路は、前記第２トランジスタのドレインに電流を供給する電流源素子を更に備える、
　請求項９に記載の増幅回路。
　前記電流源素子は、第２固定電位に接続されたゲートと、前記第１電位に接続されたソースと、前記第２トランジスタのドレインに接続されたドレインと、を有する前記第１導電型の電界効果トランジスタである、請求項１３に記載の増幅回路。