JPH04307804A - 単位利得最終段 - Google Patents

単位利得最終段

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JPH04307804A
JPH04307804A JP3336691A JP33669191A JPH04307804A JP H04307804 A JPH04307804 A JP H04307804A JP 3336691 A JP3336691 A JP 3336691A JP 33669191 A JP33669191 A JP 33669191A JP H04307804 A JPH04307804 A JP H04307804A
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transistor
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gate
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JP3336691A
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Edoardo Botti
エドアルド・ボッティ
Guido Brasca
グイド・ブラスカ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は、電力素子としてＡＢ級駆動
のＮチャネルＭＯＳトランジスタを使用する特定的には
モノリシック集積可能な電力増幅器のための単位利得最
終段に関するものである。
【０００２】
【発明の背景】ＡＢ級駆動ＮチャネルＭＯＳトランジス
タを使用する電力増幅器の技術的問題は、最終素子にお
けるバイアス電流の有効な制御およびクロスオーバひず
みの低減に本質的に関係する。
【０００３】バイアス電流を制御する必要性は、低バイ
アス電流Ｉｑ　を必要とする電力消失を制限する必要性
と低バイアス領域において観察され得る最終素子の非線
形性によるクロスオーバひずみを最小にする必要性との
妥協から生じる。
【０００４】クロスオーバひずみの別の原因は周知のと
おり、出力信号の全周期の間代替的に一方または他方の
最終素子の完全なスイッチングオフ、およびとくに極め
て高周波についてそこから結果的に生じるスイッチング
オン遅延にある。
【０００５】次の文献はバイアス電流制御のいくつかの
例を報告している。 ［１］　　として後文に参照される、１９８２年１１月
に発行の「ＩＥＥＥ　　トランザクションズ　　オン　
　コンシューマー　　エレクトロニクス（ＩＥＥＥ　　
Ｔｒａｎｓａｃｔｉｏｎｓ・ｏｎ・Ｃｏｎｓｕｍｅｒ・
Ｅｌｅｃｔｒｏｎｉｃｓ」ＣＥ−２８巻、第４号、５４
６−５５２頁に掲載のＢ．ロアー（Ｂ．Ｒｏｅｈｒ）に
よる論文「バイアス安定を特徴とする簡易直接結合電力
電界効果トランジスタ音声増幅器トポロジー（Ａ　　Ｓ
ｉｍｐｌｅ　　ｄｅｒｅｃｔ−ｃｏｕｐｌｅｄ　　ｐｏ
ｗｅｒｍｏｓｆｅｔ　　ａｕｄｉｏ　　ａｗｐｌｉｆｉ
ｅｒ　　ｔｏｐｏｌｏｇｙ　　ｆｅａｔｕｒｉｎｇ　　
ｂｉａｓ　　ｓｔａｂｉｌｉｚａｔｉｏｎ）」および、 ［２］　　として後文に参照される、「シリコニクス　
　カタログ（Ｓｉｌｉｃｏｎｉｘ　　ｃａｔａｌｏｇ）
」ＡＮ８８−５号、７５−７９頁に掲載の論文「電力増
幅器の別の概念（Ｕｎｅ　　ａｕｔｒｅ　　ｃｏｎｃｅ
ｐｔｉｏｎ　　ｄｅｌ’ａｍｐｌｉｆｉｃａｔｅｕｒ　
　ｄｅ　　ｐｕｉｓｓａｎｃｅ）」は特に重要である。
【０００６】論文［１］は、演算増幅器および高い値の
キャパシタを特に使用する、制限回路およびそれに続く
フィルタリングに基づく、バイアス電流Ｉｑを検出する
ための複雑なシステムによって最終電力素子のバイアス
電流が制御される電力増幅器を説明する。使用されるキ
ャパシタは５５０頁の［１］に示される回路に使用され
る他のキャパシタより２オーダ高い大きさの値を有する
。
【０００７】［２］に説明される増幅器回路は本質的に
前のものと同一であるが、バイアス電流Ｉｑ　を検出す
るための回路は存在しない。バイアス電流Ｉｑ　の制御
はこの後の回路において、［２］の７８頁の図に示され
るポテンショメータに委託される。
【０００８】これらの２つの提案される解決法、および
特定的には高キャパシタンスのキャパシタおよびポテン
ショメータのいずれも集積化形式で製造されることには
適していない。
【０００９】さらに、［２］の７９頁に示されるように
、最終電力トランジスタのゲート端子を駆動するための
回路は高電流容量のＰＮＰトランジスタを有する問題を
提起する。これらのトランジスタはモノリシック集積の
特定の展望において、有用な領域を消費し、かつそれは
これらの数を限定するのに都合がよい。
【００１０】
【発明の概要】この発明のねらいは、その起点に関係な
くクロスオーバひずみを最小にする、特定的にはモノリ
シック集積可能な電力増幅器のための単位利得最終段を
設けることによって、既知の型の増幅器回路において前
述の不利益を除去または実質的に削減することである。
【００１１】このねらいの範囲内においてこの発明の目
的は、高キャパシタンスのキャパシタ、ポテンショメー
タなどのような集積不可能な構成要素の使用を除去する
最終段を提供することである。
【００１２】この発明の別の目的は、最終電力トランジ
スタのバイアス電流を有効に制御する最終段を提供する
ことである。
【００１３】さらにこの発明の目的は、比較的容易に、
かつ競合コストで製造される、特定的にはモノリシック
集積可能な電力増幅器のための単位利得最終段を提供す
ることである。
【００１４】このねらい、前述の目的および後文より明
らかになるであろう他の目的は、この発明に従った特定
的にはモノリシック集積可能な電力増幅器のための単位
利得最終段によって達成され、この最終段は一対の最終
ＮチャネルＭＯＳ電力トランジスタを含み、第１のトラ
ンジスタのドレイン端子は供給電圧に接続され、かつそ
のソース端子は第２のトランジスタのドレイン端子に接
続され、第２のトランジスタのソース端子は接地に接続
され、電力増幅器の出力端子は前記第１のトランジスタ
の前記ソース端子と前記第２のトランジスタの前記ドレ
イン端子との間に接続され、この最終段は、高利得フィ
ードバック差動増幅器を含み、この増幅器の非反転入力
端子は前記増幅器の入力に接続され、その反転入力端子
は前記増幅器の出力端子に接続され、かつその出力端子
は前記第２のトランジスタのゲート端子に接続され、前
記第２のトランジスタのゲート端子に接続されるレベリ
ング回路をさらに備え、前記レベリング回路は前記第２
のトランジスタを制御するのに適しており、第３のＭＯ
Ｓトランジスタをさらに備えそのソース端子は増幅器の
入力に接続され、前記第３のＭＯＳトランジスタのゲー
ト端子およびドレイン端子は前記第１のトランジスタの
ゲート端子および第１の駆動電源に接続されることを特
徴とする。
【００１５】この発明のさらなる特性および利点は添付
の図面に非限定的例示によってのみ示されるこの発明に
従った特定的にはモノリシック集積可能な電力増幅器の
ための単位利得最終段の好ましいが排他的ではない実施
例の説明から明らかになるであろう。
【００１６】
【好ましい実施例の詳細な説明】
図１を参照すると、この発明に従った単位利得最終段は
一対の最終ＮチャネルＭＯＳ電力トランジスタ１および
２を含む。第１のトランジスタ１のドレイン端子は供給
電圧３に接続され、そのソース端子は第２のトランジス
タ２のドレイン端子に接続される。第２のトランジスタ
２のソース端子は接地に接続される。電力増幅器の出力
端子４は第１のトランジスタ１のソース端子と第２のト
ランジスタ２のドレイン端子との間に接続される。
【００１７】この発明はさらに高利得フィードバック差
動増幅器５を含み、その非反転入力端子は電力増幅器の
入力に接続される。差動増幅器５の反転入力端子は増幅
器の出力端子４に接続され、前記差動増幅器５の出力端
子は第２のトランジスタ２のゲート端子に接続される。 レベリング回路６はさらに後文でより明確に説明される
ように第２のトランジスタ２のゲート端子に接続される
。第３のＭＯＳトランジスタ７が設けられ、そのソース
端子は電力増幅器の入力に接続される。第３のＭＯＳト
ランジスタ７のゲート端子およびドレイン端子は第１の
トランジスタ１のゲート端子および第１の駆動電源８に
接続される。
【００１８】アイドル条件において、差動増幅器５およ
び第２のトランジスタ２によって構成されるフィードバ
ックループは電圧源９によって図に示される入力電圧Ｖ
ｉｎを端子４の出力電圧Ｖｏｕｔ　に等しく保つ。第３
のトランジスタ７のゲート−ソース電圧Ｖｇｓ，７はし
たがって第１のトランジスタ１のゲート−ソース電圧Ｖ
ｇｓ，１に等しく、すなわちＶｇｓ，７＝Ｖｇｓ，１で
あり、したがって２つのトランジスタ１および２を流れ
る電流Ｉｑ　は、Ｉｑ　＝［（Ｗ／Ｌ），１／（Ｗ／Ｌ
），７］＊Ｉｄ　に等しい。ここでは、ＷおよびＬはそ
れぞれＭＯＳトランジスタのチャネル幅および長さを表
わし、したがって（Ｗ／Ｌ），１および（Ｗ／Ｌ），７
は第１のトランジスタ１および第３のトランジスタ７に
ついてそれぞれの幅／長さの比であり、Ｉｄ　は第１の
電源８によって発生される電流である。
【００１９】電流Ｉｄ　および比（Ｗ／Ｌ），７を適当
に選択することによって、面積比の一致および差動増幅
器５の反転入力と反転しない入力との間のオフセットに
依存するバイアス電流Ｉｑ　を正確に制御することが可
能なことは明らかである。この精度はいかなる場合も高
く維持され得る。
【００２０】この発明は、２つのトランジスタ１および
２を通常それらがオフであろう出力信号の１／２周期に
も導通しきい値に保って、前述のクロスオーバひずみの
問題を有利に解決する。
【００２１】この結果は回路の特定のトポロジーによっ
て負の半波で得られる。第２のトランジスタ２が強く導
通しているとき、差動増幅器５の反転しない入力と反転
入力との間に存在する電圧Ｖｓｂに等しい入力および出
力の差Ｖｉｎ−Ｖｏｕｔ　は、実際に差動増幅器５の出
力信号を高値に上げるため必要な差動増幅器５の反転お
よび非反転入力間の不均衡に限定される。したがってＶ
ｇｓ，１＝Ｖｇｓ，７−Ｖｓｂである。
【００２２】電圧Ｖｇｓ，１がアイドル値Ｖｇｓ，７と
少量、量Ｖｓｂだけ異なり、かつ前記電圧Ｖｇｓ，１が
いかなる場合も常に０でないことは明らかである。
【００２３】正の半波では、差動増幅器５は代わりにま
ったく不均衡であり、第２のトランジスタ２のゲート−
ソース電圧Ｖｇｓ，２を０に下げる傾向がある。この場
合、レベリング回路６によって示されるブロックが介入
し、後文にさらに説明されるように電圧Ｖｇｓ，２がア
イドル値よりわずかに低い適当な値に保たれるように作
用する。
【００２４】図２を参照すると、差動増幅器５の実施例
はそのゲート端子が非反転入力端子を規定する第４のＰ
チャネルＭＯＳトランジスタ１０とそのゲート端子が反
転端子を規定する第５のＰチャネルＭＯＳトランジスタ
１１とを含む。第４のトランジスタ１０および第５のト
ランジスタ１１はそれぞれのソース端子によって互いに
接続され、かつ第２の駆動電源１２に接続される。
【００２５】第４のトランジスタ１０のドレイン端子は
第６のバイアスポーラＮＰＮトランジスタ１３のコレク
タ端子と第２のトランジスタ２のゲート端子とに接続さ
れる。第５のトランジスタ１１のドレイン端子はダイオ
ード１４の陰極および第６のトランジスタ１３のベース
端子に接続される。第６のトランジスタ１３のエミッタ
端子は接地に接続され、ダイオード１４の陽極は接地に
接続される。
【００２６】差動増幅器５の上述の実施例は容易に実現
されるが、エネルギを限定される。入力電圧Ｖｉｎが０
である傾向があり、かつ負荷インピーダンスが低い値を
有するとき、電圧Ｖｏｕｔ　もまた最終トランジスタ２
の飽和抵抗の限界内で０にである傾向にするために、第
２のトランジスタ２は最大導通条件になければならない
、すなわち電圧Ｖｇｓ，２は高くなければならない。し
かし、この場合電圧Ｖｇｓ，２は高くても第４のトラン
ジスタ１０を完全に飽和する値、すなわち Ｖｇｓ，２ｍａｘ　＝Ｖｉｎ＋Ｖｇｓ，１０　の値に達
し得る程度である。ここではＶｇｓ，１０　は第４のＰ
チャネルＭＯＳトランジスタ１０のゲート−ソース電圧
を示す。値Ｖｇｓ，２，ｍａｘはしたがって十分に高く
ないであろう。この問題は図３に示される回路を使用す
ることによって解決され得る。
【００２７】図３を参照すると、差動増幅器５の別の実
施例は第４のＰチャネルＭＯＳトランジスタ１０を含み
、そのゲート端子は第１の電圧源１５の端子に接続され
、第１の電圧源１５の他方の端子は非反転端子を構成し
、この実施例はさらに第５のＰチャネルＭＯＳトランジ
スタ１１を含み、そのゲート端子は第２の電圧源１６の
端子に接続され、第２の電圧源１６の他方の端子は反転
端子を構成する。第４のトランジスタ１０および第５の
トランジスタ１１はそれぞれのソース端子によって互い
に接続され、かつ第２の駆動電源１２に接続される。
【００２８】第４のトランジスタ１０のドレイン端子は
第６のトランジスタ１３のコレクタ端子と第２のトラン
ジスタ２のゲート端子とに接続される。第５のトランジ
スタ１１のドレイン端子はダイオード１４の陰極と第６
のトランジスタ１３のベース端子とに接続される。第６
のトランジスタ１３のエミッタ端子は接地に接続され、
ダイオード１４の陽極は接地に接続される。
【００２９】電圧Ｖｇｓ，２によって到達され得る最大
値はＶｉｎ＋Ｖｓｇ，１０　＋Ｖｂａｔｔに等しく、こ
こではＶｓｇ，１０　は第４のトランジスタ２０のソー
ス−ゲート電圧であり、Ｖｂａｔｔは第１の電圧源１５
によって発生される電圧である。この値は自由度として
電圧Ｖｂａｔｔを使用することによって修正され得る。 電圧源１５および１６はしたがって真のレベルシフタと
して作用する。
【００３０】図４を参照すると、差動増幅器５は第４の
トランジスタ１０を含み、そのゲート端子は第７のＮチ
ャネルＭＯＳトランジスタ１７のゲート端子およびドレ
イン端子に接続される。第７のトランジスタ１７のソー
ス端子は差動増幅器５の非反転端子を構成する。差動増
幅器５は第５のＰチャネルＭＯＳトランジスタ１１を含
み、そのゲート端子は第８のＰチャネルＭＯＳトランジ
スタ１８のゲート端子およびドレイン端子に接続される
。第８のトランジスタ１８のソース端子は反転端子を構
成する。第４および第５のトランジスタ１０および１１
はそれらのそれぞれのソース端子によって互いに接続さ
れ、かつ第２の駆動電源１２に接続される。
【００３１】第７のトランジスタ１７および第８のトラ
ンジスタ１８のドレインおよびゲート端子の各々は第３
の駆動電源１９および第４の駆動電源２０のそれぞれに
接続される。
【００３２】レベルシフタはその可能な実施例において
図４に示される。電圧Ｖｂａｔｔは第３の駆動電源１９
および第４の駆動電源２０によって発生される電流の値
を変化することによって調整される。
【００３３】図５を参照すると、先に説明される一般構
造を二重にしており、第４のトランジスタ１０のドレイ
ン端子が第９のバイポーラＮＰＮトランジスタ２１のエ
ミッタ端子と他の端子の接地に接続される第１の抵抗器
２２とに接続される。
【００３４】第５のトランジスタ１１のドレイン端子は
第１０のバイポーラＮＰＮトランジスタ２３のエミッタ
端子と他の端子が接地に接続される第２の抵抗器２４の
端子とに接続される。
【００３５】第９のトランジスタ２１のコレクタ端子は
第２のトランジスタ２のゲート端子と第５の駆動電源２
５とに接続される。第９のトランジスタ２１のベース端
子はさらに第１０のトランジスタ２３のベース端子およ
びコレクタ端子に接続される。これらの最後の端子は第
６の駆動電源２６に接続される。
【００３６】図５に示される実施例は前に説明されたレ
ベルシフタを除去し、もし抵抗器２２および２４が電流
Ｉ１　、Ｉ２　およびＩ３のような適当な値を有すれば
、電圧Ｖｇｓ，２によって到達され得るレベルへ上限を
設けない。
【００３７】レベリング回路の実施例は図６に示され、
レベリング回路６は第１１のバイポーラＮＰＮトランジ
スタ２７を有し、そのコレクタ端子およびベース端子は
第７の駆動電源２８に接続される。第１１のトランジス
タ２７のエミッタ端子が第１２のＭＯＳＮチャネルトラ
ンジスタ２９のドレインおよびゲート端子に接続される
。第１２のトランジスタ２９のソース端子は接地に接続
される。
【００３８】第１１のトランジスタ２７のベース端子お
よびコレクタ端子は第１３のＮＰＮバイポーラトランジ
スタ３０のベース端子に接続され、そのコレクタ端子は
供給電圧３にあり、第１３のトランジスタ３０のエミッ
タ端子は第２のトランジスタ２のゲート端子に接続され
る。
【００３９】レベリング回路において電圧Ｖｇｓ，２は
、Ｖｇｓ，２９　＋Ｖｂｅ，２７　−Ｖｂｅ，３０　に
よって規定される値より下降することができない。ここ
ではＶｇｓ，２９　は第１２のトランジスタ２９のゲー
ト−ソース電圧であり、Ｖｂｅ，２７　およびＶｂｅ，
３０　は第１１のトランジスタ２７および第１３のトラ
ンジスタ３０のベース−エミッタ電圧である。前記値は
Ｖｇｓ，２９　にほぼ等しい。前記限界値はいかなる場
合も第７の駆動電源２８によって発生される電流値Ｉｐ
　を適当に選択することによって設定される。もし電圧
Ｖｇｓ，２がＶｇｓ，２９　＋Ｖｂｅ，２７　−Ｖｂｅ
，３０　によって規定される値より下に降下すれば、第
１３のトランジスタ３０はオンに切換られ、前の公式に
よって規定されるしきい値へ電圧Ｖｇｓ，２を上昇させ
る。
【００４０】この発明はバイアス電流の正確な制御を得
、かつモノリシック集積可能な電力増幅器におけるクロ
スオーバひずみを最小にすることを有利に許容する。
【００４１】この発明は［１］に使用されるキャパシタ
または［２］に使用されるポテンショメータのような外
部構成要素に頼らずに、集積化形式に容易に実行され得
る簡易回路の解決法を都合よく有する。
【００４２】最終的に、高電流または高バイアス電流値
による構成要素の使用は有利に回避されている。
【００４３】したがって考案されるこの発明は様々な修
正および変更が可能であり、それらのすべてが発明の概
念の範囲内にある。さらにこれらの詳細のすべては他の
技術的に等しいエレメントと置換えられてもよい。
【００４４】実際に使用される材料は寸法と同様その必
要条件に従ういかなるものであってもよい。
【図面の簡単な説明】
【図１】この発明に従って最終段に設けられた電力増幅
器の図である。
【図２】高利得差動増幅器の実施例の図である。
【図３】高利得差動増幅器の別の実施例の図である。
【図４】高利得差動増幅器のさらなる実施例の図である
。
【図５】高利得差動増幅器の窮極実施例の図である。
【図６】レベリング回路の図である。
【符号の説明】
１，２：ＮチャネルＭＯＳ電力トランジスタ３：供給電
圧 ４：出力端子 ５：高利得フィードバック差動増幅器 ６：レベリング回路 ７：ＭＯＳトランジスタ ８：駆動電源

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】　　特定的にはモノリシック集積可能な電
    力増幅器のための単位利得最終段であって、一対の最終
    ＮチャネルＭＯＳ電力トランジスタ（１、２）を含み、
    第１のトランジスタ（１）のドレイン端子は供給電圧（
    ３）に接続され、そのソース端子は第２のトランジスタ
    （２）のドレイン端子に接続され、第２のトランジスタ
    のソース端子は接地に接続され、電力増幅器の出力端子
    （４）は前記第１のトランジスタ（１）の前記ソース端
    子と前記第２のトランジスタ（２）の前記ドレイン端子
    との間に接続され、この最終段は高利得フィードバック
    差動増幅器（５）を含み、この増幅器の非反転入力端子
    は前記電力増幅器の入力に接続され、その反転入力端子
    は前記差動増幅器（５）の出力端子（４）に接続され、
    その出力端子は前記第２のトランジスタ（２）のゲート
    端子に接続され、前記第２のトランジスタ（２）のゲー
    ト端子に接続されるレベリング回路（６）をさらに備え
    、前記レベリング回路（６）は前記第２のトランジスタ
    （２）を制御するのに適当であり、第３のＭＯＳトラン
    ジスタ（７）をさらに備え、そのソース端子は増幅器の
    入力に接続され、前記第３のＭＯＳトランジスタ（７）
    のゲート端子およびドレイン端子は前記第１のトランジ
    スタ（１）のゲート端子と第１の駆動電源（８）に接続
    されることを特徴とする、単位利得最終段。
  2. 【請求項２】前記高利得フィードバック差動増幅器（５
    ）はそのゲート端子が前記非反転入力端子を構成する第
    ４のＰチャネルＭＯＳトランジスタ（１０）と、そのゲ
    ート端子が前記反転端子を構成する第５のＰチャネルＭ
    ＯＳトランジスタ（１１）とを含み、前記第４のトラン
    ジスタ（１０）および前記第５のトランジスタ（１１）
    はそれぞれのソース端子によって互いに接続され、かつ
    第２の駆動電源（１２）に接続されることを特徴とする
    、請求項１に記載の最終段。
  3. 【請求項３】前記第４のトランジスタ（１０）のドレイ
    ン端子は第６のバイポーラＮＰＮトランジスタ（１３）
    のコレクタ端子と前記第２のトランジスタ（２）のゲー
    ト端子とに接続され、前記第５のトランジスタ（１１）
    のドレイン端子はダイオード（１４）の陰極と前記第６
    のトランジスタ（１３）のベース端子とに接続されるこ
    とを特徴とする、請求項２に記載の最終段。
  4. 【請求項４】　　前記第６のトランジスタ（１３）のエ
    ミッタ端子は接地に接続され、かつ前記ダイオード（１
    ４）の陽極は接地に接続されることを特徴とする、請求
    項３に記載の最終段。
  5. 【請求項５】　　前記高利得フィードバック差動増幅器
    （５）はそのゲート端子が第１の電圧源（１５）の端子
    に接続される第４のＰチャネルＭＯＳトランジスタ（１
    ０）を含み、前記第１の電圧源（１５）の他方の端子は
    前記非反転入力を構成し、この増幅器はさらに、そのゲ
    ート端子が第２の電圧源（１６）の端子に接続される第
    ５のＰチャネルＭＯＳトランジスタ（１１）を含み、前
    記第２の電圧源（１６）の他方の端子は前記反転端子を
    構成し、前記第４のトランジスタ（１０）および前記第
    ５のトランジスタ（１１）はそれぞれのソース端子によ
    って互いに接続され、かつ第２の駆動電源（１２）に接
    続されることを特徴とする、請求項１に記載の最終段。
  6. 【請求項６】　　前記第４のトランジスタ（１０）のド
    レイン端子は第６のＰＮＰバイポーラトランジスタ（１
    ３）のコレクタ端子と前記第２のトランジスタ（２）の
    ゲート端子とに接続され、前記第５のトランジスタ（１
    １）のドレイン端子はダイオード（１４）の陰極および
    前記第６のトランジスタ（１３）のベース端子に接続さ
    れることを特徴とする、請求項５に記載の最終段。
  7. 【請求項７】　　前記第６のトランジスタ（１３）のエ
    ミッタ端子は接地に接続され、かつ前記ダイオード（１
    ４）の陽極は接地に接続されることを特徴とする、請求
    項６に記載の最終段。
  8. 【請求項８】　　前記高利得フィードバック差動増幅器
    （５）はそのゲート端子が第７のＮチャネルＭＯＳトラ
    ンジスタ（１７）のゲート端子およびドレイン端子に接
    続される第４のＰチャネルＭＯＳトランジスタ（１０）
    を含み、前記第７のトランジスタ（１７）のソース端子
    は前記非反転端子を構成し、この増幅器はさらに、その
    ゲート端子が第８のＰチャネルＭＯＳトランジスタ（１
    ８）のゲート端子およびドレイン端子に接続される第５
    のＰチャネルＭＯＳトランジスタ（１１）を含み、前記
    第８のトランジスタ（１８）のソース端子は前記反転端
    子を構成し、前記第４のトランジスタ（１０）および前
    記第５のトランジスタ（１１）はそれぞれのソース端子
    によって互いに接続され、かつ第２の駆動電源（１２）
    に接続されることを特徴とする、請求項１に記載の最終
    段。
  9. 【請求項９】　　前記第７（１７）および第８（１８）
    のトランジスタのドレインおよびゲート端子の各々はそ
    れぞれの第３（１９）および第４（２０）の駆動電源に
    接続されることを特徴とする、請求項８に記載の最終段
    。
  10. 【請求項１０】　　前記第４のトランジスタ（１０）の
    ドレイン端子は第９のバイポーラＮＰＮトランジスタ（
    ２１）のエミッタ端子とその他方の端子が接地に接続さ
    れる第１の抵抗器（２２）とに接続されることを特徴と
    する、請求項２に記載の最終段。
  11. 【請求項１１】　　前記第５のトランジスタ（１１）の
    ドレイン端子は第１０のバイポーラＮＰＮトランジスタ
    （２３）のエミッタ端子とその他方の端子が接地に接続
    される第２の抵抗器（２４）の端子とに接続されること
    を特徴とする、請求項１０に記載の最終段。
  12. 【請求項１２】　　前記第９のトランジスタ（２１）の
    コレクタ端子は前記第２のトランジスタ（２）のゲート
    端子と第５の駆動電源（２５）とに接続され、前記第９
    のトランジスタ（２１）のベース端子は前記第１０のト
    ランジスタ（２３）のベース端子およびコレクタ端子に
    接続され、これらの最後の端子は第６の駆動電源（２６
    ）に接続されることを特徴とする、請求項１０に記載の
    最終段。
  13. 【請求項１３】　　前記レベリング回路（６）はそのコ
    レクタ端子が第７の駆動電源（２８）に接続される第１
    １のバイポーラＮＰＮトランジスタ（２７）を有し、前
    記第１１のトランジスタ（２７）のエミッタ端子はその
    ソース端子が接地に接続される第１２のＮチャネルＭＯ
    Ｓトランジスタのドレインおよびゲート端子に接続され
    ることを特徴とする、請求項１に記載の最終段。
  14. 【請求項１４】　　前記第１１のトランジスタ（２７）
    のベース端子はそのコレクタ端子が前記供給電圧（３）
    に接続される第１３のバイポーラＮＰＮトランジスタ（
    ３０）のベース端子に接続され、前記第１３のトランジ
    スタ（３０）のエミッタ端子は前記第２のトランジスタ
    （２）のゲート端子に接続されることを特徴とする、請
    求項１３に記載の最終段。
JP3336691A 1990-12-20 1991-12-19 単位利得最終段 Withdrawn JPH04307804A (ja)

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5748035A (en) * 1994-05-27 1998-05-05 Arithmos, Inc. Channel coupled feedback circuits
FR2724072A1 (fr) 1994-08-25 1996-03-01 Philips Composants Etage amplificateur de puissance, de type suiveur.
FI97655C (fi) * 1995-04-05 1997-01-27 Nokia Telecommunications Oy Offset-kompensoitu lineaarinen RF-ilmaisin
JPH10508452A (ja) * 1995-08-29 1998-08-18 フィリップス、エレクトロニクス、ネムローゼ、フェンノートシャップ 電圧−電流変換器を備えた回路装置
EP1211804B1 (en) 2000-12-04 2007-03-28 Infineon Technologies AG Driver for an external FET with high accuracy and gate voltage protection
US6374043B1 (en) * 2001-03-30 2002-04-16 Texas Instruments Incorporated Fully-integrated VCM driver with controlled and predictable Class-AB linear operation
US6750722B2 (en) * 2002-06-28 2004-06-15 Freescale Semiconductor, Inc. Bias control for HBT power amplifiers
JP2011142402A (ja) * 2010-01-05 2011-07-21 Toshiba Corp 出力回路
CN115955235B (zh) * 2023-03-15 2023-05-30 北京永乐华航精密仪器仪表有限公司 一种陀螺仪抗干扰输出电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4966057A (ja) * 1972-10-27 1974-06-26
US3987369A (en) * 1974-05-22 1976-10-19 Nippon Gakki Seizo Kabushiki Kaisha Direct-coupled FET amplifier
JPS5541025A (en) * 1978-09-14 1980-03-22 Nagasawa:Kk Bias current automatic adjusting method and push pull amplifier circuit
JPS5642409A (en) * 1979-08-31 1981-04-20 Hitachi Ltd Output amplifying circuit
DE3523426A1 (de) * 1985-06-29 1987-01-02 Johannes F M Van Den Biggelaar Audio-verstaerkeranordnung mit einem elektrodynamischen lautsprecher, insbesondere aktivlautsprecher
IT1185935B (it) * 1985-09-18 1987-11-18 Sgs Microelettronica Spa Stradio di uscita cmos a grande escursione di tensione e con stabilizzazione della corrente di rifoso

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