JP2004274148A - 振幅制限回路およびこれを用いた増幅回路 - Google Patents

振幅制限回路およびこれを用いた増幅回路 Download PDF

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Masayuki Kawakami
雅之 川上
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セイコーエプソン株式会社
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Abstract

【課題】周波数応答特性などに劣るMOSデバイスで構成する増幅回路等と組み合わせて使用する場合に、高周波領域において安定に振幅制限の動作ができ、かつその動作に伴う出力波形の歪みも抑圧できる振幅制限回路の提供。
【解決手段】この発明は、負荷抵抗RL21に並列に接続させるMOSトランジスタQ21と、負荷抵抗RL22に並列に接続させるダイオード接続のMOSトランジスタQ22とを備えている。そして、MOSトランジスタQ21のゲート端子に所定のバイアス電圧VB1を供給し、かつ、MOSトランジスタQ22のソース端子側に所定のバイアス電圧VB2を供給するようにした。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は、増幅回路などの各種の電子回路と組み合わせて使用でき、入力信号レベルが過大のときに出力信号レベルを一定に制限する振幅制限回路およびこれを使用した増幅回路に関するものである。
【0002】
【従来の技術】
従来、利得を可変して出力信号のレベルを一定にできる可変利得増幅回路が知られている(例えば、非特許文献1参照)。
この非特許文献1によれば、差動増幅回路の増幅度Avは、次の(1)式により表すことができる。
【0003】
Av=−gm×(RL//rd)・・・・(1)
(1)式において、gmは相互コンダクタンス、rdは出力抵抗、RLは負荷である。また、相互コンダクタンスgmは、次の(2)式により表すことができる。
gm=2×√(K×Id) ・・・・(2)
(2)式において、Kはドレイン電流係数、Idはドレイン電流である。
【0004】
増幅度が(1)式で表される差動増幅回路において、可変利得を実現するには、相互コンダクタンスgmの値、または負荷RLの値を調整すれば良いことがわかる。そこで、これを具体的に実現した可変利得増幅回路として、図3に示す「相互コンダクタンス制御形」と図4に示す「負荷抵抗制御形」とが、非特許文献1に挙げられている。
【0005】
相互コンダクタンス制御形は、図3に示すように、増幅動作を行う差動対のMOSトランジスタQ11、Q12と、このMOSトランジスタQ11、Q12にそれぞれ並列に接続されるMOSトランジスタQ13、Q14と、定電流源Iaと、負荷抵抗RL11、RL12と、電源VDD1と、を備えている。
このような構成の相互コンダクタンス制御形では、MOSトランジスタQ11、Q12に流れる電流を、MOSトランジスタQ13、Q14にバイパスさせることにより回路の利得を制御し、その利得はMOSトランジスタQ13、Q14のゲートに供給する制御電圧Vc1により任意の値に調整できるようになっている。特長としては、負荷に流れる電流が可変利得制御に関係なく常に一定になることである。
【0006】
負荷抵抗制御形は、図4に示すように、増幅動作を行う差動対のMOSトランジスタQ15、Q16と、このMOSトランジスタQ15、Q16の両ドレイン間に接続されるMOSトランジスタQ17と、定電流源Ibと、負荷抵抗RL13、RL14と、電源VDD2と、を備えている。
このような構成からなる負荷抵抗制御形では、MOSトランジスタQ17のソース・ドレイン間のコンダクタンスを、そのゲートに印加するバイアス電圧Vc2により変化させ、これにより回路の利得を制御するようになっている。この特長としては、低消費電流(バイアス電流がゼロ)である。
【0007】
【非特許文献1】
「CMOSアナログ回路設計技術」トリケップス、1998年11月13日、P.247
【0008】
【発明が解決しようとする課題】
ところが、GaAsMESFET(GaAs metal−semiconductor field−effect transistor) 、HEMT(high electron mobility transistor) 、HBT(heterojunction bipolar transistor)などと比較し、周波数応答特性や大信号特性に劣るMOSデバイスなどを使用する上記の2つの制御形では、上記の各デバイスと同等またはより高い周波数の信号に対応するには、以下のような課題が挙げれる。
(相互コンダクタンス制御形の課題)
(1)電流をバイパスさせるため、バイアス電流が増加する。
(2)バイアス電流が大きなため低電圧動作をする際に、ドレイン・ソース間電圧を確保するために負荷抵抗の値を下げる必要がある。
(3)負荷抵抗値が小さいため、所望の出力電圧を得るために増幅動作を行うトランジスタは、より多い電流を駆動する必要がある。
(負荷抵抗制御形の課題)
(1)反転、非反転信号出力端子がトランジスタにより接続されているため、MOSトランジスタQ17のゲート端子、ドレイン端子、ソース端子における寄生素子により上記の両出力端子間が結合し、寄生素子の影響が大きくなるような高周波領域においては周波数応答が劣化する。この結果、上記の結合を介して伝達される信号の位相の条件によっては、回路が発振するおそれがある。
【0009】
そこで、本発明の第1の目的は、周波数応答特性や大信号特性に劣るMOSデバイスで構成する増幅回路等と組み合わせて使用する場合に、高周波領域において安定に振幅制限の動作ができ、かつ振幅制限動作に伴う出力波形の歪みも抑圧できる振幅制限回路を提供することにある。
また、本発明の第2の目的は、周波数応答特性や大信号特性に劣るMOSデバイスを使用する場合であっても、高周波信号の入力時において高速動作に対応して、出力信号の振幅を制限でき、かつその振幅制限に伴う出力波形の歪みを抑圧できる増幅回路を提供することにある。
【0010】
【課題を解決するための手段】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のように構成した。
すなわち、第1の発明は、負荷抵抗に並列に接続させる第1トランジスタと、前記負荷抵抗に並列に接続させるダイオード接続の第2トランジスタと、を備え、前記第1トランジスタの入力端子に所定の第1バイアス電圧を与え、かつ、前記第2トランジスタの所定の一端側に所定の第2バイアス電圧を与えるようにした。
【0011】
第2の発明は、負荷抵抗に並列に接続させる第1MOSトランジスタと、前記負荷抵抗に並列に接続させるダイオード接続の第2MOSトランジスタと、を備え、前記第1MOSトランジスタのゲート端子に所定の第1バイアス電圧を供給し、かつ、前記第2MOSトランジスタのソース端子側またはソース端子側のいずれかに所定の第2バイアス電圧を供給するようにした。
【0012】
第3の発明は、第2の発明の振幅制限回路において、前記第1MOSトランジスタおよび前記第2MOSトランジスタは、N型のMOSトランジスタまたはP型のMOSトランジスタのいずれかであるようにした。
第4の発明は、負荷抵抗に並列に接続させる第1バイポーラトランジスタと、前記負荷抵抗に並列に接続させるダイオード接続の第2バイポーラトランジスタと、を備え、前記第1バイポーラトランジスタのベース端子に所定の第1バイアス電圧を与え、かつ、前記第2バイポーラトランジスタのコレクタ端子またはエミッタ端子のいずれかに所定の第2バイアス電圧を与えるようにした。
【0013】
第5の発明は、第4の発明の振幅制限回路において、前記第1バイポーラトランジスタおよび前記第2バイポーラトランジスタは、NPN型のバイポーラトランジスタまたはPNP型のバイポーラトランジスタのいずれかであるようにした。。
第6の発明は、第1乃至第5のうちのいずれかの発明の振幅制限回路において、前記第1バイアス電圧および前記第2バイアス電圧をそれぞれ供給する電圧発生回路をさらに備え、前記電圧発生回路は、任意のバイアス電圧を発生するようになっているようにした。
【0014】
第7の発明は、入力信号を増幅するとともに、その増幅した出力信号を出力負荷抵抗から取り出すようにした増幅回路において、第1乃至第6のうちのいずれかの発明の振幅制限回路を、前記出力負荷抵抗に並列に接続するようにした。
第8の発明は、入力信号を差動増幅するとともに、その差動増幅された出力信号を第1出力負荷抵抗と第2出力負荷抵抗とからそれぞれ取り出すようにした差動型の増幅回路において、第1乃至第6のうちのいずれかの発明の振幅制限回路を、前記第1出力負荷抵抗および前記第2出力負荷抵抗にそれぞれ並列に接続するようにした。
【0015】
上記の構成からなる第1〜第6の各発明によれば、周波数応答特性や大信号特性に劣るMOSデバイスで構成する増幅回路等と組み合わせて使用する場合に、高周波領域において安定に振幅制限の動作ができ、かつ振幅制限動作に伴う出力波形の歪みも抑圧できる。
また、上記の構成からなる第7および第8の発明によれば、周波数応答特性や大信号特性に劣るMOSデバイスを使用する場合であっても、高周波信号の入力時において高速動作に対応して、出力信号の振幅を制限でき、かつその振幅制限に伴う出力波形の歪みを抑圧できる。
【0016】
【発明の実施の形態】
以下、本発明の振幅制限回路の第1実施形態の構成について、図1を参照して説明する。
この第1実施形態に係る振幅制限回路20は、差動増幅回路10の利得制御、およびその出力波形の歪みの抑圧のために適用したものであり、差動増幅回路10の出力信号が飽和レベルを超える場合に、出力負荷抵抗RL21、RL22の抵抗値を可変することにより、その出力信号の振幅値を波形歪が生じない状態で制御(調整)するようにしたものである。
【0017】
ここで、差動増幅回路10は、例えばMOSトランジスタ(図示せず)で構成され、入力信号を差動増幅するとともに、その差動増幅された出力信号を2つの出力負荷抵抗を利用してそれぞれ取り出すことができるようになっている。
すなわち、この差動増幅回路10は、図1に示すように、非反転入力端子1と、反転入力端子2と、非反転出力端子3と、反転出力端子4とを有し、非反転出力端子3は出力負荷抵抗RL21を介して電源9に接続され、反転出力端子4は出力負荷抵抗RL22を介して電源9に接続されている。
【0018】
さらに詳述すると、この第1実施形態に係る振幅制限回路20は、図1に示すように、差動増幅回路10の出力負荷抵抗RL21に並列に接続され、その出力負荷抵抗RL21の両端に発生する出力電圧の振幅制限を行う第1振幅制限回路20Aと、差動増幅回路10の出力負荷抵抗RL22に並列に接続され、その出力負荷抵抗RL22の両端に発生する出力電圧の振幅制限を行う第2振幅制限回路20Bとからなる。
【0019】
第1振幅制限回路20Aは、出力負荷抵抗RL21に並列に接続させたN型MOSトランジスタQ21と、出力負荷抵抗RL21に並列に接続させたダイオード接続のN型MOSトランジスタQ22と、を備えている。そして、MOSトランジスタQ21のゲート端子に所定のバイアス電圧VB1を供給(印加)し、かつ、MOSトランジスタQ22のソース端子側に所定のバイアス電圧VB2を供給するようになっている。
【0020】
すなわち、MOSトランジスタ21のソース端子が出力負荷抵抗RL21の一端および非反転出力端子3にそれぞれ接続され、MOSトランジスタQ21のドレイン端子が出力負荷抵抗RL21の他端および電源9にそれぞれ接続されている。また、MOSトランジスタQ21のゲート端子に、電圧発生回路または電源(いずれも図示せず)から所定のバイアス電圧VB1が供給されるようになっている。
【0021】
ここで、上記の電圧発生回路は、例えば、任意のバイアス電圧が発生できるように構成されている。そして、この電圧発生回路は、振幅制限回路20に含むようにしても良い。なお、このような構成は後述の他の実施形態においても同様とする。
MOSトランジスタQ22は、そのゲート端子とドレイン端子とが接続され、その共通接続部が出力負荷抵抗RL21の一端および非反転出力端子3にそれぞれ接続されている。また、MOSトランジスタQ22のソース端子は、バイアス電圧VB2が供給されるとともに、出力負荷抵抗RL21の他端に接続されるようになっている。
【0022】
第2振幅制限回路20Bは、出力負荷抵抗RL22に並列に接続させたN型MOSトランジスタQ23と、出力負荷抵抗RL22に並列に接続させたダイオード接続のN型MOSトランジスタQ24と、を備えている。そして、MOSトランジスタQ23のゲート端子に所定のバイアス電圧VB3を供給し、かつ、MOSトランジスタQ24のソース端子側に所定のバイアス電圧VB4を供給するようになっている。
【0023】
すなわち、MOSトランジスタ23のソース端子が出力負荷抵抗RL22の一端および反転出力端子4にそれぞれ接続され、MOSトランジスタQ23のドレイン端子が出力負荷抵抗RL22の他端および電源9にそれぞれ接続されている。また、MOSトランジスタQ23のゲート端子に、電圧発生回路または電源(いずれも図示せず)から所定のバイアス電圧VB3が供給されるようになっている。
【0024】
MOSトランジスタQ24は、そのゲート端子とドレイン端子とが接続され、その共通接続部が出力負荷抵抗RL22の一端および反転出力端子4にそれぞれ接続されている。また、MOSトランジスタQ24のソース端子は、バイアス電圧VB4が供給されるとともに、出力負荷抵抗RL22の他端に接続されるようになっている。
【0025】
次に、MOSトランジスタQ21〜Q24に供給するバイアス電圧VB1〜VB4の決定方法について説明する。
すなわち、バイアス電圧VB1〜VB4は、以下の(A)〜(C)の各条件を満足する電圧値である。
(A)差動増幅回路10の入力端子1、2の入力信号が無入力の場合、および差動増幅回路10の出力信号が飽和しないレベルの入力信号の範囲の場合において、MOSトランジスタQ21〜Q24の動作が全てオフ状態となるような電圧値であること。
(B)差動増幅回路10の入力端子1の入力信号として、その絶対値がある値を超える振幅を持つHレベル(ハイレベル)で、かつ、差動増幅回路10の入力端子2の入力信号として、その絶対値がある値を超える振幅を持つLレベル(ローレベル)であって出力信号が飽和レベルを超えるときに、MOSトランジスタQ22、Q23の動作がオン状態で、MOSトランジスタQ21、Q24の動作がオフ状態となる電圧値であること。
(C)差動増幅回路10の入力端子1の入力信号がLレベルで、かつ、差動増幅回路10の入力端子2の入力信号がHレベルであって出力信号が飽和レベルを超えるときに、MOSトランジスタQ22、Q23の動作がオフ状態で、MOSトランジスタQ21、Q24の動作がオン状態となる電圧値であること。
【0026】
次に、このような構成される第1実施形態の動作例について、図1を参照して説明する。
まず、差動差動増幅回路10の入力端子1、2の入力信号が無入力の場合、またはその入力信号の範囲が差動増幅回路10の出力信号が飽和しないレベルの場合について説明する。
【0027】
この場合には、MOSトランジスタQ21〜Q24には、上記の(A)の条件を満足するバイアス電圧VB1〜VB4が印加されているので、MOSトランジスタQ21〜Q24はいずれもオフとなってハイインピーダンス状態となる。この結果、差動増幅回路10の出力端子3、4からは、負荷RL21、RL22のみがそれぞれ見えることになる。この状態では、負荷抵抗RL21、RL22はその値が最大となり、差動増幅回路10の電圧利得も最大となる。
【0028】
次に、差動増幅回路10の入力端子1の入力信号がHレベルで、かつ、差動増幅回路10の入力端子2の入力信号がLレベルであり、出力信号が飽和レベルを超える場合について説明する。
この場合には、差動増幅回路10は、出力端子3の出力は上昇し、出力端子4の出力が低下する。また、MOSトランジスタQ21〜Q24には、上記の(B)の条件を満足するバイアス電圧VB1〜VB4が印加されている。このため、MOSトランジスタQ22、Q23のみがオンとなり、MOSトランジスタQ21、Q24はオフとなる。
【0029】
このとき、差動増幅回路10の出力端子3からみた負荷は、MOSトランジスタQ22のオンにより、MOSトランジスタQ22が出力負荷抵抗RL21に並列に接続された状態になり、負荷の値が低下する。この結果、出力信号の振幅を飽和レベルから引き下げる。
一方、差動増幅回路10の出力端子4からみた負荷は、MOSトランジスタQ23のオンにより、MOSトランジスタQ23が出力負荷抵抗RL22に並列に接続された状態になり、負荷の値が低下する。この結果、出力信号の振幅を飽和レベルから引き下げる。
【0030】
次に、差動増幅回路10の入力端子2の入力信号がLレベルで、かつ、差動増幅回路10の入力端子2の入力信号がHレベルであり、出力信号が飽和レベルを超える場合について説明する。
この場合には、差動増幅回路10は、出力端子3の出力は低下し、出力端子4の出力は上昇する。また、MOSトランジスタQ21〜Q24には、上記の(C)の条件を満足するバイアス電圧VB1〜VB4が印加されている。このため、MOSトランジスタQ21、Q24のみがオンとなり、MOSトランジスタQ22、Q23はオフとなる。
【0031】
このとき、差動増幅回路10の出力端子3からみた負荷は、MOSトランジスタQ21のオンにより、MOSトランジスタQ21が出力負荷抵抗RL21に並列に接続された状態になり、負荷の値が低下する。この結果、出力信号の振幅を飽和レベルから引き下げる。
一方、差動増幅回路10の出力端子4からみた負荷は、MOSトランジスタQ24のオンにより、MOSトランジスタQ24が出力負荷抵抗RL22に並列に接続された状態になり、負荷の値が低下する。この結果、出力信号の振幅を飽和レベルから引き下げる。
【0032】
以上説明したように、この第1実施形態によれば、差動増幅回路10の出力端子3、4に独立に振幅制限回路20A、20Bを接続するようにした。このため、周波数応答特性や大信号特性に劣るMOSデバイスで差動増幅回路10を構成する場合であっても、高周波領域において安定に振幅制限の動作ができ、かつ振幅制限動作に伴う出力波形の歪みも抑圧できる。
【0033】
なお、第1実施形態に係る振幅制限回路では、N型のMOSトランジスタを用いた場合について説明したが、これをP型のMOSトンジスタに置き換えるようにしても良い。ただし、この場合には、P型MOSトランジスタの負荷抵抗への接続は、N型MOSトランジスタの場合の逆向きとなる。
次に、本発明の振幅制限回路の第2実施形態の構成について、図2を参照して説明する。
【0034】
この第2実施形態に係る振幅制限回路30は、第1実施形態の第1振幅制限回路20Aと第2振幅制限回路20Bとを、図2に示すようなバイポーラトランジスタからなる第1振幅制限回路30Aと第2振幅制限回路30Bに置き換えたものである。
すなわち、この第1実施形態に係る振幅制限回路30は、図2に示すように、差動増幅回路10の出力負荷抵抗RL21に並列に接続され、その出力負荷抵抗RL21の両端に発生する出力電圧の振幅制限を行う第1振幅制限回路30Aと、差動増幅回路10の出力負荷抵抗RL22に並列に接続され、その出力負荷抵抗RL22の両端に発生する出力電圧の振幅制限を行う第2振幅制限回路30Bとからなる。
【0035】
第1振幅制限回路30Aは、出力負荷抵抗RL21に並列に接続させたNPNトランンジスタQ31と、出力負荷抵抗RL21に並列に接続させたダイオード接続のNPNトランジスタQ32と、を備えている。そして、NPNトランジスタQ31のベース端子に所定のバイアス電圧VB11を供給し、かつ、NPNトランジスタQ32のエミッタ端子側に所定のバイアス電圧VB12を供給するようになっている。
【0036】
すなわち、NPNトランジスタ31のエミッタ端子が出力負荷抵抗RL21の一端および非反転出力端子3にそれぞれ接続され、NPNトランジスタQ31のコレクタ端子が出力負荷抵抗RL21の他端および電源9にそれぞれ接続されている。また、NPNトランジスタQ31のベース端子に、電圧発生回路または電源(いずれも図示せず)から所定のバイアス電圧VB11が供給されるようになっている。
【0037】
NPNトランジスタQ32は、そのベース端子とコレクタ端子とが接続され、その共通接続部が出力負荷抵抗RL21の一端および非反転出力端子3にそれぞれ接続されている。また、NPNトランジスタQ32のエミッタ端子は、バイアス電圧VB12が供給されるとともに、出力負荷抵抗RL21の他端に接続されるようになっている。
【0038】
第2振幅制限回路30Bは、出力負荷抵抗RL22に並列に接続させたNPNトランジスタQ33と、出力負荷抵抗RL22に並列に接続させたダイオード接続のNPNトランジスタQ34と、を備えている。そして、NPNトランジスタQ33のベース端子に所定のバイアス電圧VB13を供給し、かつ、NPNトランジスタQ34のエミッタ端子側に所定のバイアス電圧VB14を供給するようになっている。
【0039】
すなわち、NPNトランジスタ33のエミッタ端子が出力負荷抵抗RL22の一端および反転出力端子4にそれぞれ接続され、NPNトランジスタQ33のコレクタ端子が出力負荷抵抗RL22の他端および電源9にそれぞれ接続されている。また、NPNトランジスタQ33のベース端子に、電圧発生回路または電源(いずれも図示せず)から所定のバイアス電圧VB13が供給されるようになっている。
【0040】
NPNトランジスタQ34は、そのベース端子とコレクタ端子とが接続され、その共通接続部が出力負荷抵抗RL22の一端および反転出力端子4にそれぞれ接続されている。また、NPNトランジスタQ34のコレクタ端子は、バイアス電圧VB14が供給されるとともに、出力負荷抵抗RL22の他端に接続されるようになっている。
【0041】
なお、NPNトランジスタQ31〜Q34に供給するバイアス電圧VB11〜VB1の決定方法は、上記のMOSトランジスタQ21〜Q24に供給するバイアス電圧VB1〜VB4の決定方法と同様であるので、その説明については省略する。
また、このような構成からなる第2実施形態の動作は、上記の第1実施形態の動作と同様であるので、その説明を省略する。
【0042】
以上のような構成からなる第2実施形態によれば、上記の第1実施形態と同様の効果を実現できる。
なお、第2実施形態に係る振幅制限回路では、NPNトランジスタを用いた場合について説明したが、NPNトランジスタをPNPトンジスタに置き換えるようにしても良い。
【0043】
また、上記の両実施形態では、差動増幅回路に適用した場合について説明したが、単一の入力信号を増幅してその増幅信号を出力負荷抵抗の両端から取り出すような増幅回路にも適用可能である。
【0044】
【発明の効果】
以上説明したように、本発明の振幅制限回路によれば、差動増幅回路の信号出力端子3と端子4間のアイソレーションを劣化させることが無いため周波数応答特性や大信号特性に劣るMOSデバイスで構成する増幅回路等と組み合わせて使用する場合に、高周波領域において安定に振幅制限の動作ができ、かつ振幅制限動作に伴う出力波形の歪みも抑圧できる。またトランジスタQ21〜Q24は、負荷抵抗RL21及びRL22に対して、任意に印加電圧及び、デバイスのサイズを設定できるため、より低消費電力な回路の実現が可能である。
【0045】
また、本発明の増幅回路によれば、周波数応答特性や大信号特性に劣るMOSデバイスを使用する場合であっても、高周波信号の入力時において高速動作に対応して、出力信号の振幅を制限でき、かつその振幅制限に伴う出力波形の歪みを抑圧できる。
【図面の簡単な説明】
【図1】本発明の第1実施形態の構成例を示す回路図である。
【図2】本発明の第2実施形態の構成例を示す回路図である。
【図3】従来回路の構成を示す回路図である。
【図4】従来回路の他の構成を示す回路図である。
【符号の説明】
3、4は出力端子、10は差動増幅回路、20、30振幅制限回路、20A、30Aは第1振幅制限回路、20B、30Bは第2振幅制限回路、RL21、RL22は出力負荷抵抗、Q21〜Q24はMOSトランジスタ、Q31〜Q34はNPNトランジスタである。

Claims (8)

  1. 負荷抵抗に並列に接続させる第1トランジスタと、
    前記負荷抵抗に並列に接続させるダイオード接続の第2トランジスタと、を備え、
    前記第1トランジスタの入力端子に所定の第1バイアス電圧を与え、かつ、前記第2トランジスタの所定の一端側に所定の第2バイアス電圧を与えるようにしたことを特徴とする振幅制限回路。
  2. 負荷抵抗に並列に接続させる第1MOSトランジスタと、
    前記負荷抵抗に並列に接続させるダイオード接続の第2MOSトランジスタと、を備え、
    前記第1MOSトランジスタのゲート端子に所定の第1バイアス電圧を供給し、かつ、前記第2MOSトランジスタのソース端子側またはソース端子側のいずれかに所定の第2バイアス電圧を供給するようにしたことを特徴とする振幅制限回路。
  3. 前記第1MOSトランジスタおよび前記第2MOSトランジスタは、N型のMOSトランジスタまたはP型のMOSトランジスタのいずれかであることを特徴とする請求項2に記載の振幅制限回路。
  4. 負荷抵抗に並列に接続させる第1バイポーラトランジスタと、
    前記負荷抵抗に並列に接続させるダイオード接続の第2バイポーラトランジスタと、を備え、
    前記第1バイポーラトランジスタのベース端子に所定の第1バイアス電圧を与え、かつ、前記第2バイポーラトランジスタのコレクタ端子またはエミッタ端子のいずれかに所定の第2バイアス電圧を与えるようにしたことを特徴とする振幅制限回路。
  5. 前記第1バイポーラトランジスタおよび前記第2バイポーラトランジスタは、NPN型のバイポーラトランジスタまたはPNP型のバイポーラトランジスタのいずれかであることを特徴とする請求項4に記載の振幅制限回路。
  6. 前記第1バイアス電圧および前記第2バイアス電圧をそれぞれ供給する電圧発生回路をさらに備え、
    前記電圧発生回路は、任意のバイアス電圧を発生するようになっていることを特徴とする請求項1乃至請求項5のうちのいずれかに記載の振幅制限回路。
  7. 入力信号を増幅するとともに、その増幅した出力信号を出力負荷抵抗から取り出すようにした増幅回路において、
    請求項1乃至請求項6のうちのいずれかに記載の振幅制限回路を、前記出力負荷抵抗に並列に接続するようにしたことを特徴とする増幅回路。
  8. 入力信号を差動増幅するとともに、その差動増幅された出力信号を第1出力負荷抵抗と第2出力負荷抵抗とからそれぞれ取り出すようにした差動型の増幅回路において、
    請求項1乃至請求項6のうちのいずれかに記載の振幅制限回路を、前記第1出力負荷抵抗および前記第2出力負荷抵抗にそれぞれ並列に接続するようにしたことを特徴とする増幅回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007102343A1 (ja) * 2006-02-28 2007-09-13 Matsushita Electric Industrial Co., Ltd. 極座標変調装置
JP2008109489A (ja) * 2006-10-26 2008-05-08 Sony Corp 信号処理回路及び光ディスク装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007102343A1 (ja) * 2006-02-28 2007-09-13 Matsushita Electric Industrial Co., Ltd. 極座標変調装置
US7760043B2 (en) 2006-02-28 2010-07-20 Panasonic Corporation Polar modulation apparatus
CN101375493B (zh) * 2006-02-28 2011-10-12 松下电器产业株式会社 极化调制装置
JP2008109489A (ja) * 2006-10-26 2008-05-08 Sony Corp 信号処理回路及び光ディスク装置

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