KR20010020410A

KR20010020410A - 선형성 및 대역폭이 개선된 가변 이득 증폭기

Info

Publication number: KR20010020410A
Application number: KR1019997010034A
Authority: KR
Inventors: 마쉬제임즈더블유.에이치.; 윌리엄스스코트린지
Original assignee: 풀아거 데이비드 제이.; 맥심 인터그래이티드 프로덕츠 인코포레이티드
Priority date: 1997-04-30
Filing date: 1998-04-14
Publication date: 2001-03-15
Also published as: WO1998049769A1; JP2001522566A; US5896063A; EP0979552A1

Abstract

본 발명은 개선된 대역폭 및 선형성을 가지고 있고, 증폭기가 저잡음 성능을 가지도록 설계될 수 있도록 개선된 동적 범위를 가지고 있지만, 통상적으로 저잡음 설계로 인해 손실되는 선형성을 가지고 있는 가변 이득 증폭기이다. 상기 증폭기는 이득 제어 신호에 응답하여 이득을 제어하기 위해 다른 전류 공급단에 접속된 다른 전류 공급 입력단을 가지고 있는 전류 공급형의 증폭기이다. 출력 회로의 한 쌍의 공통 베이스 접속 트랜지스터에서는 전류가 유지되며, 이에 따라 이들 트랜지스터는 과도한 잡음을 생성하지 않거나 저이득에서 상기 증폭기의 대역폭 및 선형성을 제한하지 않게 된다. 상기 이득 제어 신호에 응답하여 상기 트랜지스터에서 전류를 유지하면, 이득에 관계없이 상기 트랜지스터에서 실질적으로 일정한 전류를 유지할 수 있다. 실시예들이 공개된다.

Description

선형성 및 대역폭이 개선된 가변 이득 증폭기{VARIABLE GAIN AMPLIFIER WITH IMPROVED LINEARITY AND BANDWIDTH}

일반적인 단일 상한 가변 이득 증폭기(single quadrant variable gain amplifier)가 도 1에 도시되어 있다. 상기 증폭기는 트랜지스터(Q1,Q2), 이미터 저항기(R_E) 및 전류원(I_EE)으로 구성된 Gm(상호컨덕턴스)단, 및 저항기(R_L)를 부하로 하는 트랜지스터(Q3-Q6)로 구성된 전류 공급단으로 구성되어 있다(명세서 및 청구의 범위에서 사용되는 상전류원은 당해 기술 분야에서는 통상적인 바와 같이, 일반적인 의미로 전류원과 싱크(sink)를 지정하는데 사용됨).

입력 신호(Vin)는 상기 Gm 단을 통해 출력 전류(i₁,i₂)를 발생하며, 여기서 i₁+ i₂= I_EE이다. 이득 제어 전압(V_G)을 설정함으로써, 상기 전류(i₁,i₂)중 적절한 퍼센트의 전류가 상기 부하 저항기(R_L)에 제공되며, 이에 따라 출력 전압(V_O)이 발생된다. 상기 전류(i₁,i₂)의 나머지 부분은 트랜지스터(Q4,Q5)를 통해 공통 모드 공급부로 분기된다. 후술되는 분석에서, 상기 트랜지스터의 베이스 전류는 분석상의 편의를 위해 0인 것으로 가정한다.

도 1의 간단한 회로단은 동적 범위 요건을 달성하기 위해서 트랜지스터 면적을 정확하게 선택해야 하지만 상기 이득 제어 전압(V_G)의 범위의 적절한 선택에 의해 큰 가변 이득 범위를 발생할 수 있다. 또한, 특히 상기 전류(i₁, i₂)의 대부분이 상기 부하 저항(R_L)에 공급되는 고이득 상황에서 상기 증폭기 토폴로지는 대량의 잡음을 발생할 수 있다. 트랜지스터(Q3 - Q6)가 대량의 잡음에 기여하며, 따라서 이들 디바이스는 상기 회로단에 사용되는 바이어스 전류에 비해 매우 커야 한다. 상기 회로단의 이득이 감소되면, 전류 공급 트랜지스터(Q3, Q6)의 신호(및 바이어스) 전류가 저하되고 상기 회로단의 대역폭이 저하되며, 따라서 증폭기 대역폭이 상기 회로단의 이득에 따라 달라진다. 이는 고대역폭의 가변 이득 증폭기에 바람직하지 않다.

도 2에 도시된 바와 같이, 상기 가변 이득 증폭기에 공통 베이스 접속 트랜지스터를 간단하게 부가하면, 상기 문제에 다소 도움은 되지만, 상기 문제를 해결해 주지는 못한다. 신호 전류뿐만 아니라, 바이어스가 폭넓게 변하면, 이득이 감소하고 대역폭이 저하된다. 또한, 상기 부가에 의해 상기 공통 베이스단의 매우 가변적인 바이어스 조건으로 인해 비선형 효과가 생겨서, 상기 트랜지스터의 입력 임피던스에 직접적으로 영향이 미치게 되며, 이에 따라 상기 가변 이득 증폭기에 큰 가변 부하가 제공된다. 이 부하의 실수 성분과 허수 성분은 변하게 된다. 일부 이득 설정값에서, 상기 성분값들은 전류 공급단에는 바람직하지 않게 되며, 이에 따라 선형성 및 안정성에 영향이 미치게 되고 고조파 및 발진파가 발생되게 된다.

본 발명은 가변 이득 증폭기 분야에 관한 것이다.

도 1은 종래의 일반적인 단일 상한 가변 이득 증폭기의 회로도,

도 2는 가변 이득 증폭기에 공통 베이스 접속 트랜지스터가 부가되었지만, 도 1의 회로도와 유사한 회로도,

도 3은 본 발명의 일실시예의 회로도,

도 4는 추가적인 전류원을 위해 가변 이득 전압(V_G)에 의해 제어 가능한 가변 전류원을 사용하는 본 발명의 제 2 실시예의 회로도,

도 5는 도 4의 회로도와 유사하지만 바이폴라 트랜지스터가 아닌 전계 효과 트랜지스터를 사용한 회로도.

이제, 도 3을 참조하면, 본 발명의 일실시예가 도시되어 있다. 도 3에 도시된 바와 같이, 본 발명은 공통 베이스 접속 트랜지스터(Q7, Q8)에 추가적인 이미터 전류를 부가하는 분기 전류원(I_C)뿐만 아니라, 공통 베이스 트랜지스터(Q7, Q8)를 부가한다. 트랜지스터(Q7, Q8)는 고정 바이어스 전압(V_B)에 의해 바이어스되는 베이스를 가지고 있다. 상기 바이어스 전류(I_C)의 크기를 적절히 선택함으로써, 상기 공통 베이스 트랜지스터(Q7, Q8)의 전체 바이어스 전류의 변동을 제어할 수 있으며, 따라서 이득 설정값에 관계없이 상기 회로단의 필요한 대역폭이 보존된다. 또한, 상기 부가에 의해 공통 베이스 접속 트랜지스터(Q3, Q6)의 입력 임피던스의 변화가 최소로 되어, 상기 가변 이득 증폭기의 전류 공급부에 보다 많은 일정한 부하가 제공되며, 이에 따라 선형성 및 안정성이 개선된다.

이전과 같이, 트랜지스터(Q1, Q2), 이미터 저항기(R_E) 및 전류원(I_EE)을 구비한 차동 상호컨덕턴스 증폭기는 트랜지스터(Q1)와 트랜지스터(Q2) 사이의 전류(I_EE)의 분배를 결정하기 위해 상기 입력 전압(Vin)에 응답하며, 이에 따라 i₁+ i₂= I_EE가 유지된다. 트랜지스터(Q1, Q2)의 각각의 컬렉터 전류(i₁, i₂)는 트랜지스터(Q3, Q4)와 트랜지스터(Q5, Q6)에 의해 각각 분할된다. 이득 제어 전압(V_G)이 트랜지스터(Q3, Q6)와 트랜지스터(Q4, Q5)의 공통 베이스 접속부들 사이에 인가되기 때문에, 상기 이득 제어 전압(V_G)은 트랜지스터(Q3)를 통해 상기 전류(i₁)의 일부분을 제공하게 되며, 전류(i₁)의 나머지 부분은 트랜지스터(Q4)를 통해 V+ 레일(rail)로부터 직접 제공된다. 상기 전류(i₂)의 동일 부분은 트랜지스터(Q6)에 의해 제공되게 되며, 나머지 부분은 트랜지스터(Q5)를 통해 상기 V+ 레일로부터 직접 제공되게 된다.

트랜지스터(Q4, Q5)가 실질적으로 오프되면, 상기 증폭기는 최대 이득 상태로 되며, 트랜지스터(Q3, Q6)의 컬렉터 전류는 각각 상기 전류(i₁, i₂)와 실질적으로 동일하게 된다. 다른 극한값에 도달되면, 상기 전류(i₁, i₂)의 적은 부분이 트랜지스터(Q3, Q6)에 의해 공급되게 되고, 나머지 부분은 트랜지스터(Q4, Q5)를 통해 상기 V+ 레일로부터 직접 얻어진다. 하지만, 상기 전류원(Ic)은 공통 베이스 접속 트랜지스터(Q7, Q8)에서 충분한 전류를 유지하며, 이에 따라 상기 증폭기의 이득의 폭넓은 변화에 의해 바이어스가 크게 변동되지 않고, 특히 상기 바이어스 전류는 상기 가변 이득 증폭기가 저이득 조건에서 동작될 때 크게 떨어지지 않는다. 상기 회로가 양호하게 일치하는 경우에, 부하 저항기(R_L)의 전류(I_C)는 상기 출력 전압(V₀)에 공통 모드 전압 레벨을 제공하며, 이에 따라 상기 출력 단자(V₀) 상의 차동 출력 전압에 영향을 주지 않게 된다.

상기 추가적인 전류원(I_C)은 여러 가지 형태를 가질 수 있다. 예로서, 상기 전류원은 표준 정전류원(온도에 무관) 또는 절대 온도에 비례하는 전류원(PTAT)일 수도 있다. 이들 전류원은 또한 예컨대 도 4에 도시된 본 발명의 실시예에서와 같이, 가변 이득 전압(V_G)에 의해 제어 가능한 가변 전류원일 수도 있다. 이 실시예에서, 도 3의 실시예의 전류원(I_C)은 트랜지스터(Q10, Q11)의 컬렉터 전류에 의해 제공되며, 이 전류는 Q9의 컬렉터 전류와 함께 상기 전류원(I_EE)과 동일하고, 이 전류원(I_EE)은 상기 가변 이득 증폭기의 차동 상호컨덕턴스 입력단의 트랜지스터 (Q1,Q2)의 이미터에 접속된 전류원과 동일하다.

도 4의 회로의 동작은 물론 트랜지스터의 상대적 크기에 따라 달라진다. 하지만, 트랜지스터(Q3, Q4, Q5, Q6, Q10, Q11)들이 동일한 트랜지스터이고 트랜지스터(Q9)가 이들 동일한 트랜지스터의 크기의 2 배인 예를 고려하자. 또한, 초기에 0인 입력 전압(V_in)과 0인 이득 제어 전압(V_G)을 고려하자. 0인 차동 입력 전압(V_in) 때문에, 전류원(I_EE)의 전류는 트랜지스터(Q1, Q2)의 컬렉터들 사이에 동일하게 분할되게 된다. 이들 성분도 또한 트랜지스터(Q3, Q4)와 트랜지스터(Q5, Q6) 사이에서 각각 동일하게 분할되게 되며, 이에 따라 트랜지스터(Q3, Q6)의 컬렉터 전류는 각각 I_EE/4이다. 트랜지스터(Q9, Q10, Q11)에 대해, 상기 전류원(I_EE)은 트랜지스터(Q10, Q11)에서 전류 I_EE/4로 분할되게 되며, 트랜지스터(Q9)는 각각의 트랜지스터(Q10, Q11)의 크기의 2 배이므로, 트랜지스터(Q9)는 전류(I_EE/2)를 가지게 된다.

이제, 예로서, 상기 이득 제어 전압(V_G)이 0에서 어느 값으로 변하고, 여기서 트랜지스터(Q3, Q6)의 베이스 상의 전압이 트랜지스터(Q4,Q5)의 베이스 상의 전압보다 작으면, 상기 증폭기의 이득이 감소되게 되고, 트랜지스터(Q3, Q6)의 바이어스 전류의 일부분은 트랜지스터(Q4, Q5)로 이동되게 된다. 하지만, 동시에, 트랜지스터(Q3, Q6)의 베이스의 전압의 변화가 트랜지스터(Q9)의 베이스 전압을 감소시키며, 이에 따라 바이어스 전류가 감소되고 트랜지스터(Q10, Q11)의 바이어스 전류가 증가된다. 트랜지스터(Q10, Q11)에서의 바이어스 전류 증가는 트랜지스터(Q3, Q6)의 바이어스 전류 감소와 동일하게 되며, 이에 따라 트랜지스터(Q7, Q8)의 바이어스 전류는 상기 회로의 이득 설정값에 관계없이 실질적으로 I_EE/2로 유지되게 된다. 따라서, 트랜지스터(Q7, Q8)는 실질적으로 이득의 변화에 영향을 받지 않으며, 보다 중요하게는 매우 작은 이득값에서의 동작에 의해 생긴 회로 성능에 악영향이 미치지 않게 된다.

본 발명은 바이폴라 기술과 MOS 기술로 실현된 전류 공급 가변 이득 증폭기에 응용할 수 있다. 예로서, 도 5는 도 4와 유사한 회로도이지만, 도 4의 바이폴라 트랜지스터 대신에 n 채널 MOSFET가 사용되었다. 2 개의 전류원이 트랜지스터 (Q1, Q2)와 트랜지스터(Q9, Q10, Q11)에 소스 전류를 각각 제공하기 때문에, 동일하게 I_S로 표기되어 있다. 유사하게, 트랜지스터(Q1, Q2)의 소스에 직렬 접속된 저항기가 R_S로 표기되어 있다. 다른 점에서, 전계 효과 디바이스가 도 4의 바이폴라 디바이스와는 다소 다른 특성을 가지고 있고, 상기 전계 효과 디바이스가 도 4의 바이폴라 디바이스에 대해 여기서 설명한 동일한 방식으로 도 5의 회로에서 기능하며, 따라서 도 4에 대해 이전에 주어진 설명이 도 5에도 적용될 수 있지만, 도 5의 나머지 구성 요소에는 도 4의 바이폴라 경우에서와 같이 동일한 디바이스 표기가 제공되어 있다.

물론, 도 4에 도시된 npn 트랜지스터 또는 도 5의 n 채널 디바이스를 사용하지 않고, 당해 기술 분야에 잘 알려진 바와 같이, pnp 트랜지스터 또는 p 채널 디바이스를 사용할 수도 있다. 또한, 본 발명은 간단한 한가지 예로서 혼합된 트랜지스터 종류의 사용이 선호되지는 않지만, 트랜지스터(Q1,Q2)용으로 n 채널 트랜지스터를, 상기 트랜지스터의 나머지 부분용으로 npn 트랜지스터를 사용하는 것과 같이 상이한 종류의 트랜지스터를 사용하여 실현될 수도 있다.

본 발명은 특정의 바람직한 실시예에 대해 공개 및 설명되었지만, 본 발명은 그 취지 및 범위로부터 이탈하지 않고 변형될 수 있음을 당업자는 알 수 있다.

Claims

이득 제어 신호에 응답하여, 증폭되는 신호와 바이어스 전류의 조합이 제 1 접속부를 통해 부하 디바이스에 제어 가능하게 함께 공급되는 가변 이득 증폭기에 있어서,

제 1 및 제 2 영역과, 제어 전극과 상기 제 2 영역 사이의 전압에 응답하여 상기 제 1 영역과 제 2 영역 사이에서의 전류 흐름을 제어하기 위한 제어 전극을 가지고 있는 트랜지스터;

상기 트랜지스터의 제 1 영역에 접속된 전류원으로서, 상기 제 1 접속부를 통해 공급된 상기 신호 및 바이어스 전류가 최소일 때 상기 제 1 접속부를 통해 추가 전류를 제공하는 전류원을 구비하고 있고,

상기 트랜지스터의 제 2 영역은 상기 제 1 접속부에 접속되어 있고, 상기 트랜지스터의 제 1 영역은 상기 부하 디바이스 및 가변 이득 증폭기 출력에 접속되어 있으며, 상기 트랜지스터의 제어 전극은 기준 전압에 접속되어 있는 것을 특징으로 하는 가변 이득 증폭기.
제 1 항에 있어서, 상기 전류원은 상기 제 1 접속부의 신호 및 바이어스 전류가 감소될 때 상기 트랜지스터를 통해 상기 추가 전류를 증가시키고, 상기 제 1 접속부의 신호 및 바이어스 전류가 증가될 때 상기 트랜지스터를 통해 상기 추가 전류를 감소시키기 위해, 상기 이득 제어 신호에 또한 응답하는 것을 특징으로 하는 가변 이득 증폭기.
제 1 항에 있어서, 상기 전류원은 상기 제 1 접속부의 신호 및 바이어스 전류가 감소될 때 상기 트랜지스터를 통해 상기 추가 전류를 증가시키고, 상기 제 1 접속부의 신호 및 바이어스 전류가 증가될 때 상기 트랜지스터를 통해 상기 추가 전류를 감소시키기 위해, 상기 이득 제어 신호에 또한 응답하고, 상기 이득 제어 신호에 관계없이 상기 트랜지스터를 통해 상기 바이어스 전류와 상기 추가 전류의 조합을 실질적으로 일정하게 유지시키는 것을 특징으로 하는 가변 이득 증폭기.
제 1 항에 있어서, 상기 트랜지스터는 npn 바이폴라 트랜지스터인 것을 특징으로 하는 가변 이득 증폭기.
제 1 항에 있어서, 상기 트랜지스터는 MOS 트랜지스터인 것을 특징으로 하는가변 이득 증폭기.
이득 제어 신호에 응답하여, 증폭되는 각각의 상보 신호의 제어 가능 부분과 바이어스 전류의 각각의 대응 부분의 조합이 각각 제 1 및 제 2 접속부를 통해 각각 제 1 및 제 2 부하 디바이스에 함께 공급되는 가변 이득 증폭기에 있어서,

제 1 및 제 2 영역과, 제어 전극과 상기 제 2 영역 사이의 전압에 응답하여 상기 제 1 영역과 제 2 영역 사이에서의 전류 흐름을 제어하기 위한 제어 전극을 가지고 있는 제 1 및 제 2 트랜지스터;

상기 제 1 및 제 2 접속부에 접속된 제 1 및 제 2 전류원으로서, 상기 제 1 및 제 2 접속부의 신호 및 바이어스 전류가 최소일 때 상기 제 1 및 제 2 트랜지스터를 통해 추가 전류를 제공하는 제 1 및 제 2 전류원을 구비하고 있고,

상기 제 1 트랜지스터의 제 2 영역은 상기 제 1 접속부에 접속되어 있고, 상기 제 1 트랜지스터의 제 1 영역은 상기 제 1 부하 디바이스에 접속되어 있으며, 상기 제 1 트랜지스터의 제어 전극은 기준 전압에 접속되어 있고,

상기 제 2 트랜지스터의 제 2 영역은 상기 제 2 접속부에 접속되어 있고, 상기 제 2 트랜지스터의 제 1 영역은 상기 제 2 부하 디바이스에 접속되어 있으며, 상기 제 2 트랜지스터의 제어 전극은 기준 전압에 접속되어 있는 것을 특징으로 하는 가변 이득 증폭기.
제 6 항에 있어서, 상기 전류원은 상기 제 1 및 제 2 접속부의 신호 및 바이어스 전류가 감소될 때 상기 제 1 및 제 2 트랜지스터를 통해 상기 추가 전류를 증가시키고, 상기 제 1 및 제 2 접속부의 신호 및 바이어스 전류가 증가될 때 상기 제 1 및 제 2 트랜지스터를 통해 상기 추가 전류를 감소시키기 위해, 상기 이득 제어 신호에 또한 응답하는 것을 특징으로 하는 가변 이득 증폭기.
제 6 항에 있어서, 상기 전류원은 상기 제 1 및 제 2 접속부의 신호 및 바이어스 전류가 감소될 때 상기 제 1 및 제 2 트랜지스터를 통해 상기 추가 전류를 증가시키고, 상기 제 1 및 제 2 접속부의 신호 및 바이어스 전류가 증가될 때 상기 제 1 및 제 2 트랜지스터를 통해 상기 추가 전류를 감소시키기 위해, 상기 이득 제어 신호에 또한 응답하고, 상기 이득 제어 신호에 관계없이 상기 제 1 및 제 2 트랜지스터를 통해 상기 바이어스 전류와 상기 추가 전류의 조합을 실질적으로 일정하게 유지시키는 것을 특징으로 하는 가변 이득 증폭기.
제 6 항에 있어서, 상기 트랜지스터는 npn 바이폴라 트랜지스터인 것을 특징으로 하는 가변 이득 증폭기.
제 6 항에 있어서, 상기 트랜지스터는 MOS 트랜지스터인 것을 특징으로 하는 가변 이득 증폭기.
제 1 및 제 2 전원 공급 접속부;

제 1 및 제 2 영역과, 제어 전극과 제 2 영역 사이의 전압에 응답하여 상기 제 1 영역과 제 2 영역 사이에서의 전류 흐름을 제어하기 위한 제어 전극을 각각 가지고 있는 제 1 내지 제 11 트랜지스터;

제 1 및 제 2 전류원;

제 1 및 제 2 부하 디바이스를 구비하고 있고,

상기 제 1 및 제 2 트랜지스터의 제 2 영역은 상기 제 1 전류원을 통해 상기 제 2 전원 공급 접속부에 함께 접속되어 있으며,

상기 제 3 및 제 4 트랜지스터의 제 2 영역은 상기 제 1 트랜지스터의 제 1 영역에 함께 접속되어 있고,

상기 제 5 및 제 6 트랜지스터의 제 2 영역은 상기 제 2 트랜지스터의 제 1 영역에 함께 접속되어 있으며,

상기 제 4 및 제 5 트랜지스터의 제 1 영역은 상기 제 1 전원 공급 접속부에 함께 접속되어 있고,

상기 제 9, 제 10 및 제 11 트랜지스터의 제 2 영역은 상기 제 2 전류원을 통해 상기 제 2 전원 공급 접속부에 함께 접속되어 있으며,

상기 제 3 트랜지스터의 제 1 영역은 상기 제 7 트랜지스터의 제 2 영역 및 상기 제 10 트랜지스터의 제 1 영역에 접속되어 있고,

상기 제 6 트랜지스터의 제 1 영역은 상기 제 8 트랜지스터의 제 2 영역 및 상기 제 11 트랜지스터의 제 1 영역에 접속되어 있으며,

상기 제 9 트랜지스터의 제 1 영역은 상기 제 1 전원 공급 접속부에 접속되어 있고,

상기 제 1 및 제 2 트랜지스터의 제어 전극은 신호 입력 접속부를 제공하며,

상기 제 3, 제 6 및 제 9 트랜지스터의 제어 전극은 이득 제어 접속부를 형성하기 위해 함께 접속되어 있고,

상기 제 4, 제 5, 제 10 및 제 11 트랜지스터의 제어 전극은 제 2 이득 제어 접속부를 형성하기 위해 함께 접속되어 있으며,

상기 제 7 및 제 8 트랜지스터의 제어 전극은 바이어스 입력 접속부에 함께 접속되어 있고,

상기 제 7 트랜지스터의 제 1 영역은 상기 제 1 부하 디바이스를 통해 상기 제 1 전원 공급 접속부에 접속되어 있고, 하나의 출력 접속부를 형성하며,

상기 제 8 트랜지스터의 제 1 영역은 상기 제 2 부하 디바이스를 통해 상기 제 1 전원 공급 접속부에 접속되어 있고, 제 2 출력 접속부를 형성하는 것을 특징으로 하는 가변 이득 증폭기.