WO2022054192A1 - 増幅回路、および、複合回路 - Google Patents

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WO2022054192A1
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泰昭 太田
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三菱電機株式会社
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Definitions

  • the techniques disclosed in the present specification relate to an amplifier circuit and a composite circuit.
  • a super source follower (that is, SSF) circuit is known.
  • the SSF circuit is an inverted Darlington circuit in which a bipolar junction transistor (BJT) is replaced with a field-effect transistor (FET).
  • BJT bipolar junction transistor
  • FET field-effect transistor
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2013-179077 (that is, Patent Document 1) describes an input transistor, a current source load transistor, and a P-type metal-oxide-semiconductor field effect transistor. That is, an SSF circuit including a current source transistor composed of a MOSFET) and a feedback transistor composed of a P-type MOSFET is disclosed. Further, for example, International Publication No. 2019/107084 (that is, Patent Document 2) discloses a class AB SSF circuit having a low output impedance.
  • the technique disclosed in the present specification has been made in view of the above-mentioned problems, and is a technique for shortening the rising settling time and the falling settling time in the amplifier circuit.
  • the amplification circuit is an amplification circuit that amplifies a signal input to an input terminal and outputs the signal to an output terminal, and has a first control terminal and a first control terminal.
  • a first conductive transistor having a first current terminal connected to a potential and a second current terminal connected to the output terminal, and a second control connected to the input terminal.
  • a second conductive type different from the first conductive type having a terminal, a third current terminal connected to the output terminal, and a fourth current terminal connected to the first control terminal of the first transistor.
  • the second transistor of the type, the third control terminal which is a gate terminal connected to the first fixed potential, the fifth current terminal which is the source terminal connected to the second potential, and the output terminal.
  • a third transistor which is a third conductive type electric field effect transistor, having a sixth current terminal, which is a drain terminal connected to the first transistor, and the first control terminal of the first transistor at the same potential.
  • a fourth control terminal which is a connected gate terminal, a seventh current terminal, which is a source terminal connected to a third fixed potential, and an eighth current terminal, which is a drain terminal connected to the output terminal.
  • the present invention includes a fourth transistor, which is a fourth conductive type electric current effect transistor different from the first conductive type.
  • the amplification circuit which is the second aspect of the technique disclosed in the present specification, is an amplification circuit that amplifies a signal input to an input terminal and outputs it to an output terminal, and has a first control terminal that is a gate terminal.
  • a first conductive type electric field effect transistor having a first current terminal which is a source terminal connected to a first potential and a second current terminal which is a drain terminal connected to the output terminal.
  • a first transistor, a second control terminal which is a gate terminal connected to the input terminal, a third current terminal which is a source terminal, and the first one which is a gate terminal of the first transistor.
  • a second transistor which is a second conductive type electric field effect transistor different from the first conductive type, which has a fourth current terminal which is a drain terminal connected to the control terminal, and a first fixed potential.
  • the third control terminal which is the gate terminal
  • the fifth current terminal which is the source terminal connected to the second potential
  • the third current terminal which is the source terminal of the second transistor.
  • a third transistor which is a second conductive type electric field effect transistor, having a sixth current terminal, which is a drain terminal, and a first control terminal, which is a gate terminal of the first transistor, are equal to each other.
  • a fourth control terminal which is a gate terminal connected by a potential, a seventh current terminal, which is a source terminal connected to a third fixed potential, and an eighth, which is a drain terminal connected to the output terminal.
  • a fourth transistor which is a second conductive type electric field effect transistor having a current terminal, a current source element that supplies current to the fourth current terminal, which is a drain terminal of the second transistor, and a second.
  • the differential input terminal 1 is connected to a connection point between the third current terminal, which is the source terminal of the second transistor, and the sixth current terminal, which is the drain terminal of the third transistor.
  • the differential input terminal 2 connects the differential amplifier connected to the output terminal and the first differential input terminal and the second differential input terminal of the differential amplifier. It is equipped with a switch that can be switched.
  • the composite circuit according to the third aspect of the technique disclosed in the present specification is the amplification circuit, the third current terminal of the second transistor, and the sixth current terminal of the third transistor. It includes a connection point with a current terminal and an evaluation circuit used to determine the first fixed potential and the second fixed potential for satisfying the condition that no current flows between the output terminal and the current terminal.
  • the evaluation circuit is a composite circuit, and the evaluation circuit includes a sixth control terminal which is a gate terminal, an eleventh current terminal which is a source terminal connected to the first potential, and a drain terminal connected to the output terminal.
  • a second current terminal different from the first conductive type which has a thirteenth current terminal and a fourteenth current terminal which is a drain terminal connected to the sixth control terminal which is the gate terminal of the sixth transistor.
  • a seventh transistor which is a conductive type electric current effect transistor, an eighth control terminal, which is a gate terminal connected to the first fixed potential, and a fifteenth, which is a source terminal connected to the second potential.
  • a second conductive type different from the first conductive type which has a current terminal of the above and a sixteenth current terminal which is a drain terminal connected to the thirteenth current terminal which is the source terminal of the seventh transistor.
  • the eighth transistor which is an electric current effect transistor
  • the ninth control terminal which is a gate terminal connected to the sixth control terminal, which is the gate terminal of the sixth transistor, at an equal potential, and the third fixed.
  • a ninth conductive type electric field effect transistor having a seventeenth current terminal, which is a source terminal connected to a potential, and an eighteenth current terminal, which is a drain terminal connected to the output terminal. It includes a transistor and a current source element that supplies a current to the 14th current terminal, which is the drain terminal of the 7th transistor.
  • the amplification circuit is an amplification circuit that amplifies a signal input to an input terminal and outputs the signal to an output terminal, and has a first control terminal and a third control terminal.
  • a first conductive type first transistor having a first current terminal connected to a fixed potential and a second current terminal connected to the output terminal, and a second transistor connected to the input terminal.
  • a first conductive type first having a control terminal, a third current terminal connected to the output terminal, and a fourth current terminal connected to the first control terminal of the first transistor.
  • the second transistor, the third control terminal which is a gate terminal connected to the first fixed potential, the fifth current terminal which is the source terminal connected to the second potential, and the output terminal are connected to each other.
  • the amplifier circuit according to the fifth aspect of the technique disclosed in the present specification is an amplifier circuit that amplifies a signal input to an input terminal and outputs the signal to an output terminal, and has a first gate terminal and a third gate terminal.
  • a first conductive type field effect transistor having a first source terminal connected to a fixed potential and a first drain terminal connected to the output terminal, and connected to the input terminal.
  • a first gate terminal having a second gate terminal, a second source terminal connected to the output terminal, and a second drain terminal connected to the first gate terminal of the first field effect transistor.
  • the conductive type second field effect transistor, the third gate terminal connected to the first fixed potential, the third source terminal connected to the second potential, and the output terminal.
  • a third conductive type third field effect transistor having a third drain terminal, a fourth gate terminal connected to the input terminal, and a fourth source terminal connected to the first potential.
  • a fourth field-effect transistor of a fourth conductive type different from the first conductive type which has a fourth drain terminal connected to the second drain terminal of the second field-effect transistor. Be prepared.
  • FIG. 47 It is a figure which shows the example of the small signal equivalent circuit of the amplifier circuit of FIG. 47. It is a figure which shows the example of the structure of the amplifier circuit which concerns on embodiment. It is a figure which shows the example of the small signal equivalent circuit of the amplifier circuit of FIG. It is a figure which shows the modification of the structure shown in FIG. It is a figure which shows the modification of the structure shown in FIG. It is a figure which shows the modification of the structure shown in FIG. It is a figure which shows the modification of the structure shown in FIG. It is a figure which shows the modification of the structure shown in FIG. It is a figure which shows the modification of the structure shown in FIG. It is a figure which shows the modification of the structure shown in FIG. It is a figure which shows the modification of the structure shown in FIG. It is a figure which shows the modification of the structure shown in FIG. It is a figure which shows the modification of the structure shown in FIG. It is a figure which shows the modification of the structure shown in FIG. It is a figure which shows the
  • ordinal numbers such as “first” or “second” may be used in the description described below, these terms facilitate the understanding of the content of the embodiments. It is used for convenience, and is not limited to the order that can be generated by these ordinal numbers.
  • FIG. 1 is a diagram schematically showing an example of the configuration of an amplifier circuit 100 according to the present embodiment.
  • the amplifier circuit 100 is a form of a source follower circuit.
  • the amplifier circuit 100 can be adopted as, for example, an electronic circuit for driving an image sensor.
  • the amplifier circuit 100 includes a drive N-type FET 101, a load FET 102, a current source FET 103, a feedback P-type FET 104, and a feedback N-type FET 105.
  • the drive N-type FET 101, the load FET 102, and the feedback N-type FET 105 are composed of N-type FETs.
  • the current source FET 103 and the feedback P-type FET 104 are composed of P-type FETs.
  • the "N type” and "P type” representing the conductive type of the FET are "first conductive type", “second conductive type”, “third conductive type” and “fourth conductive type”.
  • the first conductive type may be N type
  • the second conductive type may be P type
  • the first conductive type may be N type
  • the fourth conductive type may be P type, and vice versa.
  • the source of the load FET 102 (that is, the source terminal) is connected to the GND, and the drain of the load FET 102 (that is, the drain terminal) is connected to the source of the drive N-type FET 101.
  • the drain of the current source FET 103 is connected to the drain of the drive N-type FET 101, and the source of the current source FET 103 is connected to the power supply.
  • the current source FET 103, the drive N-type FET 101, and the load FET 102 are connected in series between the power supply and GND.
  • power supply represents a power supply terminal or a power supply potential
  • GND represents a ground potential
  • power source and “GND” are examples of “first potential” and “second potential”.
  • the first potential may be the power source and the second potential may be GND and vice versa.
  • the input terminal IN of the amplifier circuit 100 is connected to the gate (that is, the gate terminal) of the drive N-type FET 101. Further, a fixed potential V1 is input to the gate of the load FET 102. As a result, the load FET 102 functions as a constant current source.
  • the FET "gate”, “source” and “drain” are examples of “control terminal”, “current terminal” and the like.
  • connection point between the source of the drive N-type FET 101 and the drain of the load FET 102 is connected to the output terminal OUT.
  • the source of the feedback P-type FET 104 is connected to the power supply, and the drain of the feedback P-type FET 104 is connected to the drain of the feedback N-type FET 105.
  • the source of the feedback N-type FET 105 is connected to the fixed potential V3. Both the gate of the feedback P-type FET 104 and the gate of the feedback N-type FET 105 are connected at equal potentials to the connection points between the drain of the current source FET 103 and the drain of the drive N-type FET 101.
  • connection point between the drain of the feedback P-type FET 104 and the drain of the feedback N-type FET 105 is connected to the output terminal OUT.
  • FIG. 2 is a diagram showing an example of the configuration of the conventional source follower circuit 110.
  • the source of the load FET 102 is connected to the GND, and the drain of the load FET 102 is connected to the source of the drive N-type FET 101. Further, the drain of the drive N-type FET 101 is connected to the power supply.
  • the drive N-type FET 101 and the load FET 102 are arranged in series between the power supply and GND.
  • connection point between the source of the drive N-type FET 101 and the drain of the load FET 102 is connected to the output terminal OUT. Further, the gate of the load FET 102 is connected to the fixed potential V1, and the load FET 102 functions as a constant current source.
  • the source follower circuit 110 corresponds to a configuration in which the current source FET 103, the feedback P-type FET 104, and the feedback N-type FET 105 are omitted from the amplifier circuit 100.
  • FIG. 3 is a diagram showing an example of a small signal equivalent circuit of the source follower circuit 110 shown in FIG.
  • the output resistance of the source follower circuit 110 is expressed by the following equation (1).
  • r dn indicates the output resistance of the driving N-type FET 101
  • r ln indicates the output resistance of the load FET 102
  • gm dn indicates the transconductance of the driving N-type FET 101.
  • Equation (1) In an ideal FET without channel length modulation, r ln ⁇ ⁇ , gm dn >> 1, so the equation (1) can be approximated as the following equation (3).
  • FIG. 4 is a diagram showing an example of the configuration of the SSF circuit 120.
  • the SSF circuit 120 shown in FIG. 4 corresponds to a configuration in which a current source FET 103 and a feedback P-type FET 104 are added to the source follower circuit 110 shown in FIG. Further, as compared with the amplifier circuit 100 shown in FIG. 1, the SSF circuit 120 shown in FIG. 4 corresponds to a configuration in which the feedback N-type FET 105 is omitted from the amplifier circuit 100.
  • FIG. 5 is a diagram showing an example of a small signal equivalent circuit of the SSF circuit 120 shown in FIG.
  • the following equations (4) and (5) hold from Kirchhoff's current law at the drain and output terminals of the drive N-type FET 101.
  • V fb indicates the drain voltage of the drive N-type FET 101
  • r cp indicates the output resistance of the current source FET 103
  • gm fbp indicates the transconductance of the feedback P-type FET 104
  • r fbp indicates the output of the feedback P-type FET 104. Shows resistance.
  • Equation (6) It can be approximated as in (7).
  • the gate voltage of the drive N-type FET 101 rises, so that the source-drain current of the drive N-type FET 101 increases.
  • the source voltage of the drive N-type FET 101 rises and the drain voltage falls. Since the output terminal is connected to the source of the drive N-type FET 101, the increase in the source voltage of the drive N-type FET 101 is, that is, the increase in the voltage of the output terminal.
  • the gate voltage of the feedback P-type FET 104 decreases and the source-drain current increases.
  • the load FET 102 is a constant current source
  • the source-drain current of the drive N-type FET 101 starts to decrease due to Kirchhoff's current law at the output terminal.
  • Suppression of the increase in the source voltage of the drive N-type FET 101 is, that is, suppression of the voltage increase in the output terminal.
  • the gate voltage of the drive N-type FET 101 drops, so that the source-drain current of the drive N-type FET 101 decreases.
  • the source voltage of the drive N-type FET 101 drops, and the drain voltage rises.
  • the decrease in the source voltage of the drive N-type FET 101 is, that is, the decrease in the voltage of the output terminal.
  • the gate voltage of the feedback P-type FET 104 increases and the source-drain current decreases.
  • the load FET 102 is a constant current source
  • the source-drain current of the drive N-type FET 101 starts to increase due to Kirchhoff's current law at the output terminal.
  • the decrease in the source voltage and the increase in the drain voltage of the drive N-type FET 101 are suppressed.
  • Suppression of the source voltage drop of the drive N-type FET 101 is, that is, suppression of the voltage drop of the output terminal.
  • the output fluctuation shifts from the transient state to the steady state more quickly than in the source follower circuit 110.
  • a ground potential is applied to the source of the load FET 102, and a power supply potential Vdd is applied to the source of the current source FET 103 and the source of the feedback P-type FET 104.
  • V1 a fixed potential
  • V2 the fixed potential
  • V2 the fixed potential
  • the fixed potential V1, the fixed potential V2, the fixed potential V3, and the like are examples of “first fixed potential”, “second fixed potential”, “third fixed potential”, and the like.
  • the input signal is input to the input terminal connected to the gate of the drive N-type FET 101, and the output signal is output from the output terminal connected to the source of the drive N-type FET 101.
  • FIG. 6 is a diagram showing an example of a small signal equivalent circuit of the amplifier circuit 100 of FIG. From Kirchhoff's current law at the drain and output terminals of the drive N-type FET 101, the equation (4) and the following equation (8) hold.
  • gm fbn is the transconductance of the feedback N-type FET 105
  • r fbn is the output resistance of the feedback N-type FET 105.
  • Equation (9) can be approximated as in the following equation (10).
  • the gate voltage of the drive N-type FET 101 rises, so that the source-drain current of the drive N-type FET 101 increases.
  • the source voltage of the drive N-type FET 101 rises and the drain voltage falls.
  • the increase in the source voltage of the drive N-type FET 101 is, that is, an increase in the voltage of the output terminal.
  • the gate voltage of the feedback P-type FET 104 decreases and the source-drain current increases, and the gate voltage of the feedback N-type FET 105 decreases and the source- The drain current decreases.
  • the load FET 102 is a constant current source
  • the source-drain current of the drive N-type FET 101 starts to decrease due to Kirchhoff's current law at the output terminal.
  • an increase in the source voltage and a decrease in the drain voltage of the drive N-type FET 101 are suppressed. Suppression of the increase in the source voltage of the drive N-type FET 101 is, that is, suppression of the voltage increase in the output terminal.
  • the gate voltage of the drive N-type FET 101 drops, so that the source-drain current of the drive N-type FET 101 decreases.
  • the source voltage of the drive N-type FET 101 drops, and the drain voltage rises.
  • the decrease in the source voltage of the drive N-type FET 101 is, that is, the decrease in the voltage of the output terminal.
  • the gate voltage of the feedback P-type FET 104 rises and the source-drain current decreases, and the gate voltage of the feedback N-type FET 105 rises and between the source and drain.
  • the current increases. Since the load FET 102 is a constant current source, the source-drain current of the drive N-type FET 101 starts to increase due to Kirchhoff's current law at the output terminal. As a result, the decrease in the source voltage and the increase in the drain voltage of the drive N-type FET 101 are suppressed. Suppression of the source voltage drop of the drive N-type FET 101 is, that is, suppression of the voltage drop of the output terminal.
  • the output feedback speed is increased because the feedback N-type FET 105 is added as compared with the SSF circuit 120, and the output fluctuation rapidly shifts from the transient state to the steady state.
  • the output feedback speed becomes higher at the falling edge of the output waveform than at the rising edge. Therefore, in the output waveform of the amplifier circuit 100, the rising and falling edges are steep, while the rising and falling overshoots and undershoots are suppressed, and the oscillation of the output waveform is also suppressed. As a result, as shown in FIG.
  • FIG. 7 is a schematic diagram showing an example of the output waveform of the amplifier circuit 100.
  • the vertical axis represents the signal output and the horizontal axis represents the time.
  • the design parameters are set.
  • An inverter consisting of symmetrical feedback transistors can be configured, increasing design flexibility and versatility.
  • a ground potential is applied to the source of the load FET 102, and a power supply potential Vdd is applied to the source of the current source FET 103 and the source of the feedback P-type FET 104. Further, by applying a fixed potential V1 to the gate of the load FET 102, the load FET 102 is operated in the saturation region to use the load FET 102 as a constant current source, and by applying the fixed potential V2 to the gate of the current source FET 103, the current is operated in the saturation region.
  • the source FET 103 is used as a constant current source, and the gate-source voltage is lowered by applying a fixed potential V3 to the source of the feedback N-type FET 105.
  • Vdd>V2>V1> ground potential (GND) and VA ⁇ V3 ⁇ ground potential (GND) is satisfied.
  • the input signal is input to the input terminal connected to the gate of the drive N-type FET 101, and the output signal is output from the output terminal connected to the source of the drive N-type FET 101.
  • a conventional amplifier circuit as disclosed in Patent Document 2 (International Publication No. 2019/107084) has a lower output impedance than a normal SSF, so that it has a high driving force, a high-speed signal transmission, or a large external structure. Suitable for driving loads.
  • impedance matching with the subsequent circuit is easy.
  • the rise and fall times are short because the rise and fall are steep, and conversely, the settling time is short because over and undershoot are unlikely to occur at the rise and fall, or ringing due to oscillation. Is unlikely to occur.
  • the large signal operation of the amplifier circuit 100 will be described in comparison with the large signal operation of the conventional source follower circuit and SSF circuit.
  • the channel length modulation effect and the substrate bias effect are not considered here.
  • the threshold voltages Vth dn , Vth ln , and Vth fbn of the drive N-type FET 101, the load FET 102, and the feedback N-type FET 105 are set to positive values, and the gain coefficients ⁇ dn , ⁇ ln , and ⁇ fbn are positive, respectively. Use as a value.
  • the threshold voltages Vth cp and Vth fbp of the current source FET 103 and the feedback P-type FET 104 are set to negative values, and the gain coefficients ⁇ cp and ⁇ fbp are set to positive values, respectively.
  • VA represents the voltage at the node (connection point) A for which an example is shown in FIG.
  • the current flowing between the source of the drive N-type FET 101 and the drain of the load FET 102 and the drain of the feedback P-type FET 104 and the drain of the feedback N-type FET 105 is defined as I0. Further, the current flowing in and out of the output terminal OUT is defined as I out .
  • I out 0
  • I out 0.
  • ⁇ ln is the channel length modulation coefficient of the load FET 102
  • ⁇ cp is the channel length modulation coefficient of the current source FET 103.
  • FIG. 8 is a diagram showing an example of the configuration of the amplifier circuit 150 according to the first modification of the present embodiment.
  • the amplifier circuit 150 has a source of the drive N-type FET 101 and a drain of the load FET 102 (node X in the figure), a drain of the feedback P-type FET 104, and a drain of the feedback N-type FET 105 (output terminal OUT) as compared with the amplifier circuit 100. Is not connected to.
  • a Wheatstone bridge is one in which a differential amplifier or galvanometer is connected between the node X of the amplifier circuit 150 and the output terminal OUT.
  • V1 or V2 may be changed so that the output of the differential amplifier becomes 0V or the pointer of the galvanometer becomes 0 point. ..
  • the amplifier circuit 100 and the amplifier circuit 150 functioning as a TEG circuit may be a composite circuit formed on the same chip (same semiconductor device, same integrated circuit, etc.).
  • FIG. 9 is a diagram showing an example of the configuration of the amplifier circuit 160 according to the second modification of the present embodiment.
  • the amplifier circuit 160 further includes a switch 161 (switch) and a differential amplifier 162 as compared to the amplifier circuit 100.
  • the switch 161 and the differential amplifier 162 are connected between the node X (the connection point between the source of the drive N-type FET 101 and the drain of the load FET 102) and the output terminal OUT.
  • the switch 161 is turned off, the node X and the output terminal OUT are disconnected, and V1 or V2 is adjusted so that the output voltage of the differential amplifier 162 becomes 0V.
  • the switch 161 is turned on to short-circuit the node X and the output terminal OUT.
  • the feedback P-type FET 104 and the feedback N-type FET 105 are enhancement type (Normally OFF).
  • Vth>0 it is called an enhancement type (Normally OFF)
  • Vth ⁇ 0 it is called a depression type (Normally On).
  • FIG. 10 is a graph showing the relationship between the input voltage and the through current in a CMOS inverter composed of a feedback P-type FET 104 and a feedback N-type FET 105.
  • the vertical axis shows the current value and the horizontal axis shows the voltage value.
  • the maximum value Imax of the through current is expressed by the following equation (118).
  • the time constant ⁇ of the CMOS inverter including the feedback P-type FET 104 and the feedback N-type FET 105 is expressed by the following equation (119).
  • ⁇ corresponds to the rise time and the fall time.
  • C out is the load capacity of the output terminal.
  • Imax is a quadratic expression of Vth
  • ⁇ is a linear expression of Vth. Therefore, the degree of decrease in Imax due to the increase in Vth is large, and the degree of increase in ⁇ is small.
  • Imax and ⁇ are both linear equations of ⁇ , the degree of decrease in Imax and the degree of increase in ⁇ due to the decrease in ⁇ are equivalent. Therefore, in order to reduce Imax while suppressing the increase in ⁇ , for example, Vth may be increased instead of decreasing ⁇ .
  • the drive N-type FET 101, the load FET 102 and the current source FET 103 are depletion type (Normally On).
  • the drive N-type FET 101 and the current source FET 103 operate in the saturation region, the relation between Vin and V out of the amplifier circuit 100 is linear because the equation (107) holds.
  • the drive N-type FET 101 and the current source FET 103 operate in the linear region, they deviate from the equation (107), so that the linearity of the relationship between Vin and V out deteriorates. Therefore, in order to maintain the linearity of the input / output characteristics of the amplifier circuit 100, the drive N-type FET 101, the load FET 102, and the current source FET 103 are optimized on the assumption that the FET operates in the saturation region.
  • the conditions under which the FET operates in the saturation region are Vds ⁇ Vgs ⁇ Vth ⁇ 0 for the N-type FET and Vds ⁇ Vgs + Vth ⁇ 0 for the P-type FET. Therefore, the drive N-type FET 101, the load FET 102, and the current source FET 103 operate in the saturation region when the following three equations (120), (121), and (122) hold.
  • Vds ln V out
  • Vds dn VA -V out
  • Vds cp VA -Vdd
  • Vgs ln V1
  • Vgs dn V in -V out
  • Vgs cp V2. -Vdd.
  • the drive N-type FET 101, the load FET 102, and the current source FET 103 operate in the saturation region in V1 ⁇ V in ⁇ V2 + 2 Vth, and in this case, the linearity of the relationship between Vin and V out is maintained. Is done.
  • the lower limit of V1 is Vth and the upper limit of V2 is Vdd-Vth
  • the maximum range of Vin is Vth ⁇ V in ⁇ Vdd + Vth (voltage range is Vdd).
  • the CMOS inverter input / output characteristics including the feedback P-type FET 104 and the feedback N-type FET 105 become symmetrical, and the extra steady-state current in the amplifier circuit is reduced. .. Therefore, the rising and falling characteristics of the output waveform are symmetrical and short, and the power consumption can be reduced. Further, since the through current flowing through the CMOS inverter including the feedback P-type FET 104 and the feedback N-type FET 105 is reduced, the power consumption is reduced. Further, since the range in which the input / output characteristics are linear shifts as a whole, the power consumption of the amplifier circuit can be reduced and the generation of hot carriers can be suppressed.
  • FIG. 11 is a diagram showing an example of the configuration of the amplifier circuit 200 according to the present embodiment.
  • the amplifier circuit 200 is a form of a source follower circuit.
  • the drive FET is a P-type FET.
  • the amplifier circuit 200 includes a drive P-type FET 201, a load FET 202, a current source FET 203, a feedback P-type FET 104, and a feedback N-type FET 105.
  • the drive P-type FET 201, the load FET 202, and the feedback P-type FET 104 are composed of P-type FETs.
  • the current source FET 203 and the feedback N-type FET 105 are composed of N-type FETs.
  • the source of the load FET 202 is connected to the power supply, and the drain of the load FET 202 is connected to the source of the drive P-type FET 201.
  • the drain of the current source FET 203 is connected to the drain of the drive P-type FET 201, and the source of the current source FET 203 is connected to GND.
  • the input terminal IN of the amplifier circuit 200 is connected to the gate of the drive P-type FET 201.
  • a fixed potential V1 is input to the gate of the load FET 202.
  • the load FET 202 functions as a constant current source.
  • connection point between the source of the drive P-type FET 201 and the drain of the load FET 202 is connected to the output terminal OUT.
  • the source of the feedback P-type FET 104 is connected to the fixed potential V3, and the drain of the feedback P-type FET 104 is connected to the drain of the feedback N-type FET 105.
  • the source of the feedback N-type FET 105 is connected to the GND. Both the gates of the feedback P-type FET 104 and the feedback N-type FET 105 are connected at equal potentials to the connection points between the drain of the current source FET 203 and the drain of the drive P-type FET 201.
  • connection point between the drain of the feedback P-type FET 104 and the drain of the feedback N-type FET 105 is connected to the output terminal OUT.
  • FIG. 12 is a diagram showing an example of the configuration of the conventional source follower circuit 210.
  • the source of the load FET 202 is connected to the power supply, and the drain of the load FET 202 is connected to the source of the drive P-type FET 201.
  • the drain of the drive P-type FET 201 is connected to the GND.
  • the connection point between the source of the drive P-type FET 201 and the drain of the load FET 202 is connected to the output terminal OUT.
  • the gate of the load FET 202 is connected to the fixed potential V1, and the load FET 202 functions as a constant current source.
  • FIG. 13 is a diagram showing an example of a small signal equivalent circuit of the source follower circuit 210 of FIG.
  • the output resistance of the source follower circuit 210 is expressed by the following equation (11).
  • r pd is the output resistance of the drive P-type FET 201
  • r lp is the output resistance of the load FET 202
  • gm df is the transconductance of the drive P-type FET 201.
  • equation (11) can be approximated as the following equation (12).
  • FIG. 14 is a diagram showing an example of the configuration of the SSF circuit 220.
  • the SSF circuit 220 of FIG. 14 has a configuration in which a current source FET 203 and a feedback N-type FET 105 are added to the source follower circuit 210 of FIG.
  • the SSF circuit 220 of FIG. 14 has a configuration in which the feedback P-type FET 104 is omitted from the amplifier circuit 200.
  • FIG. 15 is a diagram showing an example of a small signal equivalent circuit of the SSF circuit 220 of FIG.
  • the following equations (13) and (14) hold from Kirchhoff's current law at the drain and output terminals of the drive P-type FET 201.
  • r cn is the output resistance of the current source FET 203.
  • Equation (15) It can be approximated as in (16).
  • the gate voltage of the drive P-type FET 201 rises, so that the source-drain current of the drive P-type FET 201 decreases.
  • the source voltage of the drive P-type FET 201 rises and the drain voltage falls. Since the output terminal is connected to the source of the drive P-type FET 201, the increase in the source voltage of the drive P-type FET 201 is, that is, the increase in the voltage of the output terminal.
  • the gate voltage of the feedback N-type FET 105 drops and the source-drain current decreases.
  • the load FET 202 is a constant current source
  • the source-drain current of the drive P-type FET 201 starts to increase due to Kirchhoff's current law at the output terminal.
  • Suppression of the increase in the source voltage of the drive P-type FET 201 is, that is, suppression of the voltage increase in the output terminal.
  • the gate voltage of the drive P-type FET 201 drops, so that the source-drain current of the drive P-type FET 201 increases.
  • the source voltage of the drive P-type FET 201 drops and the drain voltage rises.
  • the decrease in the source voltage of the drive P-type FET 201 is, that is, the decrease in the voltage of the output terminal.
  • the gate voltage of the feedback N-type FET 105 rises and the source-drain current increases.
  • the load FET 202 is a constant current source
  • the source-drain current of the drive P-type FET 201 starts to decrease due to Kirchhoff's current law at the output terminal.
  • the decrease in the source voltage and the increase in the drain voltage of the drive P-type FET 201 are suppressed.
  • Suppression of the source voltage drop of the drive P-type FET 201 is, that is, suppression of the voltage drop of the output terminal.
  • the output fluctuation shifts from the transient state to the steady state more quickly than in the source follower circuit 210.
  • the power supply potential Vdd is applied to the source of the load FET 202, and the ground potential is applied to the source of the current source FET 203 and the source of the feedback N-type FET 105.
  • V1 a fixed potential
  • V2 the fixed potential
  • the input signal is input to the input terminal connected to the gate of the drive P-type FET 201, and the output signal is output from the output terminal connected to the source of the drive P-type FET 201.
  • FIG. 16 is a diagram showing an example of a small signal equivalent circuit of the amplifier circuit 200 of FIG. From Kirchhoff's current law at the drain and output terminals of the drive P-type FET 201, the equation (13) and the following equation (17) hold.
  • Equation (18) can be approximated as in equation (19) below.
  • the gate voltage of the drive P-type FET 201 rises, so that the source-drain current of the drive P-type FET 201 decreases.
  • the source voltage of the drive P-type FET 201 rises and the drain voltage falls.
  • the increase in the source voltage of the drive P-type FET 201 is, that is, an increase in the voltage of the output terminal.
  • the gate voltage of the feedback P-type FET 104 decreases and the source-drain current increases, and the gate voltage of the feedback N-type FET 105 decreases and the source- The drain current decreases.
  • the load FET 202 is a constant current source
  • the source-drain current of the drive P-type FET 201 starts to increase due to Kirchhoff's current law at the output terminal.
  • an increase in the source voltage and a decrease in the drain voltage of the drive P-type FET 201 are suppressed. Suppression of the increase in the source voltage of the drive P-type FET 201 is, that is, suppression of the voltage increase in the output terminal.
  • the gate voltage of the drive P-type FET 201 drops, so that the source-drain current of the drive P-type FET 201 increases.
  • the source voltage of the drive P-type FET 201 drops and the drain voltage rises.
  • the decrease in the source voltage of the drive P-type FET 201 is, that is, the decrease in the voltage of the output terminal.
  • the gate voltage of the feedback P-type FET 104 rises and the source-drain current decreases, and the gate voltage of the feedback N-type FET 105 rises and between the source and drain.
  • the current increases. Since the load FET 202 is a constant current source, the source-drain current of the drive P-type FET 201 starts to decrease due to Kirchhoff's current law at the output terminal. As a result, the decrease in the source voltage and the increase in the drain voltage of the drive P-type FET 201 are suppressed. Suppression of the source voltage drop of the drive P-type FET 201 is, that is, suppression of the voltage drop of the output terminal.
  • the output feedback speed becomes higher than that of the SSF circuit 220, and the output fluctuation rapidly shifts from the transient state to the steady state.
  • the output feedback speed is higher at the rising edge than at the falling edge of the output waveform. Therefore, in the output waveform of the amplifier circuit 200, the rising and falling edges are steep, while the rising and falling overshoots and undershoots are suppressed, and the oscillation of the output waveform is also suppressed.
  • the rise time tr and the fall time t f of the output waveform of the amplifier circuit 200 are shortened, and an amplifier circuit capable of transmitting a faster clock signal can be obtained.
  • the rising settling time t sr and the falling settling time t sf are shortened, and an amplifier circuit capable of driving a larger output load can be obtained.
  • the design parameters are set.
  • An inverter consisting of symmetrical feedback transistors can be configured, increasing design flexibility and versatility.
  • the power supply potential Vdd is applied to the source of the load FET 202, and the ground potential is applied to the source of the current source FET 203 and the source of the feedback N-type FET 105. Further, by applying a fixed potential V1 to the gate of the load FET 202, the load FET 202 is operated in the saturation region to use the load FET 202 as a constant current source, and by applying the fixed potential V2 to the gate of the current source FET 203, the current is operated in the saturation region.
  • the source FET 203 is used as a constant current source, and the gate-source voltage is lowered by applying a fixed potential V3 to the source of the feedback P-type FET 104. However, it is assumed that the relations of Vdd>V1>V2> ground potential (GND) and Vdd ⁇ V3 ⁇ VA are satisfied.
  • the input signal is input to the input terminal connected to the gate of the drive P-type FET 201, and the output signal is output from the output terminal connected to the source of the drive P-type FET 201.
  • the large signal operation of the amplifier circuit 200 will be described in comparison with the large signal operation of the conventional source follower circuit and SSF circuit.
  • the channel length modulation effect and the substrate bias effect are not considered here.
  • the threshold voltages Vth dp , Vth lp , and Vth fbp of the drive P-type FET 201, the load FET 202, and the feedback P-type FET 104 are set to negative values, and the gain coefficients ⁇ dp , ⁇ lp , and ⁇ fbp are positive values, respectively. And.
  • the threshold voltages Vth cn and Vth fbn of the current source FET 203 and the feedback N-type FET 105 are set to positive values, and the gain coefficients ⁇ cn and ⁇ fbn are set to positive values, respectively.
  • the current flowing between the source of the drive P-type FET 201 and the drain of the load FET 202 and the drain of the feedback P-type FET 104 and the drain of the feedback N-type FET 105 is defined as I0. Further, the current flowing in and out of the output terminal OUT is defined as I out .
  • I out 0
  • I out 0.
  • ⁇ lp is the channel length modulation coefficient of the load FET 202
  • ⁇ cn is the channel length modulation coefficient of the current source FET 203.
  • FIG. 17 is a diagram showing an example of the configuration of the amplifier circuit 250 according to the first modification of the present embodiment.
  • the amplifier circuit 250 has a source of the drive P-type FET 201 and a drain of the load FET 202 (node X in the figure), a drain of the feedback P-type FET 104, and a drain of the feedback N-type FET 105 (output terminal OUT) as compared with the amplifier circuit 200. Is not connected to.
  • a Wheatstone bridge is a differential amplifier or galvanometer connected between the node X of the amplifier circuit 250 and the output terminal OUT.
  • V1 or V2 may be changed so that the output of the differential amplifier becomes 0V or the pointer of the galvanometer becomes 0 point. ..
  • FIG. 18 is a diagram showing an example of the configuration of the amplifier circuit 260 according to the second modification of the present embodiment.
  • the amplifier circuit 260 further comprises a switch 261 (switch) and a differential amplifier 262 as compared to the amplifier circuit 200.
  • the switch 261 and the differential amplifier 262 are connected between the node X and the output terminal OUT.
  • the switch 261 is turned off, the node X and the output terminal OUT are disconnected, and V1 or V2 is adjusted so that the output voltage of the differential amplifier 262 becomes 0V.
  • the switch 261 is turned on to short-circuit the node X and the output terminal OUT.
  • the feedback P-type FET 104 and the feedback N-type FET 105 are enhancement type (Normally OFF). Also in this embodiment, the graph showing the relationship between the input voltage and the through current in the CMOS inverter including the feedback P-type FET 104 and the feedback N-type FET 105 is the same as in FIG. 10, and the maximum value Imax of the through current is the above-mentioned. It is expressed by the equation (118). Further, the time constant ⁇ of the CMOS inverter including the feedback P-type FET 104 and the feedback N-type FET 105 is expressed by the above equation (119). As described above, in order to reduce Imax while suppressing the increase in ⁇ , for example, Vth may be increased instead of decreasing ⁇ .
  • the drive P type FET 201, the load FET 202 and the current source FET 203 are depletion type (Normally On).
  • the drive P-type FET 201 and the current source FET 203 operate in the saturation region, the relation between Vin and V out of the amplifier circuit 200 is linear because the equation (207) holds.
  • the drive P-type FET 201 and the current source FET 203 operate in the linear region, they deviate from the equation (207), so that the linearity of the relationship between Vin and V out deteriorates. Therefore, in order to maintain the linearity of the input / output characteristics of the amplifier circuit 200, the drive P-type FET 201, the load FET 202, and the current source FET 203 are optimized on the assumption that the FET operates in the saturation region.
  • the conditions under which the FET operates in the saturation region are Vds ⁇ Vgs ⁇ Vth ⁇ 0 for the N-type FET and Vds ⁇ Vgs + Vth ⁇ 0 for the P-type FET. Therefore, the drive P-type FET 201, the load FET 202, and the current source FET 203 operate in the saturation region when the following three equations (225), (216), and (217) hold.
  • Vds lp V out -Vdd
  • Vds dp VA -V out
  • Vds cn VA
  • Vgs lp V1-Vdd
  • Vgs tp V in -V out
  • Vgs cn V2.
  • the drive P-type FET 201, the load FET 202, and the current source FET 203 operate in the saturation region in V2-2Vth ⁇ V in ⁇ V1, and in this case, the linearity of the relationship between Vin and V out is determined. Be kept.
  • the lower limit of V2 is Vth
  • the upper limit of V1 is Vdd-Vth
  • the maximum range of Vin is ⁇ Vth ⁇ Vin ⁇ Vdd (voltage range is Vdd).
  • the CMOS inverter input / output characteristics including the feedback P-type FET 104 and the feedback N-type FET 105 become symmetrical, and the extra steady-state current in the amplifier circuit is reduced. .. Therefore, the rising and falling characteristics of the output waveform are symmetrical and the shortest, and the power consumption can be reduced. Further, since the through current flowing through the CMOS inverter including the feedback P-type FET 104 and the feedback N-type FET 105 is reduced, the power consumption is reduced. Further, since the range in which the input / output characteristics are linear shifts as a whole, the power consumption of the amplifier circuit can be reduced and the generation of hot carriers can be suppressed.
  • FIG. 19 is a diagram showing an example of the configuration of the amplifier circuit 500 according to the present embodiment.
  • the amplifier circuit 500 has the same configuration as the amplifier circuit 100 shown in FIG. 1 except for the connection of the gate of the current source FET 103. That is, the gate of the current source FET 103 is connected to the fixed potential V2 in the amplifier circuit 100, but is connected to the input terminal in the amplifier circuit 500.
  • the drive N-type FET 101 and the current source FET 103 form an inverter circuit.
  • FIG. 20 is a diagram showing an example of a small signal equivalent circuit of the amplifier circuit 500 of FIG. From Kirchhoff's current law at the drain and output terminals of the drive N-type FET 101, the equation (20) and the following equation (26) hold.
  • Equation (27) is the same as equation (9) showing the output resistance of the amplifier circuit 100 of the first embodiment. Therefore, it can be seen that the output resistance of the amplifier circuit 100 and the amplifier circuit 500 in the present embodiment are the same, and the driving force of the output load is also the same.
  • the gate voltage of the drive N-type FET 101 and the current source FET 103 rises, so that the source-drain current of the drive N-type FET 101 increases and the source-drain current of the current source FET 103 increases. Decrease. As a result, the source voltage of the drive N-type FET 101 rises and the drain voltage falls faster than the SSF circuit 120.
  • the increase in the source voltage of the drive N-type FET 101 is, that is, an increase in the voltage of the output terminal.
  • the gate voltage of the feedback P-type FET 104 decreases and the source-drain current increases, and the gate voltage of the feedback N-type FET 105 decreases and the source- The drain current decreases.
  • the load FET 102 is a constant current source
  • the source-drain current of the drive N-type FET 101 starts to decrease due to Kirchhoff's current law at the output terminal.
  • an increase in the source voltage and a decrease in the drain voltage of the drive N-type FET 101 are suppressed. Suppression of the increase in the source voltage of the drive N-type FET 101 is, that is, suppression of the voltage increase in the output terminal.
  • the gate voltage of the drive N-type FET 101 and the current source FET 103 drops, so that the source-drain current of the drive N-type FET 101 decreases and the source-drain of the current source FET 103 decreases.
  • the intercurrent current increases.
  • the source voltage of the drive N-type FET 101 drops and the drain voltage rises faster than the SSF circuit 120.
  • the decrease in the source voltage of the drive N-type FET 101 is, that is, the decrease in the voltage of the output terminal.
  • the gate voltage of the feedback P-type FET 104 rises and the source-drain current decreases, and the gate voltage of the feedback N-type FET 105 rises and between the source and drain.
  • the current increases. Since the load FET 102 is a constant current source, the source-drain current of the drive N-type FET 101 starts to increase due to Kirchhoff's current law at the output terminal. As a result, the decrease in the source voltage and the increase in the drain voltage of the drive N-type FET 101 are suppressed. Suppression of the source voltage drop of the drive N-type FET 101 is, that is, suppression of the voltage drop of the output terminal.
  • the output feedback speed becomes higher than that of the SSF circuit 120, and the output fluctuation rapidly shifts from the transient state to the steady state.
  • the output feedback speed becomes higher at the falling edge of the output waveform than at the rising edge. Therefore, in the output waveform of the amplifier circuit 500, the rising and falling edges are steep, while the rising and falling overshoots and undershoots are suppressed, and the oscillation of the output waveform is also suppressed.
  • the rise time tr and the fall time t f of the output waveform of the amplifier circuit 500 are shortened, and an amplifier circuit capable of transmitting a faster clock signal can be obtained.
  • the rising settling time t sr and the falling settling time t sf are shortened, and an amplifier circuit capable of driving a larger output load can be obtained.
  • the design parameters are set.
  • An inverter consisting of symmetrical feedback transistors can be configured, increasing design flexibility and versatility.
  • a ground potential is applied to the source of the load FET 102 and the source of the feedback N-type FET 105, and the power supply potential Vdd is applied to the source of the current source FET 103 and the source of the feedback P-type FET 104. Further, by applying a fixed potential V1 to the gate of the load FET 102, the load FET 102 is operated in the saturation region to use the load FET 102 as a constant current source, and by applying the fixed potential V3 to the source of the feedback N-type FET 105, the gate-source voltage is generated. Lower. However, it is assumed that the relationship of Vdd>V1> ground potential (GND) and VA ⁇ V3 ⁇ ground potential (GND) is satisfied.
  • the input signal is input to the input terminal connected to the gate of the drive N-type FET 101 and the gate of the current source FET 103, and the output signal is output from the output terminal connected to the source of the drive N-type FET 101.
  • FIG. 21 is a diagram showing an example of the configuration of the amplifier circuit 600 according to the present embodiment.
  • the amplifier circuit 600 has the same configuration as the amplifier circuit 200 shown in FIG. 11 except for the connection of the gate of the current source FET 203. That is, the gate of the current source FET 203 is connected to the fixed potential V2 in the amplifier circuit 200, but is connected to the input terminal in the amplifier circuit 600.
  • the drive P-type FET 201 and the current source FET 203 form an inverter circuit.
  • FIG. 22 is a diagram showing an example of a small signal equivalent circuit of the amplifier circuit 600 of FIG. 21. From Kirchhoff's current law at the drain and output terminals of the drive P-type FET 201, the equation (23) and the following equation (28) hold.
  • Equation (29) is the same as equation (18) showing the output resistance of the amplifier circuit 200 of the second embodiment. Therefore, it can be seen that the output resistance of the amplifier circuit 200 and the amplifier circuit 600 in the present embodiment are the same, and the driving force of the output load is also the same.
  • the gate voltage of the drive P-type FET 201 and the current source FET 203 rises, so that the source-drain current of the drive P-type FET 201 decreases and the source-drain current of the current source FET 203 increases.
  • the source voltage of the drive P-type FET 201 rises and the drain voltage falls faster than the SSF circuit 220.
  • the increase in the source voltage of the drive P-type FET 201 is, that is, an increase in the voltage of the output terminal.
  • the gate voltage of the feedback P-type FET 104 decreases and the source-drain current increases, and the gate voltage of the feedback N-type FET 105 decreases and the source- The drain current decreases.
  • the load FET 202 is a constant current source
  • the source-drain current of the drive P-type FET 201 starts to increase due to Kirchhoff's current law at the output terminal.
  • an increase in the source voltage and a decrease in the drain voltage of the drive P-type FET 201 are suppressed. Suppression of the increase in the source voltage of the drive P-type FET 201 is, that is, suppression of the voltage increase in the output terminal.
  • the gate voltage of the drive P-type FET 201 and the current source FET 203 drops, so that the source-drain current of the drive P-type FET 201 increases and the source-drain of the current source FET 203 The intercurrent current decreases.
  • the source voltage of the drive P-type FET 201 drops and the drain voltage rises faster than the SSF circuit 220.
  • the decrease in the source voltage of the drive P-type FET 201 is, that is, the decrease in the voltage of the output terminal.
  • the gate voltage of the feedback P-type FET 104 rises and the source-drain current decreases, and the gate voltage of the feedback N-type FET 105 rises and between the source and drain.
  • the current increases. Since the load FET 202 is a constant current source, the source-drain current of the drive P-type FET 201 starts to decrease due to Kirchhoff's current law at the output terminal. As a result, the decrease in the source voltage and the increase in the drain voltage of the drive P-type FET 201 are suppressed. Suppression of the source voltage drop of the drive P-type FET 201 is, that is, suppression of the voltage drop of the output terminal.
  • the output feedback speed is increased because the feedback P-type FET 104 is added as compared with the SSF circuit 220, and the output fluctuation rapidly shifts from the transient state to the steady state.
  • the output feedback speed is higher at the rising edge than at the falling edge of the output waveform. Therefore, in the output waveform of the amplifier circuit 600, the rising and falling edges are steep, while the rising and falling overshoots and undershoots are suppressed, and the oscillation of the output waveform is also suppressed.
  • the rise time tr and the fall time t f of the output waveform of the amplifier circuit 600 are shortened, and an amplifier circuit capable of transmitting a faster clock signal can be obtained.
  • the rising settling time t sr and the falling settling time t sf are shortened, and an amplifier circuit capable of driving a larger output load can be obtained.
  • the design parameters are set.
  • An inverter consisting of symmetrical feedback transistors can be configured, increasing design flexibility and versatility.
  • the power supply potential Vdd is applied to the source of the load FET 202 and the source of the feedback P-type FET 104, and the ground potential is applied to the source of the current source FET 203 and the source of the feedback N-type FET 105.
  • V1 the fixed potential
  • V1 the fixed potential
  • V3 the fixed potential
  • the input signal is input to the input terminal connected to the gate of the drive P-type FET 201 and the gate of the current source FET 203, and the output signal is output from the output terminal connected to the source of the drive P-type FET 201.
  • FIG. 23 is a diagram showing an example of the configuration of the amplifier circuit 700 according to the present embodiment.
  • the amplifier circuit 700 is a form of a Darlington circuit.
  • the amplifier circuit 700 includes a drive N-type FET 101, a load FET 102, a feedback N-type FET 105, and a feedback PNP type bipolar transistor (BJT, Bipolar Junction Transistor) 504.
  • BJT Bipolar Junction Transistor
  • the source of the load FET 102 is connected to the GND, and the drain of the load FET 102 is connected to the source of the drive N-type FET 101.
  • the drain of the drive N type FET 101 is connected to the base of the feedback PNP type BJT504.
  • the input terminal IN of the amplifier circuit 100 is connected to the gate of the drive N-type FET 101.
  • a fixed potential V1 is input to the gate of the load FET 102.
  • the "PNP type” and “NPN type” representing the conductive type of BJT are "first conductive type", “second conductive type”, “third conductive type”, and “fourth conductive type”. This is an example of "conductive type”.
  • the first conductive type may be a PNP type
  • the second conductive type may be an NPN type, and vice versa.
  • the first conductive type may be a PNP type
  • the fourth conductive type may be an NPN type, or vice versa.
  • the BJT "base”, “emitter” and “collector” are examples of “control terminal” and “current terminal”, respectively.
  • connection point between the source of the drive N-type FET 101 and the drain of the load FET 102 is connected to the output terminal OUT.
  • the emitter of the feedback PNP type BJT504 is connected to the power supply, and the collector is connected to the drain of the feedback N type FET 105.
  • the source of the feedback N-type FET 105 is connected to the fixed potential V3.
  • Both the base of the feedback PNP type BJT504 and the gate of the feedback N type FET 105 are connected to the drain of the drive N type FET 101.
  • connection point between the collector of the feedback PNP type BJT504 and the drain of the feedback N type FET 105 is connected to the output terminal OUT.
  • the amplifier circuit 700 changes the feedback P-type FET 104 to the feedback PNP-type BJT504 and removes the current source FET 103 in the amplifier circuit 100.
  • FIG. 24 is a diagram showing an example of the configuration of the conventional FET input ID circuit 720.
  • the FET input ID circuit 720 includes a feedback PNP type BJT504 in addition to the source follower circuit 110 shown in FIG.
  • the emitter of the feedback PNP type BJT504 is connected to the power supply, the collector of the feedback PNP type BJT504 is connected to the output terminal OUT, and the base of the feedback PNP type BJT504 is connected to the drain of the drive N type FET 101.
  • the feedback PNP type BJT504 constitutes a feedback circuit.
  • the FET input ID circuit 720 has a configuration in which the feedback N-type FET 105 is omitted from the amplifier circuit 700.
  • FIG. 25 is a diagram showing an example of a small signal equivalent circuit of the FET input ID circuit 720 of FIG. 24.
  • the following equations (30) and (31) hold from Kirchhoff's current law at the drain and output terminals of the drive N-type FET 101.
  • r fbp_b is the base resistance of the feedback PNP type BJT50
  • r fbp_c is the collector resistance of the feedback PNP type BJT504.
  • Equation (32) is Can be approximated as in Eq. (33).
  • the gate voltage of the drive N-type FET 101 rises, so that the source-drain current of the drive N-type FET 101 increases.
  • the source voltage of the drive N-type FET 101 rises and the drain voltage falls.
  • the increase in the source voltage of the drive N-type FET 101 is, that is, an increase in the voltage of the output terminal.
  • the drain voltage of the drive N-type FET 101 decreases, the base voltage of the feedback PNP type BJT504 decreases and the collector current increases.
  • the load FET 102 is a constant current source, the source-drain current of the drive N-type FET 101 starts to decrease due to Kirchhoff's current law at the output terminal.
  • an increase in the source voltage and a decrease in the drain voltage of the drive N-type FET 101 are suppressed. Suppression of the increase in the source voltage of the drive N-type FET 101 is, that is, suppression of the voltage increase in the output terminal.
  • the gate voltage of the drive N-type FET 101 drops, so that the source-drain current of the drive N-type FET 101 decreases.
  • the source voltage of the drive N-type FET 101 drops, and the drain voltage rises.
  • the decrease in the source voltage of the drive N-type FET 101 is, that is, the decrease in the voltage of the output terminal.
  • the base voltage of the feedback PNP type BJT504 rises and the collector current decreases.
  • the load FET 102 is a constant current source
  • the source-drain current of the drive N-type FET 101 starts to increase due to Kirchhoff's current law at the output terminal.
  • the decrease in the source voltage and the increase in the drain voltage of the drive N-type FET 101 are suppressed.
  • Suppressing the drop in the source voltage of the drive N-type FET 101 is, that is, suppressing the voltage drop in the output terminal.
  • the output fluctuation shifts from the transient state to the steady state more quickly than in the source follower circuit 110.
  • a ground potential is applied to the source of the load FET 102, and a power supply potential Vdd is applied to the emitter of the feedback PNP type BJT504.
  • V1 a fixed potential
  • V1 ground potential
  • the input signal is input to the input terminal connected to the gate of the drive N-type FET 101, and the output signal is output from the output terminal connected to the source of the drive N-type FET 101.
  • FIG. 26 is a diagram showing an example of a small signal equivalent circuit of the amplifier circuit 700 of FIG. 23. From Kirchhoff's current law at the drain and output terminals of the drive N-type FET 101, the equation (30) and the following equation (34) hold.
  • the gate voltage of the drive N-type FET 101 rises, so that the source-drain current of the drive N-type FET 101 increases.
  • the source voltage of the drive N-type FET 101 rises and the drain voltage falls.
  • the increase in the source voltage of the drive N-type FET 101 is, that is, an increase in the voltage of the output terminal.
  • the drain voltage of the drive N-type FET 101 decreases, the base voltage of the feedback PNP type BJT504 decreases and the collector current increases, and the gate voltage of the feedback N-type FET 105 decreases and the source-drain current. Decreases.
  • the load FET 102 is a constant current source, the source-drain current of the drive N-type FET 101 starts to decrease due to Kirchhoff's current law at the output terminal. As a result, an increase in the source voltage and a decrease in the drain voltage of the drive N-type FET 101 are suppressed. Suppression of the increase in the source voltage of the drive N-type FET 101 is, that is, suppression of the voltage increase in the output terminal.
  • the gate voltage of the drive N-type FET 101 drops, so that the source-drain current of the drive N-type FET 101 decreases.
  • the source voltage of the drive N-type FET 101 drops, and the drain voltage rises.
  • the decrease in the source voltage of the drive N-type FET 101 is, that is, the decrease in the voltage of the output terminal.
  • the drain voltage of the drive N-type FET 101 rises, the base voltage of the feedback PNP type BJT504 rises and the collector current decreases, and the gate voltage of the feedback N-type FET 105 rises and the source-drain current increases. do.
  • the load FET 102 is a constant current source, the source-drain current of the drive N-type FET 101 starts to increase due to Kirchhoff's current law at the output terminal.
  • the decrease in the source voltage and the increase in the drain voltage of the drive N-type FET 101 are suppressed. Suppressing the drop in the source voltage of the drive N-type FET 101 is, that is, suppressing the voltage drop in the output terminal.
  • the output feedback speed is increased because the feedback N-type FET 105 is added as compared with the FET input ID circuit 720, and the output fluctuation rapidly shifts from the transient state to the steady state. ..
  • the output feedback speed becomes higher at the falling edge of the output waveform than at the rising edge. Therefore, in the output waveform of the amplifier circuit 700, the rising and falling edges are steep, while the rising and falling overshoots and undershoots are suppressed, and the oscillation of the output waveform is also suppressed.
  • the rise time tr and the fall time t f of the output waveform of the amplifier circuit 700 are shortened, and an amplifier circuit capable of transmitting a faster clock signal can be obtained. Further, the rising settling time t sr and the falling settling time t sf are shortened, and an amplifier circuit capable of driving a larger output load can be obtained.
  • a ground potential is applied to the source of the load FET 102, and a power supply potential Vdd is applied to the emitter of the feedback PNP type BJT504. Further, by applying a fixed potential V1 to the gate of the load FET 102, the load FET 102 is operated in the saturation region to use the load FET 102 as a constant current source, and by applying the fixed potential V3 to the source of the feedback N-type FET 105, the gate-source voltage is generated. Lower. However, it is assumed that the relationship of Vdd>V1> ground potential (GND) and VA ⁇ V3 ⁇ ground potential (GND) is satisfied.
  • the input signal is input to the input terminal connected to the gate of the drive N-type FET 101, and the output signal is output from the output terminal connected to the source of the drive N-type FET 101.
  • the feedback N-type FET 105 cannot be changed to the feedback NPN-type BJT605. This is because, in that case, the emitter-to-base current of the feedback PNP type BJT504 becomes the base-emitter current of the feedback NPN type BJT605, and a collector current always flows through both the feedback PNP type BJT504 and the feedback NPN type BJT605. This is because it ends up.
  • FIG. 27 is a diagram showing an example of the configuration of the amplifier circuit 800 according to the present embodiment.
  • the amplifier circuit 800 is a form of a Darlington circuit.
  • the amplifier circuit 800 includes a drive P-type FET 201, a load FET 202, a feedback P-type FET 104, and a feedback NPN-type BJT605.
  • the drive FET is a P-type FET.
  • the source of the load FET 202 is connected to the power supply, and the drain of the load FET 202 is connected to the source of the drive P-type FET 201.
  • the drain of the drive P type FET 201 is connected to the base of the feedback NPN type BJT605.
  • the input terminal IN of the amplifier circuit 800 is connected to the gate of the drive P-type FET 201.
  • a fixed potential V1 is input to the gate of the load FET 202.
  • connection point between the source of the drive P-type FET 201 and the drain of the load FET 202 is connected to the output terminal OUT.
  • the source of the feedback P-type FET 104 is connected to the fixed potential V3, and the drain of the feedback P-type FET 104 is connected to the collector of the feedback NPN-type BJT605.
  • the emitter of the feedback NPN type BJT605 is connected to GND.
  • Both the gate of the feedback P-type FET 104 and the base of the feedback NPN-type BJT605 are connected to the drain of the drive P-type FET 201.
  • connection point between the drain of the feedback P-type FET 104 and the collector of the feedback NPN-type BJT605 is connected to the output terminal OUT.
  • FIG. 28 is a diagram showing an example of the configuration of the conventional FET input ID circuit 820.
  • the FET input ID circuit 820 includes a feedback NPN type BJT605 in addition to the source follower circuit 110 shown in FIG.
  • the emitter of the feedback NPN type BJT605 is connected to GND, the collector of the feedback NPN type BJT605 is connected to the output terminal OUT, and the base of the feedback NPN type BJT605 is connected to the source of the drive P type FET 201.
  • the feedback NPN type BJT605 constitutes a feedback circuit.
  • the FET input ID circuit 820 has a configuration in which the feedback P-type FET 104 is omitted from the amplifier circuit 800.
  • FIG. 29 is a diagram showing an example of a small signal equivalent circuit of the FET input ID circuit 820 of FIG. 28. From Kirchhoff's current law at the drain and output terminals of the drive P-type FET 201, the following equations (37) and (38) hold.
  • r fbn_b is the base resistance of the feedback NPN type BJT605
  • r fbn_c is the collector resistance of the feedback NPN type BJT605.
  • the gate voltage of the drive P-type FET 201 rises, so that the source-drain current of the drive P-type FET 201 decreases.
  • the source voltage of the drive P-type FET 201 rises and the drain voltage falls.
  • the increase in the source voltage of the drive P-type FET 201 is, that is, an increase in the voltage of the output terminal.
  • the drain voltage of the drive P-type FET 201 drops, the base voltage of the feedback NPN-type BJT605 drops and the collector current decreases.
  • the load FET 202 is a constant current source, the source-drain current of the drive P-type FET 201 starts to increase due to Kirchhoff's current law at the output terminal.
  • an increase in the source voltage and a decrease in the drain voltage of the drive P-type FET 201 are suppressed.
  • Suppression of the increase in the source voltage of the drive P-type FET 201 is, that is, suppression of the voltage increase in the output terminal.
  • the gate voltage of the drive P-type FET 201 drops, so that the source-drain current of the drive P-type FET 201 increases.
  • the source voltage of the drive P-type FET 201 drops and the drain voltage rises.
  • the decrease in the source voltage of the drive P-type FET 201 is, that is, the decrease in the voltage of the output terminal.
  • the base voltage of the feedback NPN-type BJT605 rises and the collector current increases.
  • the load FET 202 is a constant current source
  • the source-drain current of the drive P-type FET 201 starts to decrease due to Kirchhoff's current law at the output terminal.
  • the decrease in the source voltage and the increase in the drain voltage of the drive P-type FET 201 are suppressed.
  • Suppressing the drop in the source voltage of the drive P-type FET 201 is, that is, suppressing the voltage drop in the output terminal.
  • the power supply potential Vdd is applied to the source of the load FET 102, and the ground potential is applied to the emitter of the feedback NPN type BJT605.
  • V1 By applying a fixed potential V1 to the gate of the load FET 202, the load FET 202 is operated in the saturation region and the load FET 202 is used as a constant current source.
  • Vdd> V1> ground potential (GND) is satisfied.
  • the input signal is input to the input terminal connected to the gate of the drive P-type FET 201, and the output signal is output from the output terminal connected to the source of the drive P-type FET 201.
  • FIG. 30 is a diagram showing an example of a small signal equivalent circuit of the amplifier circuit 800 of FIG. 27. From Kirchhoff's current law at the drain and output terminals of the drive P-type FET 201, the equation (37) and the following equation (41) hold.
  • the gate voltage of the drive P-type FET 201 rises, so that the source-drain current of the drive P-type FET 201 decreases.
  • the source voltage of the drive P-type FET 201 rises and the drain voltage falls.
  • the increase in the source voltage of the drive P-type FET 201 is, that is, an increase in the voltage of the output terminal.
  • the gate voltage of the feedback P-type FET 104 drops to increase the source-drain current
  • the base voltage of the feedback NPN-type BJT605 drops to collect the collector current. Decreases.
  • the load FET 202 is a constant current source
  • the source-drain current of the drive P-type FET 201 starts to increase due to Kirchhoff's current law at the output terminal.
  • the gate voltage of the drive P-type FET 201 drops, so that the source-drain current of the drive P-type FET 201 increases.
  • the source voltage of the drive P-type FET 201 drops and the drain voltage rises.
  • the decrease in the source voltage of the drive P-type FET 201 is, that is, the decrease in the voltage of the output terminal.
  • the gate voltage of the feedback P-type FET 104 increases and the source-drain current decreases, and the base voltage of the feedback NPN type BJT605 increases and the collector current increases. do.
  • the load FET 202 is a constant current source
  • the source-drain current of the drive P-type FET 201 starts to decrease due to Kirchhoff's current law at the output terminal.
  • the output feedback speed is increased because the feedback P-type FET 104 is added as compared with the FET input ID circuit 820, and the output fluctuation rapidly shifts from the transient state to the steady state. ..
  • the output feedback speed is higher at the rising edge than at the falling edge of the output waveform. Therefore, in the output waveform of the amplifier circuit 800, the rising and falling edges are steep, while the rising and falling overshoots and undershoots are suppressed, and the oscillation of the output waveform is also suppressed.
  • the rise time tr and the fall time t f of the output waveform of the amplifier circuit 300 are shortened, and an amplifier circuit capable of transmitting a faster clock signal can be obtained. Further, the rising settling time t sr and the falling settling time t sf are shortened, and an amplifier circuit capable of driving a larger output load can be obtained.
  • the power supply potential Vdd is applied to the source of the load FET 202, and the ground potential is applied to the emitter of the feedback NPN type BJT605. Further, the fixed potential V1 is applied to the gate of the load FET 202 to operate in the saturation region to serve as a constant current source, and the fixed potential V3 is applied to the source of the feedback P-type FET 104 to lower the gate-source voltage.
  • Vdd>V1> ground potential (GND) and Vdd ⁇ V3 ⁇ VA are satisfied.
  • the input signal is input to the input terminal connected to the gate of the drive P-type FET 201, and the output signal is output from the output terminal connected to the source of the drive P-type FET 201.
  • the feedback P-type FET 104 cannot be changed to the feedback PNP-type BJT504. This is because, in that case, the emitter-to-base current of the feedback PNP type BJT504 becomes the base-emitter current of the feedback NPN type BJT605, and a collector current always flows through both the feedback PNP type BJT504 and the feedback NPN type BJT605. This is because it ends up.
  • FIG. 31 is a diagram showing an example of the configuration of the amplifier circuit 900 according to the present embodiment.
  • the amplifier circuit 900 is a form of a Darlington circuit.
  • the amplifier circuit 900 has a configuration in which the drive N-type FET 101 is changed to the drive NPN type BJT701 in the amplifier circuit 700.
  • the collector of the drive NPN type BJT701 is connected to the base of the feedback PNP type BJT504 and the gate of the feedback N type FET 105.
  • the emitter of the drive NPN type BJT701 is connected to the drain of the load FET 102.
  • the base of the drive NPN type BJT701 is connected to the input terminal IN.
  • the connection point between the emitter of the drive NPN type BJT701 and the drain of the load FET 102 is connected to the output terminal OUT.
  • FIG. 32 is a diagram showing an example of the configuration of the conventional emitter follower circuit 910.
  • the source of the load FET 102 is connected to GND, and the drain of the load FET 102 is connected to the emitter of the drive NPN type BJT701.
  • the collector of the drive NPN type BJT701 is connected to the power supply. That is, the drive NPN type BJT701 and the load FET 102 are arranged in series between the power supply and GND.
  • connection point between the emitter of the drive NPN type BJT701 and the drain of the load FET 102 is connected to the output terminal OUT.
  • the gate of the load FET 102 is connected to the fixed potential V1, and the load FET 102 functions as a constant current source.
  • the emitter follower circuit 910 has a configuration in which the feedback PNP type BJT504 and the feedback N type FET 105 are omitted from the amplifier circuit 900.
  • FIG. 33 is a diagram showing an example of a small signal equivalent circuit of the emitter follower circuit 910 of FIG. 32.
  • the output resistance of the emitter follower circuit 910 is expressed by the following equation (44).
  • r s is the output resistance of the signal source Vin
  • gm dn is the transconductance of the driving NPN type BJT701
  • r dn_b is the base resistance of the driving NPN type BJT701
  • r dn_c is the collector resistance of the driving NPN type BJT701.
  • FIG. 34 is a diagram showing an example of the configuration of the conventional ID circuit 920.
  • the ID circuit 920 of FIG. 34 has a configuration in which a feedback PNP type BJT504 is added to the emitter follower circuit 910 of FIG. 32.
  • the ID circuit 920 of FIG. 34 has a configuration in which the feedback N-type FET 105 is omitted from the amplifier circuit 900.
  • FIG. 35 is a diagram showing an example of a small signal equivalent circuit of the ID circuit 920 of FIG. 34. From Kirchhoff's current law at the collector and output terminals of the drive NPN type BJT701, the following equations (46) and (47) hold.
  • the driving force of the output load in the ID circuit 920 is higher than that in the emitter follower circuit 910.
  • the base voltage of the drive NPN type BJT701 rises, so that the emitter current of the drive NPN type BJT701 increases.
  • the emitter voltage of the drive NPN type BJT701 rises and the collector voltage falls.
  • the increase in the emitter voltage of the drive NPN type BJT701 is, that is, the increase in the voltage of the output terminal.
  • the collector voltage of the drive NPN type BJT701 drops, the base voltage of the feedback PNP type BJT504 drops and the collector current increases.
  • the load FET 102 is a constant current source, the emitter current of the drive NPN type BJT701 starts to decrease due to Kirchhoff's current law at the output terminal.
  • an increase in the emitter voltage and a decrease in the collector voltage of the drive NPN type BJT701 are suppressed. Suppressing the increase in the emitter voltage of the drive NPN type BJT701 is, that is, suppressing the voltage increase in the output terminal.
  • the base voltage of the drive NPN type BJT701 drops, so that the emitter current of the drive NPN type BJT701 decreases.
  • the emitter voltage of the drive NPN type BJT701 decreases and the collector voltage increases.
  • the decrease in the emitter voltage of the drive NPN type BJT701 is, that is, the decrease in the voltage of the output terminal.
  • the collector voltage of the drive NPN type BJT701 rises, so that the base voltage of the feedback PNP type BJT504 rises and the collector current decreases.
  • the load FET 102 is a constant current source
  • the emitter current of the drive NPN type BJT701 starts to increase due to Kirchhoff's current law at the output terminal.
  • the decrease in the emitter voltage and the increase in the collector voltage of the drive NPN type BJT701 are suppressed.
  • Suppressing the drop in the emitter voltage of the drive NPN type BJT701 is, that is, suppressing the drop in the voltage of the output terminal.
  • the output fluctuation shifts from the transient state to the steady state more quickly than in the emitter follower circuit 910.
  • a ground potential is applied to the source of the load FET 102, and a power supply potential Vdd is applied to the emitter of the feedback PNP type BJT504.
  • V1 a fixed potential
  • V1 ground potential
  • the input signal is input to the input terminal connected to the base of the drive NPN type BJT701, and the output signal is output from the output terminal connected to the emitter of the drive NPN type BJT701.
  • FIG. 36 is a diagram showing an example of a small signal equivalent circuit of the amplifier circuit 900 of FIG. 31. From Kirchhoff's current law at the collector and output terminals of the drive NPN type BJT701, equation (46) and the following equation (51) hold.
  • the driving force of the output load in the amplifier circuit 900 is higher than that in the ID circuit 920.
  • the base voltage of the drive NPN type BJT701 rises, so that the emitter current of the drive NPN type BJT701 increases.
  • the emitter voltage of the drive NPN type BJT701 rises and the collector voltage falls.
  • the increase in the emitter voltage of the drive NPN type BJT701 is, that is, the increase in the voltage of the output terminal.
  • the collector voltage of the drive NPN type BJT701 decreases, the base voltage of the feedback PNP type BJT504 decreases and the collector current increases, and the gate voltage of the feedback N type FET 105 decreases and the source-drain current. Decreases.
  • the load FET 102 is a constant current source, the emitter current of the drive NPN type BJT701 starts to decrease due to Kirchhoff's current law at the output terminal.
  • an increase in the emitter voltage and a decrease in the collector voltage of the drive NPN type BJT701 are suppressed. Suppressing the increase in the emitter voltage of the drive NPN type BJT701 is, that is, suppressing the voltage increase in the output terminal.
  • the base voltage of the drive NPN type BJT701 drops, so that the emitter current of the drive NPN type BJT701 decreases.
  • the emitter voltage of the drive NPN type BJT701 decreases and the collector voltage increases.
  • the decrease in the emitter voltage of the drive NPN type BJT701 is, that is, the decrease in the voltage of the output terminal.
  • the collector voltage of the drive NPN type BJT701 rises, the base voltage of the feedback PNP type BJT504 rises and the collector current decreases, and the gate voltage of the feedback N type FET 105 rises and the source-drain current.
  • the load FET 102 is a constant current source
  • the emitter current of the drive NPN type BJT701 starts to increase due to Kirchhoff's current law at the output terminal.
  • the decrease in the emitter voltage and the increase in the collector voltage of the drive NPN type BJT701 are suppressed. Suppressing the drop in the emitter voltage of the drive NPN type BJT701 is, that is, suppressing the drop in the voltage of the output terminal.
  • the output feedback speed is increased because the feedback N-type FET 105 is added as compared with the ID circuit 920, and the output fluctuation rapidly shifts from the transient state to the steady state.
  • the output feedback speed becomes higher at the falling edge of the output waveform than at the rising edge. Therefore, in the output waveform of the amplifier circuit 900, the rising and falling edges are steep, while the rising and falling overshoots and undershoots are suppressed, and the oscillation of the output waveform is also suppressed.
  • the rise time tr and the fall time t f of the output waveform of the amplifier circuit 900 are shortened, and an amplifier circuit capable of transmitting a faster clock signal can be obtained. Further, the rising settling time t sr and the falling settling time t sf are shortened, and an amplifier circuit capable of driving a larger output load can be obtained.
  • a ground potential is applied to the source of the load FET 102, and a power supply potential Vdd is applied to the emitter of the feedback PNP type BJT504. Further, by applying a fixed potential V1 to the gate of the load FET 102, the load FET 102 is operated in the saturation region to use the load FET 102 as a constant current source, and by applying the fixed potential V3 to the source of the feedback N-type FET 105, the gate-source voltage is generated. Lower. However, it is assumed that the relationship of Vdd>V1> ground potential (GND) and VA ⁇ V3 ⁇ ground potential (GND) is satisfied.
  • the input signal is input to the input terminal connected to the gate of the drive NPN type BJT701, and the output signal is output from the output terminal connected to the emitter of the drive NPN type BJT701.
  • the feedback N-type FET 105 cannot be changed to the feedback NPN-type BJT605. This is because, in that case, the emitter-to-base current of the feedback PNP type BJT504 becomes the base-emitter current of the feedback NPN type BJT605, and a collector current always flows through both the feedback PNP type BJT504 and the feedback NPN type BJT605. This is because it ends up.
  • FIG. 37 is a diagram showing an example of the configuration of the amplifier circuit 1000 according to the present embodiment.
  • the amplifier circuit 1000 is a form of a Darlington circuit.
  • the amplifier circuit 1000 has a configuration in which the drive P-type FET 201 is changed to the drive PNP type BJT801 in the amplifier circuit 800.
  • the collector of the drive PNP type BJT801 is connected to the gate of the feedback P type FET 104 and the base of the feedback NPN type BJT605.
  • the emitter of the drive PNP type BJT801 is connected to the drain of the load FET 202.
  • the base of the drive PNP type BJT801 is connected to the input terminal IN.
  • the connection point between the emitter of the drive PNP type BJT801 and the drain of the load FET 202 is connected to the output terminal OUT.
  • FIG. 38 is a diagram showing an example of the configuration of the conventional emitter follower circuit 1010.
  • the source of the load FET 202 is connected to the power supply, and the drain of the load FET 202 is connected to the emitter of the driving PNP type BJT801.
  • the collector of the drive PNP type BJT801 is connected to the GND. That is, the load FET 202 and the drive PNP type BJT801 are arranged in series between the power supply and GND.
  • connection point between the drain of the load FET 202 and the emitter of the drive PNP type BJT801 is connected to the output terminal OUT.
  • the gate of the load FET 202 is connected to the fixed potential V1, and the load FET 202 functions as a constant current source.
  • the emitter follower circuit 1010 has a configuration in which the feedback P-type FET 104 and the feedback NPN-type BJT605 are omitted from the amplifier circuit 1000.
  • FIG. 39 is a diagram showing an example of a small signal equivalent circuit of the emitter follower circuit 1010 of FIG. 38.
  • the output resistance of the emitter follower circuit 1010 is expressed by the following equation (55).
  • gm df is the mutual conductance of the drive PNP type BJT801
  • r dp_b is the base resistance of the drive PNP type BJT801
  • r dp_c is the collector resistance of the drive PNP type BJT801.
  • FIG. 40 is a diagram showing an example of the configuration of the conventional ID circuit 1020.
  • the ID circuit 1020 of FIG. 40 has a configuration in which a feedback NPN type BJT605 is added to the emitter follower circuit 1010 of FIG. 39.
  • the ID circuit 1020 of FIG. 40 has a configuration in which the feedback P-type FET 104 is omitted from the amplifier circuit 1000.
  • FIG. 41 is a diagram showing an example of a small signal equivalent circuit of the ID circuit 1020 of FIG. 40. From Kirchhoff's current law at the collector and output terminals of the drive PNP type BJT801, the following equations (57) and (58) hold.
  • the driving force of the output load in the ID circuit 1020 is higher than that in the emitter follower circuit 1010.
  • the base voltage of the drive PNP type BJT801 rises, so that the emitter current of the drive PNP type BJT801 decreases.
  • the emitter voltage of the drive PNP type BJT801 rises and the collector voltage falls.
  • the increase in the emitter voltage of the drive PNP type BJT801 is, that is, the increase in the voltage of the output terminal.
  • the collector voltage of the drive PNP type BJT801 drops, the base voltage of the feedback NPN type BJT605 drops and the collector current decreases.
  • the load FET 202 is a constant current source, the emitter current of the drive PNP type BJT801 starts to increase due to Kirchhoff's current law at the output terminal.
  • an increase in the emitter voltage and a decrease in the collector voltage of the drive PNP type BJT801 are suppressed. Suppressing the increase in the emitter voltage of the drive PNP type BJT801 is, that is, suppressing the voltage increase in the output terminal.
  • the base voltage of the drive PNP type BJT801 drops, so that the emitter current of the drive PNP type BJT801 increases.
  • the emitter voltage of the drive PNP type BJT801 decreases and the collector voltage increases.
  • the decrease in the emitter voltage of the drive PNP type BJT801 is, that is, the decrease in the voltage of the output terminal.
  • the collector voltage of the drive PNP type BJT801 rises, the base voltage of the feedback NPN type BJT605 rises and the collector current increases.
  • the load FET 202 is a constant current source
  • the emitter current of the drive PNP type BJT801 starts to decrease due to Kirchhoff's current law at the output terminal.
  • the decrease in the emitter voltage and the increase in the collector voltage of the drive PNP type BJT801 are suppressed.
  • Suppressing the drop in the emitter voltage of the drive PNP type BJT801 is, that is, suppressing the drop in the voltage of the output terminal.
  • the output fluctuation shifts from the transient state to the steady state more quickly than in the emitter follower circuit 1010.
  • the power supply potential Vdd is applied to the source of the load FET 202, and the ground potential is applied to the emitter of the feedback NPN type BJT605.
  • V1 By applying a fixed potential V1 to the gate of the load FET 202, the load FET 202 is operated in the saturation region and the load FET 202 is used as a constant current source.
  • Vdd> V1> ground potential (GND) is satisfied.
  • the input signal is input to the input terminal connected to the base of the drive PNP type BJT801, and the output signal is output from the output terminal connected to the emitter of the drive PNP type BJT801.
  • FIG. 42 is a diagram showing an example of a small signal equivalent circuit of the amplifier circuit 1000 of FIG. 37. From Kirchhoff's current law at the collector and output terminals of the drive PNP type BJT801, equation (57) and the following equation (62) hold.
  • the driving force of the output load in the amplifier circuit 1000 is higher than that in the ID circuit 1020.
  • the base voltage of the drive PNP type BJT801 rises, so that the emitter current of the drive PNP type BJT801 decreases.
  • the emitter voltage of the drive PNP type BJT801 rises and the collector voltage falls.
  • the increase in the emitter voltage of the drive PNP type BJT801 is, that is, the increase in the voltage of the output terminal.
  • the gate voltage of the feedback P type FET 104 decreases and the source-drain current increases, and the base voltage of the feedback NPN type BJT605 decreases and the collector current. Decreases.
  • the load FET 202 is a constant current source
  • the emitter current of the drive PNP type BJT801 starts to increase due to Kirchhoff's current law at the output terminal.
  • an increase in the emitter voltage and a decrease in the collector voltage of the drive PNP type BJT801 are suppressed. Suppressing the increase in the emitter voltage of the drive PNP type BJT801 is, that is, suppressing the voltage increase in the output terminal.
  • the base voltage of the drive PNP type BJT801 drops, so that the emitter current of the drive PNP type BJT801 increases.
  • the emitter voltage of the drive PNP type BJT801 decreases and the collector voltage increases.
  • the decrease in the emitter voltage of the drive PNP type BJT801 is, that is, the decrease in the voltage of the output terminal.
  • the gate voltage of the feedback P type FET 104 rises and the source-drain current decreases, and the base voltage of the feedback NPN type BJT605 rises to collect the collector current.
  • the load FET 202 is a constant current source
  • the emitter current of the drive PNP type BJT801 starts to decrease due to Kirchhoff's current law at the output terminal.
  • the decrease in the emitter voltage and the increase in the collector voltage of the drive PNP type BJT801 are suppressed. Suppressing the drop in the emitter voltage of the drive PNP type BJT801 is, that is, suppressing the drop in the voltage of the output terminal.
  • the output feedback speed is increased because the feedback P-type FET 104 is added as compared with the ID circuit 1020, and the output fluctuation rapidly shifts from the transient state to the steady state.
  • the output feedback speed becomes higher at the falling edge of the output waveform than at the rising edge. Therefore, in the output waveform of the amplifier circuit 1000, the rising and falling edges are steep, while the rising and falling overshoots and undershoots are suppressed, and the oscillation of the output waveform is also suppressed.
  • the rise time tr and the fall time t f of the output waveform of the amplifier circuit 1000 are shortened, and an amplifier circuit capable of transmitting a faster clock signal can be obtained.
  • the rising settling time t sr and the falling settling time t sf are shortened, and an amplifier circuit capable of driving a larger output load can be obtained.
  • the power supply potential Vdd is applied to the source of the load FET 202, and the ground potential is applied to the emitter of the feedback NPN type BJT605. Further, by applying a fixed potential V1 to the gate of the load FET 202, the load FET 202 is operated in the saturation region to use the load FET 202 as a constant current source, and by applying the fixed potential V3 to the source of the feedback P-type FET 104, the gate-source voltage is generated. Lower. However, it is assumed that the relations of Vdd>V1> ground potential (GND) and Vdd ⁇ V3 ⁇ VA are satisfied.
  • the input signal is input to the input terminal connected to the base of the drive PNP type BJT801, and the output signal is output from the output terminal connected to the emitter of the drive PNP type BJT801.
  • the feedback P-type FET 104 cannot be changed to the feedback PNP-type BJT504. This is because, in that case, the emitter-to-base current of the feedback PNP type BJT504 becomes the base-emitter current of the feedback NPN type BJT605, and a collector current always flows through both the feedback PNP type BJT504 and the feedback NPN type BJT605. This is because it ends up.
  • FIG. 43 is a diagram showing an example of the configuration of the amplifier circuit 1100 according to the present embodiment.
  • the amplifier circuit 1100 is a form of a source follower circuit.
  • the amplifier circuit 1100 includes a drive N-type FET 101, a load FET 102, a current source FET 103, and a feedback N-type FET 105.
  • the drive N-type FET 101, the load FET 102, and the feedback N-type FET 105 are composed of N-type FETs.
  • the current source FET 103 is composed of a P-type FET.
  • the source of the load FET 102 is connected to the GND, and the drain of the load FET 102 is connected to the source of the drive N-type FET 101.
  • the drain of the current source FET 103 is connected to the drain of the drive N-type FET 101, and the source of the current source FET 103 is connected to the power supply.
  • the current source FET 103, the drive N-type FET 101, and the load FET 102 are arranged in series between the power supply and GND.
  • the input terminal IN of the amplifier circuit 1100 is connected to the gate of the drive N-type FET 101.
  • a fixed potential V1 is input to the gate of the load FET 102.
  • the load FET 102 functions as a constant current source.
  • connection point between the source of the drive N-type FET 101 and the drain of the load FET 102 is connected to the output terminal OUT.
  • the source of the feedback N-type FET 105 is connected to the fixed potential V3.
  • the gate of the feedback N-type FET 105 is connected to a connection point between the drain of the current source FET 103 and the drain of the drive N-type FET 101.
  • the drain of the feedback N-type FET 105 is connected to the output terminal OUT.
  • FIG. 44 is a diagram showing an example of a small signal equivalent circuit of the amplifier circuit 1100 of FIG. 43. From Kirchhoff's current law at the drain and output terminals of the drive N-type FET 101, the equation (4) and the following equation (67) hold.
  • equation (68) It can be approximated as in (69).
  • the gate voltage of the drive N-type FET 101 rises, so that the source-drain current of the drive N-type FET 101 increases.
  • the source voltage of the drive N-type FET 101 rises and the drain voltage falls.
  • the increase in the source voltage of the drive N-type FET 101 is, that is, an increase in the voltage of the output terminal.
  • the gate voltage of the feedback N-type FET 105 decreases and the source-drain current decreases.
  • the load FET 102 is a constant current source
  • the source-drain current of the drive N-type FET 101 starts to decrease due to Kirchhoff's current law at the output terminal.
  • Suppression of the increase in the source voltage of the drive N-type FET 101 is, that is, suppression of the voltage increase in the output terminal.
  • the gate voltage of the drive N-type FET 101 drops, so that the source-drain current of the drive N-type FET 101 decreases.
  • the source voltage of the drive N-type FET 101 drops, and the drain voltage rises.
  • the decrease in the source voltage of the drive N-type FET 101 is, that is, the decrease in the voltage of the output terminal.
  • the gate voltage of the feedback N-type FET 105 rises and the source-drain current increases.
  • the load FET 102 is a constant current source
  • the source-drain current of the drive N-type FET 101 starts to increase due to Kirchhoff's current law at the output terminal.
  • the decrease in the source voltage and the increase in the drain voltage of the drive N-type FET 101 are suppressed.
  • Suppression of the source voltage drop of the drive N-type FET 101 is, that is, suppression of the voltage drop of the output terminal.
  • the output feedback speed is increased because the feedback N-type FET 105 is added as compared with the source follower circuit 110, and the output fluctuation rapidly shifts from the transient state to the steady state. do.
  • the output feedback speed becomes higher at the falling edge than at the rising edge of the output waveform. Therefore, in the output waveform of the amplifier circuit 1100, the falling edge is steeper than that of the source follower circuit 110, while the rising and falling overshoots are suppressed, and the oscillation of the output waveform is also suppressed.
  • the fall time tf of the output waveform of the amplifier circuit 1100 shown in FIG. 7 is shortened, and an amplifier circuit capable of transmitting a faster clock signal can be obtained. Further, it is possible to obtain an amplifier circuit capable of driving a larger output load by shortening the falling settling time tsf .
  • the feedback N-type FET 105 is added instead of the feedback P-type FET 104 as compared with the SSF circuit 120.
  • the output feedback speed increases, and the output fluctuation rapidly shifts from the transient state to the steady state.
  • the output feedback speed is higher at the rising edge than at the falling edge of the output waveform, but in the amplifier circuit 1100 in the present embodiment, it is higher than at the rising edge of the output waveform.
  • the output feedback speed increases at the time of falling.
  • the drive N-type FET 101 shortens the rise time tr and the rise settling time tr of the output waveform in the amplifier circuit 1100 and the SSF circuit 120 in the present embodiment, but in the present embodiment.
  • the feedback N-type FET 105 mainly shortens the falling time t f and the falling settling time t sf of the output waveform, both the rising edge and the falling edge can be shortened, and the total shortening amount is large.
  • the feedback P-type FET 104 mainly shortens the rising time tr and the rising settling time tr of the output waveform, the shortening of the rising edge is larger than that of the amplifier circuit 1100 in the present embodiment. The fall cannot be shortened, and the total shortening amount is small.
  • the falling edge becomes steeper even if the rising edge is slightly slower than that of the SSF circuit 120, and the rising and falling edges of the output waveform are shortened, while the rising edge and the falling edge are shortened. Even if the suppression of undershoot is slightly weakened, the suppression of overshoot is strengthened, and the oscillation of the output waveform is also suppressed.
  • the rise time tr of the output waveform of the amplifier circuit 1100 shown in FIG. 7 is slightly increased, the fall time t f is shortened, and an amplifier circuit capable of transmitting a faster clock signal can be obtained. .. Further, even if the rising settling time t sr is slightly increased, the falling settling time t sf is shortened, and an amplifier circuit capable of driving a larger output load can be obtained.
  • a ground potential is applied to the source of the load FET 102, and a power supply potential Vdd is applied to the source of the current source FET 103.
  • V1 a fixed potential
  • V2 the fixed potential
  • V3 a fixed potential
  • the input signal is input to the input terminal connected to the gate of the drive N-type FET 101, and the output signal is output from the output terminal connected to the source of the drive N-type FET 101.
  • FIG. 45 is a diagram showing an example of the configuration of the amplifier circuit 1200 according to the present embodiment.
  • the amplifier circuit 1200 is a form of a source follower circuit.
  • the drive FET is a P-type FET.
  • the amplifier circuit 1200 includes a drive P-type FET 201, a load FET 202, a current source FET 203, and a feedback P-type FET 104.
  • the drive P-type FET 201, the load FET 202, and the feedback P-type FET 104 are composed of P-type FETs.
  • the current source FET 203 is composed of an N-type FET.
  • the source of the load FET 202 is connected to the power supply, and the drain of the load FET 202 is connected to the source of the drive P-type FET 201.
  • the drain of the current source FET 203 is connected to the drain of the drive P-type FET 201, and the source of the current source FET 203 is connected to GND. That is, the current source FET 203, the drive P-type FET 201, and the load FET 202 are arranged in series between the power supply and GND.
  • the input terminal IN of the amplifier circuit 1200 is connected to the gate of the drive P-type FET 201.
  • a fixed potential V1 is input to the gate of the load FET 202.
  • the load FET 202 functions as a constant current source.
  • connection point between the source of the drive P-type FET 201 and the drain of the load FET 202 is connected to the output terminal OUT.
  • the source of the feedback P-type FET 104 is connected to the fixed potential V3.
  • the gate of the feedback P-type FET 104 is connected to a connection point between the drain of the current source FET 203 and the drain of the drive P-type FET 201.
  • the drain of the feedback P-type FET 104 is connected to the output terminal OUT.
  • FIG. 46 is a diagram showing an example of a small signal equivalent circuit of the amplifier circuit 1200 of FIG. 45. From Kirchhoff's current law at the drain and output terminals of the drive P-type FET 201, the equation (13) and the following equation (70) hold.
  • Equation (71) It can be approximated as in (72).
  • the gate voltage of the drive P-type FET 201 rises, so that the source-drain current of the drive P-type FET 201 decreases.
  • the source voltage of the drive P-type FET 201 rises and the drain voltage falls.
  • the increase in the source voltage of the drive P-type FET 201 is, that is, an increase in the voltage of the output terminal.
  • the gate voltage of the feedback N-type FET 105 drops and the source-drain current decreases.
  • the load FET 202 is a constant current source
  • the source-drain current of the drive P-type FET 201 starts to increase due to Kirchhoff's current law at the output terminal.
  • Suppression of the increase in the source voltage of the drive P-type FET 201 is, that is, suppression of the voltage increase in the output terminal.
  • the gate voltage of the drive P-type FET 201 drops, so that the source-drain current of the drive P-type FET 201 increases.
  • the source voltage of the drive P-type FET 201 drops and the drain voltage rises.
  • the decrease in the source voltage of the drive P-type FET 201 is, that is, the decrease in the voltage of the output terminal.
  • the gate voltage of the feedback N-type FET 105 rises and the source-drain current increases. Since the load FET 202 is a constant current source, the source-drain current of the drive P-type FET 201 starts to decrease due to Kirchhoff's current law at the output terminal. As a result, the decrease in the source voltage and the increase in the drain voltage of the drive P-type FET 201 are suppressed. Suppression of the source voltage drop of the drive P-type FET 201 is, that is, suppression of the voltage drop of the output terminal.
  • the output feedback speed is increased because the feedback P-type FET 104 is added as compared with the source follower circuit 210, and the output fluctuation rapidly shifts from the transient state to the steady state.
  • the output feedback speed is higher at the rising edge than at the falling edge of the output waveform. Therefore, in the output waveform of the amplifier circuit 1200, the rising edge is steeper than that of the source follower circuit 210, while the undershoot of the rising edge and the falling edge is suppressed, and the oscillation of the output waveform is also suppressed. As a result, as shown in FIG.
  • the rise time tr of the output waveform of the amplifier circuit 1200 is shortened, and an amplifier circuit capable of transmitting a faster clock signal can be obtained. Further, it is possible to obtain an amplifier circuit capable of driving a larger output load by shortening the rising settling time t sr .
  • the feedback P-type FET 104 is added instead of the feedback N-type FET 105 as compared with the SSF circuit 220.
  • the output feedback speed increases, and the output fluctuation quickly shifts from the transient state to the steady state.
  • the output feedback speed is higher at the falling edge than at the rising edge of the output waveform, but in the amplifier circuit 1200 in the present embodiment, at the falling edge of the output waveform. At the time of rising, the output feedback speed becomes higher than that.
  • the drive P-type FET 201 shortens the fall time t f and the fall settling time t sf of the output waveform in the amplifier circuit 1200 and the SSF circuit 220 in the present embodiment, but in the present embodiment.
  • the feedback P-type FET 104 mainly shortens the rising time tr and the rising settling time tr of the output waveform, both the rising edge and the falling edge can be shortened, and the total shortening amount is large.
  • the feedback N-type FET 105 mainly shortens the fall time t f and the fall settling time t sf of the output waveform, so that the fall is shortened from the amplifier circuit 1200 in the present embodiment. Although it is large, the fall cannot be shortened and the total shortening amount is small.
  • the rising edge becomes steeper even if the falling edge is slightly slower than that of the SSF circuit 220, and the rising and falling edges of the output waveform are shortened, while the rising edge and the falling edge are shortened. Even if the suppression of overshoot is slightly weakened, the suppression of undershoot is strengthened, and the oscillation of the output waveform is also suppressed.
  • the power supply potential Vdd is applied to the source of the load FET 202, and the ground potential is applied to the source of the current source FET 203.
  • V1 By applying a fixed potential V1 to the gate of the load FET 202, the load FET 202 is operated in the saturation region to use the load FET 202 as a constant current source, and by applying the fixed potential V2 to the gate of the current source FET 203, the current source FET 203 is operated in the saturation region. Is used as a constant current source, and a fixed potential V3 is applied to the source of the feedback P-type FET 104 to lower the gate-source voltage.
  • Vdd>V1>V2> ground potential (GND) and Vdd ⁇ V3 ⁇ VA are satisfied.
  • the input signal is input to the input terminal connected to the gate of the drive P-type FET 201, and the output signal is output from the output terminal connected to the source of the drive P-type FET 201.
  • FIG. 47 is a diagram showing an example of the configuration of the amplifier circuit 1300 according to the present embodiment.
  • the amplifier circuit 1300 has the same configuration as the amplifier circuit 1100 shown in FIG. 43 except for the connection of the gate of the current source FET 103. That is, the gate of the current source FET 103 is connected to the fixed potential V2 in the amplifier circuit 1100, but is connected to the input terminal in the amplifier circuit 1300.
  • the drive N-type FET 101 and the current source FET 103 form an inverter circuit.
  • FIG. 48 is a diagram showing an example of a small signal equivalent circuit of the amplifier circuit 1300 of FIG. 47. From Kirchhoff's current law at the drain and output terminals of the drive N-type FET 101, the equation (20) and the following equation (73) hold.
  • Equation (74) is the same as equation (68) showing the output resistance of the amplifier circuit 1100 in the ninth embodiment. Therefore, it can be seen that the output resistance of the amplifier circuit 1100 in the ninth embodiment and the amplifier circuit 1300 in the present embodiment are the same, and the driving force of the output load is also the same.
  • the gate voltage of the drive N-type FET 101 and the current source FET 103 rises, so that the source-drain current of the drive N-type FET 101 increases and the source-drain current of the current source FET 103 increases. Decrease. As a result, the source voltage of the drive N-type FET 101 rises and the drain voltage falls faster than the amplifier circuit 1100 in the ninth embodiment.
  • the increase in the source voltage of the drive N-type FET 101 is, that is, an increase in the voltage of the output terminal.
  • the gate voltage of the feedback N-type FET 105 decreases and the source-drain current decreases.
  • the load FET 102 is a constant current source
  • the source-drain current of the drive N-type FET 101 starts to decrease due to Kirchhoff's current law at the output terminal.
  • Suppression of the increase in the source voltage of the drive N-type FET 101 is, that is, suppression of the voltage increase in the output terminal.
  • the gate voltage of the drive N-type FET 101 and the current source FET 103 drops, so that the source-drain current of the drive N-type FET 101 decreases and the source-drain of the current source FET 103 decreases.
  • the intercurrent current increases.
  • the source voltage of the drive N-type FET 101 drops and the drain voltage rises faster than the amplifier circuit 1100 in the ninth embodiment.
  • the decrease in the source voltage of the drive N-type FET 101 is, that is, the decrease in the voltage of the output terminal.
  • the gate voltage of the feedback N-type FET 105 rises and the source-drain current increases. Since the load FET 102 is a constant current source, the source-drain current of the drive N-type FET 101 starts to increase due to Kirchhoff's current law at the output terminal. As a result, the decrease in the source voltage and the increase in the drain voltage of the drive N-type FET 101 are suppressed. Suppression of the source voltage drop of the drive N-type FET 101 is, that is, suppression of the voltage drop of the output terminal.
  • the amplifier circuit 1300 in the present embodiment unlike the amplifier circuit 1100 in the ninth embodiment, since the gate of the current source FET 103 is connected to the input terminal, the voltage change of the node A becomes faster and the output fluctuation becomes faster. A rapid transition from a transient state to a steady state. In particular, the output feedback speed becomes higher at the falling edge of the output waveform than at the rising edge. Therefore, in the output waveform of the amplifier circuit 1300, the rising and falling edges are steep, while the rising and falling overshoots and undershoots are suppressed, and the oscillation of the output waveform is also suppressed.
  • the rise time tr and the fall time t f of the output waveform of the amplifier circuit 1300 are shortened, and an amplifier circuit capable of transmitting a faster clock signal can be obtained. Further, the rising settling time t sr and the falling settling time t sf are shortened, and an amplifier circuit capable of driving a larger output load can be obtained.
  • a ground potential is applied to the source of the load FET 102, and a power supply potential Vdd is applied to the source of the current source FET 103.
  • V1 a fixed potential
  • V1 a fixed potential
  • V3 a fixed potential
  • VA ⁇ V3 ⁇ ground potential (GND) VA ⁇ V3 ⁇ ground potential
  • the input signal is input to the input terminal connected to the gate of the drive N-type FET 101 and the gate of the current source FET 103, and the output signal is output from the output terminal connected to the source of the drive N-type FET 101.
  • FIG. 49 is a diagram showing an example of the configuration of the amplifier circuit 1400 according to the present embodiment.
  • the amplifier circuit 1400 has the same configuration as the amplifier circuit 1200 shown in FIG. 45 except for the connection of the gate of the current source FET 203. That is, the gate of the current source FET 203 is connected to the fixed potential V2 in the amplifier circuit 1200, but is connected to the input terminal in the amplifier circuit 1400.
  • the drive P-type FET 201 and the current source FET 203 form an inverter circuit.
  • FIG. 50 is a diagram showing an example of a small signal equivalent circuit of the amplifier circuit 1400 of FIG. 49. From Kirchhoff's current law at the drain and output terminals of the drive P-type FET 201, the equation (23) and the following equation (75) hold.
  • Equation (76) is the same as equation (71) showing the output resistance of the amplifier circuit 1200 in the tenth embodiment. Therefore, it can be seen that the output resistance of the amplifier circuit 1200 in the tenth embodiment and the amplifier circuit 1400 in the present embodiment are the same, and the driving force of the output load is also the same.
  • the gate voltage of the drive P-type FET 201 and the current source FET 203 rises, so that the source-drain current of the drive P-type FET 201 decreases and the source-drain current of the current source FET 203 increases.
  • the source voltage of the drive P-type FET 201 rises and the drain voltage falls faster than the amplifier circuit 1200 in the tenth embodiment.
  • the increase in the source voltage of the drive P-type FET 201 is, that is, an increase in the voltage of the output terminal.
  • the gate voltage of the feedback P-type FET 104 decreases and the source-drain current increases.
  • the load FET 202 is a constant current source
  • the source-drain current of the drive P-type FET 201 starts to increase due to Kirchhoff's current law at the output terminal.
  • Suppression of the increase in the source voltage of the drive P-type FET 201 is, that is, suppression of the voltage increase in the output terminal.
  • the gate voltage of the drive P-type FET 201 and the current source FET 203 drops, so that the source-drain current of the drive P-type FET 201 increases and the source-drain of the current source FET 203 The intercurrent current decreases.
  • the source voltage of the drive P-type FET 201 drops and the drain voltage rises faster than the amplifier circuit 1200 in the tenth embodiment.
  • the decrease in the source voltage of the drive P-type FET 201 is, that is, the decrease in the voltage of the output terminal.
  • the gate voltage of the feedback P-type FET 104 increases and the source-drain current decreases. Since the load FET 202 is a constant current source, the source-drain current of the drive P-type FET 201 starts to decrease due to Kirchhoff's current law at the output terminal. As a result, the decrease in the source voltage and the increase in the drain voltage of the drive P-type FET 201 are suppressed. Suppression of the source voltage drop of the drive P-type FET 201 is, that is, suppression of the voltage drop of the output terminal.
  • the amplifier circuit 1400 in the present embodiment unlike the amplifier circuit 1200 in the tenth embodiment, since the gate of the current source FET 203 is connected to the input terminal, the voltage change of the node A becomes faster and the output fluctuation becomes faster. A rapid transition from a transient state to a steady state. In particular, the output feedback speed is higher at the rising edge than at the falling edge of the output waveform. Therefore, in the output waveform of the amplifier circuit 1400, the rising and falling edges are steep, while the rising and falling overshoots and undershoots are suppressed, and the oscillation of the output waveform is also suppressed.
  • the rise time tr and the fall time t f of the output waveform of the amplifier circuit 1400 are shortened, and an amplifier circuit capable of transmitting a faster clock signal can be obtained. Further, the rising settling time t sr and the falling settling time t sf are shortened, and an amplifier circuit capable of driving a larger output load can be obtained.
  • the power supply potential Vdd is applied to the source of the load FET 202, and the ground potential is applied to the source of the current source FET 203.
  • V1 By applying a fixed potential V1 to the gate of the load FET 202, it is operated in a saturation region to be a constant current source, and by applying a fixed potential V3 to the source of the feedback P-type FET 104, the gate-source voltage is lowered.
  • Vdd>V1> ground potential (GND) and Vdd ⁇ V3 ⁇ VA are satisfied.
  • the input signal is input to the input terminal connected to the gate of the drive P-type FET 201 and the gate of the current source FET 203, and the output signal is output from the output terminal connected to the source of the drive P-type FET 201.
  • the fixed potential V3 and the ground potential (or the power supply potential) may be equal to each other. However, in that case, the gate-source voltage of either the feedback N-type FET or the feedback P-type FET does not decrease.
  • the fixed potential V1 and the fixed potential V3 may be equal to each other. That is, a terminal having a fixed potential V3 may be connected to the fixed potential V1. In that case, the number of power supply terminals is reduced by one, which enhances the convenience of the circuit.
  • FIG. 51 is a diagram showing a modified example of the configuration shown in FIG. As an example is shown in the figure, the fixed potential V3 may be omitted and the corresponding points may be commonly connected to the fixed potential V1.
  • FIG. 52 is a diagram showing a modified example of the configuration shown in FIG. As an example is shown in the figure, the fixed potential V3 may be omitted and the corresponding points may be commonly connected to the fixed potential V1.
  • FIG. 53 is a diagram showing a modified example of the configuration shown in FIG. As an example is shown in the figure, the fixed potential V3 may be omitted and the corresponding points may be commonly connected to the fixed potential V1.
  • FIG. 54 is a diagram showing a modified example of the configuration shown in FIG. As an example is shown in the figure, the fixed potential V3 may be omitted and the corresponding points may be commonly connected to the fixed potential V1.
  • FIG. 55 is a diagram showing a modified example of the configuration shown in FIG. As an example is shown in the figure, the fixed potential V3 may be omitted and the corresponding points may be commonly connected to the fixed potential V1.
  • FIG. 56 is a diagram showing a modified example of the configuration shown in FIG. As an example is shown in the figure, the fixed potential V3 may be omitted and the corresponding points may be commonly connected to the fixed potential V1.
  • FIG. 57 is a diagram showing a modified example of the configuration shown in FIG. As an example is shown in the figure, the fixed potential V3 may be omitted and the corresponding points may be commonly connected to the fixed potential V1.
  • FIG. 58 is a diagram showing a modified example of the configuration shown in FIG. 21.
  • the fixed potential V3 may be omitted and the corresponding points may be commonly connected to the fixed potential V1.
  • FIG. 59 is a diagram showing a modified example of the configuration shown in FIG. 23.
  • the fixed potential V3 may be omitted and the corresponding points may be commonly connected to the fixed potential V1.
  • FIG. 60 is a diagram showing a modified example of the configuration shown in FIG. 27.
  • the fixed potential V3 may be omitted and the corresponding points may be commonly connected to the fixed potential V1.
  • FIG. 61 is a diagram showing a modified example of the configuration shown in FIG. 31.
  • the fixed potential V3 may be omitted and the corresponding points may be commonly connected to the fixed potential V1.
  • FIG. 62 is a diagram showing a modified example of the configuration shown in FIG. 37.
  • the fixed potential V3 may be omitted and the corresponding points may be commonly connected to the fixed potential V1.
  • FIG. 63 is a diagram showing a modified example of the configuration shown in FIG. 43.
  • the fixed potential V3 may be omitted and the corresponding points may be commonly connected to the fixed potential V1.
  • FIG. 64 is a diagram showing another modification of the configuration shown in FIG. 43. As shown in the figure, the fixed potential V3 may be omitted and the source of the feedback N-type FET 105 may be connected to the source of the load FET 102.
  • FIG. 65 is a diagram showing a modified example of the configuration shown in FIG. 45.
  • the fixed potential V3 may be omitted and the corresponding points may be commonly connected to the fixed potential V1.
  • FIG. 66 is a diagram showing another modification of the configuration shown in FIG. 45. As shown in the figure, the fixed potential V3 may be omitted and the source of the feedback P-type FET 104 may be connected to the source of the load FET 202.
  • FIG. 67 is a diagram showing a modified example of the configuration shown in FIG. 47.
  • the fixed potential V3 may be omitted and the corresponding points may be commonly connected to the fixed potential V1.
  • FIG. 68 is a diagram showing another modification of the configuration shown in FIG. 47. As shown in the figure, the fixed potential V3 may be omitted and the source of the feedback N-type FET 105 may be connected to the source of the load FET 102.
  • FIG. 69 is a diagram showing a modified example of the configuration shown in FIG. 49.
  • the fixed potential V3 may be omitted and the corresponding points may be commonly connected to the fixed potential V1.
  • FIG. 70 is a diagram showing another modification of the configuration shown in FIG. 49. As shown in the figure, the fixed potential V3 may be omitted and the source of the feedback P-type FET 104 may be connected to the source of the load FET 202.
  • the replacement may be made across a plurality of embodiments. That is, it may be the case that the respective configurations shown in the examples in different embodiments are combined to produce the same effect.
  • the amplifier circuit is an amplifier circuit that amplifies the signal input to the input terminal IN and outputs it to the output terminal OUT.
  • the amplifier circuit includes a first transistor of a first conductive type (for example, P type), a second transistor of a second conductive type (for example, N type) different from the first conductive type, and a third conductive type.
  • a third transistor, which is a field effect transistor of the above, and a fourth transistor, which is a fourth conductive type field effect transistor different from the first conductive type, are provided.
  • the first transistor corresponds to any one of, for example, a feedback P-type FET 104, a feedback N-type FET 105, a feedback PNP type BJT504, and a feedback NPN type BJT605.
  • the second transistor corresponds to, for example, at least one of a drive N-type FET 101, a drive P-type FET 201, a drive PNP type BJT801, and the like.
  • the third transistor corresponds to at least one of, for example, a load FET 102, a load FET 202, and the like.
  • the fourth transistor corresponds to at least one of, for example, a feedback N-type FET 105, a feedback P-type FET 104, and the like.
  • the feedback P-type FET 104 has a first control terminal, a first current terminal connected to the first potential, and a second current terminal connected to the output terminal OUT.
  • the first potential corresponds to, for example, at least one of the power supply potential Vdd, the ground potential, and the like.
  • the drive N-type FET 101 has a second control terminal connected to the input terminal IN, a third current terminal connected to the output terminal OUT, and a fourth control terminal connected to the first control terminal of the feedback P-type FET 104.
  • the load FET 102 is connected to a third control terminal, which is a gate terminal connected to the first fixed potential, a fifth current terminal, which is a source terminal connected to the second potential, and an output terminal OUT.
  • the feedback N-type FET 105 has a fourth control terminal, which is a gate terminal connected to the first control terminal of the feedback P-type FET 104 at an equipotential potential, and a seventh control terminal, which is a source terminal connected to a third fixed potential. It has a current terminal and an eighth current terminal which is a drain terminal connected to the output terminal OUT.
  • the third fixed potential corresponds to, for example, a fixed potential V3 or the like.
  • the rising edge (settling time) and the falling edge (settling time) of the output waveform can be shortened by reducing the extra steady-state current in the amplifier circuit. Further, since the through current flowing through the CMOS inverter including the feedback P-type FET 104 and the feedback N-type FET 105 is reduced, the power consumption is reduced. Further, since the range in which the input / output characteristics are linear shifts as a whole, the power consumption of the amplifier circuit can be reduced and the generation of hot carriers can be suppressed.
  • an inverter consisting of feedback transistors with symmetrical design parameters (threshold voltage, gate length to gate width ratio, gate oxide film capacity, etc.) should be configured. This increases design freedom and versatility.
  • the feedback PNP type BJT504 is a bipolar transistor.
  • the first control terminal of the feedback PNP type BJT504 is a base terminal
  • the first current terminal of the feedback PNP type BJT504 is an emitter terminal
  • the second current terminal of the feedback PNP type BJT504 is a collector terminal.
  • the drive PNP type BJT801 is a bipolar transistor.
  • the second control terminal of the drive PNP type BJT801 is a base terminal
  • the third current terminal of the drive PNP type BJT801 is an emitter terminal
  • the fourth current terminal of the drive PNP type BJT801 is a collector terminal.
  • the drive N-type FET 101 is a field effect transistor.
  • the second control terminal of the drive N-type FET 101 is a gate terminal
  • the third current terminal of the drive N-type FET 101 is a source terminal
  • the fourth current terminal of the drive N-type FET 101 is a drain terminal.
  • the feedback P-type FET 104 is a field effect transistor.
  • the first control terminal of the feedback P-type FET 104 is a gate terminal, the first current terminal of the feedback P-type FET 104 is a source terminal, and the second current terminal of the feedback P-type FET 104 is a drain terminal.
  • the drive N-type FET 101 is a field effect transistor.
  • the second control terminal of the drive N-type FET 101 is a gate terminal, the third current terminal of the drive N-type FET 101 is a source terminal, and the fourth current terminal of the drive N-type FET 101 is a drain terminal.
  • the amplifier circuit includes a current source element that supplies a current to the fourth current terminal of the drive N-type FET 101.
  • the current source element corresponds to at least one of, for example, the current source FET 103, the current source FET 203, and the like. According to such a configuration, the rising edge (settling time) and the falling edge (settling time) of the output waveform can be shortened by reducing the extra steady-state current in the amplifier circuit.
  • the current source FET 103 is a fifth control terminal which is a gate terminal connected to the second fixed potential and a source terminal connected to the power supply potential Vdd. It has a ninth current terminal and a tenth current terminal which is a drain terminal connected to the fourth current terminal of the drive N-type FET 101. Further, the current source FET 103 is a fifth transistor as a first conductive type (for example, P type) field effect transistor.
  • the second fixed potential corresponds to, for example, a fixed potential V2 or the like. According to such a configuration, the rising edge (settling time) and the falling edge (settling time) of the output waveform can be shortened by reducing the extra steady-state current in the amplifier circuit.
  • the fixed potential V2 is connected to the input terminal IN.
  • the gate of the current source FET 103 is connected to the input terminal, the voltage change of the node A becomes fast, and the output fluctuation rapidly shifts from the transient state to the steady state.
  • the output feedback speed becomes higher at the falling edge of the output waveform than at the rising edge. Therefore, in the output waveform of the amplifier circuit 1300, the rising and falling edges are steep, while the rising and falling overshoots and undershoots are suppressed, and the oscillation of the output waveform is also suppressed.
  • the rise time tr and the fall time t f of the output waveform of the amplifier circuit 1300 are shortened, and an amplifier circuit capable of transmitting a faster clock signal can be obtained.
  • the relationship of the equation (114) is satisfied in the steady state.
  • the relationship of the equation (115) is satisfied in the steady state.
  • the relationship of the equation (214) is satisfied in the steady state.
  • the relationship of the equation (215) is satisfied in the steady state.
  • the sum of the fixed potential V1 and the fixed potential V2 is equal to the power supply potential Vdd.
  • the amplification circuit consists of a feedback P-type FET 104, which is a first conductive type field effect transistor, and a second conductive type field effect transistor different from the first conductive type.
  • a differential amplifier 262 A differential amplifier 262 and a switch.
  • the switch corresponds to at least one of, for example, a switch 161 and a switch 261.
  • the feedback P-type FET 104 has a first control terminal which is a gate terminal, a first current terminal which is a source terminal connected to the power supply potential Vdd, and a second current which is a drain terminal connected to the output terminal OUT. Has a terminal.
  • the drive N-type FET 101 has a second control terminal which is a gate terminal connected to the input terminal IN, a third current terminal which is a source terminal, and a first control terminal which is a gate terminal of the feedback P-type FET 104. It has a fourth current terminal, which is a connected drain terminal.
  • the load FET 102 has a third control terminal which is a gate terminal connected to the fixed potential V1, a fifth current terminal which is a source terminal connected to the ground potential, and a third control terminal which is a source terminal of the drive N-type FET 101. It has a sixth current terminal, which is a drain terminal connected to the current terminal of the above.
  • the feedback N-type FET 105 is a fourth control terminal which is a gate terminal connected to a first control terminal which is a gate terminal of the feedback P-type FET 104 at an equipotential potential, and a source terminal which is connected to a fixed potential V3. It has a current terminal of 7 and an 8th current terminal which is a drain terminal connected to the output terminal OUT.
  • the current source FET 103 supplies a current to the fourth current terminal, which is the drain terminal of the drive N-type FET 101.
  • the first differential input terminal is a connection point (node X) between the third current terminal, which is the source terminal of the drive N-type FET 101, and the sixth current terminal, which is the drain terminal of the load FET 102. Connected to. Further, in the differential amplifier 162, the second differential input terminal is connected to the output terminal OUT.
  • the switch 161 can switch whether or not to connect the first differential input terminal and the second differential input terminal of the differential amplifier 162.
  • the rising edge (settling time) and the falling edge (settling time) of the output waveform can be shortened by reducing the extra steady-state current in the amplifier circuit. Further, since the through current flowing through the CMOS inverter including the feedback P-type FET 104 and the feedback N-type FET 105 is reduced, the power consumption is reduced. Further, since the range in which the input / output characteristics are linear shifts as a whole, the power consumption of the amplifier circuit can be reduced and the generation of hot carriers can be suppressed.
  • the composite circuit includes an amplifier circuit and an evaluation circuit.
  • the evaluation circuit is fixed to satisfy the condition that no current flows between the connection point between the third current terminal of the drive N-type FET 101 and the sixth current terminal which is the drain terminal of the load FET 102 and the output terminal OUT. It is used to determine the potential V1 and the fixed potential V2.
  • the evaluation circuit consists of a sixth transistor, which is a first conductive type electric field effect transistor, a seventh transistor, which is a second conductive type electric field effect transistor different from the first conductive type, and a first conductive type.
  • the sixth transistor corresponds to, for example, at least one of the feedback P-type FET 104, the feedback N-type FET 105, and the like.
  • the seventh transistor corresponds to, for example, at least one of a drive N-type FET 101, a drive P-type FET 201, and the like.
  • the eighth transistor corresponds to, for example, at least one of the load FET 102, the load FET 202, and the like.
  • the ninth transistor corresponds to at least one of, for example, a feedback N-type FET 105, a feedback P-type FET 104, and the like.
  • the feedback P-type FET 104 has a sixth control terminal which is a gate terminal, an eleventh current terminal which is a source terminal connected to the power supply potential Vdd, and a twelfth current which is a drain terminal connected to the output terminal OUT. Has a terminal.
  • the drive N-type FET 101 has a seventh control terminal, which is a gate terminal connected to the input terminal IN, a thirteenth current terminal, which is a source terminal, and a sixth control terminal, which is a gate terminal of the feedback P-type FET 104.
  • the load FET 102 has an eighth control terminal which is a gate terminal connected to a fixed potential V1, a fifteenth current terminal which is a source terminal connected to a ground potential, and a thirteenth which is a source terminal of a drive N-type FET 101. It has a 16th current terminal which is a drain terminal connected to the current terminal of the above.
  • the feedback N-type FET 105 is a ninth control terminal which is a gate terminal connected to a sixth control terminal which is a gate terminal of the feedback P-type FET 104 at an equipotential potential, and a source terminal which is connected to a fixed potential V3. It has 17 current terminals and an 18th current terminal which is a drain terminal connected to the output terminal OUT.
  • the current source FET 103 supplies a current to the 14th current terminal, which is the drain terminal of the drive N-type FET 101.
  • the rising edge (settling time) and the falling edge (settling time) of the output waveform can be shortened by reducing the extra steady-state current in the amplifier circuit. Further, since the through current flowing through the CMOS inverter including the feedback P-type FET 104 and the feedback N-type FET 105 is reduced, the power consumption is reduced. Further, since the range in which the input / output characteristics are linear shifts as a whole, the power consumption of the amplifier circuit can be reduced and the generation of hot carriers can be suppressed.
  • an inverter consisting of feedback transistors with symmetrical design parameters (threshold voltage, gate length to gate width ratio, gate oxide film capacity, etc.) should be configured. This increases design freedom and versatility. Further, the potential difference between the source of the drive N-type FET 101 and the drain of the load FET 102 (for example, the node X in FIG. 8) and the drain of the feedback P-type FET 104 and the drain of the feedback N-type FET 105 (output terminal OUT) becomes 0V.
  • the source of the drive N-type FET 101 and the drain of the load FET 102 for example, the node X in FIG. 8
  • the drain of the feedback P-type FET 104 for example, the node X in FIG. 8
  • the drain of the feedback N-type FET 105 output terminal OUT.
  • the amplifier circuit includes the first conductive type first transistor, the first conductive type driving N-type FET 101, and the third conductive type electric field effect. It includes a load FET 102 which is a transistor.
  • the first transistor corresponds to, for example, any one of the feedback N-type FET 105, the feedback P-type FET 104, and the like.
  • the feedback N-type FET 105 has a first control terminal, a first current terminal connected to the fixed potential V3, and a second current terminal connected to the output terminal OUT.
  • the drive N-type FET 101 has a second control terminal connected to the input terminal IN, a third current terminal connected to the output terminal OUT, and a fourth control terminal connected to the first control terminal of the feedback N-type FET 105.
  • the load FET 102 is a third control terminal which is a gate terminal connected to the fixed potential V1, a fifth current terminal which is a source terminal connected to the ground potential, and a drain terminal connected to the output terminal OUT. It has a sixth current terminal.
  • the rising edge (settling time) and the falling edge (settling time) of the output waveform can be shortened by reducing the extra steady-state current in the amplifier circuit. Moreover, since the number of transistors is small, noise can be reduced.
  • the N-type drive transistor can be responsible for the rising edge of the output waveform
  • the P-type feedback transistor can be responsible for the falling edge of the output waveform.
  • the P-type drive transistor can be responsible for the falling edge of the output waveform
  • the N-type feedback transistor can be responsible for the rising edge of the output waveform. Therefore, the rising settling time or the falling settling time can be shortened.
  • the feedback N-type FET 105 is a field effect transistor.
  • the first control terminal of the feedback N-type FET 105 is a gate terminal, the first current terminal of the feedback N-type FET 105 is a source terminal, and the second current terminal of the feedback N-type FET 105 is a drain terminal.
  • the drive N-type FET 101 is a field effect transistor.
  • the second control terminal of the drive N-type FET 101 is a gate terminal, the third current terminal of the drive N-type FET 101 is a source terminal, and the fourth current terminal of the drive N-type FET 101 is a drain terminal.
  • the amplifier circuit includes a current source FET 103 that supplies a current to the fourth current terminal of the drive N-type FET 101.
  • a current source FET 103 that supplies a current to the fourth current terminal of the drive N-type FET 101.
  • the current source FET 103 has a fourth control terminal which is a gate terminal connected to the fixed potential V2 and a seventh control terminal which is a source terminal connected to the power supply potential Vdd.
  • a fourth conductive type field effect transistor different from the first conductive type which has a current terminal of No. 1 and an eighth current terminal which is a drain terminal connected to the fourth current terminal of the drive N-type FET 101. ..
  • the rising edge (settling time) and the falling edge (settling time) of the output waveform can be shortened by reducing the extra steady-state current in the amplifier circuit.
  • the number of transistors is small, noise can be reduced.
  • the fixed potential V2 is connected to the input terminal IN.
  • the gate of the current source FET 103 is connected to the input terminal, the voltage change of the node A becomes fast, and the output fluctuation rapidly shifts from the transient state to the steady state.
  • the output feedback speed becomes higher at the falling edge of the output waveform than at the rising edge. Therefore, in the output waveform of the amplifier circuit 1300, the rising and falling edges are steep, while the rising and falling overshoots and undershoots are suppressed, and the oscillation of the output waveform is also suppressed.
  • the rise time tr and the fall time t f of the output waveform of the amplifier circuit 1300 are shortened, and an amplifier circuit capable of transmitting a faster clock signal can be obtained.
  • the amplification circuit includes a first conductive type first field effect transistor, a first conductive type second field effect transistor, and a third conductive type. It includes a third field-effect transistor of the type and a fourth field-effect transistor of the fourth conductive type, which is different from the first conductive type.
  • the first field effect transistor corresponds to at least one of, for example, a feedback N-type FET 105, a feedback P-type FET 104, and the like.
  • the second electric field effect transistor corresponds to at least one of, for example, a drive N-type FET 101, a drive P-type FET 201, and the like.
  • the third field effect transistor corresponds to, for example, at least one of a load FET 102, a load FET 202, and the like.
  • the fourth field effect transistor corresponds to, for example, at least one of a current source FET 103, a current source FET 203, and the like.
  • the feedback N-type FET 105 has a first gate terminal, a first source terminal connected to the fixed potential V3, and a first drain terminal connected to the output terminal OUT.
  • the drive N-type FET 101 has a second gate terminal connected to the input terminal IN, a second source terminal connected to the output terminal OUT, and a second gate terminal connected to the first gate terminal of the feedback N-type FET 105. Has a drain terminal.
  • the load FET 102 has a third gate terminal connected to the fixed potential V1, a third source terminal connected to the ground potential, and a third drain terminal connected to the output terminal OUT.
  • the current source FET 103 has a fourth gate terminal connected to the input terminal IN, a fourth source terminal connected to the power supply potential Vdd, and a fourth drain terminal connected to the second drain terminal of the drive N-type FET 101. It has a drain terminal.
  • the rising edge (settling time) and the falling edge (settling time) of the output waveform can be shortened by reducing the extra steady-state current in the amplifier circuit. Moreover, since the number of transistors is small, noise can be reduced.
  • the N-type drive transistor can be responsible for the rising edge of the output waveform
  • the P-type feedback transistor can be responsible for the falling edge of the output waveform.
  • the P-type drive transistor can be responsible for the falling edge of the output waveform
  • the N-type feedback transistor can be responsible for the rising edge of the output waveform. Therefore, the rising settling time or the falling settling time can be shortened.
  • the gate of the current source FET 103 since the gate of the current source FET 103 is connected to the input terminal, the voltage change of the node A becomes fast, and the output fluctuation rapidly shifts from the transient state to the steady state.
  • the output feedback speed becomes higher at the falling edge of the output waveform than at the rising edge. Therefore, in the output waveform of the amplifier circuit 1300, the rising and falling edges are steep, while the rising and falling overshoots and undershoots are suppressed, and the oscillation of the output waveform is also suppressed.
  • the rise time tr and the fall time t f of the output waveform of the amplifier circuit 1300 are shortened, and an amplifier circuit capable of transmitting a faster clock signal can be obtained.
  • the fixed potential V3 is equal to the ground potential. With such a configuration, the degree of freedom of the circuit is increased.
  • the fixed potential V3 is equal to the fixed potential V1. According to such a configuration, the number of power supply terminals is reduced by one, so that the convenience of the circuit is improved.
  • the material when the material name or the like is described without being specified, the material contains other additives, for example, an alloy or the like, as long as there is no contradiction. It shall be included.
  • each component in the embodiments described above is a conceptual unit, and within the scope of the technique disclosed herein, one component comprises a plurality of structures. It is assumed that one component corresponds to a part of a structure, and further, a case where a plurality of components are provided in one structure is included.
  • each component in the above-described embodiment shall include a structure having another structure or shape as long as it exhibits the same function.
  • Amplifier circuit 101 drive N-type FET, 102,202 Load FET, 103, 203 current source FET, 104 feedback P-type FET, 105 feedback N-type FET, 110, 210 source follower circuit, 120, 220 SSF circuit, 161,261 switch, 162,262 differential amplifier, 201 drive P-type FET, 504 feedback PNP type BJT, 605 feedback NPN type BJT, 701 drive NPN type BJT, 720, 820 FET input ID circuit, 801 drive PNP type BJT, 910, 1010 emitter follower circuit, 920, 1020 ID circuit.

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Abstract

増幅回路において、立ち上がりセトリング時間および立ち下がりセトリング時間を短く抑える。増幅回路は、第１の制御端子を有する第１の導電型の第１のトランジスタと、入力端子に接続された第２の制御端子と、第１の制御端子に接続された第４の電流端子とを有する第１導電型と異なる第２導電型の第２のトランジスタと、第３のトランジスタと、第１の制御端子に等電位で接続された第４の制御端子と、第３の固定電位に接続された第７の電流端子とを有する、第１の導電型と異なる第４の導電型の第４のトランジスタとを備える。

Description

増幅回路、および、複合回路
　本願明細書に開示される技術は、増幅回路、および、複合回路に関するものである。
　電子回路において、出力インピーダンスが低く、かつ、出力負荷の駆動力が大きい増幅回路が要求されている。このような増幅回路として、たとえば、スーパーソースフォロワ（ｓｕｐｅｒ　ｓｏｕｒｃｅ　ｆｏｌｌｏｗｅｒ、すなわち、ＳＳＦ）回路が知られている。
　ＳＳＦ回路は、インバーテッドダーリントン回路において、バイポーラ接合トランジスタ（ｂｉｐｏｌａ　ｊｕｎｃｔｉｏｎ　ｔｒａｎｓｉｓｔｏｒ、すなわち、ＢＪＴ）を電界効果トランジスタ（ｆｉｅｌｄ－ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ、すなわち、ＦＥＴ）に置き換えたものである。
　たとえば、特開２０１３－１７９０７７号公報（すなわち、特許文献１）は、入力トランジスタと、電流源負荷トランジスタと、Ｐ型の金属－酸化膜－半導体電界効果トランジスタ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ－ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）で構成された電流源トランジスタと、Ｐ型のＭＯＳＦＥＴで構成されたフィードバックトランジスタとを備えるＳＳＦ回路を開示している。また、たとえば、国際公開第２０１９／１０７０８４号（すなわち、特許文献２）は、低出力インピーダンスのＡＢ級ＳＳＦ回路を開示している。
特開２０１３－１７９０７７号公報 国際公開第２０１９／１０７０８４号
　しかしながら、特許文献１に開示されたＳＳＦ回路では、出力波形の立ち上がりおよび立ち下がりに大きなオーバーシュートおよびアンダシュートが発生するため、立ち上がりセトリング時間および立ち下がりセトリング時間が長くなる。
　本願明細書に開示される技術は、以上に記載されたような問題を鑑みてなされたものであり、増幅回路において、立ち上がりセトリング時間および立ち下がりセトリング時間を短く抑えるための技術である。
　本願明細書に開示される技術の第１の態様である増幅回路は、入力端子に入力された信号を増幅して出力端子に出力する増幅回路であり、第１の制御端子と、第１の電位に接続された第１の電流端子と、前記出力端子に接続された第２の電流端子とを有する第１の導電型の第１のトランジスタと、前記入力端子に接続された第２の制御端子と、前記出力端子に接続された第３の電流端子と、前記第１のトランジスタの前記第１の制御端子に接続された第４の電流端子とを有する第１導電型と異なる第２導電型の第２のトランジスタと、第１の固定電位に接続されたゲート端子である第３の制御端子と、第２の電位に接続されたソース端子である第５の電流端子と、前記出力端子に接続されたドレイン端子である第６の電流端子とを有する、第３の導電型の電界効果トランジスタである第３のトランジスタと、前記第１のトランジスタの前記第１の制御端子に等電位で接続されたゲート端子である第４の制御端子と、第３の固定電位に接続されたソース端子である第７の電流端子と、前記出力端子に接続されたドレイン端子である第８の電流端子とを有する、第１の導電型と異なる第４の導電型の電界効果トランジスタである第４のトランジスタとを備える。
　本願明細書に開示される技術の第２の態様である増幅回路は、入力端子に入力された信号を増幅して出力端子に出力する増幅回路であり、ゲート端子である第１の制御端子と、第１の電位に接続されたソース端子である第１の電流端子と、前記出力端子に接続されたドレイン端子である第２の電流端子とを有する、第１の導電型の電界効果トランジスタである第１のトランジスタと、前記入力端子に接続されたゲート端子である第２の制御端子と、ソース端子である第３の電流端子と、前記第１のトランジスタのゲート端子である前記第１の制御端子に接続されたドレイン端子である第４の電流端子とを有する、第１の導電型と異なる第２の導電型の電界効果トランジスタである第２のトランジスタと、第１の固定電位に接続されたゲート端子である第３の制御端子と、第２の電位に接続されたソース端子である第５の電流端子と、前記第２のトランジスタのソース端子である前記第３の電流端子に接続されたドレイン端子である第６の電流端子とを有する、第２の導電型の電界効果トランジスタである第３のトランジスタと、前記第１のトランジスタのゲート端子である前記第１の制御端子に等電位で接続されたゲート端子である第４の制御端子と、第３の固定電位に接続されたソース端子である第７の電流端子と、前記出力端子に接続されたドレイン端子である第８の電流端子とを有する、第２の導電型の電界効果トランジスタである第４のトランジスタと、前記第２のトランジスタのドレイン端子である前記第４の電流端子に電流を供給する電流源素子と、第１の差動入力端子が、前記第２のトランジスタのソース端子である前記第３の電流端子と前記第３のトランジスタのドレイン端子である前記第６の電流端子との接続点に接続され、第２の差動入力端子が、前記出力端子に接続された差動増幅器と、前記差動増幅器の前記第１の差動入力端子と前記第２の差動入力端子とを接続するか否かを切り替えることができる開閉器とを備える。
　本願明細書に開示される技術の第３の態様である複合回路は、増幅回路と、前記第２のトランジスタの前記第３の電流端子と前記第３のトランジスタのドレイン端子である前記第６の電流端子との接続点と、前記出力端子との間に電流が流れない条件を満たすための前記第１の固定電位および前記第２の固定電位を決定するために使用される評価回路とを備える複合回路であり、前記評価回路は、ゲート端子である第６の制御端子と、前記第１の電位に接続されたソース端子である第１１の電流端子と、前記出力端子に接続されたドレイン端子である第１２の電流端子とを有する、第１の導電型の電界効果トランジスタである第６のトランジスタと、前記入力端子に接続されたゲート端子である第７の制御端子と、ソース端子である第１３の電流端子と、前記第６のトランジスタのゲート端子である前記第６の制御端子に接続されたドレイン端子である第１４の電流端子とを有する、第１の導電型と異なる第２の導電型の電界効果トランジスタである第７のトランジスタと、前記第１の固定電位に接続されたゲート端子である第８の制御端子と、前記第２の電位に接続されたソース端子である第１５の電流端子と、前記第７のトランジスタのソース端子である前記第１３の電流端子に接続されたドレイン端子である第１６の電流端子とを有する、第１の導電型と異なる第２の導電型の電界効果トランジスタである第８のトランジスタと、前記第６のトランジスタのゲート端子である前記第６の制御端子に等電位で接続されたゲート端子である第９の制御端子と、第３の固定電位に接続されたソース端子である第１７の電流端子と、前記出力端子に接続されたドレイン端子である第１８の電流端子とを有する、第２の導電型の電界効果トランジスタである第９のトランジスタと、前記第７のトランジスタのドレイン端子である前記第１４の電流端子に電流を供給する電流源素子とを備える。
　本願明細書に開示される技術の第４の態様である増幅回路は、入力端子に入力された信号を増幅して出力端子に出力する増幅回路であり、第１の制御端子と、第３の固定電位に接続された第１の電流端子と、前記出力端子に接続された第２の電流端子とを有する第１の導電型の第１のトランジスタと、前記入力端子に接続された第２の制御端子と、前記出力端子に接続された第３の電流端子と、前記第１のトランジスタの前記第１の制御端子に接続された第４の電流端子とを有する、第１の導電型の第２のトランジスタと、第１の固定電位に接続されたゲート端子である第３の制御端子と、第２の電位に接続されたソース端子である第５の電流端子と、前記出力端子に接続されたドレイン端子である第６の電流端子とを有する、第３の導電型の電界効果トランジスタである第３のトランジスタとを備える。
　本願明細書に開示される技術の第５の態様である増幅回路は、入力端子に入力された信号を増幅して出力端子に出力する増幅回路であり、第１のゲート端子と、第３の固定電位に接続された第１のソース端子と、前記出力端子に接続された第１のドレイン端子とを有する、第１の導電型の第１の電界効果トランジスタと、前記入力端子に接続された第２のゲート端子と、前記出力端子に接続された第２のソース端子と、前記第１の電界効果トランジスタの前記第１のゲート端子に接続された第２のドレイン端子とを有する、第１の導電型の第２の電界効果トランジスタと、第１の固定電位に接続された第３のゲート端子と、第２の電位に接続された第３のソース端子と、前記出力端子に接続された第３のドレイン端子とを有する、第３の導電型の第３の電界効果トランジスタと、前記入力端子に接続された第４のゲート端子と、第１の電位に接続された第４のソース端子と、前記第２の電界効果トランジスタの前記第２のドレイン端子に接続された第４のドレイン端子とを有する、第１の導電型と異なる第４の導電型の第４の電界効果トランジスタとを備える。
　本願明細書に開示される技術の少なくとも第１、２、３、４、５の態様によれば、増幅回路において、立ち上がりセトリング時間および立ち下がりセトリング時間を短く抑えることができる。
　また、本願明細書に開示される技術に関連する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態に関する、増幅回路の構成の例を概略的に示す図である。 従来のソースフォロワ回路の構成の例を示す図である。 図２に示されたソースフォロワ回路の小信号等価回路の例を示す図である。 ＳＳＦ回路の構成の例を示す図である。 図４に示されたＳＳＦ回路の小信号等価回路の例を示す図である。 図１の増幅回路の小信号等価回路の例を示す図である。 増幅回路の出力波形の例を示す模式図である。 実施の形態の第１の変形例に関する増幅回路の構成の例を示す図である。 実施の形態の第２の変形例に関する増幅回路の構成の例を示す図である。 帰還Ｐ型ＦＥＴおよび帰還Ｎ型ＦＥＴから成るＣＭＯＳインバータにおける入力電圧と貫通電流との関係を示すグラフである。 実施の形態に関する、増幅回路の構成の例を示す図である。 従来のソースフォロワ回路の構成の例を示す図である。 図１２のソースフォロワ回路の小信号等価回路の例を示す図である。 ＳＳＦ回路の構成の例を示す図である。 図１４のＳＳＦ回路の小信号等価回路の例を示す図である。 図１１の増幅回路の小信号等価回路の例を示す図である。 実施の形態の第１の変形例に関する増幅回路の構成の例を示す図である。 実施の形態の第２の変形例に関する増幅回路の構成の例を示す図である。 実施の形態に関する、増幅回路の構成の例を示す図である。 図１９の増幅回路の小信号等価回路の例を示す図である。 実施の形態に関する増幅回路の構成の例を示す図である。 図２１の増幅回路の小信号等価回路の例を示す図である。 実施の形態に関する増幅回路の構成の例を示す図である。 従来のＦＥＴ入力ＩＤ回路の構成の例を示す図である。 図２４のＦＥＴ入力ＩＤ回路の小信号等価回路の例を示す図である。 図２３の増幅回路の小信号等価回路の例を示す図である。 実施の形態に関する増幅回路の構成の例を示す図である。 従来のＦＥＴ入力ＩＤ回路の構成の例を示す図である。 図２８のＦＥＴ入力ＩＤ回路の小信号等価回路の例を示す図である。 図２７の増幅回路の小信号等価回路の例を示す図である。 実施の形態に関する増幅回路の構成の例を示す図である。 従来のエミッタフォロワ回路の構成の例を示す図である。 図３２のエミッタフォロワ回路の小信号等価回路の例を示す図である。 従来のＩＤ回路の構成の例を示す図である。 図３４のＩＤ回路の小信号等価回路の例を示す図である。 図３１の増幅回路の小信号等価回路の例を示す図である。 実施の形態に関する増幅回路の構成の例を示す図である。 従来のエミッタフォロワ回路の構成の例を示す図である。 図３８のエミッタフォロワ回路の小信号等価回路の例を示す図である。 従来のＩＤ回路の構成の例を示す図である。 図４０のＩＤ回路の小信号等価回路の例を示す図である。 図３７の増幅回路の小信号等価回路の例を示す図である。 実施の形態に関する増幅回路の構成の例を示す図である。 図４３の増幅回路の小信号等価回路の例を示す図である。 実施の形態に関する増幅回路の構成の例を示す図である。 図４５の増幅回路の小信号等価回路の例を示す図である。 実施の形態に関する増幅回路の構成の例を示す図である。 図４７の増幅回路の小信号等価回路の例を示す図である。 実施の形態に関する増幅回路の構成の例を示す図である。 図４９の増幅回路の小信号等価回路の例を示す図である。 図１に示された構成の変形例を示す図である。 図２に示された構成の変形例を示す図である。 図３に示された構成の変形例を示す図である。 図１１に示された構成の変形例を示す図である。 図１７に示された構成の変形例を示す図である。 図１８に示された構成の変形例を示す図である。 図１９に示された構成の変形例を示す図である。 図２１に示された構成の変形例を示す図である。 図２３に示された構成の変形例を示す図である。 図２７に示された構成の変形例を示す図である。 図３１に示された構成の変形例を示す図である。 図３７に示された構成の変形例を示す図である。 図４３に示された構成の変形例を示す図である。 図４３に示された構成の他の変形例を示す図である。 図４５に示された構成の変形例を示す図である。 図４５に示された構成の他の変形例を示す図である。 図４７に示された構成の変形例を示す図である。 図４７に示された構成の他の変形例を示す図である。 図４９に示された構成の変形例を示す図である。 図４９に示された構成の他の変形例を示す図である。
　以下、添付される図面を参照しながら実施の形態について説明する。以下の実施の形態では、技術の説明のために詳細な特徴なども示されるが、それらは例示であり、実施の形態が実施可能となるためにそれらすべてが必ずしも必須の特徴ではない。
　なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化が図面においてなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
　また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
　また、以下に記載される説明において、ある構成要素を「備える」、「含む」または「有する」などと記載される場合、特に断らない限りは、他の構成要素の存在を除外する排他的な表現ではない。
　また、以下に記載される説明において、「第１の」または「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
　＜第１の実施の形態＞
　以下、本実施の形態に関する増幅回路、および、複合回路について説明する。
　＜増幅回路の構成について＞
　図１は、本実施の形態に関する増幅回路１００の構成の例を概略的に示す図である。増幅回路１００は、ソースフォロワ回路の一形態である。増幅回路１００は、たとえば、イメージセンサーを駆動する電子回路として採用可能である。
　増幅回路１００は、駆動Ｎ型ＦＥＴ１０１と、負荷ＦＥＴ１０２と、電流源ＦＥＴ１０３と、帰還Ｐ型ＦＥＴ１０４と、帰還Ｎ型ＦＥＴ１０５とを備える。ここで、駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２および帰還Ｎ型ＦＥＴ１０５は、Ｎ型ＦＥＴで構成されている。また、電流源ＦＥＴ１０３および帰還Ｐ型ＦＥＴ１０４は、Ｐ型ＦＥＴで構成されている。
　ここで、ＦＥＴの導電型を表す「Ｎ型」および「Ｐ型」は、「第１の導電型」、「第２の導電型」、「第３の導電型」および「第４の導電型」の一例である。第１の導電型がＮ型であり、第２の導電型がＰ型であってもよいし、その逆であってもよい。また、第１の導電型がＮ型であり、第４の導電型がＰ型であってもよいし、その逆であってもよい。
　負荷ＦＥＴ１０２のソース（すなわち、ソース端子）はＧＮＤに接続され、負荷ＦＥＴ１０２のドレイン（すなわち、ドレイン端子）は駆動Ｎ型ＦＥＴ１０１のソースに接続されている。
　電流源ＦＥＴ１０３のドレインは駆動Ｎ型ＦＥＴ１０１のドレインに接続され、電流源ＦＥＴ１０３のソースは電源に接続されている。
　すなわち、電流源ＦＥＴ１０３と、駆動Ｎ型ＦＥＴ１０１と、負荷ＦＥＴ１０２とは、電源－ＧＮＤ間で直列に接続されている。
　なお、上記の「電源」は電源端子または電源電位を表し、「ＧＮＤ」は接地電位を表す。「電源」および「ＧＮＤ」は、「第１の電位」および「第２の電位」の一例である。第１の電位が電源であり、第２の電位がＧＮＤであってもよいし、その逆であってもよい。
　駆動Ｎ型ＦＥＴ１０１のゲート（すなわち、ゲート端子）には、増幅回路１００の入力端子ＩＮが接続されている。また、負荷ＦＥＴ１０２のゲートには、固定電位Ｖ１が入力される。これによって、負荷ＦＥＴ１０２は、定電流源として機能する。
　なお、ＦＥＴの「ゲート」、「ソース」および「ドレイン」は、「制御端子」、「電流端子」などの一例である。
　駆動Ｎ型ＦＥＴ１０１のソースと負荷ＦＥＴ１０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。
　また、帰還Ｐ型ＦＥＴ１０４のソースは電源に接続され、帰還Ｐ型ＦＥＴ１０４のドレインは帰還Ｎ型ＦＥＴ１０５のドレインに接続されている。
　帰還Ｎ型ＦＥＴ１０５のソースは、固定電位Ｖ３に接続されている。帰還Ｐ型ＦＥＴ１０４のゲートおよび帰還Ｎ型ＦＥＴ１０５のゲートは、ともに、電流源ＦＥＴ１０３のドレインと駆動Ｎ型ＦＥＴ１０１のドレインとの接続点に等電位で接続されている。
　また、帰還Ｐ型ＦＥＴ１０４のドレインと帰還Ｎ型ＦＥＴ１０５のドレインとの接続点は、出力端子ＯＵＴに接続されている。
　＜増幅回路の動作について＞
　増幅回路１００の小信号動作を、従来のソースフォロワ回路およびＳＳＦ回路の小信号動作と比較しながら説明する。
　図２は、従来のソースフォロワ回路１１０の構成の例を示す図である。図２では、負荷ＦＥＴ１０２のソースはＧＮＤに接続され、負荷ＦＥＴ１０２のドレインは駆動Ｎ型ＦＥＴ１０１のソースに接続されている。また、駆動Ｎ型ＦＥＴ１０１のドレインは電源に接続されている。
　すなわち、駆動Ｎ型ＦＥＴ１０１と、負荷ＦＥＴ１０２とは、電源－ＧＮＤ間に直列に配置されている。
　駆動Ｎ型ＦＥＴ１０１のソースと負荷ＦＥＴ１０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。また、負荷ＦＥＴ１０２のゲートは固定電位Ｖ１に接続され、負荷ＦＥＴ１０２は定電流源として機能する。
　図１に示された増幅回路１００と比較すると、ソースフォロワ回路１１０は、増幅回路１００から電流源ＦＥＴ１０３、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５が省かれた構成に相当する。
　図３は、図２に示されたソースフォロワ回路１１０の小信号等価回路の例を示す図である。ソースフォロワ回路１１０の出力抵抗は、次の式（１）で表される。
Figure JPOXMLDOC01-appb-M000005
　ここで、ｒｄｎは駆動Ｎ型ＦＥＴ１０１の出力抵抗を示し、ｒｌｎは負荷ＦＥＴ１０２の出力抵抗を示し、ｇｍｄｎは駆動Ｎ型ＦＥＴ１０１の相互コンダクタンスを示す。また、式（１）において、「／／」の記号は、次の式（２）で定義されるものである。
Figure JPOXMLDOC01-appb-M000006
　チャネル長変調がない理想的なＦＥＴでは、ｒｌｎ→∞、ｇｍｄｎ＞＞１であるから、式（１）は、次の式（３）のように近似することができる。
Figure JPOXMLDOC01-appb-M000007
　図４は、ＳＳＦ回路１２０の構成の例を示す図である。図４に示されるＳＳＦ回路１２０は、図３に示されたソースフォロワ回路１１０に、電流源ＦＥＴ１０３および帰還Ｐ型ＦＥＴ１０４が追加された構成に相当する。また、図１に示された増幅回路１００と比較すると、図４に示されたＳＳＦ回路１２０は、増幅回路１００から帰還Ｎ型ＦＥＴ１０５が省かれた構成に相当する。
　図５は、図４に示されたＳＳＦ回路１２０の小信号等価回路の例を示す図である。駆動Ｎ型ＦＥＴ１０１のドレインおよび出力端子におけるキルヒホッフの電流則から、次の式（４）および式（５）が成り立つ。
Figure JPOXMLDOC01-appb-M000008
Figure JPOXMLDOC01-appb-M000009
　ここで、Ｖｆｂは駆動Ｎ型ＦＥＴ１０１のドレイン電圧を示し、ｒｃｐは電流源ＦＥＴ１０３の出力抵抗を示し、ｇｍｆｂｐは帰還Ｐ型ＦＥＴ１０４の相互コンダクタンスを示し、ｒｆｂｐは帰還Ｐ型ＦＥＴ１０４の出力抵抗を示す。
　Ｖｉｎ＝０とすると、式（４）および式（５）から、出力抵抗を次の式（６）のように算出することができる。
Figure JPOXMLDOC01-appb-M000010
　チャネル長変調がない理想的なＦＥＴでは、ｒｌｎ→∞、ｒｃｐ→∞、ｇｍｄｎｒｄｎ＞＞１、およびｇｍｆｂｐｒｆｂｐ＞＞１であるから、式（６）は、次の式（７）のように近似することができる。
Figure JPOXMLDOC01-appb-M000011
　式（７）を式（３）と比較すると、ＳＳＦ回路１２０では、出力抵抗がソースフォロワ回路１１０の１／ｒｄｎｇｍｆｂｐ倍に低減されることがわかる。このため、ＳＳＦ回路１２０における出力負荷の駆動力は、ソースフォロワ回路１１０に比べて高い。
　次に、図４に戻り、ＳＳＦ回路１２０の小信号動作について説明する。
　入力端子の電圧が上昇すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が上昇するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が上昇し、かつ、ドレイン電圧が下降する。出力端子は駆動Ｎ型ＦＥＴ１０１のソースに接続されているから、駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇とは、すなわち、出力端子の電圧の上昇である。
　同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧が下降することによって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加する。ここで、負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少に転じる。これによって、駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇およびドレイン電圧の下降が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇の抑制とは、すなわち、出力端子の電圧上昇の抑制である。
　逆に、入力端子の電圧が下降すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が下降するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が下降し、かつ、ドレイン電圧が上昇する。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降とは、すなわち、出力端子の電圧の下降である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加に転じる。これによって、駆動Ｎ型ＦＥＴ１０１のソース電圧の下降およびドレイン電圧の上昇が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧下降の抑制とは、すなわち、出力端子の電圧下降の抑制である。
　以上のことから、ＳＳＦ回路１２０では、ソースフォロワ回路１１０に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。
　次に、ＳＳＦ回路１２０の駆動方法について説明する。
　負荷ＦＥＴ１０２のソースに接地電位を印加し、電流源ＦＥＴ１０３のソースおよび帰還Ｐ型ＦＥＴ１０４のソースに電源電位Ｖｄｄを印加する。負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて負荷ＦＥＴ１０２を定電流源とし、電流源ＦＥＴ１０３のゲートに固定電位Ｖ２を印加することにより飽和領域で動作させて電流源ＦＥＴ１０３を定電流源とする。ただし、Ｖｄｄ＞Ｖ２＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。
　ここで、固定電位Ｖ１、固定電位Ｖ２、固定電位Ｖ３などは、「第１の固定電位」、「第２の固定電位」、「第３の固定電位」などの一例である。
　この状態で、駆動Ｎ型ＦＥＴ１０１のゲートに接続された入力端子に入力信号を入力し、駆動Ｎ型ＦＥＴ１０１のソースに接続された出力端子から出力信号を出力する。
　次に、本実施の形態に関する増幅回路１００の小信号動作について説明する。図６は、図１の増幅回路１００の小信号等価回路の例を示す図である。駆動Ｎ型ＦＥＴ１０１のドレインおよび出力端子におけるキルヒホッフの電流則から、式（４）および次の式（８）が成り立つ。
Figure JPOXMLDOC01-appb-M000012
　ここで、ｇｍｆｂｎは帰還Ｎ型ＦＥＴ１０５の相互コンダクタンスであり、ｒｆｂｎは帰還Ｎ型ＦＥＴ１０５の出力抵抗である。
　Ｖｉｎ＝０とすると、式（４）および式（８）から、出力抵抗を次の式（９）のように算出することができる。
Figure JPOXMLDOC01-appb-M000013
　チャネル長変調がない理想的なＦＥＴでは、ｒｌｎ→∞、ｒｃｐ→∞、ｇｍｄｎｒｄｎ＞＞１、ｇｍｆｂｐｒｆｂｐ＞＞１、および、ｇｍｆｂｎｒｆｂｎ＞＞１であるから、式（９）は、次の式（１０）のように近似することができる。
Figure JPOXMLDOC01-appb-M000014
　式（１０）を式（７）と比較すると、増幅回路１００では、出力抵抗がＳＳＦ回路１２０のｇｍｆｂｐ／（ｇｍｆｂｎ＋ｇｍｆｂｐ）倍に低減することがわかる。このため、増幅回路１００における出力負荷の駆動力は、ＳＳＦ回路１２０に比べて高い。
　次に、図１に戻り、増幅回路１００の小信号動作について説明する。
　入力端子の電圧が上昇すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が上昇するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が上昇し、かつ、ドレイン電圧が下降する。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇とは、すなわち、出力端子の電圧の上昇である。
　同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧が下降することによって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。ここで、負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少に転じる。これによって、駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇およびドレイン電圧の下降が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇の抑制とは、すなわち、出力端子の電圧上昇の抑制である。
　逆に、入力端子の電圧が下降すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が下降するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が下降し、かつ、ドレイン電圧が上昇する。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降とは、すなわち、出力端子の電圧の下降である。
　同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が上昇してソース－ドレイン間電流が増加する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加に転じる。これによって、駆動Ｎ型ＦＥＴ１０１のソース電圧の下降およびドレイン電圧の上昇が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧下降の抑制とは、すなわち、出力端子の電圧下降の抑制である。
　以上から、本実施の形態における増幅回路１００では、ＳＳＦ回路１２０に比べて、帰還Ｎ型ＦＥＴ１０５が追加されたため出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立ち上がり時よりも立ち下がり時において、出力帰還速度が大きくなる。そのため、増幅回路１００の出力波形において、立ち上がりおよび立ち下がりは急峻となる一方で、立ち上がりおよび立ち下がりのオーバーシュートおよびアンダシュートは抑制され、出力波形の発振も抑制される。その結果、図７に示されるように、増幅回路１００の出力波形の立ち上がり時間ｔｒおよび立ち下がり時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立ち上がりセトリング時間ｔｓｒおよび立ち下がりセトリング時間ｔｓｆが短縮し、より大きな出力負荷を駆動することができる増幅回路を得ることができる。なお、図７は、増幅回路１００の出力波形の例を示す模式図である。図７においては、縦軸が信号出力を示し、横軸が時間を示す。
　また、増幅回路１００では、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５のゲート－ソース間電圧が揃うため、設計パラメータ（しきい値電圧、ゲート長とゲート幅の比、ゲート酸化膜容量、など）が対称な帰還トランジスタから成るインバータを構成でき、設計自由度および汎用性が高まる。
　次に、増幅回路１００の駆動方法について説明する。
　負荷ＦＥＴ１０２のソースに接地電位を印加し、電流源ＦＥＴ１０３のソースおよび帰還Ｐ型ＦＥＴ１０４のソースに電源電位Ｖｄｄを印加する。また、負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて負荷ＦＥＴ１０２を定電流源とし、電流源ＦＥＴ１０３のゲートに固定電位Ｖ２を印加することにより飽和領域で動作させて電流源ＦＥＴ１０３を定電流源とし、帰還Ｎ型ＦＥＴ１０５のソースに固定電位Ｖ３を印加することによりゲート－ソース間電圧を下げる。ただし、Ｖｄｄ＞Ｖ２＞Ｖ１＞接地電位（ＧＮＤ）、および、ＶＡ≧Ｖ３≧接地電位（ＧＮＤ）の関係が満たされるものとする。
　この状態で、駆動Ｎ型ＦＥＴ１０１のゲートに接続された入力端子に入力信号を入力し、駆動Ｎ型ＦＥＴ１０１のソースに接続された出力端子から出力信号を出力する。
　特許文献２（国際公開第２０１９／１０７０８４号）に開示されているような従来の増幅回路は、通常のＳＳＦに比べて出力インピーダンスが低いため、駆動力が高く、高速な信号の伝達または大きな外部負荷の駆動に適している。また、後段回路とのインピーダンス整合が容易である。さらに、出力信号の波形において、立ち上がりおよび立ち下がりが急峻なため立ち上がりおよび立ち下がり時間が短く、逆に立ち上がりおよび立ち下がりにオーバーおよびアンダシュートが発生しにくいためセトリング時間が短く、または、発振によるリンギングが生じにくい。
　しかしながら、このような従来の増幅回路では、設計条件が最適化されていないため、出力波形の立ち上がり特性と立ち下がり特性とが非対称であって最短ではなく、消費電力が大きく、また、ホットキャリア発生が多い場合がある。本実施の形態に関する増幅回路１００は、回路の定常状態Ｉｏｕｔ＝０の場合の大信号解析を行い、設計条件が最適化された増幅回路を提供することを目的とする。
　以下では、増幅回路１００の大信号動作を、従来のソースフォロワ回路およびＳＳＦ回路の大信号動作と比較しながら説明する。ここでは簡単のため、チャネル長変調効果および基板バイアス効果は考慮しない。また、駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２、および、帰還Ｎ型ＦＥＴ１０５のそれぞれのしきい値電圧Ｖｔｈｄｎ、Ｖｔｈｌｎ、Ｖｔｈｆｂｎは正値とし、それぞれの利得係数βｄｎ、βｌｎ、βｆｂｎは正値とする。また、電流源ＦＥＴ１０３および帰還Ｐ型ＦＥＴ１０４それぞれのしきい値電圧Ｖｔｈｃｐ、Ｖｔｈｆｂｐは負値とし、それぞれの利得係数βｃｐ、βｆｂｐは正値とする。
　従来のソースフォロワ回路１１０の構成の例を示す図２において、駆動Ｎ型ＦＥＴ１０１のゲート－ソース間電圧はＶｇｓｄｎ＝Ｖｉｎ－Ｖｏｕｔであり、負荷ＦＥＴ１０２のゲート－ソース間電圧はＶｇｓｌｎ＝Ｖ１である。
　したがって、βｘ＝μｘＣｘＷｘ／Ｌｘとすると、飽和領域で動作する時の駆動Ｎ型ＦＥＴ１０１および負荷ＦＥＴ１０２それぞれのドレイン－ソース間電流Ｉｄｓｄｎ、Ｉｄｓｌｎは、以下の式（１０１）、式（１０２）で表される。
Figure JPOXMLDOC01-appb-M000015
Figure JPOXMLDOC01-appb-M000016
　図２においてＩｄｓｄｎ＝Ｉｄｓｌｎであるから、ＶｏｕｔとＶｉｎの関係式は、次の式（１０３）のようになる。
Figure JPOXMLDOC01-appb-M000017
　この式から、Ｖｏｕｔ≠Ｖｉｎであり、次の式（１０４）で表されるオフセット電圧Ｖｏｓが存在することがわかる。
Figure JPOXMLDOC01-appb-M000018
　ＳＳＦ回路１２０の構成の例を示す図４において、電流源ＦＥＴ１０３のゲート－ソース間電圧はＶｇｓｃｐ＝Ｖ２－Ｖｄｄ－Ｖｔｈｃｐであり、帰還Ｐ型ＦＥＴ１０４のゲート－ソース間電圧はＶｇｓｆｂｐ＝Ｖｉｎ－Ｖｏｕｔである。したがって、飽和領域で動作する時の電流源ＦＥＴ１０３および帰還Ｐ型ＦＥＴ１０４のそれぞれのドレイン－ソース間電流Ｉｄｓｃｐ、Ｉｄｓｆｂｐは、以下の式（１０５）、式（１０６）で表される。
Figure JPOXMLDOC01-appb-M000019
Figure JPOXMLDOC01-appb-M000020
　ここで、ＶＡは、図４に例が示されたノード（接続点）Ａにおける電圧を表す。
　図４では、Ｉｄｓｄｎ＝－Ｉｄｓｃｐであるから、ＶｏｕｔとＶｉｎの関係式は、次の式（１０７）のようになる。
Figure JPOXMLDOC01-appb-M000021
　この式から、Ｖｏｕｔ≠Ｖｉｎであり、次の式（１０８）で表されるオフセット電圧Ｖｏｓが存在することがわかる。
Figure JPOXMLDOC01-appb-M000022
　本実施の形態に関する増幅回路１００の構成の例を示す図１において、帰還Ｎ型ＦＥＴ１０５のゲート－ソース間電圧はＶＡ－Ｖ３－Ｖｔｈｆｂｎであるから、帰還Ｎ型ＦＥＴ１０５が飽和領域で動作する時のドレイン－ソース間電流Ｉｄｓｆｂｎは、次の式（１０９）で表される。
Figure JPOXMLDOC01-appb-M000023
　図１においてＩｄｓｄｎ＝－Ｉｄｓｃｐであるから、ＶｏｕｔとＶｉｎの関係式は、次の式（１１０）のようになる。
Figure JPOXMLDOC01-appb-M000024
　この式から、Ｖｏｕｔ≠Ｖｉｎであり、次の式（１１１）で表されるオフセット電圧Ｖｏｓが存在することがわかる。
Figure JPOXMLDOC01-appb-M000025
　図１において、駆動Ｎ型ＦＥＴ１０１のソースおよび負荷ＦＥＴ１０２のドレインと、帰還Ｐ型ＦＥＴ１０４のドレインおよび帰還Ｎ型ＦＥＴ１０５のドレインとの間に流れる電流をＩ０とする。また、出力端子ＯＵＴに出入りする電流をＩｏｕｔとする。増幅回路１００が過渡状態で動作しているときはＩｏｕｔ≠０であるが、定常状態で動作しているときはＩｏｕｔ＝０である。
　本実施の形態における増幅回路１００は、従来のＳＳＦ回路１２０と異なり、定常状態（Ｉｏｕｔ＝０）においてＩ０＝０である。すなわち、定常状態のとき、駆動Ｎ型ＦＥＴ１０１のソースと負荷ＦＥＴ１０２のドレインとの接続点（ノードＸ）と、出力端子ＯＵＴとの間には電流が流れない。また、増幅回路１００は、定常状態（Ｉｏｕｔ＝０）においてＩ０が－１μＡ≦Ｉ０≦＋１μＡを満たす。
　これに対して、従来のＳＳＦ回路１２０では、定常状態（Ｉｏｕｔ＝０）および過渡状態（Ｉｏｕｔ≠０）のいずれにおいてもＩ０≠０である。
　ここで、式（１０２）および式（１０５）にチャネル長変調効果を入れると、それぞれ次の式（１１２）および式（１１３）となる。
Figure JPOXMLDOC01-appb-M000026
Figure JPOXMLDOC01-appb-M000027
　ここで、λｌｎは、負荷ＦＥＴ１０２のチャネル長変調係数であり、λｃｐは、電流源ＦＥＴ１０３のチャネル長変調係数である。
　Ｉ０＝０のとき、駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２、および、電流源ＦＥＴ１０３の電流は帰還Ｐ型ＦＥＴ１０４と帰還Ｎ型ＦＥＴ１０５との間で出入りしないから、Ｉｄｓｌｎ＝－Ｉｄｓｃｐとなり、負荷ＦＥＴ１０２のゲート電圧である固定電位Ｖ１と電流源ＦＥＴ１０３のゲート電圧である固定電位Ｖ２との間には、次の式（１１４）の関係が成り立つ。
Figure JPOXMLDOC01-appb-M000028
　特に、チャネル長変調効果がない場合、すなわち、λｌｎ＝λｃｐ＝０の場合、Ｖ１とＶ２との間には、次の式（１１５）の関係が成り立つ。
Figure JPOXMLDOC01-appb-M000029
　特に、Ｖｔｈｌｎ＝－Ｖｔｈｃｐ、かつ、βｌｎ＝βｃｐのとき、Ｖ１とＶ２の関係式は次の式（１１６）となる。
Figure JPOXMLDOC01-appb-M000030
　同様に、Ｉ０＝０のとき、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５の電流は、駆動Ｎ型ＦＥＴ１０１と、負荷ＦＥＴ１０２と、電流源ＦＥＴ１０３との間で出入りしないから、ＣＭＯＳインバータの定常状態と同様に－Ｉｄｓｆｂｐ＝Ｉｄｓｆｂｎとなる。したがって、しきい値電圧ＶｔｈｆｂｐとＶｔｈｆｂｎとの間、および、利得係数βｆｂｐとβｆｂｎとの間には次の関係式（１１７）が成り立つ。
Figure JPOXMLDOC01-appb-M000031
　よって、理論上は式（１１５）および式（１１７）が満たされる時にＩ０＝０となるが、実際の回路では製造ばらつきがあるため、Ｉ０＝０から若干ずれることがある。その場合、以下に述べる方法でＶ１またはＶ２を調整してＩ０＝０とすることができる。
　図８は、本実施の形態の第１の変形例に関する増幅回路１５０の構成の例を示す図である。増幅回路１５０は、増幅回路１００と比較して、駆動Ｎ型ＦＥＴ１０１のソースおよび負荷ＦＥＴ１０２のドレイン（図示のノードＸ）と、帰還Ｐ型ＦＥＴ１０４のドレインおよび帰還Ｎ型ＦＥＴ１０５のドレイン（出力端子ＯＵＴ）との間が接続されていない。
　増幅回路１５０のノードＸと出力端子ＯＵＴとの間に差動増幅器または検流計が接続されたものは、ホイートストンブリッジとなる。このホイートストンブリッジにおいて、Ｉ０＝０とするためには、差動増幅器の出力が０Ｖとなるように、または、検流計の指針が０点となるように、Ｖ１またはＶ２を変化させればよい。
　ここで、増幅回路１００と増幅回路１５０とが同一チップ上で近傍にある時、増幅回路１５０でＩ０＝０となるＶ１またはＶ２の条件は、増幅回路１００でＩ０＝０となるＶ１またはＶ２の条件に等しいと考えられる。したがって、増幅回路１５０を用いてＩ０＝０となるＶ１またはＶ２の条件を抽出した後、当該条件を増幅回路１００に適用してＩ０＝０とすることができる。または、増幅回路１５０でＩ０＝０となるようにＶ１またはＶ２を調整した後、増幅回路１５０のノードＸと出力端子ＯＵＴとを短絡して使用してもよい。
　たとえば、増幅回路１５０は、Ｉ０＝０となるＶ１およびＶ２のうちの少なくとも一方の条件を抽出するために使用されるＴＥＧ（Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐｅ）回路であってもよい。また、増幅回路１００と、ＴＥＧ回路として機能する増幅回路１５０とは、同一チップ（同一の半導体デバイス、同一の集積回路など）の上に形成される複合回路であってもよい。
　図９は、本実施の形態の第２の変形例に関する増幅回路１６０の構成の例を示す図である。増幅回路１６０は、増幅回路１００と比較して、スイッチ１６１（開閉器）および差動増幅器１６２をさらに備える。
　スイッチ１６１および差動増幅器１６２は、ノードＸ（駆動Ｎ型ＦＥＴ１０１のソースと負荷ＦＥＴ１０２のドレインとの接続点）と出力端子ＯＵＴとの間に接続されている。増幅回路１６０においてＩ０＝０とするためには、スイッチ１６１をＯＦＦしてノードＸと出力端子ＯＵＴを切断し、差動増幅器１６２の出力電圧が０ＶになるようにＶ１またはＶ２を調整する。増幅回路１６０の使用時は、スイッチ１６１をＯＮしてノードＸと出力端子ＯＵＴとを短絡する。
　このように、増幅回路１００において、ノードＸと出力端子ＯＵＴとは、事後的に、すなわち、Ｉ０＝０となるようにＶ１またはＶ２を調整した後に、短絡することができるように構成されてもよい。
　以上から、本実施の形態における増幅回路１００、増幅回路１５０および増幅回路１６０では、従来のＳＳＦ回路１２０と異なり、定常状態Ｉｏｕｔ＝０でＩ０＝０となり、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５のソース－ドレイン間電流が同等になる。したがって、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの入出力特性が対称となるとともに、増幅回路内の余分な定常電流が低減する。すなわち、増幅回路１００、増幅回路１５０および増幅回路１６０の出力波形の立ち上がりおよび立ち下がり特性が対称であって最短となるとともに、増幅回路１００、増幅回路１５０および増幅回路１６０の消費電力が低減する。
　図１０を参照して、本実施の形態における増幅回路１００についてさらに説明する。増幅回路１００では、従来のＳＳＦ回路１２０と異なり、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５がエンハンスメント型（Ｎｏｒｍａｌｌｙ　ＯＦＦ）である。ここでは簡単のため、Ｖｔｈ＝－Ｖｔｈｆｂｐ＝Ｖｔｈｆｂｎ、β＝βｆｂｐ＝βｆｂｎの場合について説明する。一般的に、Ｖｔｈ＞０のときエンハンスメント型（Ｎｏｒｍａｌｌｙ　ＯＦＦ）、Ｖｔｈ≦０のときデプレッション型（Ｎｏｒｍａｌｌｙ　Ｏｎ）と呼ぶ。
　図１０は、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータにおける入力電圧と貫通電流との関係を示すグラフである。図１０において、縦軸は電流値を示し、横軸は電圧値を示す。図１０に例が示されるように、貫通電流の最大値Ｉｍａｘは、次の式（１１８）で表される。
Figure JPOXMLDOC01-appb-M000032
　また、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの時定数τは次の式（１１９）で表される。ここでτは、立ち上がり時間および立ち下がり時間に相当する。また、Ｃｏｕｔは出力端子の負荷容量である。
Figure JPOXMLDOC01-appb-M000033
　式（１１８）および式（１１９）から、Ｖｔｈが増加するとＩｍａｘは減少するがτは増加する（遅延が大きくなる）というトレードオフと、βが小さくなるとＩｍａｘは減少するがτは増加するというトレードオフとが存在することがわかる。そこで、τの増加を抑えつつＩｍａｘを小さくする際、Ｖｔｈとβとのどちらを制御すべきかを検討し、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５の駆動条件を最適化する。なお、Ｖｄｄ－Ｖ３を制御することによってＩｍａｘを減少させ得るが、Ｖｄｄ－Ｖ３はＶｉｎの電圧範囲を決めるという制約があることに注意すべきである。
　ＩｍａｘはＶｔｈの２次式であり、τはＶｔｈの１次式である。したがって、Ｖｔｈの増加によるＩｍａｘの減少の程度は大きく、τの増加の程度は小さい。これに対して、Ｉｍａｘおよびτは両方ともβの１次式なので、βの減少によるＩｍａｘの減少の程度とτの増加の程度は同等である。したがって、τの増加を抑えつつＩｍａｘを減少させるためには、たとえば、βを減少させるのではなく、Ｖｔｈを増加させればよい。
　以上から、本実施の形態における増幅回路１００では、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５がエンハンスメント型（Ｎｏｒｍａｌｌｙ　ＯＦＦ）であるため、デプレッション型（Ｎｏｒｍａｌｌｙ　Ｏｎ）と異なり、しきい値電圧Ｖｔｈ＝－Ｖｔｈｆｂｐ＝Ｖｔｈｆｂｎが０より大きくなる。そのため、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの貫通電流が低減して、増幅回路１００の消費電力が低減する。
　さらに、本実施の形態における増幅回路１００では、従来のＳＳＦ回路１２０と異なり、駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２および電流源ＦＥＴ１０３がデプレッション型（Ｎｏｒｍａｌｌｙ　Ｏｎ）である。ここでは簡単のため、Ｖｔｈ＝－Ｖｔｈｃｐ＝Ｖｔｈｌｎ＝Ｖｔｈｄｎ、β＝βｃｐ＝βｌｎ＝βｄｎの場合について説明する。
　駆動Ｎ型ＦＥＴ１０１および電流源ＦＥＴ１０３が飽和領域で動作する時は、式（１０７）が成り立つため、増幅回路１００のＶｉｎとＶｏｕｔとの関係は線形である。しかしながら、駆動Ｎ型ＦＥＴ１０１および電流源ＦＥＴ１０３が線形領域で動作する時は、式（１０７）からずれるため、ＶｉｎとＶｏｕｔとの関係の線形性が低下する。そこで、増幅回路１００の入出力特性の線形性を保つため、ＦＥＴが飽和領域で動作することを前提に、駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２および電流源ＦＥＴ１０３を最適化する。
　ＦＥＴが飽和領域で動作する条件は、Ｎ型ＦＥＴではＶｄｓ≧Ｖｇｓ－Ｖｔｈ≧０であり、Ｐ型ＦＥＴではＶｄｓ≦Ｖｇｓ＋Ｖｔｈ≦０である。そのため、駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２および電流源ＦＥＴ１０３が飽和領域で動作するのは、次の３式（１２０）、（１２１）、（１２２）が成り立つ場合である。
Figure JPOXMLDOC01-appb-M000034
Figure JPOXMLDOC01-appb-M000035
Figure JPOXMLDOC01-appb-M000036
　ここで、Ｖｄｓｌｎ＝Ｖｏｕｔ、Ｖｄｓｄｎ＝ＶＡ－Ｖｏｕｔ、および、Ｖｄｓｃｐ＝ＶＡ－Ｖｄｄであり、Ｖｇｓｌｎ＝Ｖ１、Ｖｇｓｄｎ＝Ｖｉｎ－Ｖｏｕｔ、および、Ｖｇｓｃｐ＝Ｖ２－Ｖｄｄである。これらを式（１２０）、（１２１）、（１２２）に代入すると次の式（１２３）、（１２４）、（１２５）が得られる。
Figure JPOXMLDOC01-appb-M000037
Figure JPOXMLDOC01-appb-M000038
Figure JPOXMLDOC01-appb-M000039
　さらに、式（１２３）、（１２４）、（１２５）をまとめると次の式（１２６）となる。
Figure JPOXMLDOC01-appb-M000040
　式（１２６）から、駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２および電流源ＦＥＴ１０３は、Ｖ１≦Ｖｉｎ≦Ｖ２＋２Ｖｔｈにおいて飽和領域で動作し、この場合にはＶｉｎとＶｏｕｔとの関係の線形性が保たれる。ここで、Ｖ１の下限値はＶｔｈ、Ｖ２の上限値はＶｄｄ－Ｖｔｈであるから、Ｖｉｎの最大範囲はＶｔｈ≦Ｖｉｎ≦Ｖｄｄ＋Ｖｔｈ（電圧範囲はＶｄｄ）となる。
　よって、Ｖｔｈを低減することで、ＶｉｎとＶｏｕｔとの関係が線形となるＶｉｎ範囲が全体的に下方へシフトする。そのため、Ｎ型ＦＥＴのホットキャリア発生を抑制することができる。また、Ｖｉｎと同様にＶｏｕｔ（＝Ｖｄｓｌｎ）も全体的に下方へシフトし、チャネル長変調効果λＶｄｓｌｎによってＩｄｓｌｎが低減するため、消費電力が低減する。
　以上から、本実施の形態における増幅回路１００では、駆動Ｎ型ＦＥＴ１０１および電流源ＦＥＴ１０３がデプレッション型（Ｎｏｒｍａｌｌｙ　Ｏｎ）であるため、エンハンスメント型（Ｎｏｒｍａｌｌｙ　ＯＦＦ）と異なり、しきい値電圧Ｖｔｈ＝－Ｖｔｈｃｐ＝Ｖｔｈｌｎ＝Ｖｔｈｄｎが０以下となる。そのため、増幅回路１００の入力電圧を低減でき、増幅回路１００の消費電力およびホットキャリア発生を抑制することができる。
　以上のように、本実施の形態における増幅回路１００によれば、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５からなるＣＭＯＳインバータ入出力特性が対称となるとともに、増幅回路内の余分な定常電流が低減する。そのため、出力波形の立ち上がりおよび立ち下がり特性が対称かつ短くなるとともに、消費電力を低減することができる。また、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５からなるＣＭＯＳインバータに流れる貫通電流が低減するため、消費電力が低減する。さらに、入出力特性が線形となる範囲が全体的にシフトするため、増幅回路の消費電力が低減し、ホットキャリア発生を抑制することができる。
　＜第２の実施の形態＞
　本実施の形態に関する増幅回路、および、複合回路について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜増幅回路の構成について＞
　図１１は、本実施の形態に関する増幅回路２００の構成の例を示す図である。増幅回路２００は、ソースフォロワ回路の一形態である。本実施の形態の増幅回路２００では、第１の実施の形態における増幅回路１００と異なり、駆動ＦＥＴがＰ型ＦＥＴである。
　増幅回路２００は、駆動Ｐ型ＦＥＴ２０１と、負荷ＦＥＴ２０２と、電流源ＦＥＴ２０３と、帰還Ｐ型ＦＥＴ１０４と、帰還Ｎ型ＦＥＴ１０５とを備える。駆動Ｐ型ＦＥＴ２０１、負荷ＦＥＴ２０２および帰還Ｐ型ＦＥＴ１０４は、Ｐ型ＦＥＴで構成されている。電流源ＦＥＴ２０３および帰還Ｎ型ＦＥＴ１０５は、Ｎ型ＦＥＴで構成されている。
　負荷ＦＥＴ２０２のソースは電源に接続され、負荷ＦＥＴ２０２のドレインは駆動Ｐ型ＦＥＴ２０１のソースに接続されている。電流源ＦＥＴ２０３のドレインは駆動Ｐ型ＦＥＴ２０１のドレインに接続され、電流源ＦＥＴ２０３のソースはＧＮＤに接続されている。
　駆動Ｐ型ＦＥＴ２０１のゲートには、増幅回路２００の入力端子ＩＮが接続されている。負荷ＦＥＴ２０２のゲートには、固定電位Ｖ１が入力される。これによって、負荷ＦＥＴ２０２は定電流源として機能する。
　駆動Ｐ型ＦＥＴ２０１のソースと負荷ＦＥＴ２０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。
　帰還Ｐ型ＦＥＴ１０４のソースは固定電位Ｖ３に接続され、帰還Ｐ型ＦＥＴ１０４のドレインは帰還Ｎ型ＦＥＴ１０５のドレインに接続されている。帰還Ｎ型ＦＥＴ１０５のソースは、ＧＮＤに接続されている。帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５のゲートは、ともに、電流源ＦＥＴ２０３のドレインと駆動Ｐ型ＦＥＴ２０１のドレインとの接続点に等電位で接続されている。
　帰還Ｐ型ＦＥＴ１０４のドレインと帰還Ｎ型ＦＥＴ１０５のドレインとの接続点は、出力端子ＯＵＴに接続されている。
　＜増幅回路の動作について＞
　次に、増幅回路２００の動作原理を、従来のソースフォロワ回路およびＳＳＦ回路の動作原理と比較しながら説明する。
　図１２は、従来のソースフォロワ回路２１０の構成の例を示す図である。図１２では、負荷ＦＥＴ２０２のソースは電源に接続され、負荷ＦＥＴ２０２のドレインは駆動Ｐ型ＦＥＴ２０１のソースに接続されている。駆動Ｐ型ＦＥＴ２０１のドレインはＧＮＤに接続されている。駆動Ｐ型ＦＥＴ２０１のソースと負荷ＦＥＴ２０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。負荷ＦＥＴ２０２のゲートは固定電位Ｖ１に接続され、負荷ＦＥＴ２０２は定電流源として機能する。
　図１３は、図１２のソースフォロワ回路２１０の小信号等価回路の例を示す図である。ソースフォロワ回路２１０の出力抵抗は、次の式（１１）で表される。
Figure JPOXMLDOC01-appb-M000041
　ここで、ｒｄｐは駆動Ｐ型ＦＥＴ２０１の出力抵抗、ｒｌｐは負荷ＦＥＴ２０２の出力抵抗、ｇｍｄｐは駆動Ｐ型ＦＥＴ２０１の相互コンダクタンスである。
　チャネル長変調がない理想的なＦＥＴでは、ｒｌｎ→∞、ｇｍｄｎ＞＞１であるから、式（１１）は、次の式（１２）のように近似することができる。
Figure JPOXMLDOC01-appb-M000042
　図１４は、ＳＳＦ回路２２０の構成の例を示す図である。図１４のＳＳＦ回路２２０は、図１２のソースフォロワ回路２１０に電流源ＦＥＴ２０３および帰還Ｎ型ＦＥＴ１０５を追加した構成を有する。図１１の増幅回路２００と比較すると、図１４のＳＳＦ回路２２０は、増幅回路２００から帰還Ｐ型ＦＥＴ１０４を省いた構成を有する。
　図１５は、図１４のＳＳＦ回路２２０の小信号等価回路の例を示す図である。駆動Ｐ型ＦＥＴ２０１のドレインおよび出力端子におけるキルヒホッフの電流則から、次の式（１３）および式（１４）が成り立つ。
Figure JPOXMLDOC01-appb-M000043
Figure JPOXMLDOC01-appb-M000044
　ここで、ｒｃｎは電流源ＦＥＴ２０３の出力抵抗である。
　Ｖｉｎ＝０とすると、式（１３）および式（１４）から、出力抵抗を次の式（１５）のように算出することができる。
Figure JPOXMLDOC01-appb-M000045
　チャネル長変調がない理想的なＦＥＴでは、ｒｌｐ→∞、ｒｃｎ→∞、ｇｍｄｐｒｄｐ＞＞１、およびｇｍｆｂｎｒｆｂｎ＞＞１であるから、式（１５）は、次の式（１６）のように近似することができる。
Figure JPOXMLDOC01-appb-M000046
　式（１６）を式（１２）と比較すると、ＳＳＦ回路２２０では、出力抵抗がソースフォロワ回路２１０の１／ｒｄｐｇｍｆｂｎ倍に低減することがわかる。このため、ＳＳＦ回路２２０における出力負荷の駆動力は、ソースフォロワ回路２１０に比べて高い。
　次に、図１４に戻り、ＳＳＦ回路２２０の小信号動作について説明する。
　入力端子の電圧が上昇すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が上昇するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が上昇し、かつ、ドレイン電圧が下降する。出力端子は駆動Ｐ型ＦＥＴ２０１のソースに接続されているから、駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇とは、すなわち、出力端子の電圧の上昇である。
　同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧が下降することによって、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。ここで、負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加に転じる。これによって、駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇およびドレイン電圧の下降が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇の抑制とは、すなわち、出力端子の電圧上昇の抑制である。
　逆に、入力端子の電圧が下降すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が下降するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が下降し、かつ、ドレイン電圧が上昇する。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降とは、すなわち、出力端子の電圧の下降である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の上昇によって、帰還Ｎ型ＦＥＴ１０５のゲート電圧が上昇してソース－ドレイン間電流が増加する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少に転じる。これによって、駆動Ｐ型ＦＥＴ２０１のソース電圧の下降およびドレイン電圧の上昇が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧下降の抑制とは、すなわち、出力端子の電圧下降の抑制である。
　以上のことから、ＳＳＦ回路２２０では、ソースフォロワ回路２１０に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。
　次に、ＳＳＦ回路２２０の駆動方法について説明する。
　負荷ＦＥＴ２０２のソースに電源電位Ｖｄｄを印加し、電流源ＦＥＴ２０３のソースおよび帰還Ｎ型ＦＥＴ１０５のソースに接地電位を印加する。負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて負荷ＦＥＴ２０２を定電流源とし、電流源ＦＥＴ２０３のゲートに固定電位Ｖ２を印加することにより飽和領域で動作させて電流源ＦＥＴ２０３を定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞Ｖ２＞接地電位（ＧＮＤ）の関係が満たされるものとする。
　この状態で、駆動Ｐ型ＦＥＴ２０１のゲートに接続された入力端子に入力信号を入力し、駆動Ｐ型ＦＥＴ２０１のソースに接続された出力端子から出力信号を出力する。
　次に、本実施の形態に関する増幅回路２００の動作原理について説明する。図１６は、図１１の増幅回路２００の小信号等価回路の例を示す図である。駆動Ｐ型ＦＥＴ２０１のドレインおよび出力端子におけるキルヒホッフの電流則から、式（１３）および次の式（１７）が成り立つ。
Figure JPOXMLDOC01-appb-M000047
　Ｖｉｎ＝０とすると、式（１３）および式（１７）から、出力抵抗を次の式（１８）のように算出することができる。
Figure JPOXMLDOC01-appb-M000048
　チャネル長変調がない理想的なＦＥＴでは、ｒｌｐ→∞、ｒｃｎ→∞、ｇｍｄｐｒｄｐ＞＞１、ｇｍｆｂｎｒｆｂｎ＞＞１、および、ｇｍｆｂｐｒｆｂｐ＞＞１であるから、式（１８）は、次の式（１９）のように近似することができる。
Figure JPOXMLDOC01-appb-M000049
　式（１９）を式（１６）と比較すると、増幅回路２００では、出力抵抗がＳＳＦ回路２２０のｇｍｆｂｎ／（ｇｍｆｂｎ＋ｇｍｆｂｐ）倍に低減することがわかる。このため、増幅回路２００における出力負荷の駆動力は、ＳＳＦ回路２２０に比べて高い。
　次に、図１１に戻り、増幅回路２００の小信号動作について説明する。
　入力端子の電圧が上昇すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が上昇するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が上昇し、かつ、ドレイン電圧が下降する。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇とは、すなわち、出力端子の電圧の上昇である。
　同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧が下降することによって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。ここで、負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加に転じる。これによって、駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇およびドレイン電圧の下降が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇の抑制とは、すなわち、出力端子の電圧上昇の抑制である。
　逆に、入力端子の電圧が下降すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が下降するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が下降し、かつ、ドレイン電圧が上昇する。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降とは、すなわち、出力端子の電圧の下降である。
　同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が上昇してソース－ドレイン間電流が増加する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少に転じる。これによって、駆動Ｐ型ＦＥＴ２０１のソース電圧の下降およびドレイン電圧の上昇が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧下降の抑制とは、すなわち、出力端子の電圧下降の抑制である。
　以上から、本実施の形態における増幅回路２００では、ＳＳＦ回路２２０に比べて、帰還Ｐ型ＦＥＴ１０４が追加されたため出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立ち下がり時よりも立ち上がり時において、出力帰還速度が大きくなる。そのため、増幅回路２００の出力波形において、立ち上がりおよび立ち下がりは急峻となる一方で、立ち上がりおよび立ち下がりのオーバーシュートおよびアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路２００の出力波形の立ち上がり時間ｔｒおよび立ち下がり時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立ち上がりセトリング時間ｔｓｒおよび立ち下がりセトリング時間ｔｓｆが短縮し、より大きな出力負荷を駆動することができる増幅回路を得ることができる。
　また、増幅回路２００では、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５のゲート－ソース間電圧が揃うため、設計パラメータ（しきい値電圧、ゲート長とゲート幅の比、ゲート酸化膜容量、など）が対称な帰還トランジスタから成るインバータを構成でき、設計自由度および汎用性が高まる。
　次に、増幅回路２００の駆動方法について説明する。
　負荷ＦＥＴ２０２のソースに電源電位Ｖｄｄを印加し、電流源ＦＥＴ２０３のソースおよび帰還Ｎ型ＦＥＴ１０５のソースに接地電位を印加する。また、負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて負荷ＦＥＴ２０２を定電流源とし、電流源ＦＥＴ２０３のゲートに固定電位Ｖ２を印加することにより飽和領域で動作させて電流源ＦＥＴ２０３を定電流源とし、帰還Ｐ型ＦＥＴ１０４のソースに固定電位Ｖ３を印加することによりゲート－ソース間電圧を下げる。ただし、Ｖｄｄ＞Ｖ１＞Ｖ２＞接地電位（ＧＮＤ）、およびＶｄｄ≧Ｖ３≧ＶＡの関係が満たされるものとする。
　この状態で、駆動Ｐ型ＦＥＴ２０１のゲートに接続された入力端子に入力信号を入力し、駆動Ｐ型ＦＥＴ２０１のソースに接続された出力端子から出力信号を出力する。
　以下では、増幅回路２００の大信号動作を、従来のソースフォロワ回路およびＳＳＦ回路の大信号動作と比較しながら説明する。ここでは簡単のため、チャネル長変調効果および基板バイアス効果は考慮しない。また、駆動Ｐ型ＦＥＴ２０１、負荷ＦＥＴ２０２、および帰還Ｐ型ＦＥＴ１０４のそれぞれのしきい値電圧Ｖｔｈｄｐ、Ｖｔｈｌｐ、Ｖｔｈｆｂｐは負値とし、それぞれの利得係数βｄｐ、βｌｐ、βｆｂｐは正値とする。電流源ＦＥＴ２０３および帰還Ｎ型ＦＥＴ１０５のそれぞれのしきい値電圧Ｖｔｈｃｎ、Ｖｔｈｆｂｎは正値とし、それぞれの利得係数βｃｎ、βｆｂｎは正値とする。
　従来のソースフォロワ回路２１０の構成の例を示す図１２において、駆動Ｐ型ＦＥＴ２０１のゲート－ソース間電圧はＶｇｓｄｐ＝Ｖｉｎ－Ｖｏｕｔであり、負荷ＦＥＴ２０２のゲート－ソース間電圧はＶｇｓｌｐ＝Ｖ１－Ｖｄｄである。
　したがって、βｘ＝μｘＣｘＷｘ／Ｌｘとすると、飽和領域で動作する時の駆動Ｐ型ＦＥＴ２０１および負荷ＦＥＴ２０２のそれぞれのドレイン－ソース間電流Ｉｄｓｄｐ、Ｉｄｓｌｐは、以下の式（２０１）、式（２０２）で表される。
Figure JPOXMLDOC01-appb-M000050
Figure JPOXMLDOC01-appb-M000051
　図１２において－Ｉｄｓｄｎ＝－Ｉｄｓｌｎであるから、ＶｏｕｔとＶｉｎの関係式は、次の式（２０３）のようになる。
Figure JPOXMLDOC01-appb-M000052
　この式から、Ｖｏｕｔ≠Ｖｉｎであり、次の式（２０４）で表されるオフセット電圧Ｖｏｓが存在することがわかる。
Figure JPOXMLDOC01-appb-M000053
　ＳＳＦ回路２２０の構成の例を示す図１４において、電流源ＦＥＴ２０３のゲート－ソース間電圧はＶｇｓｃｎ＝Ｖ２－Ｖｔｈｃｎであり、帰還Ｎ型ＦＥＴ１０５のゲート－ソース間電圧はＶｇｓｆｂｎ＝ＶＡ－Ｖｄｄ－Ｖｔｈｆｂｎである。したがって、飽和領域で動作する時の電流源ＦＥＴ２０３および帰還Ｎ型ＦＥＴ１０５のそれぞれのドレイン－ソース間電流Ｉｄｓｃｎ、Ｉｄｓｆｂｎは、以下の式（２０５）、式（２０６）で表される。
Figure JPOXMLDOC01-appb-M000054
Figure JPOXMLDOC01-appb-M000055
　図１４では、－Ｉｄｓｄｐ＝Ｉｄｓｃｎであるから、ＶｏｕｔとＶｉｎの関係式は、次の式（２０７）のようになる。
Figure JPOXMLDOC01-appb-M000056
　この式から、Ｖｏｕｔ≠Ｖｉｎであり、次の式（２０８）で表されるオフセット電圧Ｖｏｓが存在することがわかる。
Figure JPOXMLDOC01-appb-M000057
　本実施の形態に関する増幅回路２００の構成の例を示す図１１において、帰還Ｐ型ＦＥＴ１０４のゲート－ソース間電圧はＶＡ－Ｖｄｄ－Ｖｔｈｆｂｐであるから、帰還Ｐ型ＦＥＴ１０４が飽和領域で動作する時のドレイン－ソース間電流Ｉｄｓｆｂｐは、次の式（２０９）で表される。
Figure JPOXMLDOC01-appb-M000058
　図１１において－Ｉｄｓｄｐ＝Ｉｄｓｃｎであるから、ＶｏｕｔとＶｉｎの関係式は、次の式（２１０）のようになる。
Figure JPOXMLDOC01-appb-M000059
　この式から、Ｖｏｕｔ≠Ｖｉｎであり、次の式（２１１）で表されるオフセット電圧Ｖｏｓが存在することがわかる。
Figure JPOXMLDOC01-appb-M000060
　図１１において、駆動Ｐ型ＦＥＴ２０１のソースおよび負荷ＦＥＴ２０２のドレインと、帰還Ｐ型ＦＥＴ１０４のドレインおよび帰還Ｎ型ＦＥＴ１０５のドレインとの間に流れる電流をＩ０とする。また、出力端子ＯＵＴに出入りする電流をＩｏｕｔとする。増幅回路２００が過渡状態で動作しているときはＩｏｕｔ≠０であるが、定常状態で動作しているときはＩｏｕｔ＝０である。
　本実施の形態における増幅回路２００は、従来のＳＳＦ回路２２０と異なり、定常状態（Ｉｏｕｔ＝０）においてＩ０＝０である。また、増幅回路２００は、定常状態（Ｉｏｕｔ＝０）においてＩ０が－１μＡ≦Ｉ０≦＋１μＡを満たす。
　これに対して、従来のＳＳＦ回路２２０では、定常状態（Ｉｏｕｔ＝０）および過渡状態（Ｉｏｕｔ≠０）のいずれにおいてもＩ０≠０である。
　ここで、式（２０２）および式（２０５）にチャネル長変調効果を入れると、それぞれ次の式（２１２）および式（２１３）となる。
Figure JPOXMLDOC01-appb-M000061
Figure JPOXMLDOC01-appb-M000062
　ここで、λｌｐは、負荷ＦＥＴ２０２のチャネル長変調係数であり、λｃｎは、電流源ＦＥＴ２０３のチャネル長変調係数である。
　Ｉ０＝０のとき、駆動Ｐ型ＦＥＴ２０１、負荷ＦＥＴ２０２、および電流源ＦＥＴ２０３の電流は帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５との間で出入りしないから、Ｉｄｓｌｐ＝－Ｉｄｓｃｎとなり、負荷ＦＥＴ２０２のゲート電圧である固定電位Ｖ１と電流源ＦＥＴ２０３のゲート電圧である固定電位Ｖ２との間には、次の式（２１４）の関係が成り立つ。
Figure JPOXMLDOC01-appb-M000063
　特に、チャネル長変調効果がない場合、すなわち、λｌｐ＝λｃｎ＝０の場合、Ｖ１とＶ２との間には、次の式（２１５）の関係が成り立つ。
Figure JPOXMLDOC01-appb-M000064
　特に、Ｖｔｈｌｐ＝－Ｖｔｈｃｎ、かつ、βｌｐ＝βｃｎのとき、Ｖ１とＶ２の関係式は次の式（２２３）となる。
Figure JPOXMLDOC01-appb-M000065
　同様に、Ｉ０＝０のとき、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５の電流は駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２、および電流源ＦＥＴ１０３との間で出入りしないから、ＣＭＯＳインバータの定常状態と同様に－Ｉｄｓｆｂｐ＝Ｉｄｓｆｂｎとなる。したがって、しきい値電圧ＶｔｈｆｂｐとＶｔｈｆｂｎとの間、および利得係数βｆｂｐとβｆｂｎとの間には次の関係式（２２４）が成り立つ。
Figure JPOXMLDOC01-appb-M000066
　よって、理論上は式（２１５）および式（２２４）が満たされる時にＩ０＝０となるが、実際の回路では製造ばらつきがあるため、Ｉ０＝０から若干ずれることがある。その場合、以下に述べる方法でＶ１またはＶ２を調整してＩ０＝０とすることができる。
　図１７は、本実施の形態の第１の変形例に関する増幅回路２５０の構成の例を示す図である。増幅回路２５０は、増幅回路２００と比較して、駆動Ｐ型ＦＥＴ２０１のソースおよび負荷ＦＥＴ２０２のドレイン（図示のノードＸ）と、帰還Ｐ型ＦＥＴ１０４のドレインおよび帰還Ｎ型ＦＥＴ１０５のドレイン（出力端子ＯＵＴ）との間が接続されていない。
　増幅回路２５０のノードＸと出力端子ＯＵＴとの間に差動増幅器または検流計を接続したものは、ホイートストンブリッジとなる。このホイートストンブリッジにおいて、Ｉ０＝０とするためには、差動増幅器の出力が０Ｖとなるように、または、検流計の指針が０点となるように、Ｖ１またはＶ２を変化させればよい。
　ここで、増幅回路２００と増幅回路２５０とが同一チップ上で近傍にある時、増幅回路２５０でＩ０＝０となるＶ１またはＶ２の条件は、増幅回路２００でＩ０＝０となるＶ１またはＶ２の条件に等しいと考えられる。したがって、増幅回路２５０を用いてＩ０＝０となるＶ１またはＶ２の条件を抽出した後、当該条件を増幅回路２００に適用してＩ０＝０とすることができる。または、増幅回路２５０でＩ０＝０となるようにＶ１またはＶ２を調整した後、増幅回路２５０のノードＸと出力端子ＯＵＴとを短絡して使用してもよい。
　たとえば、増幅回路２５０は、Ｉ０＝０となるＶ１およびＶ２のうちの少なくとも一方の条件を抽出するために使用されるＴＥＧ回路であってもよい。また、増幅回路２００と、ＴＥＧ回路として機能する増幅回路２５０とは、同一チップの上に形成される複合回路であってもよい。
　図１８は、本実施の形態の第２の変形例に関する増幅回路２６０の構成の例を示す図である。増幅回路２６０は、増幅回路２００と比較して、スイッチ２６１（開閉器）および差動増幅器２６２をさらに備える。
　スイッチ２６１および差動増幅器２６２は、ノードＸと出力端子ＯＵＴとの間に接続されている。増幅回路２６０においてＩ０＝０とするためには、スイッチ２６１をＯＦＦしてノードＸと出力端子ＯＵＴを切断し、差動増幅器２６２の出力電圧が０ＶになるようにＶ１またはＶ２を調整する。増幅回路２６０の使用時は、スイッチ２６１をＯＮしてノードＸと出力端子ＯＵＴとを短絡する。
　このように、増幅回路２００において、ノードＸと出力端子ＯＵＴとは、事後的に、すなわち、Ｉ０＝０となるようにＶ１またはＶ２を調整した後に、短絡することができるように構成されてもよい。
　以上から、本実施の形態における増幅回路２００、増幅回路２５０および増幅回路２６０では、従来のＳＳＦ回路１２０と異なり、定常状態Ｉｏｕｔ＝０でＩ０＝０となり、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５のソース－ドレイン間電流が同等になる。したがって、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの入出力特性が対称となるとともに、増幅回路内の余分な定常電流が低減する。すなわち、増幅回路２００、増幅回路２５０および増幅回路２６０の出力波形の立ち上がりおよび立ち下がり特性が対称であって最短となるとともに、増幅回路２００、増幅回路２５０および増幅回路２６０の消費電力が低減する。
　増幅回路２００では、従来のＳＳＦ回路２２０と異なり、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５がエンハンスメント型（Ｎｏｒｍａｌｌｙ　ＯＦＦ）である。本実施の形態においても、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータにおける入力電圧と貫通電流との関係を示すグラフは図１０と同様であり、貫通電流の最大値Ｉｍａｘは、前述の式（１１８）で表される。また、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの時定数τは前述の式（１１９）で表される。前述のように、τの増加を抑えつつＩｍａｘを減少させるためには、たとえば、βを減少させるのではなく、Ｖｔｈを増加させればよい。
　以上から、本実施の形態における増幅回路２００では、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５がエンハンスメント型（Ｎｏｒｍａｌｌｙ　ＯＦＦ）であるため、デプレッション型（Ｎｏｒｍａｌｌｙ　Ｏｎ）と異なり、しきい値電圧Ｖｔｈ＝－Ｖｔｈｆｂｐ＝Ｖｔｈｆｂｎが０より大きくなる。そのため、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの貫通電流が低減して、増幅回路２００の消費電力が低減する。
　さらに、本実施の形態における増幅回路２００では、従来のＳＳＦ回路２２０と異なり、駆動Ｐ型ＦＥＴ２０１、負荷ＦＥＴ２０２および電流源ＦＥＴ２０３がデプレッション型（Ｎｏｒｍａｌｌｙ　Ｏｎ）である。ここでは簡単のため、Ｖｔｈ＝Ｖｔｈｃｎ＝－Ｖｔｈｌｐ＝－Ｖｔｈｄｐ、β＝βｃｎ＝βｌｐ＝βｄｐの場合について説明する。
　駆動Ｐ型ＦＥＴ２０１および電流源ＦＥＴ２０３が飽和領域で動作する時は、式（２０７）が成り立つため、増幅回路２００のＶｉｎとＶｏｕｔとの関係は線形である。しかしながら、駆動Ｐ型ＦＥＴ２０１および電流源ＦＥＴ２０３が線形領域で動作する時は、式（２０７）からずれるため、ＶｉｎとＶｏｕｔとの関係の線形性が低下する。そこで、増幅回路２００の入出力特性の線形性を保つため、ＦＥＴが飽和領域で動作することを前提に、駆動Ｐ型ＦＥＴ２０１、負荷ＦＥＴ２０２、および電流源ＦＥＴ２０３を最適化する。
　ＦＥＴが飽和領域で動作する条件は、Ｎ型ＦＥＴではＶｄｓ≧Ｖｇｓ－Ｖｔｈ≧０であり、Ｐ型ＦＥＴではＶｄｓ≦Ｖｇｓ＋Ｖｔｈ≦０である。そのため、駆動Ｐ型ＦＥＴ２０１、負荷ＦＥＴ２０２、および電流源ＦＥＴ２０３が飽和領域で動作するのは、次の３式（２２５）、（２１６）、（２１７）が成り立つ場合である。
Figure JPOXMLDOC01-appb-M000067
Figure JPOXMLDOC01-appb-M000068
Figure JPOXMLDOC01-appb-M000069
　ここで、Ｖｄｓｌｐ＝Ｖｏｕｔ－Ｖｄｄ、Ｖｄｓｄｐ＝ＶＡ－Ｖｏｕｔ、およびＶｄｓｃｎ＝ＶＡであり、Ｖｇｓｌｐ＝Ｖ１－Ｖｄｄ、Ｖｇｓｄｐ＝Ｖｉｎ－Ｖｏｕｔ、およびＶｇｓｃｎ＝Ｖ２である。これらを式（２２５）、（２１６）、（２１７）に代入すると次の式（２１８）、（２１９）、（２２０）が得られる。
Figure JPOXMLDOC01-appb-M000070
Figure JPOXMLDOC01-appb-M000071
Figure JPOXMLDOC01-appb-M000072
　さらに、式（２１８）、（２１９）、（２２０）をまとめると次の式（２２１）となる。
Figure JPOXMLDOC01-appb-M000073
　式（２２１）から、駆動Ｐ型ＦＥＴ２０１、負荷ＦＥＴ２０２および電流源ＦＥＴ２０３は、Ｖ２－２Ｖｔｈ≦Ｖｉｎ≦Ｖ１において飽和領域で動作し、この場合にはＶｉｎとＶｏｕｔとの関係の線形性が保たれる。ここで、Ｖ２の下限値はＶｔｈ、Ｖ１の上限値はＶｄｄ－Ｖｔｈであるから、Ｖｉｎの最大範囲は－Ｖｔｈ≦Ｖｉｎ≦Ｖｄｄ（電圧範囲はＶｄｄ）となる。
　よって、Ｖｔｈを低減することで、ＶｉｎとＶｏｕｔとの関係が線形となるＶｉｎ範囲が全体的に上方へシフトする。そのため、Ｐ型ＦＥＴのホットキャリア発生を抑制することができる。また、Ｖｉｎと同様にＶｏｕｔ（＝Ｖｄｄ＋Ｖｄｓｌｐ）も全体的に上方へシフトし、チャネル長変調効果λＶｄｓｌｐによってＩｄｓｌｐが低減するため、消費電力が低減する。
　以上から、本実施の形態における増幅回路２００では、駆動Ｐ型ＦＥＴ２０１および電流源ＦＥＴ２０３がデプレッション型（Ｎｏｒｍａｌｌｙ　Ｏｎ）であるため、エンハンスメント型（Ｎｏｒｍａｌｌｙ　ＯＦＦ）と異なり、しきい値電圧Ｖｔｈ＝Ｖｔｈｃｎ＝－Ｖｔｈｌｐ＝－Ｖｔｈｄｐが０以下となる。そのため、増幅回路２００の入力電圧を低減でき、増幅回路２００の消費電力およびホットキャリア発生を抑制することができる。
　以上のように、本実施の形態における増幅回路２００によれば、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５からなるＣＭＯＳインバータ入出力特性が対称となるとともに、増幅回路内の余分な定常電流が低減する。そのため、出力波形の立ち上がりおよび立ち下がり特性が対称であって最短となるとともに、消費電力を低減することができる。また、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５からなるＣＭＯＳインバータに流れる貫通電流が低減するため、消費電力が低減する。さらに、入出力特性が線形となる範囲が全体的にシフトするため、増幅回路の消費電力が低減し、ホットキャリア発生を抑制することができる。
　＜第３の実施の形態＞
　本実施の形態に関する増幅回路について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜増幅回路の構成について＞
　図１９は、本実施の形態に関する増幅回路５００の構成の例を示す図である。増幅回路５００は、電流源ＦＥＴ１０３のゲートの接続以外は図１に示された増幅回路１００と同様の構成を有する。すなわち、電流源ＦＥＴ１０３のゲートは、増幅回路１００では固定電位Ｖ２に接続されているが、増幅回路５００では入力端子に接続されている。これによって、駆動Ｎ型ＦＥＴ１０１と電流源ＦＥＴ１０３とはインバータ回路を構成する。
　＜増幅回路の動作について＞
　図２０は、図１９の増幅回路５００の小信号等価回路の例を示す図である。駆動Ｎ型ＦＥＴ１０１のドレインおよび出力端子におけるキルヒホッフの電流則から、式（２０）および次の式（２６）が成り立つ。
Figure JPOXMLDOC01-appb-M000074
Figure JPOXMLDOC01-appb-M000075
　Ｖｉｎ＝０とすると、式（２０）および式（２６）から、出力抵抗を次の式（２７）のように算出することができる。
Figure JPOXMLDOC01-appb-M000076
　式（２７）は、第１の実施の形態の増幅回路１００の出力抵抗を示す式（９）と同一である。したがって、増幅回路１００と本実施の形態における増幅回路５００の出力抵抗は同じであり、出力負荷の駆動力も同じであることがわかる。
　次に、図１９に戻り、増幅回路５００の小信号動作について説明する。
　入力端子の電圧が上昇すると、駆動Ｎ型ＦＥＴ１０１および電流源ＦＥＴ１０３のゲート電圧が上昇するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加し、かつ、電流源ＦＥＴ１０３のソース－ドレイン間電流が減少する。その結果、ＳＳＦ回路１２０よりも速やかに、駆動Ｎ型ＦＥＴ１０１のソース電圧が上昇し、かつ、ドレイン電圧が下降する。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇とは、すなわち、出力端子の電圧の上昇である。
　同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧が下降することによって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。ここで、負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少に転じる。これによって、駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇およびドレイン電圧の下降が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇の抑制とは、すなわち、出力端子の電圧上昇の抑制である。
　逆に、入力端子の電圧が下降すると、駆動Ｎ型ＦＥＴ１０１および電流源ＦＥＴ１０３のゲート電圧が下降するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少し、かつ、電流源ＦＥＴ１０３のソース－ドレイン間電流が増加する。その結果、ＳＳＦ回路１２０よりも速やかに、駆動Ｎ型ＦＥＴ１０１のソース電圧が下降し、かつ、ドレイン電圧が上昇する。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降とは、すなわち、出力端子の電圧の下降である。
　同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が上昇してソース－ドレイン間電流が増加する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加に転じる。これによって、駆動Ｎ型ＦＥＴ１０１のソース電圧の下降およびドレイン電圧の上昇が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧下降の抑制とは、すなわち、出力端子の電圧下降の抑制である。
　以上から、本実施の形態における増幅回路５００では、ＳＳＦ回路１２０に比べて、帰還Ｎ型ＦＥＴ１０５が追加されたため出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立ち上がり時よりも立ち下がり時において、出力帰還速度が大きくなる。そのため、増幅回路５００の出力波形において、立ち上がりおよび立ち下がりは急峻となる一方で、立ち上がりおよび立ち下がりのオーバーシュートおよびアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路５００の出力波形の立ち上がり時間ｔｒおよび立ち下がり時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立ち上がりセトリング時間ｔｓｒおよび立ち下がりセトリング時間ｔｓｆが短縮し、より大きな出力負荷を駆動することができる増幅回路を得ることができる。
　また、増幅回路５００では、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５のゲート－ソース間電圧が揃うため、設計パラメータ（しきい値電圧、ゲート長とゲート幅の比、ゲート酸化膜容量、など）が対称な帰還トランジスタから成るインバータを構成でき、設計自由度および汎用性が高まる。
　次に、増幅回路５００の駆動方法について説明する。
　負荷ＦＥＴ１０２のソースおよび帰還Ｎ型ＦＥＴ１０５のソースに接地電位を印加し、電流源ＦＥＴ１０３のソースおよび帰還Ｐ型ＦＥＴ１０４のソースに電源電位Ｖｄｄを印加する。また、負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて負荷ＦＥＴ１０２を定電流源とし、帰還Ｎ型ＦＥＴ１０５のソースに固定電位Ｖ３を印加することによりゲート－ソース間電圧を下げる。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）、およびＶＡ≧Ｖ３≧接地電位（ＧＮＤ）の関係が満たされるものとする。
　この状態で、駆動Ｎ型ＦＥＴ１０１のゲートおよび電流源ＦＥＴ１０３のゲートに接続された入力端子に入力信号を入力し、駆動Ｎ型ＦＥＴ１０１のソースに接続された出力端子から出力信号を出力する。
　＜第４の実施の形態＞
　本実施の形態に関する増幅回路について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜増幅回路の構成について＞
　図２１は、本実施の形態に関する増幅回路６００の構成の例を示す図である。増幅回路６００は、電流源ＦＥＴ２０３のゲートの接続以外は図１１に示された増幅回路２００と同様の構成を有する。すなわち、電流源ＦＥＴ２０３のゲートは、増幅回路２００では固定電位Ｖ２に接続されているが、増幅回路６００では入力端子に接続されている。これによって、駆動Ｐ型ＦＥＴ２０１と電流源ＦＥＴ２０３とはインバータ回路を構成する。
　＜増幅回路の動作について＞
　図２２は、図２１の増幅回路６００の小信号等価回路の例を示す図である。駆動Ｐ型ＦＥＴ２０１のドレインおよび出力端子におけるキルヒホッフの電流則から、式（２３）および次の式（２８）が成り立つ。
Figure JPOXMLDOC01-appb-M000077
Figure JPOXMLDOC01-appb-M000078
　Ｖｉｎ＝０とすると、式（２３）および式（２８）から、出力抵抗を次の式（２９）のように算出することができる。
Figure JPOXMLDOC01-appb-M000079
　式（２９）は、第２の実施の形態の増幅回路２００の出力抵抗を示す式（１８）と同一である。したがって、増幅回路２００と本実施の形態における増幅回路６００の出力抵抗は同じであり、出力負荷の駆動力も同じであることがわかる。
　次に、図２１に戻り、増幅回路６００の小信号動作について説明する。
　入力端子の電圧が上昇すると、駆動Ｐ型ＦＥＴ２０１および電流源ＦＥＴ２０３のゲート電圧が上昇するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少し、かつ、電流源ＦＥＴ２０３のソース－ドレイン間電流が増加する。その結果、ＳＳＦ回路２２０よりも速やかに、駆動Ｐ型ＦＥＴ２０１のソース電圧が上昇し、かつ、ドレイン電圧が下降する。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇とは、すなわち、出力端子の電圧の上昇である。
　同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧が下降することによって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。ここで、負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加に転じる。これによって、駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇およびドレイン電圧の下降が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇の抑制とは、すなわち、出力端子の電圧上昇の抑制である。
　逆に、入力端子の電圧が下降すると、駆動Ｐ型ＦＥＴ２０１および電流源ＦＥＴ２０３のゲート電圧が下降するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加し、かつ、電流源ＦＥＴ２０３のソース－ドレイン間電流が減少する。その結果、ＳＳＦ回路２２０よりも速やかに、駆動Ｐ型ＦＥＴ２０１のソース電圧が下降し、かつ、ドレイン電圧が上昇する。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降とは、すなわち、出力端子の電圧の下降である。
　同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が上昇してソース－ドレイン間電流が増加する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少に転じる。これによって、駆動Ｐ型ＦＥＴ２０１のソース電圧の下降およびドレイン電圧の上昇が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧下降の抑制とは、すなわち、出力端子の電圧下降の抑制である。
　以上から、本実施の形態における増幅回路６００では、ＳＳＦ回路２２０に比べて、帰還Ｐ型ＦＥＴ１０４が追加されたため出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立ち下がり時よりも立ち上がり時において、出力帰還速度が大きくなる。そのため、増幅回路６００の出力波形において、立ち上がりおよび立ち下がりは急峻となる一方で、立ち上がりおよび立ち下がりのオーバーシュートおよびアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路６００の出力波形の立ち上がり時間ｔｒおよび立ち下がり時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立ち上がりセトリング時間ｔｓｒおよび立ち下がりセトリング時間ｔｓｆが短縮し、より大きな出力負荷を駆動することができる増幅回路を得ることができる。
　また、増幅回路６００では、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５のゲート－ソース間電圧が揃うため、設計パラメータ（しきい値電圧、ゲート長とゲート幅の比、ゲート酸化膜容量、など）が対称な帰還トランジスタから成るインバータを構成でき、設計自由度および汎用性が高まる。
　次に、増幅回路６００の駆動方法について説明する。
　負荷ＦＥＴ２０２のソースおよび帰還Ｐ型ＦＥＴ１０４のソースに電源電位Ｖｄｄを印加し、電流源ＦＥＴ２０３のソースおよび帰還Ｎ型ＦＥＴ１０５のソースに接地電位を印加する。負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて負荷ＦＥＴ２０２を定電流源とし、帰還Ｐ型ＦＥＴ１０４のソースに固定電位Ｖ３を印加することによりゲート－ソース間電圧を下げる。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）、およびＶｄｄ≧Ｖ３≧ＶＡの関係が満たされるものとする。
　この状態で、駆動Ｐ型ＦＥＴ２０１のゲートおよび電流源ＦＥＴ２０３のゲートに接続された入力端子に入力信号を入力し、駆動Ｐ型ＦＥＴ２０１のソースに接続された出力端子から出力信号を出力する。
　＜第５の実施の形態＞
　本実施の形態に関する増幅回路について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜増幅回路の構成について＞
　図２３は、本実施の形態に関する増幅回路７００の構成の例を示す図である。増幅回路７００は、ダーリントン回路の一形態である。増幅回路７００は、駆動Ｎ型ＦＥＴ１０１と、負荷ＦＥＴ１０２と、帰還Ｎ型ＦＥＴ１０５と、帰還ＰＮＰ型バイポーラトランジスタ（ＢＪＴ、Ｂｉｐｏｌａｒ　Ｊｕｎｃｔｉｏｎ　Ｔｒａｎｓｉｓｔｏｒ）５０４とを備える。
　負荷ＦＥＴ１０２のソースはＧＮＤに接続され、負荷ＦＥＴ１０２のドレインは駆動Ｎ型ＦＥＴ１０１のソースに接続されている。
　駆動Ｎ型ＦＥＴ１０１のドレインは帰還ＰＮＰ型ＢＪＴ５０４のベースに接続されている。駆動Ｎ型ＦＥＴ１０１のゲートには、増幅回路１００の入力端子ＩＮが接続されている。負荷ＦＥＴ１０２のゲートには、固定電位Ｖ１が入力される。
　ここで、ＢＪＴの導電型を表す「ＰＮＰ型」および「ＮＰＮ型」は、「第１の導電型」、「第２の導電型」、「第３の導電型」、および、「第４の導電型」の一例である。第１の導電型がＰＮＰ型であり、第２の導電型がＮＰＮ型であってもよいし、その逆であってもよい。また、第１の導電型がＰＮＰ型であり、第４の導電型がＮＰＮ型であってもよいし、その逆であってもよい。
　また、ＢＪＴの「ベース」、「エミッタ」および「コレクタ」は、それぞれ「制御端子」、「電流端子」などの一例である。
　駆動Ｎ型ＦＥＴ１０１のソースと負荷ＦＥＴ１０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。
　帰還ＰＮＰ型ＢＪＴ５０４のエミッタは電源に接続され、コレクタは帰還Ｎ型ＦＥＴ１０５のドレインに接続されている。帰還Ｎ型ＦＥＴ１０５のソースは、固定電位Ｖ３に接続されている。帰還ＰＮＰ型ＢＪＴ５０４のベースおよび帰還Ｎ型ＦＥＴ１０５のゲートは、ともに、駆動Ｎ型ＦＥＴ１０１のドレインに接続されている。
　帰還ＰＮＰ型ＢＪＴ５０４のコレクタと帰還Ｎ型ＦＥＴ１０５のドレインとの接続点は、出力端子ＯＵＴに接続されている。
　図１に示された第１の実施の形態の増幅回路１００と比較すると、増幅回路７００は、増幅回路１００において、帰還Ｐ型ＦＥＴ１０４を帰還ＰＮＰ型ＢＪＴ５０４に変更し、かつ、電流源ＦＥＴ１０３を取り除いた構成を有する。
　＜増幅回路の動作について＞
　増幅回路７００の小信号動作を、従来のソースフォロワ回路１１０（図２を参照）および従来のＦＥＴ入力インバーテッドダーリントン（ＩＤ）回路の動作原理と比較しながら説明する。
　図２４は、従来のＦＥＴ入力ＩＤ回路７２０の構成の例を示す図である。ＦＥＴ入力ＩＤ回路７２０は、図２に示されたソースフォロワ回路１１０に加えて、帰還ＰＮＰ型ＢＪＴ５０４を備える。
　帰還ＰＮＰ型ＢＪＴ５０４のエミッタは電源に接続され、帰還ＰＮＰ型ＢＪＴ５０４のコレクタは出力端子ＯＵＴに接続され、さらに、帰還ＰＮＰ型ＢＪＴ５０４のベースは駆動Ｎ型ＦＥＴ１０１のドレインに接続されている。これによって、帰還ＰＮＰ型ＢＪＴ５０４は帰還回路を構成する。図２３の増幅回路７００と比較すると、ＦＥＴ入力ＩＤ回路７２０は、増幅回路７００から帰還Ｎ型ＦＥＴ１０５を省いた構成を有する。
　図２５は、図２４のＦＥＴ入力ＩＤ回路７２０の小信号等価回路の例を示す図である。駆動Ｎ型ＦＥＴ１０１のドレインおよび出力端子におけるキルヒホッフの電流則から、次の式（３０）および式（３１）が成り立つ。
Figure JPOXMLDOC01-appb-M000080
Figure JPOXMLDOC01-appb-M000081
　ここで、ｒｆｂｐ＿ｂは帰還ＰＮＰ型ＢＪＴ５０４のベース抵抗、ｒｆｂｐ＿ｃは帰還ＰＮＰ型ＢＪＴ５０４のコレクタ抵抗である。
　Ｖｉｎ＝０とすると、式（３０）および式（３１）から、出力抵抗を次の式（３２）のように算出することができる。
Figure JPOXMLDOC01-appb-M000082
　チャネル長変調がない理想的なＦＥＴでは、ｒｌｎ→∞、ｒｄｎ＞＞ｒｆｂｐ＿ｂ、ｇｍｄｎｒｄｎ＞＞１、およびｇｍｆｂｐｒｆｂｐ＿ｃ＞＞１であるから、式（３２）は、次の式（３３）のように近似することができる。
Figure JPOXMLDOC01-appb-M000083
　式（３３）を式（３）と比較すると、ＦＥＴ入力ＩＤ回路７２０では、出力抵抗がソースフォロワ回路１１０の１／ｇｍｆｂｐｒｆｂｐ＿ｂ倍に低減されることがわかる。このため、ＦＥＴ入力ＩＤ回路７２０における出力負荷の駆動力は、ソースフォロワ回路１１０に比べて高い。
　次に、図２４に戻り、ＦＥＴ入力ＩＤ回路７２０の小信号動作について説明する。
　入力端子の電圧が上昇すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が上昇するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が上昇し、かつ、ドレイン電圧が下降する。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇とは、すなわち、出力端子の電圧の上昇である。
　同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧が下降することによって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が下降してコレクタ電流が増加する。ここで、負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少に転じる。これによって、駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇およびドレイン電圧の下降が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇の抑制とは、すなわち、出力端子の電圧上昇の抑制である。
　逆に、入力端子の電圧が下降すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が下降するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が下降し、かつ、ドレイン電圧が上昇する。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降とは、すなわち、出力端子の電圧の下降である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧が上昇することによって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が上昇してコレクタ電流が減少する。ここで、負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加に転じる。これによって、駆動Ｎ型ＦＥＴ１０１のソース電圧の下降およびドレイン電圧の上昇が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降の抑制とは、すなわち、出力端子の電圧下降の抑制である。
　以上のことから、ＦＥＴ入力ＩＤ回路７２０では、ソースフォロワ回路１１０に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。
　次に、ＦＥＴ入力ＩＤ回路７２０の駆動方法について説明する。
　負荷ＦＥＴ１０２のソースに接地電位を印加し、帰還ＰＮＰ型ＢＪＴ５０４のエミッタに電源電位Ｖｄｄを印加する。負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて負荷ＦＥＴ１０２を定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。
　この状態で、駆動Ｎ型ＦＥＴ１０１のゲートに接続された入力端子に入力信号を入力し、駆動Ｎ型ＦＥＴ１０１のソースに接続された出力端子から出力信号を出力する。
　次に、本実施の形態に関する増幅回路７００の小信号動作について説明する。図２６は、図２３の増幅回路７００の小信号等価回路の例を示す図である。駆動Ｎ型ＦＥＴ１０１のドレインおよび出力端子におけるキルヒホッフの電流則から、式（３０）および次の式（３４）が成り立つ。
Figure JPOXMLDOC01-appb-M000084
　Ｖｉｎ＝０とすると、式（３０）および式（３４）から、出力抵抗を次の式（３５）のように算出することができる。
Figure JPOXMLDOC01-appb-M000085
　チャネル長変調がない理想的なＦＥＴでは、ｒｌｎ→∞、ｒｄｎ＞＞ｒｆｂｐ＿ｂ、ｇｍｄｎｒｄｎ＞＞１、ｇｍｆｂｎｒｆｂｎ、およびｇｍｆｂｐｒｆｂｐ＿ｃ＞＞１であるから、式（３５）は、次の式（３６）のように近似することができる。
Figure JPOXMLDOC01-appb-M000086
　式（３６）を式（３３）と比較すると、増幅回路７００では、出力抵抗がＦＥＴ入力ＩＤ回路７２０のｇｍｆｂｐ／（ｇｍｆｂｎ＋ｇｍｆｂｐ）倍に低減することがわかる。このため、増幅回路７００における出力負荷の駆動力は、ＦＥＴ入力ＩＤ回路７２０に比べて高い。
　次に、図２３に戻り、増幅回路７００の小信号動作について説明する。
　入力端子の電圧が上昇すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が上昇するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が上昇し、かつ、ドレイン電圧が下降する。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇とは、すなわち、出力端子の電圧の上昇である。
　同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧が下降することによって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が下降してコレクタ電流が増加し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。ここで、負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少に転じる。これによって、駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇およびドレイン電圧の下降が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇の抑制とは、すなわち、出力端子の電圧上昇の抑制である。
　逆に、入力端子の電圧が下降すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が下降するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が下降し、かつ、ドレイン電圧が上昇する。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降とは、すなわち、出力端子の電圧の下降である。
　同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の上昇によって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が上昇してコレクタ電流が減少し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が上昇してソース－ドレイン間電流が増加する。ここで、負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加に転じる。これによって、駆動Ｎ型ＦＥＴ１０１のソース電圧の下降およびドレイン電圧の上昇が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降の抑制とは、すなわち、出力端子の電圧下降の抑制である。
　以上から、本実施の形態における増幅回路７００では、ＦＥＴ入力ＩＤ回路７２０に比べて、帰還Ｎ型ＦＥＴ１０５が追加されたため出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立ち上がり時よりも立ち下がり時において、出力帰還速度が大きくなる。そのため、増幅回路７００の出力波形において、立ち上がりおよび立ち下がりは急峻となる一方で、立ち上がりおよび立ち下がりのオーバーシュートおよびアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路７００の出力波形の立ち上がり時間ｔｒおよび立ち下がり時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立ち上がりセトリング時間ｔｓｒおよび立ち下がりセトリング時間ｔｓｆが短縮し、より大きな出力負荷を駆動することができる増幅回路を得ることができる。
　次に、増幅回路７００の駆動方法について説明する。
　負荷ＦＥＴ１０２のソースに接地電位を印加し、帰還ＰＮＰ型ＢＪＴ５０４のエミッタに電源電位Ｖｄｄを印加する。また、負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて負荷ＦＥＴ１０２を定電流源とし、帰還Ｎ型ＦＥＴ１０５のソースに固定電位Ｖ３を印加することによりゲート－ソース間電圧を下げる。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）、およびＶＡ≧Ｖ３≧接地電位（ＧＮＤ）の関係が満たされるものとする。
　この状態で、駆動Ｎ型ＦＥＴ１０１のゲートに接続された入力端子に入力信号を入力し、駆動Ｎ型ＦＥＴ１０１のソースに接続された出力端子から出力信号を出力する。
　なお、本実施の形態において、帰還Ｎ型ＦＥＴ１０５を帰還ＮＰＮ型ＢＪＴ６０５に変更することはできない。なぜなら、その場合は帰還ＰＮＰ型ＢＪＴ５０４のエミッタ－ベース間電流が、帰還ＮＰＮ型ＢＪＴ６０５のベース－エミッタ間電流となってしまい、帰還ＰＮＰ型ＢＪＴ５０４および帰還ＮＰＮ型ＢＪＴ６０５の両方に、常時コレクタ電流が流れてしまうからである。
　＜第６の実施の形態＞
　本実施の形態に関する増幅回路について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜増幅回路の構成について＞
　図２７は、本実施の形態に関する増幅回路８００の構成の例を示す図である。増幅回路８００は、ダーリントン回路の一形態である。増幅回路８００は、駆動Ｐ型ＦＥＴ２０１と、負荷ＦＥＴ２０２と、帰還Ｐ型ＦＥＴ１０４と、帰還ＮＰＮ型ＢＪＴ６０５とを備える。本実施の形態の増幅回路８００では、第５の実施の形態の増幅回路７００と異なり、駆動ＦＥＴがＰ型ＦＥＴである。
　負荷ＦＥＴ２０２のソースは電源に接続され、負荷ＦＥＴ２０２のドレインは駆動Ｐ型ＦＥＴ２０１のソースに接続されている。
　駆動Ｐ型ＦＥＴ２０１のドレインは帰還ＮＰＮ型ＢＪＴ６０５のベースに接続されている。駆動Ｐ型ＦＥＴ２０１のゲートには、増幅回路８００の入力端子ＩＮが接続されている。負荷ＦＥＴ２０２のゲートには、固定電位Ｖ１が入力される。
　駆動Ｐ型ＦＥＴ２０１のソースと負荷ＦＥＴ２０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。
　帰還Ｐ型ＦＥＴ１０４のソースは固定電位Ｖ３に接続され、帰還Ｐ型ＦＥＴ１０４のドレインは帰還ＮＰＮ型ＢＪＴ６０５のコレクタに接続されている。帰還ＮＰＮ型ＢＪＴ６０５のエミッタは、ＧＮＤに接続されている。帰還Ｐ型ＦＥＴ１０４のゲートおよび帰還ＮＰＮ型ＢＪＴ６０５のベースは、ともに、駆動Ｐ型ＦＥＴ２０１のドレインに接続されている。
　帰還Ｐ型ＦＥＴ１０４のドレインと帰還ＮＰＮ型ＢＪＴ６０５のコレクタとの接続点は、出力端子ＯＵＴに接続されている。
　＜増幅回路の動作について＞
　増幅回路８００の小信号動作を、従来のソースフォロワ回路１１０（図２を参照）および従来のＦＥＴ入力インバーテッドダーリントン（ＩＤ）回路の動作原理と比較しながら説明する。
　図２８は、従来のＦＥＴ入力ＩＤ回路８２０の構成の例を示す図である。ＦＥＴ入力ＩＤ回路８２０は、図２に示されたソースフォロワ回路１１０に加えて、帰還ＮＰＮ型ＢＪＴ６０５を備える。
　帰還ＮＰＮ型ＢＪＴ６０５のエミッタはＧＮＤに接続され、帰還ＮＰＮ型ＢＪＴ６０５のコレクタは出力端子ＯＵＴに接続され、さらに、帰還ＮＰＮ型ＢＪＴ６０５のベースは駆動Ｐ型ＦＥＴ２０１のソースに接続されている。これによって、帰還ＮＰＮ型ＢＪＴ６０５は帰還回路を構成する。図２７の増幅回路８００と比較すると、ＦＥＴ入力ＩＤ回路８２０は、増幅回路８００から帰還Ｐ型ＦＥＴ１０４を省いた構成を有する。
　図２９は、図２８のＦＥＴ入力ＩＤ回路８２０の小信号等価回路の例を示す図である。駆動Ｐ型ＦＥＴ２０１のドレインおよび出力端子におけるキルヒホッフの電流則から、次の式（３７）および式（３８）が成り立つ。
Figure JPOXMLDOC01-appb-M000087
Figure JPOXMLDOC01-appb-M000088
　ここで、ｒｆｂｎ＿ｂは帰還ＮＰＮ型ＢＪＴ６０５のベース抵抗、ｒｆｂｎ＿ｃは帰還ＮＰＮ型ＢＪＴ６０５のコレクタ抵抗である。
　Ｖｉｎ＝０とすると、式（３７）および式（３８）から、出力抵抗を次の式（３９）のように算出することができる。
Figure JPOXMLDOC01-appb-M000089
　チャネル長変調がない理想的なＦＥＴでは、ｒｌｐ→∞、ｒｄｎ＞＞ｒｆｂｎ＿ｂ、ｇｍｄｐｒｄｐ＞＞１、およびｇｍｆｂｎｒｆｂｎ＿ｃ＞＞１であるから、式（３９）は、次の式（４０）のように近似することができる。
Figure JPOXMLDOC01-appb-M000090
　式（４０）を式（３）と比較すると、ＦＥＴ入力ＩＤ回路８２０では、出力抵抗がソースフォロワ回路１１０の１／ｇｍｆｂｎｒｆｂｎ＿ｂ倍に低減することがわかる。このため、ＦＥＴ入力ＩＤ回路８２０における出力負荷の駆動力は、ソースフォロワ回路１１０に比べて高い。
　次に、図２８に戻り、ＦＥＴ入力ＩＤ回路８２０の小信号動作について説明する。
　入力端子の電圧が上昇すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が上昇するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が上昇し、かつ、ドレイン電圧が下降する。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇とは、すなわち、出力端子の電圧の上昇である。
　同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧が下降することによって、帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が下降してコレクタ電流が減少する。ここで、負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加に転じる。これによって、駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇およびドレイン電圧の下降が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇の抑制とは、すなわち、出力端子の電圧上昇の抑制である。
　逆に、入力端子の電圧が下降すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が下降するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が下降し、かつ、ドレイン電圧が上昇する。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降とは、すなわち、出力端子の電圧の下降である。同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧が上昇することによって、帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が上昇してコレクタ電流が増加する。ここで、負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少に転じる。これによって、駆動Ｐ型ＦＥＴ２０１のソース電圧の下降およびドレイン電圧の上昇が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降の抑制とは、すなわち、出力端子の電圧下降の抑制である。
　以上のことから、ＦＥＴ入力ＩＤ回路８２０では、ソースフォロワ回路１１０に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。
　次に、ＦＥＴ入力ＩＤ回路８２０の駆動方法について説明する。
　負荷ＦＥＴ１０２のソースに電源電位Ｖｄｄを印加し、帰還ＮＰＮ型ＢＪＴ６０５のエミッタに接地電位を印加する。負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて負荷ＦＥＴ２０２を定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。
　この状態で、駆動Ｐ型ＦＥＴ２０１のゲートに接続された入力端子に入力信号を入力し、駆動Ｐ型ＦＥＴ２０１のソ―スに接続された出力端子から出力信号を出力する。
　次に、本実施の形態に関する増幅回路８００の小信号動作について説明する。図３０は、図２７の増幅回路８００の小信号等価回路の例を示す図である。駆動Ｐ型ＦＥＴ２０１のドレインおよび出力端子におけるキルヒホッフの電流則から、式（３７）および次の式（４１）が成り立つ。
Figure JPOXMLDOC01-appb-M000091
　Ｖｉｎ＝０とすると、式（３７）および式（４１）から、出力抵抗を次の式（４２）のように算出することができる。
Figure JPOXMLDOC01-appb-M000092
　チャネル長変調がない理想的なＦＥＴでは、ｒｌｐ→∞、ｒｄｎ＞＞ｒｆｂｎ＿ｂ、ｇｍｄｐｒｄｐ＞＞１、ｇｍｆｂｎｒｆｂｎ＿ｃ、および、ｇｍｆｂｐｒｆｂｐ＞＞１であるから、式（４２）は、次の式（４３）のように近似することができる。
Figure JPOXMLDOC01-appb-M000093
　式（４３）を式（３０）と比較すると、増幅回路８００では、出力抵抗がＦＥＴ入力ＩＤ回路８２０のｇｍｆｂｎ／（ｇｍｆｂｎ＋ｇｍｆｂｐ）倍に低減することがわかる。このため、増幅回路８００における出力負荷の駆動力は、ＦＥＴ入力ＩＤ回路８２０に比べて高い。
　次に、図２７に戻り、増幅回路８００の動作原理について説明する。
　入力端子の電圧が上昇すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が上昇するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が上昇し、かつ、ドレイン電圧が下降する。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇とは、すなわち、出力端子の電圧の上昇である。
　同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧が下降することによって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加し、かつ、帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が下降してコレクタ電流が減少する。ここで、負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加に転じる。これによって、駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇およびドレイン電圧の下降が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇の抑制とは、すなわち、出力端子の電圧上昇の抑制である。
　逆に、入力端子の電圧が下降すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が下降するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が下降し、かつ、ドレイン電圧が上昇する。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降とは、すなわち、出力端子の電圧の下降である。
　同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少し、かつ、帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が上昇してコレクタ電流が増加する。ここで、負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少に転じる。これによって、駆動Ｐ型ＦＥＴ２０１のソース電圧の下降およびドレイン電圧の上昇が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降の抑制とは、すなわち、出力端子の電圧下降の抑制である。
　以上から、本実施の形態における増幅回路８００では、ＦＥＴ入力ＩＤ回路８２０に比べて、帰還Ｐ型ＦＥＴ１０４が追加されたため出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立ち下がり時よりも立ち上がり時において、出力帰還速度が大きくなる。そのため、増幅回路８００の出力波形において、立ち上がりおよび立ち下がりは急峻となる一方で、立ち上がりおよび立ち下がりのオーバーシュートおよびアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路３００の出力波形の立ち上がり時間ｔｒおよび立ち下がり時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立ち上がりセトリング時間ｔｓｒおよび立ち下がりセトリング時間ｔｓｆが短縮し、より大きな出力負荷を駆動することができる増幅回路を得ることができる。
　次に、増幅回路８００の駆動方法について説明する。
　負荷ＦＥＴ２０２のソースに電源電位Ｖｄｄを印加し、帰還ＮＰＮ型ＢＪＴ６０５のエミッタに接地電位を印加する。また、負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とし、帰還Ｐ型ＦＥＴ１０４のソースに固定電位Ｖ３を印加することによりゲート－ソース間電圧を下げる。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）、およびＶｄｄ≧Ｖ３≧ＶＡの関係が満たされるものとする。
　この状態で、駆動Ｐ型ＦＥＴ２０１のゲートに接続された入力端子に入力信号を入力し、駆動Ｐ型ＦＥＴ２０１のソースに接続された出力端子から出力信号を出力する。
　なお、本実施の形態において、帰還Ｐ型ＦＥＴ１０４を帰還ＰＮＰ型ＢＪＴ５０４に変更することはできない。なぜなら、その場合は帰還ＰＮＰ型ＢＪＴ５０４のエミッタ－ベース間電流が、帰還ＮＰＮ型ＢＪＴ６０５のベース－エミッタ間電流となってしまい、帰還ＰＮＰ型ＢＪＴ５０４および帰還ＮＰＮ型ＢＪＴ６０５の両方に、常時コレクタ電流が流れてしまうからである。
　＜第７の実施の形態＞
　本実施の形態に関する増幅回路について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜増幅回路の構成について＞
　図３１は、本実施の形態に関する増幅回路９００の構成の例を示す図である。増幅回路９００は、ダーリントン回路の一形態である。
　図２３に示した第５の実施の形態の増幅回路７００と比較すると、増幅回路９００は、増幅回路７００において、駆動Ｎ型ＦＥＴ１０１を駆動ＮＰＮ型ＢＪＴ７０１に変更した構成を有する。
　駆動ＮＰＮ型ＢＪＴ７０１のコレクタは、帰還ＰＮＰ型ＢＪＴ５０４のベースと帰還Ｎ型ＦＥＴ１０５のゲートとに接続されている。駆動ＮＰＮ型ＢＪＴ７０１のエミッタは、負荷ＦＥＴ１０２のドレインに接続されている。駆動ＮＰＮ型ＢＪＴ７０１のベースは、入力端子ＩＮに接続されている。駆動ＮＰＮ型ＢＪＴ７０１のエミッタと、負荷ＦＥＴ１０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。
　＜増幅回路の動作について＞
　増幅回路９００の小信号動作を、従来のエミッタフォロワ回路およびＩＤ回路の動作原理と比較しながら説明する。
　図３２は、従来のエミッタフォロワ回路９１０の構成の例を示す図である。図３２では、負荷ＦＥＴ１０２のソースはＧＮＤに接続され、負荷ＦＥＴ１０２のドレインは駆動ＮＰＮ型ＢＪＴ７０１のエミッタに接続されている。駆動ＮＰＮ型ＢＪＴ７０１のコレクタは電源に接続されている。すなわち、駆動ＮＰＮ型ＢＪＴ７０１と、負荷ＦＥＴ１０２とは、電源－ＧＮＤ間に直列に配置されている。
　駆動ＮＰＮ型ＢＪＴ７０１のエミッタと負荷ＦＥＴ１０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。負荷ＦＥＴ１０２のゲートは固定電位Ｖ１に接続され、負荷ＦＥＴ１０２は定電流源として機能する。
　図３１の増幅回路９００と比較すると、エミッタフォロワ回路９１０は、増幅回路９００から帰還ＰＮＰ型ＢＪＴ５０４および帰還Ｎ型ＦＥＴ１０５を省いた構成を有する。
　図３３は、図３２のエミッタフォロワ回路９１０の小信号等価回路の例を示す図である。エミッタフォロワ回路９１０の出力抵抗は、次の式（４４）で表される。
Figure JPOXMLDOC01-appb-M000094
　ここで、ｒｓは信号源Ｖｉｎの出力抵抗、ｇｍｄｎは駆動ＮＰＮ型ＢＪＴ７０１の相互コンダクタンス、ｒｄｎ＿ｂは駆動ＮＰＮ型ＢＪＴ７０１のベース抵抗、ｒｄｎ＿ｃは駆動ＮＰＮ型ＢＪＴ７０１のコレクタ抵抗である。
　チャネル長変調がない理想的なＦＥＴでは、ｒｌｎ→∞である。また、アーリー効果がない理想的なＢＪＴでは、ｒｄｎ＿ｃ→∞であり、ｇｍｄｎｒｄｎ＿ｂ＞＞１であるから、式（４４）は、次の式（４５）のように近似することができる。
Figure JPOXMLDOC01-appb-M000095
　図３４は、従来のＩＤ回路９２０の構成の例を示す図である。図３４のＩＤ回路９２０は、図３２のエミッタフォロワ回路９１０に帰還ＰＮＰ型ＢＪＴ５０４を追加した構成を有する。図３１の増幅回路９００と比較すると、図３４のＩＤ回路９２０は、増幅回路９００から帰還Ｎ型ＦＥＴ１０５を省いた構成を有する。
　図３５は、図３４のＩＤ回路９２０の小信号等価回路の例を示す図である。駆動ＮＰＮ型ＢＪＴ７０１のコレクタおよび出力端子におけるキルヒホッフの電流則から、次の式（４６）および式（４７）が成り立つ。
Figure JPOXMLDOC01-appb-M000096
Figure JPOXMLDOC01-appb-M000097
　Ｖｉｎ＝０とすると、式（４６）および式（４７）から、出力抵抗を次の式（４８）のように算出することができる。
Figure JPOXMLDOC01-appb-M000098
　チャネル長変調がない理想的なＦＥＴでは、ｒｌｎ→∞である。ＢＪＴに関しては、ｒｄｎ＿ｃ＞＞ｒｆｂｐ＿ｂである。また、ｇｍｄｎｒｄｎ＿ｃ＞＞１、ｇｍｆｂｐｒｆｂｐ＿ｃ＞＞１、およびｇｍｄｎｒｄｎ＿ｂ＞＞１であるから、式（４８）は、次の式（４９）のように近似することができる。
Figure JPOXMLDOC01-appb-M000099
　式（４９）を式（４５）と比較すると、ＩＤ回路９２０では、出力抵抗がエミッタフォロワ回路９１０のＡ９２０／９１０倍に低減することがわかる。ここで、Ａ９２０／９１０は次の式（５０）の通りである。
Figure JPOXMLDOC01-appb-M000100
　このため、ＩＤ回路９２０における出力負荷の駆動力は、エミッタフォロワ回路９１０に比べて高い。
　次に、図３４に戻り、ＩＤ回路９２０の小信号動作について説明する。
　入力端子の電圧が上昇すると、駆動ＮＰＮ型ＢＪＴ７０１のベース電圧が上昇するため、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電流が増加する。その結果、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧が上昇し、かつ、コレクタ電圧が下降する。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の上昇とは、すなわち、出力端子の電圧の上昇である。
　同時に、駆動ＮＰＮ型ＢＪＴ７０１のコレクタ電圧が下降することによって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が下降してコレクタ電流が増加する。ここで、負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電流が減少に転じる。これによって、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の上昇およびコレクタ電圧の下降が抑制される。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の上昇の抑制とは、すなわち、出力端子の電圧上昇の抑制である。
　逆に、入力端子の電圧が下降すると、駆動ＮＰＮ型ＢＪＴ７０１のベース電圧が下降するため、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電流が減少する。その結果、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧が下降し、かつ、コレクタ電圧が上昇する。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の下降とは、すなわち、出力端子の電圧の下降である。同時に、駆動ＮＰＮ型ＢＪＴ７０１のコレクタ電圧が上昇することによって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が上昇してコレクタ電流が減少する。ここで、負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電流が増加に転じる。これによって、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の下降およびコレクタ電圧の上昇が抑制される。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の下降の抑制とは、すなわち、出力端子の電圧下降の抑制である。
　以上のことから、ＩＤ回路９２０ではエミッタフォロワ回路９１０に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。
　次に、ＩＤ回路９２０の駆動方法について説明する。
　負荷ＦＥＴ１０２のソースに接地電位を印加し、帰還ＰＮＰ型ＢＪＴ５０４のエミッタに電源電位Ｖｄｄを印加する。負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて負荷ＦＥＴ１０２を定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。
　この状態で、駆動ＮＰＮ型ＢＪＴ７０１のベースに接続された入力端子に入力信号を入力し、駆動ＮＰＮ型ＢＪＴ７０１のエミッタに接続された出力端子から出力信号を出力する。
　次に、本実施の形態に関する増幅回路９００の小信号動作について説明する。図３６は、図３１の増幅回路９００の小信号等価回路の例を示す図である。駆動ＮＰＮ型ＢＪＴ７０１のコレクタおよび出力端子におけるキルヒホッフの電流則から、式（４６）および次の式（５１）が成り立つ。
Figure JPOXMLDOC01-appb-M000101
　Ｖｉｎ＝０とすると、式（４６）および式（５１）から、出力抵抗を次の式（５２）のように算出することができる。
Figure JPOXMLDOC01-appb-M000102
　チャネル長変調がない理想的なＦＥＴでは、ｒｌｎ→∞である。ＢＪＴに関しては、ｒｄｎ＿ｃ＞＞ｒｆｂｐ＿ｂである。また、ｇｍｄｎｒｄｎ＿ｃ＞＞１、ｇｍｆｂｎｒｆｂｎ＞＞１、ｇｍｆｂｐｒｆｂｐ＿ｃ＞＞１、および、ｇｍｄｎｒｄｎ＿ｂ＞＞１であるから、式（５２）は、次の式（５３）のように近似することができる。
Figure JPOXMLDOC01-appb-M000103
　式（５３）を式（４９）と比較すると、増幅回路９００では、出力抵抗がＩＤ回路９２０のＡ９００／９２０倍に低減することがわかる。ここで、Ａ９００／９２０は次の式（５４）の通りである。
Figure JPOXMLDOC01-appb-M000104
　このため、増幅回路９００における出力負荷の駆動力は、ＩＤ回路９２０に比べて高い。
　次に、図３１に戻り、増幅回路９００の小信号動作について説明する。
　入力端子の電圧が上昇すると、駆動ＮＰＮ型ＢＪＴ７０１のベース電圧が上昇するため、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電流が増加する。その結果、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧が上昇し、かつ、コレクタ電圧が下降する。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の上昇とは、すなわち、出力端子の電圧の上昇である。
　同時に、駆動ＮＰＮ型ＢＪＴ７０１のコレクタ電圧が下降することによって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が下降してコレクタ電流が増加し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。ここで、負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電流が減少に転じる。これによって、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の上昇およびコレクタ電圧の下降が抑制される。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の上昇の抑制とは、すなわち、出力端子の電圧上昇の抑制である。
　逆に、入力端子の電圧が下降すると、駆動ＮＰＮ型ＢＪＴ７０１のベース電圧が下降するため、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電流が減少する。その結果、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧が下降し、かつ、コレクタ電圧が上昇する。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の下降とは、すなわち、出力端子の電圧の下降である。
　同時に、駆動ＮＰＮ型ＢＪＴ７０１のコレクタ電圧が上昇することによって、帰還ＰＮＰ型ＢＪＴ５０４のベース電圧が上昇してコレクタ電流が減少し、かつ、帰還Ｎ型ＦＥＴ１０５のゲート電圧が上昇してソース－ドレイン間電流が増加する。ここで、負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電流が増加に転じる。これによって、駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の下降およびコレクタ電圧の上昇が抑制される。駆動ＮＰＮ型ＢＪＴ７０１のエミッタ電圧の下降の抑制とは、すなわち、出力端子の電圧下降の抑制である。
　以上から、本実施の形態における増幅回路９００では、ＩＤ回路９２０に比べて、帰還Ｎ型ＦＥＴ１０５が追加されたため出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立ち上がり時よりも立ち下がり時において、出力帰還速度が大きくなる。そのため、増幅回路９００の出力波形において、立ち上がりおよび立ち下がりは急峻となる一方で、立ち上がりおよび立ち下がりのオーバーシュートおよびアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路９００の出力波形の立ち上がり時間ｔｒおよび立ち下がり時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立ち上がりセトリング時間ｔｓｒおよび立ち下がりセトリング時間ｔｓｆが短縮し、より大きな出力負荷を駆動することができる増幅回路を得ることができる。
　次に、増幅回路９００の駆動方法について説明する。
　負荷ＦＥＴ１０２のソースに接地電位を印加し、帰還ＰＮＰ型ＢＪＴ５０４のエミッタに電源電位Ｖｄｄを印加する。また、負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて負荷ＦＥＴ１０２を定電流源とし、帰還Ｎ型ＦＥＴ１０５のソースに固定電位Ｖ３を印加することによりゲート－ソース間電圧を下げる。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）、およびＶＡ≧Ｖ３≧接地電位（ＧＮＤ）の関係が満たされるものとする。
　この状態で、駆動ＮＰＮ型ＢＪＴ７０１のゲートに接続された入力端子に入力信号を入力し、駆動ＮＰＮ型ＢＪＴ７０１のエミッタに接続された出力端子から出力信号を出力する。
　なお、本実施の形態において、帰還Ｎ型ＦＥＴ１０５を帰還ＮＰＮ型ＢＪＴ６０５に変更することはできない。なぜなら、その場合は帰還ＰＮＰ型ＢＪＴ５０４のエミッタ－ベース間電流が、帰還ＮＰＮ型ＢＪＴ６０５のベース－エミッタ間電流となってしまい、帰還ＰＮＰ型ＢＪＴ５０４および帰還ＮＰＮ型ＢＪＴ６０５の両方に、常時コレクタ電流が流れてしまうからである。
　＜第８の実施の形態＞
　本実施の形態に関する増幅回路について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜増幅回路の構成について＞
　図３７は、本実施の形態に関する増幅回路１０００の構成の例を示す図である。増幅回路１０００は、ダーリントン回路の一形態である。
　図２７に示された第６の実施の形態の増幅回路８００と比較すると、増幅回路１０００は、増幅回路８００において、駆動Ｐ型ＦＥＴ２０１を駆動ＰＮＰ型ＢＪＴ８０１に変更した構成を有する。
　駆動ＰＮＰ型ＢＪＴ８０１のコレクタは、帰還Ｐ型ＦＥＴ１０４のゲートと帰還ＮＰＮ型ＢＪＴ６０５のベースとに接続されている。駆動ＰＮＰ型ＢＪＴ８０１のエミッタは、負荷ＦＥＴ２０２のドレインに接続されている。駆動ＰＮＰ型ＢＪＴ８０１のベースは、入力端子ＩＮに接続されている。駆動ＰＮＰ型ＢＪＴ８０１のエミッタと、負荷ＦＥＴ２０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。
　＜増幅回路の動作について＞
　増幅回路１０００の小信号動作を、従来のエミッタフォロワ回路およびＩＤ回路の動作原理と比較しながら説明する。
　図３８は、従来のエミッタフォロワ回路１０１０の構成の例を示す図である。図３８では、負荷ＦＥＴ２０２のソースは電源に接続され、負荷ＦＥＴ２０２のドレインは駆動ＰＮＰ型ＢＪＴ８０１のエミッタに接続されている。駆動ＰＮＰ型ＢＪＴ８０１のコレクタはＧＮＤに接続されている。すなわち、負荷ＦＥＴ２０２と、駆動ＰＮＰ型ＢＪＴ８０１とは、電源－ＧＮＤ間に直列に配置されている。
　負荷ＦＥＴ２０２のドレインと駆動ＰＮＰ型ＢＪＴ８０１のエミッタとの接続点は、出力端子ＯＵＴに接続されている。負荷ＦＥＴ２０２のゲートは固定電位Ｖ１に接続され、負荷ＦＥＴ２０２は定電流源として機能する。
　図３７の増幅回路１０００と比較すると、エミッタフォロワ回路１０１０は、増幅回路１０００から帰還Ｐ型ＦＥＴ１０４および帰還ＮＰＮ型ＢＪＴ６０５を省いた構成を有する。
　図３９は、図３８のエミッタフォロワ回路１０１０の小信号等価回路の例を示す図である。エミッタフォロワ回路１０１０の出力抵抗は、次の式（５５）で表される。
Figure JPOXMLDOC01-appb-M000105
　ここで、ｇｍｄｐは駆動ＰＮＰ型ＢＪＴ８０１の相互コンダクタンス、ｒｄｐ＿ｂは駆動ＰＮＰ型ＢＪＴ８０１のベース抵抗、ｒｄｐ＿ｃは駆動ＰＮＰ型ＢＪＴ８０１のコレクタ抵抗である。
　チャネル長変調がない理想的なＦＥＴでは、ｒｌｐ→∞である。また、アーリー効果がない理想的なＢＪＴでは、ｒｄｐ＿ｃ→∞であり、ｇｍｄｐｒｄｐ＿ｂ＞＞１であるから、式（５５）は、次の式（５６）のように近似することができる。
Figure JPOXMLDOC01-appb-M000106
　図４０は、従来のＩＤ回路１０２０の構成の例を示す図である。図４０のＩＤ回路１０２０は、図３９のエミッタフォロワ回路１０１０に帰還ＮＰＮ型ＢＪＴ６０５を追加した構成を有する。図３７の増幅回路１０００と比較すると、図４０のＩＤ回路１０２０は、増幅回路１０００から帰還Ｐ型ＦＥＴ１０４を省いた構成を有する。
　図４１は、図４０のＩＤ回路１０２０の小信号等価回路の例を示す図である。駆動ＰＮＰ型ＢＪＴ８０１のコレクタおよび出力端子におけるキルヒホッフの電流則から、次の式（５７）および式（５８）が成り立つ。
Figure JPOXMLDOC01-appb-M000107
Figure JPOXMLDOC01-appb-M000108
　Ｖｉｎ＝０とすると、式（５７）および式（５８）から、出力抵抗を次の式（５９）のように算出することができる。
Figure JPOXMLDOC01-appb-M000109
　チャネル長変調がない理想的なＦＥＴでは、ｒｌｐ→∞である。ＢＪＴに関しては、ｒｄｐ＿ｃ＞＞ｒｆｂｎ＿ｂである。また、ｇｍｄｐｒｄｐ＿ｃ＞＞１、ｇｍｆｂｎｒｆｂｎ＿ｃ＞＞１、およびｇｍｄｐｒｄｐ＿ｂ＞＞１であるから、式（５９）は、次の式（６０）のように近似することができる。
Figure JPOXMLDOC01-appb-M000110
　式（６０）を式（５６）と比較すると、ＩＤ回路１０２０では、出力抵抗がエミッタフォロワ回路１０１０のＡ１０２０／１０１０倍に低減することがわかる。ここで、Ａ１０２０／１０１０は次の式（６１）の通りである。
Figure JPOXMLDOC01-appb-M000111
　このため、ＩＤ回路１０２０における出力負荷の駆動力は、エミッタフォロワ回路１０１０に比べて高い。
　次に、図４０に戻り、ＩＤ回路１０２０の小信号動作について説明する。
　入力端子の電圧が上昇すると、駆動ＰＮＰ型ＢＪＴ８０１のベース電圧が上昇するため、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電流が減少する。その結果、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧が上昇し、かつ、コレクタ電圧が下降する。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の上昇とは、すなわち、出力端子の電圧の上昇である。
　同時に、駆動ＰＮＰ型ＢＪＴ８０１のコレクタ電圧が下降することによって、帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が下降してコレクタ電流が減少する。ここで、負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電流が増加に転じる。これによって、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の上昇およびコレクタ電圧の下降が抑制される。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の上昇の抑制とは、すなわち、出力端子の電圧上昇の抑制である。
　逆に、入力端子の電圧が下降すると、駆動ＰＮＰ型ＢＪＴ８０１のベース電圧が下降するため、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電流が増加する。その結果、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧が下降し、かつ、コレクタ電圧が上昇する。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の下降とは、すなわち、出力端子の電圧の下降である。同時に、駆動ＰＮＰ型ＢＪＴ８０１のコレクタ電圧が上昇することによって、帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が上昇してコレクタ電流が増加する。ここで、負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電流が減少に転じる。これによって、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の下降およびコレクタ電圧の上昇が抑制される。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の下降の抑制とは、すなわち、出力端子の電圧下降の抑制である。
　以上のことから、ＩＤ回路１０２０ではエミッタフォロワ回路１０１０に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。
　次に、ＩＤ回路１０２０の駆動方法について説明する。
　負荷ＦＥＴ２０２のソースに電源電位Ｖｄｄを印加し、帰還ＮＰＮ型ＢＪＴ６０５のエミッタに接地電位を印加する。負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて負荷ＦＥＴ２０２を定電流源とする。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）の関係が満たされるものとする。
　この状態で、駆動ＰＮＰ型ＢＪＴ８０１のベースに接続された入力端子に入力信号を入力し、駆動ＰＮＰ型ＢＪＴ８０１のエミッタに接続された出力端子から出力信号を出力する。
　次に、本実施の形態に関する増幅回路１０００の小信号動作について説明する。図４２は、図３７の増幅回路１０００の小信号等価回路の例を示す図である。駆動ＰＮＰ型ＢＪＴ８０１のコレクタおよび出力端子におけるキルヒホッフの電流則から、式（５７）および次の式（６２）が成り立つ。
Figure JPOXMLDOC01-appb-M000112
　Ｖｉｎ＝０とすると、式（５７）および式（６２）から、出力抵抗を次の式（６３）のように算出することができる。
Figure JPOXMLDOC01-appb-M000113
　チャネル長変調がない理想的なＦＥＴでは、ｒｌｎ→∞である。ＢＪＴに関しては、ｒｄｐ＿ｃ＞＞ｒｆｂｎ＿ｂである。また、ｇｍｄｐｒｄｐ＿ｃ＞＞１、ｇｍｆｂｎｒｆｂｎ＿ｃ＞＞１、ｇｍｆｂｐｒｆｂｐ＞＞１、およびｇｍｄｐｒｄｐ＿ｂ＞＞１であるから、式（６３）は、次の式（６４）のように近似することができる。
Figure JPOXMLDOC01-appb-M000114
　式（６４）を式（６０）と比較すると、増幅回路１０００では、出力抵抗がＩＤ回路１０２０のＡ１０００／１０２０倍に低減することがわかる。ここで、Ａ１０００／１０２０は次の式（６５）の通りである。
Figure JPOXMLDOC01-appb-M000115
　このため、増幅回路１０００における出力負荷の駆動力は、ＩＤ回路１０２０に比べて高い。
　次に、図３７に戻り、増幅回路１０００の小信号動作について説明する。
　入力端子の電圧が上昇すると、駆動ＰＮＰ型ＢＪＴ８０１のベース電圧が上昇するため、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電流が減少する。その結果、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧が上昇し、かつ、コレクタ電圧が下降する。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の上昇とは、すなわち、出力端子の電圧の上昇である。
　同時に、駆動ＰＮＰ型ＢＪＴ８０１のコレクタ電圧が下降することによって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加し、かつ、帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が下降してコレクタ電流が減少する。ここで、負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電流が増加に転じる。これによって、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の上昇およびコレクタ電圧の下降が抑制される。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の上昇の抑制とは、すなわち、出力端子の電圧上昇の抑制である。
　逆に、入力端子の電圧が下降すると、駆動ＰＮＰ型ＢＪＴ８０１のベース電圧が下降するため、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電流が増加する。その結果、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧が下降し、かつ、コレクタ電圧が上昇する。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の下降とは、すなわち、出力端子の電圧の下降である。
　同時に、駆動ＰＮＰ型ＢＪＴ８０１のコレクタ電圧が上昇することによって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少し、かつ、帰還ＮＰＮ型ＢＪＴ６０５のベース電圧が上昇してコレクタ電流が増加する。ここで、負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電流が減少に転じる。これによって、駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の下降およびコレクタ電圧の上昇が抑制される。駆動ＰＮＰ型ＢＪＴ８０１のエミッタ電圧の下降の抑制とは、すなわち、出力端子の電圧下降の抑制である。
　以上から、本実施の形態における増幅回路１０００では、ＩＤ回路１０２０に比べて、帰還Ｐ型ＦＥＴ１０４が追加されたため出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立ち上がり時よりも立ち下がり時において、出力帰還速度が大きくなる。そのため、増幅回路１０００の出力波形において、立ち上がりおよび立ち下がりは急峻となる一方で、立ち上がりおよび立ち下がりのオーバーシュートおよびアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路１０００の出力波形の立ち上がり時間ｔｒおよび立ち下がり時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立ち上がりセトリング時間ｔｓｒおよび立ち下がりセトリング時間ｔｓｆが短縮し、より大きな出力負荷を駆動することができる増幅回路を得ることができる。
　次に、増幅回路１０００の駆動方法について説明する。
　負荷ＦＥＴ２０２のソースに電源電位Ｖｄｄを印加し、帰還ＮＰＮ型ＢＪＴ６０５のエミッタに接地電位を印加する。また、負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて負荷ＦＥＴ２０２を定電流源とし、帰還Ｐ型ＦＥＴ１０４のソースに固定電位Ｖ３を印加することによりゲート－ソース間電圧を下げる。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）、およびＶｄｄ≧Ｖ３≧ＶＡの関係が満たされるものとする。
　この状態で、駆動ＰＮＰ型ＢＪＴ８０１のベースに接続された入力端子に入力信号を入力し、駆動ＰＮＰ型ＢＪＴ８０１のエミッタに接続された出力端子から出力信号を出力する。
　なお、本実施の形態において、帰還Ｐ型ＦＥＴ１０４を帰還ＰＮＰ型ＢＪＴ５０４に変更することはできない。なぜなら、その場合は帰還ＰＮＰ型ＢＪＴ５０４のエミッタ－ベース間電流が、帰還ＮＰＮ型ＢＪＴ６０５のベース－エミッタ間電流となってしまい、帰還ＰＮＰ型ＢＪＴ５０４および帰還ＮＰＮ型ＢＪＴ６０５の両方に、常時コレクタ電流が流れてしまうからである。
　＜第９の実施の形態＞
　本実施の形態に関する増幅回路について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜増幅回路の構成について＞
　図４３は、本実施の形態に関する増幅回路１１００の構成の例を示す図である。増幅回路１１００は、ソースフォロワ回路の一形態である。
　増幅回路１１００は、駆動Ｎ型ＦＥＴ１０１と、負荷ＦＥＴ１０２と、電流源ＦＥＴ１０３と、帰還Ｎ型ＦＥＴ１０５とを備える。駆動Ｎ型ＦＥＴ１０１、負荷ＦＥＴ１０２および帰還Ｎ型ＦＥＴ１０５は、Ｎ型ＦＥＴで構成されている。電流源ＦＥＴ１０３は、Ｐ型ＦＥＴで構成されている。
　負荷ＦＥＴ１０２のソースはＧＮＤに接続され、負荷ＦＥＴ１０２のドレインは駆動Ｎ型ＦＥＴ１０１のソースに接続されている。電流源ＦＥＴ１０３のドレインは駆動Ｎ型ＦＥＴ１０１のドレインに接続され、電流源ＦＥＴ１０３のソースは電源に接続されている。
　すなわち、電流源ＦＥＴ１０３と、駆動Ｎ型ＦＥＴ１０１と、負荷ＦＥＴ１０２とは、電源－ＧＮＤ間に直列に配置されている。
　駆動Ｎ型ＦＥＴ１０１のゲートには、増幅回路１１００の入力端子ＩＮが接続されている。負荷ＦＥＴ１０２のゲートには、固定電位Ｖ１が入力される。これによって、負荷ＦＥＴ１０２は定電流源として機能する。
　駆動Ｎ型ＦＥＴ１０１のソースと負荷ＦＥＴ１０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。
　帰還Ｎ型ＦＥＴ１０５のソースは、固定電位Ｖ３に接続されている。帰還Ｎ型ＦＥＴ１０５のゲートは、電流源ＦＥＴ１０３のドレインと駆動Ｎ型ＦＥＴ１０１のドレインとの接続点に接続されている。帰還Ｎ型ＦＥＴ１０５のドレインは、出力端子ＯＵＴに接続されている。
　＜増幅回路の動作について＞
　図４４は、図４３の増幅回路１１００の小信号等価回路の例を示す図である。駆動Ｎ型ＦＥＴ１０１のドレインおよび出力端子におけるキルヒホッフの電流則から、式（４）および次の式（６７）が成り立つ。
Figure JPOXMLDOC01-appb-M000116
　Ｖｉｎ＝０とすると、式（４）および式（６７）から、出力抵抗を次の式（６８）のように算出することができる。
Figure JPOXMLDOC01-appb-M000117
　チャネル長変調がない理想的なＦＥＴでは、ｒｌｎ→∞、ｒｃｐ→∞、ｇｍｄｎｒｄｎ＞＞１、およびｇｍｆｂｎｒｆｂｎ＞＞１であるから、式（６８）は、次の式（６９）のように近似することができる。
Figure JPOXMLDOC01-appb-M000118
　式（６９）を式（３）と比較すると、増幅回路１１００では、出力抵抗がソースフォロワ回路１１０の１／ｒｄｎｇｍｆｂｎ倍に低減することがわかる。このため、増幅回路１１００における出力負荷の駆動力は、ソースフォロワ回路１１０に比べて高い。
　次に、図４３に戻り、増幅回路１１００の小信号動作について説明する。
　入力端子の電圧が上昇すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が上昇するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が上昇し、かつ、ドレイン電圧が下降する。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇とは、すなわち、出力端子の電圧の上昇である。
　同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧が下降することによって、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。ここで、負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少に転じる。これによって、駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇およびドレイン電圧の下降が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇の抑制とは、すなわち、出力端子の電圧上昇の抑制である。
　逆に、入力端子の電圧が下降すると、駆動Ｎ型ＦＥＴ１０１のゲート電圧が下降するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少する。その結果、駆動Ｎ型ＦＥＴ１０１のソース電圧が下降し、かつ、ドレイン電圧が上昇する。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降とは、すなわち、出力端子の電圧の下降である。同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の上昇によって、帰還Ｎ型ＦＥＴ１０５のゲート電圧が上昇してソース－ドレイン間電流が増加する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加に転じる。これによって、駆動Ｎ型ＦＥＴ１０１のソース電圧の下降およびドレイン電圧の上昇が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧下降の抑制とは、すなわち、出力端子の電圧下降の抑制である。
　以上のことから、本実施の形態における増幅回路１１００では、ソースフォロワ回路１１０に比べて、帰還Ｎ型ＦＥＴ１０５が追加されたため出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。
　特に、出力波形の立ち上がり時よりも立ち下がり時において、出力帰還速度が大きくなる。そのため、増幅回路１１００の出力波形において、ソースフォロワ回路１１０に比べて、立ち下がりは急峻となる一方で、立ち上がりおよび立ち下がりのオーバーシュートは抑制され、出力波形の発振も抑制される。
　その結果、図７に示した増幅回路１１００の出力波形の立ち下がり時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立ち下がりセトリング時間ｔｓｆが短縮し、より大きな出力負荷を駆動することができる増幅回路を得ることができる。
　また、本実施の形態における増幅回路１１００では、ＳＳＦ回路１２０と比べて、帰還Ｐ型ＦＥＴ１０４ではなく帰還Ｎ型ＦＥＴ１０５を追加しているという違いがある。
　そのため、ＳＳＦ回路１２０と同様に、出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。ただし、ソースフォロワ回路１１０に比べて、ＳＳＦ回路１２０では、出力波形の立ち下がり時よりも立ち上がり時において出力帰還速度が大きくなるが、本実施の形態における増幅回路１１００では、出力波形の立ち上がり時よりも立ち下がり時において、出力帰還速度が大きくなる。
　ここで、駆動Ｎ型ＦＥＴ１０１が出力波形の立ち上がり時間ｔｒおよび立ち上がりセトリング時間ｔｓｒを短縮するのは、本実施の形態における増幅回路１１００とＳＳＦ回路１２０で同じであるが、本実施の形態における増幅回路１１００では、帰還Ｎ型ＦＥＴ１０５が主に出力波形の立ち下がり時間ｔｆおよび立ち下がりセトリング時間ｔｓｆを短縮するため、立ち上がりおよび立ち下がりの両方を短縮でき、総短縮量が大きい。
　これに対し、ＳＳＦ回路１２０では、帰還Ｐ型ＦＥＴ１０４が主に出力波形の立ち上がり時間ｔｒおよび立ち上がりセトリング時間ｔｓｒを短縮するため、立ち上がりの短縮は本実施の形態における増幅回路１１００より大きいものの、立ち下がりが短縮できず、総短縮量が小さい。
　そのため、増幅回路１１００の出力波形において、ＳＳＦ回路１２０に比べて、立ち上がりは若干緩慢となっても立ち下がりは急峻となって、出力波形の立ち上がり立ち下がりは短縮する一方で、立ち上がりおよび立ち下がりのアンダシュートの抑制は若干弱まってもオーバーシュートの抑制は強まって、出力波形の発振も抑制される。
　その結果、図７に示された増幅回路１１００の出力波形の立ち上がり時間ｔｒが微増しても立ち下がり時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立ち上がりセトリング時間ｔｓｒが微増しても立ち下がりセトリング時間ｔｓｆが短縮し、より大きな出力負荷を駆動することができる増幅回路を得ることができる。
　次に、増幅回路１１００の駆動方法について説明する。
　負荷ＦＥＴ１０２のソースに接地電位を印加し、電流源ＦＥＴ１０３のソースに電源電位Ｖｄｄを印加する。負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて負荷ＦＥＴ１０２を定電流源とし、電流源ＦＥＴ１０３のゲートに固定電位Ｖ２を印加することにより飽和領域で動作させて電流源ＦＥＴ１０３を定電流源とし、帰還Ｎ型ＦＥＴ１０５のソースに固定電位Ｖ３を印加することによりゲート－ソース間電圧を下げる。ただし、Ｖｄｄ＞Ｖ２＞Ｖ１＞接地電位（ＧＮＤ）、およびＶＡ≧Ｖ３≧接地電位（ＧＮＤ）の関係が満たされるものとする。
　この状態で、駆動Ｎ型ＦＥＴ１０１のゲートに接続された入力端子に入力信号を入力し、駆動Ｎ型ＦＥＴ１０１のソースに接続された出力端子から出力信号を出力する。
　＜第１０の実施の形態＞
　本実施の形態に関する増幅回路について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜増幅回路の構成について＞
　図４５は、本実施の形態に関する増幅回路１２００の構成の例を示す図である。増幅回路１２００は、ソースフォロワ回路の一形態である。本実施の形態に関する増幅回路１２００では、第９の実施の形態の増幅回路１１００と異なり、駆動ＦＥＴがＰ型ＦＥＴである。
　増幅回路１２００は、駆動Ｐ型ＦＥＴ２０１と、負荷ＦＥＴ２０２と、電流源ＦＥＴ２０３と、帰還Ｐ型ＦＥＴ１０４とを備える。駆動Ｐ型ＦＥＴ２０１、負荷ＦＥＴ２０２および帰還Ｐ型ＦＥＴ１０４は、Ｐ型ＦＥＴで構成されている。電流源ＦＥＴ２０３は、Ｎ型ＦＥＴで構成されている。
　負荷ＦＥＴ２０２のソースは電源に接続され、負荷ＦＥＴ２０２のドレインは駆動Ｐ型ＦＥＴ２０１のソースに接続されている。電流源ＦＥＴ２０３のドレインは駆動Ｐ型ＦＥＴ２０１のドレインに接続され、電流源ＦＥＴ２０３のソースはＧＮＤに接続されている。すなわち、電流源ＦＥＴ２０３と、駆動Ｐ型ＦＥＴ２０１と、負荷ＦＥＴ２０２とは、電源－ＧＮＤ間に直列に配置されている。
　駆動Ｐ型ＦＥＴ２０１のゲートには、増幅回路１２００の入力端子ＩＮが接続されている。負荷ＦＥＴ２０２のゲートには、固定電位Ｖ１が入力される。これによって、負荷ＦＥＴ２０２は定電流源として機能する。
　駆動Ｐ型ＦＥＴ２０１のソースと負荷ＦＥＴ２０２のドレインとの接続点は、出力端子ＯＵＴに接続されている。
　帰還Ｐ型ＦＥＴ１０４のソースは、固定電位Ｖ３に接続されている。帰還Ｐ型ＦＥＴ１０４のゲートは、電流源ＦＥＴ２０３のドレインと駆動Ｐ型ＦＥＴ２０１のドレインとの接続点に接続されている。帰還Ｐ型ＦＥＴ１０４のドレインは、出力端子ＯＵＴに接続されている。
　＜増幅回路の動作について＞
　図４６は、図４５の増幅回路１２００の小信号等価回路の例を示す図である。駆動Ｐ型ＦＥＴ２０１のドレインおよび出力端子におけるキルヒホッフの電流則から、式（１３）および次の式（７０）が成り立つ。
Figure JPOXMLDOC01-appb-M000119
　Ｖｉｎ＝０とすると、式（１３）および式（７０）から、出力抵抗を次の式（７１）のように算出することができる。
Figure JPOXMLDOC01-appb-M000120
　チャネル長変調がない理想的なＦＥＴでは、ｒｌｐ→∞、ｒｃｎ→∞、ｇｍｄｐｒｄｐ＞＞１、およびｇｍｆｂｐｒｆｂｐ＞＞１であるから、式（７１）は、次の式（７２）のように近似することができる。
Figure JPOXMLDOC01-appb-M000121
　式（７２）を式（１２）と比較すると、増幅回路１２００では、出力抵抗がソースフォロワ回路２１０の１／ｒｄｐｇｍｆｂｐ倍に低減することがわかる。このため、増幅回路１２００における出力負荷の駆動力は、ソースフォロワ回路２１０に比べて高い。
　次に、図４５に戻り、増幅回路１２００の小信号動作について説明する。
　入力端子の電圧が上昇すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が上昇するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が上昇し、かつ、ドレイン電圧が下降する。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇とは、すなわち、出力端子の電圧の上昇である。
　同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧が下降することによって、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。ここで、負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加に転じる。これによって、駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇およびドレイン電圧の下降が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇の抑制とは、すなわち、出力端子の電圧上昇の抑制である。
　逆に、入力端子の電圧が下降すると、駆動Ｐ型ＦＥＴ２０１のゲート電圧が下降するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加する。その結果、駆動Ｐ型ＦＥＴ２０１のソース電圧が下降し、かつ、ドレイン電圧が上昇する。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降とは、すなわち、出力端子の電圧の下降である。
　同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の上昇によって、帰還Ｎ型ＦＥＴ１０５のゲート電圧が上昇してソース－ドレイン間電流が増加する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少に転じる。これによって、駆動Ｐ型ＦＥＴ２０１のソース電圧の下降およびドレイン電圧の上昇が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧下降の抑制とは、すなわち、出力端子の電圧下降の抑制である。
　以上から、本実施の形態における増幅回路１２００では、ソースフォロワ回路２１０に比べて、帰還Ｐ型ＦＥＴ１０４が追加されたため出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立ち下がり時よりも立ち上がり時において、出力帰還速度が大きくなる。そのため、増幅回路１２００の出力波形において、ソースフォロワ回路２１０に比べて、立ち上がりは急峻となる一方で、立ち上がりおよび立ち下がりのアンダシュートは抑制され、出力波形の発振も抑制される。その結果、図７に示されたように増幅回路１２００の出力波形の立ち上がり時間ｔｒが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立ち上がりセトリング時間ｔｓｒが短縮し、より大きな出力負荷を駆動することができる増幅回路を得ることができる。
　また、本実施の形態における増幅回路１２００では、ＳＳＦ回路２２０と比べて、帰還Ｎ型ＦＥＴ１０５ではなく帰還Ｐ型ＦＥＴ１０４を追加しているという違いがある。
　そのため、ＳＳＦ回路２２０と同様に、出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。ただし、ソースフォロワ回路２１０に比べて、ＳＳＦ回路２２０では、出力波形の立ち上がり時よりも立ち下がり時において出力帰還速度が大きくなるが、本実施の形態における増幅回路１２００では、出力波形の立ち下がり時よりも立ち上がり時において、出力帰還速度が大きくなる。
　ここで、駆動Ｐ型ＦＥＴ２０１が出力波形の立ち下がり時間ｔｆおよび立ち下がりセトリング時間ｔｓｆを短縮するのは、本実施の形態における増幅回路１２００とＳＳＦ回路２２０で同じであるが、本実施の形態における増幅回路１２００では、帰還Ｐ型ＦＥＴ１０４が主に出力波形の立ち上がり時間ｔｒおよび立ち上がりセトリング時間ｔｓｒを短縮するため、立ち上がりおよび立ち下がりの両方を短縮でき、総短縮量が大きい。
　これに対し、ＳＳＦ回路２２０では、帰還Ｎ型ＦＥＴ１０５が主に出力波形の立ち下がり時間ｔｆおよび立ち下がりセトリング時間ｔｓｆを短縮するため、立ち下がりの短縮は本実施の形態における増幅回路１２００より大きいものの、立ち下がりが短縮できず、総短縮量が小さい。
　そのため、増幅回路１２００の出力波形において、ＳＳＦ回路２２０に比べて、立ち下がりは若干緩慢となっても立ち上がりは急峻となって、出力波形の立ち上がり立ち下がりは短縮する一方で、立ち上がりおよび立ち下がりのオーバーシュートの抑制は若干弱まってもアンダシュートの抑制は強まって、出力波形の発振も抑制される。
　その結果、図７に示された増幅回路１２００の出力波形の立ち下がり時間ｔｆが微増しても立ち上がり時間ｔｒが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立ち下がりセトリング時間ｔｓｆが微増しても立ち上がりセトリング時間ｔｓｒが短縮し、より大きな出力負荷を駆動することができる増幅回路を得ることができる。
　次に、増幅回路１２００の駆動方法について説明する。
　負荷ＦＥＴ２０２のソースに電源電位Ｖｄｄを印加し、電流源ＦＥＴ２０３のソースに接地電位を印加する。負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて負荷ＦＥＴ２０２を定電流源とし、電流源ＦＥＴ２０３のゲートに固定電位Ｖ２を印加することにより飽和領域で動作させて電流源ＦＥＴ２０３を定電流源とし、帰還Ｐ型ＦＥＴ１０４のソースに固定電位Ｖ３を印加することによりゲート－ソース間電圧を下げる。ただし、Ｖｄｄ＞Ｖ１＞Ｖ２＞接地電位（ＧＮＤ）、およびＶｄｄ≧Ｖ３≧ＶＡの関係が満たされるものとする。
　この状態で、駆動Ｐ型ＦＥＴ２０１のゲートに接続された入力端子に入力信号を入力し、駆動Ｐ型ＦＥＴ２０１のソースに接続された出力端子から出力信号を出力する。
　＜第１１の実施の形態＞
　本実施の形態に関する増幅回路について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜増幅回路の構成について＞
　図４７は、本実施の形態に関する増幅回路１３００の構成の例を示す図である。増幅回路１３００は、電流源ＦＥＴ１０３のゲートの接続以外は図４３に示された増幅回路１１００と同様の構成を有する。すなわち、電流源ＦＥＴ１０３のゲートは、増幅回路１１００では固定電位Ｖ２に接続されているが、増幅回路１３００では入力端子に接続されている。これによって、駆動Ｎ型ＦＥＴ１０１と電流源ＦＥＴ１０３はインバータ回路を構成する。
　＜増幅回路の動作について＞
　図４８は、図４７の増幅回路１３００の小信号等価回路の例を示す図である。駆動Ｎ型ＦＥＴ１０１のドレインおよび出力端子におけるキルヒホッフの電流則から、式（２０）および次の式（７３）が成り立つ。
Figure JPOXMLDOC01-appb-M000122
　Ｖｉｎ＝０とすると、式（２０）および式（７３）から、出力抵抗を次の式（７４）のように算出することができる。
Figure JPOXMLDOC01-appb-M000123
　式（７４）は、第９の実施の形態における増幅回路１１００の出力抵抗を示す式（６８）と同一である。したがって、第９の実施の形態における増幅回路１１００と本実施の形態における増幅回路１３００の出力抵抗は同じであり、出力負荷の駆動力も同じであることがわかる。
　次に、図４７に戻り、増幅回路１３００の小信号動作について説明する。
　入力端子の電圧が上昇すると、駆動Ｎ型ＦＥＴ１０１および電流源ＦＥＴ１０３のゲート電圧が上昇するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加し、かつ、電流源ＦＥＴ１０３のソース－ドレイン間電流が減少する。その結果、第９の実施の形態における増幅回路１１００よりも速やかに、駆動Ｎ型ＦＥＴ１０１のソース電圧が上昇し、かつ、ドレイン電圧が下降する。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇とは、すなわち、出力端子の電圧の上昇である。
　同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧が下降することによって、帰還Ｎ型ＦＥＴ１０５のゲート電圧が下降してソース－ドレイン間電流が減少する。ここで、負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少に転じる。これによって、駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇およびドレイン電圧の下降が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧の上昇の抑制とは、すなわち、出力端子の電圧上昇の抑制である。
　逆に、入力端子の電圧が下降すると、駆動Ｎ型ＦＥＴ１０１および電流源ＦＥＴ１０３のゲート電圧が下降するため、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が減少し、かつ、電流源ＦＥＴ１０３のソース－ドレイン間電流が増加する。その結果、第９の実施の形態における増幅回路１１００よりも速やかに、駆動Ｎ型ＦＥＴ１０１のソース電圧が下降し、かつ、ドレイン電圧が上昇する。駆動Ｎ型ＦＥＴ１０１のソース電圧の下降とは、すなわち、出力端子の電圧の下降である。
　同時に、駆動Ｎ型ＦＥＴ１０１のドレイン電圧の上昇によって、帰還Ｎ型ＦＥＴ１０５のゲート電圧が上昇してソース－ドレイン間電流が増加する。負荷ＦＥＴ１０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｎ型ＦＥＴ１０１のソース－ドレイン間電流が増加に転じる。これによって、駆動Ｎ型ＦＥＴ１０１のソース電圧の下降およびドレイン電圧の上昇が抑制される。駆動Ｎ型ＦＥＴ１０１のソース電圧下降の抑制とは、すなわち、出力端子の電圧下降の抑制である。
　以上から、本実施の形態における増幅回路１３００では、第９の実施の形態における増幅回路１１００と違って、電流源ＦＥＴ１０３のゲートを入力端子に接続したためノードＡの電圧変化が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立ち上がり時よりも立ち下がり時において、出力帰還速度が大きくなる。そのため、増幅回路１３００の出力波形において、立ち上がりおよび立ち下がりは急峻となる一方で、立ち上がりおよび立ち下がりのオーバーシュートおよびアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路１３００の出力波形の立ち上がり時間ｔｒおよび立ち下がり時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立ち上がりセトリング時間ｔｓｒおよび立ち下がりセトリング時間ｔｓｆが短縮し、より大きな出力負荷を駆動することができる増幅回路を得ることができる。
　次に、増幅回路１３００の駆動方法について説明する。
　負荷ＦＥＴ１０２のソースに接地電位を印加し、電流源ＦＥＴ１０３のソースに電源電位Ｖｄｄを印加する。負荷ＦＥＴ１０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて負荷ＦＥＴ１０２を定電流源とし、帰還Ｎ型ＦＥＴ１０５のソースに固定電位Ｖ３を印加することによりゲート－ソース間電圧を下げる。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）、およびＶＡ≧Ｖ３≧接地電位（ＧＮＤ）の関係が満たされるものとする。
　この状態で、駆動Ｎ型ＦＥＴ１０１のゲートおよび電流源ＦＥＴ１０３のゲートに接続された入力端子に入力信号を入力し、駆動Ｎ型ＦＥＴ１０１のソースに接続された出力端子から出力信号を出力する。
　＜第１２の実施の形態＞
　本実施の形態に関する増幅回路について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜増幅回路の構成について＞
　図４９は、本実施の形態に関する増幅回路１４００の構成の例を示す図である。増幅回路１４００は、電流源ＦＥＴ２０３のゲートの接続以外は図４５に示された増幅回路１２００と同様の構成を有する。すなわち、電流源ＦＥＴ２０３のゲートは、増幅回路１２００では固定電位Ｖ２に接続されているが、増幅回路１４００では入力端子に接続されている。これによって、駆動Ｐ型ＦＥＴ２０１と電流源ＦＥＴ２０３はインバータ回路を構成する。
　＜増幅回路の動作について＞
　図５０は、図４９の増幅回路１４００の小信号等価回路の例を示す図である。駆動Ｐ型ＦＥＴ２０１のドレインおよび出力端子におけるキルヒホッフの電流則から、式（２３）および次の式（７５）が成り立つ。
Figure JPOXMLDOC01-appb-M000124
　Ｖｉｎ＝０とすると、式（２３）および式（７５）から、出力抵抗を次の式（７６）のように算出することができる。
Figure JPOXMLDOC01-appb-M000125
　式（７６）は、第１０の実施の形態における増幅回路１２００の出力抵抗を示す式（７１）と同一である。したがって、第１０の実施の形態における増幅回路１２００と本実施の形態における増幅回路１４００の出力抵抗は同じであり、出力負荷の駆動力も同じであることがわかる。
　次に、図４９に戻り、増幅回路１４００の小信号動作について説明する。
　入力端子の電圧が上昇すると、駆動Ｐ型ＦＥＴ２０１および電流源ＦＥＴ２０３のゲート電圧が上昇するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少し、かつ、電流源ＦＥＴ２０３のソース－ドレイン間電流が増加する。その結果、第１０の実施の形態における増幅回路１２００よりも速やかに、駆動Ｐ型ＦＥＴ２０１のソース電圧が上昇し、かつ、ドレイン電圧が下降する。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇とは、すなわち、出力端子の電圧の上昇である。
　同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧が下降することによって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が下降してソース－ドレイン間電流が増加する。ここで、負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加に転じる。これによって、駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇およびドレイン電圧の下降が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧の上昇の抑制とは、すなわち、出力端子の電圧上昇の抑制である。
　逆に、入力端子の電圧が下降すると、駆動Ｐ型ＦＥＴ２０１および電流源ＦＥＴ２０３のゲート電圧が下降するため、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が増加し、かつ、電流源ＦＥＴ２０３のソース－ドレイン間電流が減少する。その結果、第１０の実施の形態における増幅回路１２００よりも速やかに、駆動Ｐ型ＦＥＴ２０１のソース電圧が下降し、かつ、ドレイン電圧が上昇する。駆動Ｐ型ＦＥＴ２０１のソース電圧の下降とは、すなわち、出力端子の電圧の下降である。
　同時に、駆動Ｐ型ＦＥＴ２０１のドレイン電圧の上昇によって、帰還Ｐ型ＦＥＴ１０４のゲート電圧が上昇してソース－ドレイン間電流が減少する。負荷ＦＥＴ２０２は定電流源であるから、出力端子におけるキルヒホッフの電流則によって、駆動Ｐ型ＦＥＴ２０１のソース－ドレイン間電流が減少に転じる。これによって、駆動Ｐ型ＦＥＴ２０１のソース電圧の下降およびドレイン電圧の上昇が抑制される。駆動Ｐ型ＦＥＴ２０１のソース電圧下降の抑制とは、すなわち、出力端子の電圧下降の抑制である。
　以上から、本実施の形態における増幅回路１４００では、第１０の実施の形態における増幅回路１２００と違って、電流源ＦＥＴ２０３のゲートを入力端子に接続したためノードＡの電圧変化が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立ち下がり時よりも立ち上がり時において、出力帰還速度が大きくなる。そのため、増幅回路１４００の出力波形において、立ち上がりおよび立ち下がりは急峻となる一方で、立ち上がりおよび立ち下がりのオーバーシュートおよびアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路１４００の出力波形の立ち上がり時間ｔｒおよび立ち下がり時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立ち上がりセトリング時間ｔｓｒおよび立ち下がりセトリング時間ｔｓｆが短縮し、より大きな出力負荷を駆動することができる増幅回路を得ることができる。
　次に、増幅回路１４００の駆動方法について説明する。
　負荷ＦＥＴ２０２のソースに電源電位Ｖｄｄを印加し、電流源ＦＥＴ２０３のソースに接地電位を印加する。負荷ＦＥＴ２０２のゲートに固定電位Ｖ１を印加することにより飽和領域で動作させて定電流源とし、帰還Ｐ型ＦＥＴ１０４のソースに固定電位Ｖ３を印加することによりゲート－ソース間電圧を下げる。ただし、Ｖｄｄ＞Ｖ１＞接地電位（ＧＮＤ）、およびＶｄｄ≧Ｖ３≧ＶＡの関係が満たされるものとする。
　この状態で、駆動Ｐ型ＦＥＴ２０１のゲートおよび電流源ＦＥＴ２０３のゲートに接続された入力端子に入力信号を入力し、駆動Ｐ型ＦＥＴ２０１のソースに接続された出力端子から出力信号を出力する。
　なお、上記の第１から第１２の実施の形態のいずれにおいても、固定電位Ｖ３と接地電位（または、電源電位）とが等しくてもよい。ただし、その場合は、帰還Ｎ型ＦＥＴまたは帰還Ｐ型ＦＥＴいずれか一方のゲート－ソース間電圧は下がらない。
　また、上記の第１から第１２の実施の形態のいずれにおいても、固定電位Ｖ１と固定電位Ｖ３とが等しくてもよい。すなわち、固定電位Ｖ１に固定電位Ｖ３とされていた端子が接続されてもよい。その場合、電源端子が一本減るので回路の利便性が高まる。
　図５１は、図１に示された構成の変形例を示す図である。当該図に例が示されるように、固定電位Ｖ３が省略されて、対応箇所が固定電位Ｖ１に共通に接続されてもよい。
　図５２は、図２に示された構成の変形例を示す図である。当該図に例が示されるように、固定電位Ｖ３が省略されて、対応箇所が固定電位Ｖ１に共通に接続されてもよい。
　図５３は、図３に示された構成の変形例を示す図である。当該図に例が示されるように、固定電位Ｖ３が省略されて、対応箇所が固定電位Ｖ１に共通に接続されてもよい。
　図５４は、図１１に示された構成の変形例を示す図である。当該図に例が示されるように、固定電位Ｖ３が省略されて、対応箇所が固定電位Ｖ１に共通に接続されてもよい。
　図５５は、図１７に示された構成の変形例を示す図である。当該図に例が示されるように、固定電位Ｖ３が省略されて、対応箇所が固定電位Ｖ１に共通に接続されてもよい。
　図５６は、図１８に示された構成の変形例を示す図である。当該図に例が示されるように、固定電位Ｖ３が省略されて、対応箇所が固定電位Ｖ１に共通に接続されてもよい。
　図５７は、図１９に示された構成の変形例を示す図である。当該図に例が示されるように、固定電位Ｖ３が省略されて、対応箇所が固定電位Ｖ１に共通に接続されてもよい。
　図５８は、図２１に示された構成の変形例を示す図である。当該図に例が示されるように、固定電位Ｖ３が省略されて、対応箇所が固定電位Ｖ１に共通に接続されてもよい。
　図５９は、図２３に示された構成の変形例を示す図である。当該図に例が示されるように、固定電位Ｖ３が省略されて、対応箇所が固定電位Ｖ１に共通に接続されてもよい。
　図６０は、図２７に示された構成の変形例を示す図である。当該図に例が示されるように、固定電位Ｖ３が省略されて、対応箇所が固定電位Ｖ１に共通に接続されてもよい。
　図６１は、図３１に示された構成の変形例を示す図である。当該図に例が示されるように、固定電位Ｖ３が省略されて、対応箇所が固定電位Ｖ１に共通に接続されてもよい。
　図６２は、図３７に示された構成の変形例を示す図である。当該図に例が示されるように、固定電位Ｖ３が省略されて、対応箇所が固定電位Ｖ１に共通に接続されてもよい。
　図６３は、図４３に示された構成の変形例を示す図である。当該図に例が示されるように、固定電位Ｖ３が省略されて、対応箇所が固定電位Ｖ１に共通に接続されてもよい。
　図６４は、図４３に示された構成の他の変形例を示す図である。当該図に例が示されるように、固定電位Ｖ３が省略されて、帰還Ｎ型ＦＥＴ１０５のソースが負荷ＦＥＴ１０２のソースに接続されてもよい。
　図６５は、図４５に示された構成の変形例を示す図である。当該図に例が示されるように、固定電位Ｖ３が省略されて、対応箇所が固定電位Ｖ１に共通に接続されてもよい。
　図６６は、図４５に示された構成の他の変形例を示す図である。当該図に例が示されるように、固定電位Ｖ３が省略されて、帰還Ｐ型ＦＥＴ１０４のソースが負荷ＦＥＴ２０２のソースに接続されてもよい。
　図６７は、図４７に示された構成の変形例を示す図である。当該図に例が示されるように、固定電位Ｖ３が省略されて、対応箇所が固定電位Ｖ１に共通に接続されてもよい。
　図６８は、図４７に示された構成の他の変形例を示す図である。当該図に例が示されるように、固定電位Ｖ３が省略されて、帰還Ｎ型ＦＥＴ１０５のソースが負荷ＦＥＴ１０２のソースに接続されてもよい。
　図６９は、図４９に示された構成の変形例を示す図である。当該図に例が示されるように、固定電位Ｖ３が省略されて、対応箇所が固定電位Ｖ１に共通に接続されてもよい。
　図７０は、図４９に示された構成の他の変形例を示す図である。当該図に例が示されるように、固定電位Ｖ３が省略されて、帰還Ｐ型ＦＥＴ１０４のソースが負荷ＦＥＴ２０２のソースに接続されてもよい。
　＜以上に記載された実施の形態によって生じる効果について＞
　次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。すなわち、以下では便宜上、対応づけられる具体的な構成のうちのいずれか１つが記載される場合があるが、対応づけられる他の具体的な構成に置き換えられてもよい。
　また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
　以上に記載された実施の形態によれば、増幅回路は、入力端子ＩＮに入力された信号を増幅して出力端子ＯＵＴに出力する増幅回路である。増幅回路は、第１の導電型（たとえば、Ｐ型）の第１のトランジスタと、第１導電型と異なる第２導電型（たとえば、Ｎ型）の第２のトランジスタと、第３の導電型の電界効果トランジスタである第３のトランジスタと、第１の導電型と異なる第４の導電型の電界効果トランジスタである第４のトランジスタとを備える。ここで、第１のトランジスタは、たとえば、帰還Ｐ型ＦＥＴ１０４、帰還Ｎ型ＦＥＴ１０５、帰還ＰＮＰ型ＢＪＴ５０４、帰還ＮＰＮ型ＢＪＴ６０５などのうちのいずれか１つに対応するものである。また、第２のトランジスタは、たとえば、駆動Ｎ型ＦＥＴ１０１、駆動Ｐ型ＦＥＴ２０１、駆動ＰＮＰ型ＢＪＴ８０１などのうちの少なくとも１つに対応するものである。また、第３のトランジスタは、たとえば、負荷ＦＥＴ１０２、負荷ＦＥＴ２０２などのうちの少なくとも１つに対応するものである。また、第４のトランジスタは、たとえば、帰還Ｎ型ＦＥＴ１０５、帰還Ｐ型ＦＥＴ１０４などのうちの少なくとも１つに対応するものである。帰還Ｐ型ＦＥＴ１０４は、第１の制御端子と、第１の電位に接続された第１の電流端子と、出力端子ＯＵＴに接続された第２の電流端子とを有する。ここで、第１の電位は、たとえば、電源電位Ｖｄｄ、接地電位などのうちの少なくとも１つに対応するものである。駆動Ｎ型ＦＥＴ１０１は、入力端子ＩＮに接続された第２の制御端子と、出力端子ＯＵＴに接続された第３の電流端子と、帰還Ｐ型ＦＥＴ１０４の第１の制御端子に接続された第４の電流端子とを有する。負荷ＦＥＴ１０２は、第１の固定電位に接続されたゲート端子である第３の制御端子と、第２の電位に接続されたソース端子である第５の電流端子と、出力端子ＯＵＴに接続されたドレイン端子である第６の電流端子とを有する。ここで、第１の固定電位は、たとえば、固定電位Ｖ１などに対応するものである。また、第２の電位は、たとえば、接地電位、電源電位Ｖｄｄなどのうちの少なくとも１つに対応するものである。帰還Ｎ型ＦＥＴ１０５は、帰還Ｐ型ＦＥＴ１０４の第１の制御端子に等電位で接続されたゲート端子である第４の制御端子と、第３の固定電位に接続されたソース端子である第７の電流端子と、出力端子ＯＵＴに接続されたドレイン端子である第８の電流端子とを有する。ここで、第３の固定電位は、たとえば、固定電位Ｖ３などに対応するものである。
　このような構成によれば、増幅回路内の余分な定常電流が低減することによって、出力波形の立ち上がり（セトリング時間）および立ち下がり（セトリング時間）を短くすることができる。また、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５からなるＣＭＯＳインバータに流れる貫通電流が低減するため、消費電力が低減する。さらに、入出力特性が線形となる範囲が全体的にシフトするため、増幅回路の消費電力を低減し、ホットキャリア発生を抑制することができる。また、２つの帰還トランジスタのゲート－ソース間電圧が揃うため、設計パラメータ（しきい値電圧、ゲート長とゲート幅の比、ゲート酸化膜容量など）が対称な帰還トランジスタから成るインバータを構成することができ、設計自由度および汎用性が高まる。
　なお、上記の構成に本願明細書に例が示された他の構成を適宜追加した場合、すなわち、上記の構成としては言及されなかった本願明細書中の他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
　また、以上に記載された実施の形態によれば、帰還ＰＮＰ型ＢＪＴ５０４は、バイポーラトランジスタである。そして、帰還ＰＮＰ型ＢＪＴ５０４の第１の制御端子はベース端子であり、帰還ＰＮＰ型ＢＪＴ５０４の第１の電流端子はエミッタ端子であり、帰還ＰＮＰ型ＢＪＴ５０４の第２の電流端子はコレクタ端子である。このような構成によれば、増幅回路内の余分な定常電流が低減することによって、出力波形の立ち上がり（セトリング時間）および立ち下がり（セトリング時間）を短くすることができる。
　また、以上に記載された実施の形態によれば、駆動ＰＮＰ型ＢＪＴ８０１は、バイポーラトランジスタである。そして、駆動ＰＮＰ型ＢＪＴ８０１の第２の制御端子はベース端子であり、駆動ＰＮＰ型ＢＪＴ８０１の第３の電流端子はエミッタ端子であり、駆動ＰＮＰ型ＢＪＴ８０１の第４の電流端子はコレクタ端子である。このような構成によれば、増幅回路内の余分な定常電流が低減することによって、出力波形の立ち上がり（セトリング時間）および立ち下がり（セトリング時間）を短くすることができる。
　また、以上に記載された実施の形態によれば、駆動Ｎ型ＦＥＴ１０１は、電界効果トランジスタである。そして、駆動Ｎ型ＦＥＴ１０１の第２の制御端子はゲート端子であり、駆動Ｎ型ＦＥＴ１０１の第３の電流端子はソース端子であり、駆動Ｎ型ＦＥＴ１０１の第４の電流端子はドレイン端子である。このような構成によれば、増幅回路内の余分な定常電流が低減することによって、出力波形の立ち上がり（セトリング時間）および立ち下がり（セトリング時間）を短くすることができる。
　また、以上に記載された実施の形態によれば、帰還Ｐ型ＦＥＴ１０４は、電界効果トランジスタである。そして、帰還Ｐ型ＦＥＴ１０４の第１の制御端子はゲート端子であり、帰還Ｐ型ＦＥＴ１０４の第１の電流端子はソース端子であり、帰還Ｐ型ＦＥＴ１０４の第２の電流端子はドレイン端子である。また、駆動Ｎ型ＦＥＴ１０１は、電界効果トランジスタである。そして、駆動Ｎ型ＦＥＴ１０１の第２の制御端子はゲート端子であり、駆動Ｎ型ＦＥＴ１０１の第３の電流端子はソース端子であり、駆動Ｎ型ＦＥＴ１０１の第４の電流端子はドレイン端子である。さらに、増幅回路は、駆動Ｎ型ＦＥＴ１０１の第４の電流端子に電流を供給する電流源素子を備える。ここで、電流源素子は、たとえば、電流源ＦＥＴ１０３、電流源ＦＥＴ２０３などのうちの少なくとも１つに対応するものである。このような構成によれば、増幅回路内の余分な定常電流が低減することによって、出力波形の立ち上がり（セトリング時間）および立ち下がり（セトリング時間）を短くすることができる。
　また、以上に記載された実施の形態によれば、電流源ＦＥＴ１０３は、第２の固定電位に接続されたゲート端子である第５の制御端子と、電源電位Ｖｄｄに接続されたソース端子である第９の電流端子と、駆動Ｎ型ＦＥＴ１０１の第４の電流端子に接続されたドレイン端子である第１０の電流端子とを有する。また、電流源ＦＥＴ１０３は、第１の導電型（たとえば、Ｐ型）の電界効果トランジスタとしての第５のトランジスタである。ここで、第２の固定電位は、たとえば、固定電位Ｖ２などに対応するものである。このような構成によれば、増幅回路内の余分な定常電流が低減することによって、出力波形の立ち上がり（セトリング時間）および立ち下がり（セトリング時間）を短くすることができる。
　また、以上に記載された実施の形態によれば、固定電位Ｖ２は、入力端子ＩＮに接続される。このような構成によれば、電流源ＦＥＴ１０３のゲートを入力端子に接続したためノードＡの電圧変化が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立ち上がり時よりも立ち下がり時において、出力帰還速度が大きくなる。そのため、増幅回路１３００の出力波形において、立ち上がりおよび立ち下がりは急峻となる一方で、立ち上がりおよび立ち下がりのオーバーシュートおよびアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路１３００の出力波形の立ち上がり時間ｔｒおよび立ち下がり時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。
　また、以上に記載された実施の形態によれば、定常状態のとき、駆動Ｎ型ＦＥＴ１０１の第３の電流端子と負荷ＦＥＴ１０２のドレイン端子である第６の電流端子との接続点（ノードＸ）と、出力端子ＯＵＴとの間には電流が流れない。このような構成によれば、定常状態Ｉｏｕｔ＝０でＩ０＝０となり、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５のソース－ドレイン間電流が同等になる。したがって、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの入出力特性が対称となるとともに、増幅回路内の余分な定常電流が低減する。
　また、以上に記載された実施の形態によれば、第１の電位は電源電位Ｖｄｄであり、第２の電位は接地電位である場合に、定常状態において、式（１１４）の関係を満たす。このような構成によれば、定常状態Ｉｏｕｔ＝０でＩ０＝０となり、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５のソース－ドレイン間電流が同等になる。したがって、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの入出力特性が対称となるとともに、増幅回路内の余分な定常電流が低減する。
　また、以上に記載された実施の形態によれば、第１の電位は電源電位Ｖｄｄであり、第２の電位は接地電位である場合に、定常状態において、式（１１５）の関係を満たす。このような構成によれば、定常状態Ｉｏｕｔ＝０でＩ０＝０となり、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５のソース－ドレイン間電流が同等になる。したがって、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの入出力特性が対称となるとともに、増幅回路内の余分な定常電流が低減する。
　また、以上に記載された実施の形態によれば、第１の電位は接地電位であり、第２の電位は電源電位Ｖｄｄである場合に、定常状態において、式（２１４）の関係を満たす。このような構成によれば、定常状態Ｉｏｕｔ＝０でＩ０＝０となり、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５のソース－ドレイン間電流が同等になる。したがって、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの入出力特性が対称となるとともに、増幅回路内の余分な定常電流が低減する。
　また、以上に記載された実施の形態によれば、第１の電位は接地電位であり、第２の電位は電源電位Ｖｄｄである場合に、定常状態において、式（２１５）の関係を満たす。このような構成によれば、定常状態Ｉｏｕｔ＝０でＩ０＝０となり、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５のソース－ドレイン間電流が同等になる。したがって、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの入出力特性が対称となるとともに、増幅回路内の余分な定常電流が低減する。
　また、以上に記載された実施の形態によれば、固定電位Ｖ１と固定電位Ｖ２との和は、電源電位Ｖｄｄと等しい。このような構成によれば、定常状態Ｉｏｕｔ＝０でＩ０＝０となり、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５のソース－ドレイン間電流が同等になる。したがって、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの入出力特性が対称となるとともに、増幅回路内の余分な定常電流が低減する。
　また、以上に記載された実施の形態によれば、－Ｖｔｈｆｂｐ＝Ｖｔｈｆｂｎ　かつ　βｆｂｐ＝βｆｂｎ　である。このような構成によれば、定常状態Ｉｏｕｔ＝０でＩ０＝０となり、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５のソース－ドレイン間電流が同等になる。したがって、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの入出力特性が対称となるとともに、増幅回路内の余分な定常電流が低減する。
　以上に記載された実施の形態によれば、増幅回路は、第１の導電型の電界効果トランジスタである帰還Ｐ型ＦＥＴ１０４と、第１の導電型と異なる第２の導電型の電界効果トランジスタである駆動Ｎ型ＦＥＴ１０１と、第２の導電型の電界効果トランジスタである負荷ＦＥＴ１０２と、第２の導電型の電界効果トランジスタである帰還Ｎ型ＦＥＴ１０５と、電流源ＦＥＴ１０３と、差動増幅器１６２（または、差動増幅器２６２）と、開閉器とを備える。ここで、開閉器は、たとえば、スイッチ１６１、スイッチ２６１などのうちの少なくとも１つに対応するものである。帰還Ｐ型ＦＥＴ１０４は、ゲート端子である第１の制御端子と、電源電位Ｖｄｄに接続されたソース端子である第１の電流端子と、出力端子ＯＵＴに接続されたドレイン端子である第２の電流端子とを有する。駆動Ｎ型ＦＥＴ１０１は、入力端子ＩＮに接続されたゲート端子である第２の制御端子と、ソース端子である第３の電流端子と、帰還Ｐ型ＦＥＴ１０４のゲート端子である第１の制御端子に接続されたドレイン端子である第４の電流端子とを有する。負荷ＦＥＴ１０２は、固定電位Ｖ１に接続されたゲート端子である第３の制御端子と、接地電位に接続されたソース端子である第５の電流端子と、駆動Ｎ型ＦＥＴ１０１のソース端子である第３の電流端子に接続されたドレイン端子である第６の電流端子とを有する。帰還Ｎ型ＦＥＴ１０５は、帰還Ｐ型ＦＥＴ１０４のゲート端子である第１の制御端子に等電位で接続されたゲート端子である第４の制御端子と、固定電位Ｖ３に接続されたソース端子である第７の電流端子と、出力端子ＯＵＴに接続されたドレイン端子である第８の電流端子とを有する。電流源ＦＥＴ１０３は、駆動Ｎ型ＦＥＴ１０１のドレイン端子である第４の電流端子に電流を供給する。差動増幅器１６２は、第１の差動入力端子が、駆動Ｎ型ＦＥＴ１０１のソース端子である第３の電流端子と負荷ＦＥＴ１０２のドレイン端子である第６の電流端子との接続点（ノードＸ）に接続される。また、差動増幅器１６２は、第２の差動入力端子が、出力端子ＯＵＴに接続される。スイッチ１６１は、差動増幅器１６２の第１の差動入力端子と第２の差動入力端子とを接続するか否かを切り替え可能である。
　このような構成によれば、増幅回路内の余分な定常電流が低減することによって、出力波形の立ち上がり（セトリング時間）および立ち下がり（セトリング時間）を短くすることができる。また、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５からなるＣＭＯＳインバータに流れる貫通電流が低減するため、消費電力が低減する。さらに、入出力特性が線形となる範囲が全体的にシフトするため、増幅回路の消費電力を低減し、ホットキャリア発生を抑制することができる。また、２つの帰還トランジスタのゲート－ソース間電圧が揃うため、設計パラメータ（しきい値電圧、ゲート長とゲート幅の比、ゲート酸化膜容量など）が対称な帰還トランジスタから成るインバータを構成することができ、設計自由度および汎用性が高まる。また、差動増幅器１６２の出力電圧が０ＶになるようにＶ１またはＶ２を調整することによって、定常状態Ｉｏｕｔ＝０でＩ０＝０となり、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５のソース－ドレイン間電流が同等になる。したがって、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの入出力特性が対称となるとともに、増幅回路内の余分な定常電流が低減する。
　なお、本願明細書に例が示される他の構成のうちの少なくとも１つを、上記の構成に適宜追加した場合、すなわち、上記の構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
　また、以上に記載された実施の形態によれば、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５は、エンハンスメント型のトランジスタである。このような構成によれば、しきい値電圧Ｖｔｈ＝－Ｖｔｈｆｂｐ＝Ｖｔｈｆｂｎが０より大きくなる。そのため、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの貫通電流が低減して、増幅回路１００の消費電力が低減する。
　また、以上に記載された実施の形態によれば、電流源ＦＥＴ１０３、駆動Ｎ型ＦＥＴ１０１、および、負荷ＦＥＴ１０２は、デプレッション型のトランジスタである。このような構成によれば、しきい値電圧Ｖｔｈ＝－Ｖｔｈｃｐ＝Ｖｔｈｌｎ＝Ｖｔｈｄｎが０以下となる。そのため、増幅回路１００の入力電圧を低減でき、増幅回路１００の消費電力およびホットキャリア発生を抑制することができる。
　以上に記載された実施の形態によれば、複合回路は、増幅回路と、評価回路とを備える。評価回路は、駆動Ｎ型ＦＥＴ１０１の第３の電流端子と負荷ＦＥＴ１０２のドレイン端子である第６の電流端子との接続点と、出力端子ＯＵＴとの間に電流が流れない条件を満たすための固定電位Ｖ１および固定電位Ｖ２を決定するために使用される。評価回路は、第１の導電型の電界効果トランジスタである第６のトランジスタと、第１の導電型と異なる第２の導電型の電界効果トランジスタである第７のトランジスタと、第１の導電型と異なる第２の導電型の電界効果トランジスタである第８のトランジスタと、第２の導電型の電界効果トランジスタである第９のトランジスタと、電流源ＦＥＴ１０３とを備える。ここで、第６のトランジスタは、たとえば、帰還Ｐ型ＦＥＴ１０４、帰還Ｎ型ＦＥＴ１０５などのうちの少なくとも１つに対応するものである。また、第７のトランジスタは、たとえば、駆動Ｎ型ＦＥＴ１０１、駆動Ｐ型ＦＥＴ２０１などのうちの少なくとも１つに対応するものである。また、第８のトランジスタは、たとえば、負荷ＦＥＴ１０２、負荷ＦＥＴ２０２などのうちの少なくとも１つに対応するものである。また、第９のトランジスタは、たとえば、帰還Ｎ型ＦＥＴ１０５、帰還Ｐ型ＦＥＴ１０４などのうちの少なくとも１つに対応するものである。帰還Ｐ型ＦＥＴ１０４は、ゲート端子である第６の制御端子と、電源電位Ｖｄｄに接続されたソース端子である第１１の電流端子と、出力端子ＯＵＴに接続されたドレイン端子である第１２の電流端子とを有する。駆動Ｎ型ＦＥＴ１０１は、入力端子ＩＮに接続されたゲート端子である第７の制御端子と、ソース端子である第１３の電流端子と、帰還Ｐ型ＦＥＴ１０４のゲート端子である第６の制御端子に接続されたドレイン端子である第１４の電流端子とを有する。負荷ＦＥＴ１０２は、固定電位Ｖ１に接続されたゲート端子である第８の制御端子と、接地電位に接続されたソース端子である第１５の電流端子と、駆動Ｎ型ＦＥＴ１０１のソース端子である第１３の電流端子に接続されたドレイン端子である第１６の電流端子とを有する。帰還Ｎ型ＦＥＴ１０５は、帰還Ｐ型ＦＥＴ１０４のゲート端子である第６の制御端子に等電位で接続されたゲート端子である第９の制御端子と、固定電位Ｖ３に接続されたソース端子である第１７の電流端子と、出力端子ＯＵＴに接続されたドレイン端子である第１８の電流端子とを有する。電流源ＦＥＴ１０３は、駆動Ｎ型ＦＥＴ１０１のドレイン端子である第１４の電流端子に電流を供給する。
　このような構成によれば、増幅回路内の余分な定常電流が低減することによって、出力波形の立ち上がり（セトリング時間）および立ち下がり（セトリング時間）を短くすることができる。また、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５からなるＣＭＯＳインバータに流れる貫通電流が低減するため、消費電力が低減する。さらに、入出力特性が線形となる範囲が全体的にシフトするため、増幅回路の消費電力を低減し、ホットキャリア発生を抑制することができる。また、２つの帰還トランジスタのゲート－ソース間電圧が揃うため、設計パラメータ（しきい値電圧、ゲート長とゲート幅の比、ゲート酸化膜容量など）が対称な帰還トランジスタから成るインバータを構成することができ、設計自由度および汎用性が高まる。また、駆動Ｎ型ＦＥＴ１０１のソースおよび負荷ＦＥＴ１０２のドレイン（たとえば、図８におけるノードＸ）と、帰還Ｐ型ＦＥＴ１０４のドレインおよび帰還Ｎ型ＦＥＴ１０５のドレイン（出力端子ＯＵＴ）との間の電位差が０ＶになるようにＶ１またはＶ２を調整することによって、定常状態Ｉｏｕｔ＝０でＩ０＝０となり、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５のソース－ドレイン間電流が同等になる。したがって、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの入出力特性が対称となるとともに、増幅回路内の余分な定常電流が低減する。
　なお、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。
　また、上記の構成に本願明細書に例が示された他の構成を適宜追加した場合、すなわち、上記の構成としては言及されなかった本願明細書中の他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
　また、以上に記載された実施の形態によれば、駆動Ｎ型ＦＥＴ１０１のソース端子である第１３の電流端子と負荷ＦＥＴ１０２のドレイン端子である第１６の電流端子との接続点と、出力端子ＯＵＴとが、選択的に短絡可能である。このような構成によれば、また、駆動Ｎ型ＦＥＴ１０１のソースおよび負荷ＦＥＴ１０２のドレイン（たとえば、図８におけるノードＸ）と、帰還Ｐ型ＦＥＴ１０４のドレインおよび帰還Ｎ型ＦＥＴ１０５のドレイン（出力端子ＯＵＴ）との間の電位差が０ＶになるようにＶ１またはＶ２を調整することによって、定常状態Ｉｏｕｔ＝０でＩ０＝０となり、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５のソース－ドレイン間電流が同等になる。したがって、帰還Ｐ型ＦＥＴ１０４および帰還Ｎ型ＦＥＴ１０５から成るＣＭＯＳインバータの入出力特性が対称となるとともに、増幅回路内の余分な定常電流が低減する。
　また、以上に記載された実施の形態によれば、増幅回路は、第１の導電型の第１のトランジスタと、第１の導電型の駆動Ｎ型ＦＥＴ１０１と、第３の導電型の電界効果トランジスタである負荷ＦＥＴ１０２とを備える。ここで、第１のトランジスタは、たとえば、帰還Ｎ型ＦＥＴ１０５、帰還Ｐ型ＦＥＴ１０４などのうちのいずれか１つに対応するものである。帰還Ｎ型ＦＥＴ１０５は、第１の制御端子と、固定電位Ｖ３に接続された第１の電流端子と、出力端子ＯＵＴに接続された第２の電流端子とを有する。駆動Ｎ型ＦＥＴ１０１は、入力端子ＩＮに接続された第２の制御端子と、出力端子ＯＵＴに接続された第３の電流端子と、帰還Ｎ型ＦＥＴ１０５の第１の制御端子に接続された第４の電流端子とを有する。負荷ＦＥＴ１０２は、固定電位Ｖ１に接続されたゲート端子である第３の制御端子と、接地電位に接続されたソース端子である第５の電流端子と、出力端子ＯＵＴに接続されたドレイン端子である第６の電流端子とを有する。
　このような構成によれば、増幅回路内の余分な定常電流が低減することによって、出力波形の立ち上がり（セトリング時間）および立ち下がり（セトリング時間）を短くすることができる。また、トランジスタ数が少ないため、雑音を低減することができる。ここで、Ｎ型駆動トランジスタが出力波形の立ち上がりを、Ｐ型帰還トランジスタが出力波形の立ち下がりをそれぞれ担うことができる。または、Ｐ型駆動トランジスタが出力波形の立ち下がりを、Ｎ型帰還トランジスタが出力波形の立ち上がりをそれぞれ担うことができる。そのため、立ち上がりセトリング時間または立ち下がりセトリング時間を短縮することができる。
　また、以上に記載された実施の形態によれば、帰還Ｎ型ＦＥＴ１０５は、電界効果トランジスタである。そして、帰還Ｎ型ＦＥＴ１０５の第１の制御端子はゲート端子であり、帰還Ｎ型ＦＥＴ１０５の第１の電流端子はソース端子であり、帰還Ｎ型ＦＥＴ１０５の第２の電流端子はドレイン端子である。また、駆動Ｎ型ＦＥＴ１０１は、電界効果トランジスタである。そして、駆動Ｎ型ＦＥＴ１０１の第２の制御端子はゲート端子であり、駆動Ｎ型ＦＥＴ１０１の第３の電流端子はソース端子であり、駆動Ｎ型ＦＥＴ１０１の第４の電流端子はドレイン端子である。さらに、増幅回路は、駆動Ｎ型ＦＥＴ１０１の第４の電流端子に電流を供給する電流源ＦＥＴ１０３を備える。このような構成によれば、増幅回路内の余分な定常電流が低減することによって、出力波形の立ち上がり（セトリング時間）および立ち下がり（セトリング時間）を短くすることができる。また、トランジスタ数が少ないため、雑音を低減することができる。
　また、以上に記載された実施の形態によれば、電流源ＦＥＴ１０３は、固定電位Ｖ２に接続されたゲート端子である第４の制御端子と、電源電位Ｖｄｄに接続されたソース端子である第７の電流端子と、駆動Ｎ型ＦＥＴ１０１の第４の電流端子に接続されたドレイン端子である第８の電流端子とを有する、第１の導電型と異なる第４の導電型の電界効果トランジスタである。このような構成によれば、増幅回路内の余分な定常電流が低減することによって、出力波形の立ち上がり（セトリング時間）および立ち下がり（セトリング時間）を短くすることができる。また、トランジスタ数が少ないため、雑音を低減することができる。
　また、以上に記載された実施の形態によれば、固定電位Ｖ２は、入力端子ＩＮに接続される。このような構成によれば、電流源ＦＥＴ１０３のゲートを入力端子に接続したためノードＡの電圧変化が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立ち上がり時よりも立ち下がり時において、出力帰還速度が大きくなる。そのため、増幅回路１３００の出力波形において、立ち上がりおよび立ち下がりは急峻となる一方で、立ち上がりおよび立ち下がりのオーバーシュートおよびアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路１３００の出力波形の立ち上がり時間ｔｒおよび立ち下がり時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。
　また、以上に記載された実施の形態によれば、増幅回路は、第１の導電型の第１の電界効果トランジスタと、第１の導電型の第２の電界効果トランジスタと、第３の導電型の第３の電界効果トランジスタと、第１の導電型と異なる第４の導電型の第４の電界効果トランジスタとを備える。ここで、第１の電界効果トランジスタは、たとえば、帰還Ｎ型ＦＥＴ１０５、帰還Ｐ型ＦＥＴ１０４などのうちの少なくとも１つに対応するものである。また、第２の電界効果トランジスタは、たとえば、駆動Ｎ型ＦＥＴ１０１、駆動Ｐ型ＦＥＴ２０１などのうちの少なくとも１つに対応するものである。また、第３の電界効果トランジスタは、たとえば、負荷ＦＥＴ１０２、負荷ＦＥＴ２０２などのうちの少なくとも１つに対応するものである。また、第４の電界効果トランジスタは、たとえば、電流源ＦＥＴ１０３、電流源ＦＥＴ２０３などのうちの少なくとも１つに対応するものである。帰還Ｎ型ＦＥＴ１０５は、第１のゲート端子と、固定電位Ｖ３に接続された第１のソース端子と、出力端子ＯＵＴに接続された第１のドレイン端子とを有する。駆動Ｎ型ＦＥＴ１０１は、入力端子ＩＮに接続された第２のゲート端子と、出力端子ＯＵＴに接続された第２のソース端子と、帰還Ｎ型ＦＥＴ１０５の第１のゲート端子に接続された第２のドレイン端子とを有する。負荷ＦＥＴ１０２は、固定電位Ｖ１に接続された第３のゲート端子と、接地電位に接続された第３のソース端子と、出力端子ＯＵＴに接続された第３のドレイン端子とを有する。電流源ＦＥＴ１０３は、入力端子ＩＮに接続された第４のゲート端子と、電源電位Ｖｄｄに接続された第４のソース端子と、駆動Ｎ型ＦＥＴ１０１の第２のドレイン端子に接続された第４のドレイン端子とを有する。
　このような構成によれば、増幅回路内の余分な定常電流が低減することによって、出力波形の立ち上がり（セトリング時間）および立ち下がり（セトリング時間）を短くすることができる。また、トランジスタ数が少ないため、雑音を低減することができる。ここで、Ｎ型駆動トランジスタが出力波形の立ち上がりを、Ｐ型帰還トランジスタが出力波形の立ち下がりをそれぞれ担うことができる。または、Ｐ型駆動トランジスタが出力波形の立ち下がりを、Ｎ型帰還トランジスタが出力波形の立ち上がりをそれぞれ担うことができる。そのため、立ち上がりセトリング時間または立ち下がりセトリング時間を短縮することができる。また、電流源ＦＥＴ１０３のゲートを入力端子に接続したためノードＡの電圧変化が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立ち上がり時よりも立ち下がり時において、出力帰還速度が大きくなる。そのため、増幅回路１３００の出力波形において、立ち上がりおよび立ち下がりは急峻となる一方で、立ち上がりおよび立ち下がりのオーバーシュートおよびアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路１３００の出力波形の立ち上がり時間ｔｒおよび立ち下がり時間ｔｆが短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。
　また、以上に記載された実施の形態によれば、固定電位Ｖ３が接地電位と等しい。このような構成によれば、回路の自由度が高まる。
　また、以上に記載された実施の形態によれば、固定電位Ｖ３が固定電位Ｖ１と等しい。このような構成によれば、電源端子が一本減るので回路の利便性が高まる。
　＜以上に記載された実施の形態の変形例について＞
　以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、限定的なものではないものとする。
　したがって、例が示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態における構成要素と組み合わせる場合が含まれるものとする。
　また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
　また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
　さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
　また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
　また、本願明細書における説明は、本技術に関連するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
　１００，１５０，１６０，２００，２５０，２６０，３００，５００，６００，７００，８００，９００，１０００，１１００，１２００，１３００，１４００　増幅回路、１０１　駆動Ｎ型ＦＥＴ、１０２，２０２　負荷ＦＥＴ、１０３，２０３　電流源ＦＥＴ、１０４　帰還Ｐ型ＦＥＴ、１０５　帰還Ｎ型ＦＥＴ、１１０，２１０　ソースフォロワ回路、１２０，２２０　ＳＳＦ回路、１６１，２６１　スイッチ、１６２，２６２　差動増幅器、２０１　駆動Ｐ型ＦＥＴ、５０４　帰還ＰＮＰ型ＢＪＴ、６０５　帰還ＮＰＮ型ＢＪＴ、７０１　駆動ＮＰＮ型ＢＪＴ、７２０，８２０　ＦＥＴ入力ＩＤ回路、８０１　駆動ＰＮＰ型ＢＪＴ、９１０，１０１０　エミッタフォロワ回路、９２０，１０２０　ＩＤ回路。

Claims (28)

  1. 　入力端子に入力された信号を増幅して出力端子に出力する増幅回路であり、
    　第１の制御端子と、第１の電位に接続された第１の電流端子と、前記出力端子に接続された第２の電流端子とを有する第１の導電型の第１のトランジスタと、
    　前記入力端子に接続された第２の制御端子と、前記出力端子に接続された第３の電流端子と、前記第１のトランジスタの前記第１の制御端子に接続された第４の電流端子とを有する第１導電型と異なる第２導電型の第２のトランジスタと、
    　第１の固定電位に接続されたゲート端子である第３の制御端子と、第２の電位に接続されたソース端子である第５の電流端子と、前記出力端子に接続されたドレイン端子である第６の電流端子とを有する、第３の導電型の電界効果トランジスタである第３のトランジスタと、
    　前記第１のトランジスタの前記第１の制御端子に等電位で接続されたゲート端子である第４の制御端子と、第３の固定電位に接続されたソース端子である第７の電流端子と、前記出力端子に接続されたドレイン端子である第８の電流端子とを有する、第１の導電型と異なる第４の導電型の電界効果トランジスタである第４のトランジスタとを備える、
    　増幅回路。
  2. 　請求項１に記載の増幅回路であり、
    　前記第１のトランジスタは、バイポーラトランジスタであり、
    　前記第１のトランジスタの前記第１の制御端子はベース端子であり、
    　前記第１のトランジスタの前記第１の電流端子はエミッタ端子であり、
    　前記第１のトランジスタの前記第２の電流端子はコレクタ端子である、
    　増幅回路。
  3. 　請求項２に記載の増幅回路であり、
    　前記第２のトランジスタは、バイポーラトランジスタであり、
    　前記第２のトランジスタの前記第２の制御端子はベース端子であり、
    　前記第２のトランジスタの前記第３の電流端子はエミッタ端子であり、
    　前記第２のトランジスタの前記第４の電流端子はコレクタ端子である、
    　増幅回路。
  4. 　請求項２に記載の増幅回路であり、
    　前記第２のトランジスタは、電界効果トランジスタであり、
    　前記第２のトランジスタの前記第２の制御端子はゲート端子であり、
    　前記第２のトランジスタの前記第３の電流端子はソース端子であり、
    　前記第２のトランジスタの前記第４の電流端子はドレイン端子である、
    　増幅回路。
  5. 　請求項１に記載の増幅回路であり、
    　前記第１のトランジスタは、電界効果トランジスタであり、
    　前記第１のトランジスタの前記第１の制御端子はゲート端子であり、
    　前記第１のトランジスタの前記第１の電流端子はソース端子であり、
    　前記第１のトランジスタの前記第２の電流端子はドレイン端子であり、
    　前記第２のトランジスタは、電界効果トランジスタであり、
    　前記第２のトランジスタの前記第２の制御端子はゲート端子であり、
    　前記第２のトランジスタの前記第３の電流端子はソース端子であり、
    　前記第２のトランジスタの前記第４の電流端子はドレイン端子であり、
    　前記増幅回路は、前記第２のトランジスタの前記第４の電流端子に電流を供給する電流源素子をさらに備える、
    　増幅回路。
  6. 　請求項５に記載の増幅回路であり、
    　前記電流源素子は、第２の固定電位に接続されたゲート端子である第５の制御端子と、前記第１の電位に接続されたソース端子である第９の電流端子と、前記第２のトランジスタの前記第４の電流端子に接続されたドレイン端子である第１０の電流端子とを有する第１の導電型の電界効果トランジスタとしての第５のトランジスタである、
    　増幅回路。
  7. 　請求項６に記載の増幅回路であり、
    　前記第２の固定電位は、前記入力端子に接続される、
    　増幅回路。
  8. 　請求項６または７に記載の増幅回路であり、
    　定常状態のとき、前記第２のトランジスタの前記第３の電流端子と前記第３のトランジスタのドレイン端子である前記第６の電流端子との接続点と、前記出力端子との間には電流が流れない、
    　増幅回路。
  9. 　請求項８に記載の増幅回路であり、
    　前記第１の電位は電源電位Ｖｄｄであり、前記第２の電位は接地電位であり、
    　βｌｎは、前記第３のトランジスタの利得係数であり、
    　λｌｎは、前記第３のトランジスタのチャネル長変調係数であり、
    　βｃｐは、前記電流源素子の利得係数であり、
    　λｃｐは、前記電流源素子のチャネル長変調係数であり、
    　Ｖ１は、前記第１の固定電位であり、
    　Ｖ２は、前記第２の固定電位であり、
    　ＶＡは、前記第１のトランジスタの前記第１の制御端子における電位であり、
    　Ｖｔｈｌｎは、前記第３のトランジスタのしきい値電圧であり、
    　Ｖｔｈｃｐは、前記電流源素子のしきい値電圧である場合に、
    　定常状態において、以下の関係を満たす、
    Figure JPOXMLDOC01-appb-M000001
     　増幅回路。
  10. 　請求項８に記載の増幅回路であり、
    　前記第１の電位は電源電位Ｖｄｄであり、前記第２の電位は接地電位であり、
    　βｌｎは、前記第３のトランジスタの利得係数であり、
    　βｃｐは、前記電流源素子の利得係数であり、
    　Ｖ１は、前記第１の固定電位であり、
    　Ｖ２は、前記第２の固定電位であり、
    　Ｖｔｈｌｎは、前記第３のトランジスタのしきい値電圧であり、
    　Ｖｔｈｃｐは、前記電流源素子のしきい値電圧である場合に、
    　定常状態において、以下の関係を満たす、
    Figure JPOXMLDOC01-appb-M000002
     　増幅回路。
  11. 　請求項８に記載の増幅回路であり、
    　前記第１の電位は接地電位であり、前記第２の電位は電源電位Ｖｄｄであり、
    　βｌｐは、前記第３のトランジスタの利得係数であり、
    　λｌｐは、前記第３のトランジスタのチャネル長変調係数であり、
    　βｃｎは、前記電流源素子の利得係数であり、
    　λｃｎは、前記電流源素子のチャネル長変調係数であり、
    　Ｖ１は、前記第１の固定電位であり、
    　Ｖ２は、前記第２の固定電位であり、
    　ＶＡは、前記第１のトランジスタの前記第１の制御端子における電位であり、
    　Ｖｔｈｌｐは、前記第３のトランジスタのしきい値電圧であり、
    　Ｖｔｈｃｎは、前記電流源素子のしきい値電圧である場合に、
    　定常状態において、以下の関係を満たす、
    Figure JPOXMLDOC01-appb-M000003
     　増幅回路。
  12. 　請求項８に記載の増幅回路であり、
    　前記第１の電位は接地電位であり、前記第２の電位は電源電位Ｖｄｄであり、
    　βｌｐは、前記第３のトランジスタの利得係数であり、
    　βｃｎは、前記電流源素子の利得係数であり、
    　Ｖ１は、前記第１の固定電位であり、
    　Ｖ２は、前記第２の固定電位であり、
    　Ｖｔｈｌｐは、前記第３のトランジスタのしきい値電圧であり、
    　Ｖｔｈｃｎは、前記電流源素子のしきい値電圧である場合に、
    　定常状態において、以下の関係を満たす、
    Figure JPOXMLDOC01-appb-M000004
     　増幅回路。
  13. 　請求項９から１２のうちのいずれか１つに記載の増幅回路であり、
    　前記第１の固定電位と前記第２の固定電位との和は、前記電源電位Ｖｄｄと等しい、
    　増幅回路。
  14. 　請求項８から１３のうちのいずれか１つに記載の増幅回路であり、
    　βｆｂｐは、前記第１のトランジスタの利得係数であり、
    　βｆｂｎは、前記第４のトランジスタの利得係数であり、
    　Ｖｔｈｆｂｐは、前記第１のトランジスタのしきい値電圧であり、
    　Ｖｔｈｆｂｎは、前記第４のトランジスタのしきい値電圧である場合に、
    　－Ｖｔｈｆｂｐ＝Ｖｔｈｆｂｎ　かつ　βｆｂｐ＝βｆｂｎ　である、
    　増幅回路。
  15. 　入力端子に入力された信号を増幅して出力端子に出力する増幅回路であり、
    　ゲート端子である第１の制御端子と、第１の電位に接続されたソース端子である第１の電流端子と、前記出力端子に接続されたドレイン端子である第２の電流端子とを有する、第１の導電型の電界効果トランジスタである第１のトランジスタと、
    　前記入力端子に接続されたゲート端子である第２の制御端子と、ソース端子である第３の電流端子と、前記第１のトランジスタのゲート端子である前記第１の制御端子に接続されたドレイン端子である第４の電流端子とを有する、第１の導電型と異なる第２の導電型の電界効果トランジスタである第２のトランジスタと、
    　第１の固定電位に接続されたゲート端子である第３の制御端子と、第２の電位に接続されたソース端子である第５の電流端子と、前記第２のトランジスタのソース端子である前記第３の電流端子に接続されたドレイン端子である第６の電流端子とを有する、第２の導電型の電界効果トランジスタである第３のトランジスタと、
    　前記第１のトランジスタのゲート端子である前記第１の制御端子に等電位で接続されたゲート端子である第４の制御端子と、第３の固定電位に接続されたソース端子である第７の電流端子と、前記出力端子に接続されたドレイン端子である第８の電流端子とを有する、第２の導電型の電界効果トランジスタである第４のトランジスタと、
    　前記第２のトランジスタのドレイン端子である前記第４の電流端子に電流を供給する電流源素子と、
    　第１の差動入力端子が、前記第２のトランジスタのソース端子である前記第３の電流端子と前記第３のトランジスタのドレイン端子である前記第６の電流端子との接続点に接続され、第２の差動入力端子が、前記出力端子に接続された差動増幅器と、
    　前記差動増幅器の前記第１の差動入力端子と前記第２の差動入力端子とを接続するか否かを切り替えることができる開閉器とを備える、
    　増幅回路。
  16. 　請求項５から１５のうちのいずれか１つに記載の増幅回路であり、
    　前記第１のトランジスタおよび前記第４のトランジスタは、エンハンスメント型のトランジスタである、
    　増幅回路。
  17. 　請求項５から１６のうちのいずれか１つに記載の増幅回路であり、
    　前記電流源素子、前記第２のトランジスタ、および、前記第３のトランジスタは、デプレッション型のトランジスタである、
    　増幅回路。
  18. 　請求項８に記載の増幅回路と、
    　前記第２のトランジスタの前記第３の電流端子と前記第３のトランジスタのドレイン端子である前記第６の電流端子との接続点と、前記出力端子との間に電流が流れない条件を満たすための前記第１の固定電位および前記第２の固定電位を決定するために使用される評価回路とを備える複合回路であり、
    　前記評価回路は、
    　　ゲート端子である第６の制御端子と、前記第１の電位に接続されたソース端子である第１１の電流端子と、前記出力端子に接続されたドレイン端子である第１２の電流端子とを有する、第１の導電型の電界効果トランジスタである第６のトランジスタと、
    　　前記入力端子に接続されたゲート端子である第７の制御端子と、ソース端子である第１３の電流端子と、前記第６のトランジスタのゲート端子である前記第６の制御端子に接続されたドレイン端子である第１４の電流端子とを有する、第１の導電型と異なる第２の導電型の電界効果トランジスタである第７のトランジスタと、
    　　前記第１の固定電位に接続されたゲート端子である第８の制御端子と、前記第２の電位に接続されたソース端子である第１５の電流端子と、前記第７のトランジスタのソース端子である前記第１３の電流端子に接続されたドレイン端子である第１６の電流端子とを有する、第１の導電型と異なる第２の導電型の電界効果トランジスタである第８のトランジスタと、
    　　前記第６のトランジスタのゲート端子である前記第６の制御端子に等電位で接続されたゲート端子である第９の制御端子と、第３の固定電位に接続されたソース端子である第１７の電流端子と、前記出力端子に接続されたドレイン端子である第１８の電流端子とを有する、第２の導電型の電界効果トランジスタである第９のトランジスタと、
    　　前記第７のトランジスタのドレイン端子である前記第１４の電流端子に電流を供給する電流源素子とを備える、
    　複合回路。
  19. 　請求項１８に記載の複合回路であり、
    　前記第７のトランジスタのソース端子である前記第１３の電流端子と前記第８のトランジスタのドレイン端子である前記第１６の電流端子との接続点と、前記出力端子とが、選択的に短絡可能である、
    　複合回路。
  20. 　入力端子に入力された信号を増幅して出力端子に出力する増幅回路であり、
    　第１の制御端子と、第３の固定電位に接続された第１の電流端子と、前記出力端子に接続された第２の電流端子とを有する第１の導電型の第１のトランジスタと、
    　前記入力端子に接続された第２の制御端子と、前記出力端子に接続された第３の電流端子と、前記第１のトランジスタの前記第１の制御端子に接続された第４の電流端子とを有する、第１の導電型の第２のトランジスタと、
    　第１の固定電位に接続されたゲート端子である第３の制御端子と、第２の電位に接続されたソース端子である第５の電流端子と、前記出力端子に接続されたドレイン端子である第６の電流端子とを有する、第３の導電型の電界効果トランジスタである第３のトランジスタとを備える、
    　増幅回路。
  21. 　請求項２０に記載の増幅回路であり、
    　前記第１のトランジスタは、電界効果トランジスタであり、
    　前記第１のトランジスタの前記第１の制御端子はゲート端子であり、
    　前記第１のトランジスタの前記第１の電流端子はソース端子であり、
    　前記第１のトランジスタの前記第２の電流端子はドレイン端子であり、
    　前記第２のトランジスタは、電界効果トランジスタであり、
    　前記第２のトランジスタの前記第２の制御端子はゲート端子であり、
    　前記第２のトランジスタの前記第３の電流端子はソース端子であり、
    　前記第２のトランジスタの前記第４の電流端子はドレイン端子であり、
    　前記増幅回路は、前記第２のトランジスタの前記第４の電流端子に電流を供給する電流源素子をさらに備える、
    　増幅回路。
  22. 　請求項２１に記載の増幅回路であり、
    　前記電流源素子は、第２の固定電位に接続されたゲート端子である第４の制御端子と、第１の電位に接続されたソース端子である第７の電流端子と、前記第２のトランジスタの前記第４の電流端子に接続されたドレイン端子である第８の電流端子とを有する、第１の導電型と異なる第４の導電型の電界効果トランジスタである、
    　増幅回路。
  23. 　請求項２２に記載の増幅回路であり、
    　前記第２の固定電位は、前記入力端子に接続される、
    　増幅回路。
  24. 　入力端子に入力された信号を増幅して出力端子に出力する増幅回路であり、
    　第１のゲート端子と、第３の固定電位に接続された第１のソース端子と、前記出力端子に接続された第１のドレイン端子とを有する、第１の導電型の第１の電界効果トランジスタと、
    　前記入力端子に接続された第２のゲート端子と、前記出力端子に接続された第２のソース端子と、前記第１の電界効果トランジスタの前記第１のゲート端子に接続された第２のドレイン端子とを有する、第１の導電型の第２の電界効果トランジスタと、
    　第１の固定電位に接続された第３のゲート端子と、第２の電位に接続された第３のソース端子と、前記出力端子に接続された第３のドレイン端子とを有する、第３の導電型の第３の電界効果トランジスタと、
    　前記入力端子に接続された第４のゲート端子と、第１の電位に接続された第４のソース端子と、前記第２の電界効果トランジスタの前記第２のドレイン端子に接続された第４のドレイン端子とを有する、第１の導電型と異なる第４の導電型の第４の電界効果トランジスタとを備える、
    　増幅回路。
  25. 　請求項１から１７、２０から２４のうちのいずれか１つに記載の増幅回路であり、
    　前記第３の固定電位が前記第２の電位と等しい、
    　増幅回路。
  26. 　請求項１８または１９に記載の複合回路であり、
    　前記第３の固定電位が前記第２の電位と等しい、
    　複合回路。
  27. 　請求項１から１７、２０から２４のうちのいずれか１つに記載の増幅回路であり、
    　前記第３の固定電位が前記第１の固定電位と等しい、
    　増幅回路。
  28. 　請求項１８または１９に記載の複合回路であり、
    　前記第３の固定電位が前記第１の固定電位と等しい、
    　複合回路。
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