WO2019031553A1 - カスコード増幅回路 - Google Patents

カスコード増幅回路 Download PDF

Info

Publication number
WO2019031553A1
WO2019031553A1 PCT/JP2018/029797 JP2018029797W WO2019031553A1 WO 2019031553 A1 WO2019031553 A1 WO 2019031553A1 JP 2018029797 W JP2018029797 W JP 2018029797W WO 2019031553 A1 WO2019031553 A1 WO 2019031553A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
transistor
transistors
gain
bias
Prior art date
Application number
PCT/JP2018/029797
Other languages
English (en)
French (fr)
Inventor
伸耕 別府
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Publication of WO2019031553A1 publication Critical patent/WO2019031553A1/ja
Priority to US16/784,494 priority Critical patent/US11201594B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0211—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the supply voltage or current
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/34—Negative-feedback-circuit arrangements with or without positive feedback
    • H03F1/342—Negative-feedback-circuit arrangements with or without positive feedback in field-effect transistor amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/129—Indexing scheme relating to amplifiers there being a feedback over the complete amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/21—Bias resistors are added at the input of an amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/294—Indexing scheme relating to amplifiers the amplifier being a low noise amplifier [LNA]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier

Definitions

  • the present invention relates to a cascode amplification circuit used for, for example, a low noise amplifier.
  • a low noise amplifier for mobile phone terminals aims to amplify a signal taken from an antenna.
  • a cascode amplification circuit capable of obtaining low noise and high gain is disclosed in, for example, Patent Document 1.
  • the strength of the radio wave incident on the antenna largely depends on the distance from the base station. However, it is preferable to always input a signal of constant intensity to the demodulation circuit connected to the rear stage of the LNA. For this reason, the LNA “gain switching function” is implemented in recent LNA products. An LNA having such a gain switching function reduces the gain of the LNA near the base station and increases the gain of the LNA at a location far from the base station.
  • the non-linearity of the LNA core circuit causes distortion in the waveform.
  • the distortion of the waveform means that the original information possessed by the radio signal is lost. As a result, this leads to deterioration of the reception sensitivity. That is, when the input signal strength is high, the performance required of the LNA is “a small gain and a small distortion”.
  • an object of the present invention is to provide an amplifier circuit that achieves both low noise and linearity in accordance with the strength of an input signal.
  • the cascode amplification circuit of the present invention is A first transistor circuit configured by a plurality of parallel-connected transistors in which a signal is externally input to a signal input unit; A load circuit connected between the first transistor circuit and a power supply line; One or more second transistors cascode-connected between the load circuit and the first transistor circuit; A bias circuit that selectively supplies a bias voltage to the plurality of transistors; It is characterized by having.
  • the cascode connection of the first transistor circuit and the second transistor constitutes an amplifier circuit with low current consumption and high gain, and by selectively supplying a bias voltage to a plurality of transistors, The effective transistor size of the first transistor circuit changes, which provides a predetermined gain and linearity.
  • the plurality of transistors include transistors having different gate widths.
  • the effective transistor size of the first transistor circuit can be set in multiple stages with a small number of transistors, and the characteristic setting range of gain and linearity can be easily broadened.
  • the effective transistor size of the first transistor circuit may be multistaged while the number of transistors is small.
  • the gain and linearity characteristic setting range can be easily broadened.
  • the bias circuit, the first transistor circuit and the second transistor are configured in a single die.
  • the amplification circuit can be miniaturized because the amplification circuit with the bias circuit is completed by a single die.
  • an amplifier circuit having predetermined gain and linearity can be obtained with low current consumption and high gain characteristics.
  • FIG. 1 is a circuit diagram of an amplifier circuit 101 according to the first embodiment.
  • FIG. 2 is a circuit diagram of an amplifier circuit 102 according to the second embodiment.
  • FIG. 3 is a plan view showing the structure inside the chip of the amplifier circuit 102.
  • FIG. 4 is a circuit diagram of an amplifier circuit 103A of the third embodiment.
  • FIG. 5 is a circuit diagram of another amplifier circuit 103B of the third embodiment.
  • FIG. 1 is a circuit diagram of an amplifier circuit 101 according to the first embodiment.
  • the amplifier circuit 101 includes a first transistor circuit MM1 to which a signal is externally input to a signal input portion Pi, a load circuit connected between the first transistor circuit MM1 and a power supply line Vdd, and the load circuit. It is a cascode amplification circuit including a second transistor (MOS-FET) M2 cascode-connected between it and the first transistor circuit MM1.
  • the load circuit is formed of a parallel circuit of a load inductor Ld and a capacitor Cd.
  • the gate of the second transistor M2 is grounded via the capacitor Cg.
  • An inductor (feedback inductor) Ls is connected between the source of the first transistor circuit MM1 and the ground.
  • a capacitor Ci is connected between the signal input terminal Pin of the amplifier circuit 101 and the signal input part Pi.
  • a capacitor Co is connected between a connection point of the load circuit and the second transistor M2 and the signal output terminal Pout of the amplifier circuit 101.
  • the first transistor circuit MM1 is composed of a plurality of transistors (MOS-FETs) M11, M12... M13 connected in parallel.
  • the gates of the transistors M11, M12, and M13 are connected to the signal input unit Pi via the capacitors Ci1, Ci2, and Ci3.
  • the gates of the transistors M11, M12 and M13 are connected to the bias circuit 3 via the resistors R1, R2 and R3.
  • the amplification circuit 101 is used, for example, as an LNA of the first stage of a reception circuit that performs cellular communication.
  • the bias circuit 3 applies a bias voltage to the gates of the transistors M11, M12, and M13 so that the transistors M11, M12, and M13 selectively enter the active state / non-active state.
  • the gate voltage Vg 0 is set to non-active, and a predetermined positive voltage is applied to the gate to set the active state.
  • the transistor in the non-active state is cut off, and the drain and source are substantially open.
  • the number of transistors connected in parallel can be switched by selectively supplying a bias voltage to the plurality of transistors M11, M12,.
  • the effective transistor size (equivalent size) of the first transistor circuit MM1 can be changed to thereby determine the gain and the linearity. That is, when the input signal is small and the gain is required more than linearity (in the case of gain emphasis), the number of transistors to be operated among the plurality of transistors M11, M12. In the case where linearity is required rather than gain (in the case of emphasis on linearity), the number of transistors to be operated among the plurality of transistors M11, M12... M13 is reduced.
  • a plurality of transistors constituting the first transistor circuit MM1 are connected in parallel, and a switch transistor for selectively inputting a signal is provided at the gates of these transistors, which is configured to simply switch the circuit.
  • the NF improvement effect can be expected, and low noise and linearity can be made compatible with each other according to the strength of the input signal.
  • Second Embodiment In the second embodiment, an amplifier circuit different from the first embodiment in the configuration of the first transistor circuit is shown.
  • FIG. 2 is a circuit diagram of an amplifier circuit 102 according to the second embodiment.
  • the configuration of the first transistor circuit MM1 is different from that of the amplification circuit 101 shown in FIG.
  • the first transistor circuit MM1 is configured by the transistors M11 and M12 having different gate widths.
  • the gate widths of the transistor M11 and the transistor M12 are in a 1: 2 relationship.
  • the bias circuit 3 can set the application state of the bias voltage to the transistors M11 and M12 to one of four (as a power of 2), and set the effective transistor size of the first transistor circuit to four (as a square of 2) can do.
  • the effective transistor size of the first transistor circuit can be set in multiple stages while the number of transistors is small, and the characteristic setting range of gain and linearity can be easily widened. That is, when the input signal is small and gain is required more than linearity, the effective transistor size of the first transistor circuit MM1 is increased, and when the input signal is large and linearity is required more than gain, The effective transistor size of the first transistor circuit MM1 is reduced.
  • FIG. 3 is a plan view showing the structure inside the chip of the amplifier circuit 102. As shown in FIG. A die 10 is provided inside the chip. On this die 10, the bias circuit 3 and the other parts (main parts of the amplification circuit 102) 2 shown in FIG. 2 are configured.
  • the bias circuit 3 is configured on a single die together with the first transistor circuit MM1 and the second transistor M2, etc., so that the amplifier circuit with a bias circuit is completed with a single die, so that the amplifier circuit is small.
  • the first transistor circuit MM1 may be configured of three or more transistors. In that case, if the gate width is in the relationship of 2 0 : 2 1 : 2 2 : 2 3 : ..., that is, if the ratio of the power of 2 is set, the first transistor circuit can be realized with a small number of transistors. It is possible to set the effective transistor size of V in more stages and easily widen the characteristic setting range of gain and linearity.
  • the third embodiment shows an example of an amplification circuit provided with a feedback circuit for controlling gain and linearity.
  • FIG. 4 is a circuit diagram of an amplifier circuit 103A of the third embodiment.
  • the load inductor Ld is a load circuit.
  • the feedback circuit 1 is connected between the connection P1 (the drain of the first transistor circuit MM1) of the load inductor Ld and the first transistor circuit MM1 and the signal input section Pi of the first transistor circuit MM1.
  • the feedback circuit 1 includes resistors R11 and R12, a capacitor C11, and a switch SW.
  • the other configuration is as shown in FIG.
  • the amount of feedback can be determined by the state of the switch SW of the feedback circuit 1, whereby the gain and linearity can be changed. That is, if both ends of the resistor R11 are shorted by turning on the switch SW to increase the feedback amount, the gain is suppressed and the linearity is enhanced. If the resistor R11 is inserted by turning off the switch SW and the feedback amount is reduced, the linearity is reduced but the gain is increased.
  • FIG. 5 is a circuit diagram of another amplifier circuit 103B of the third embodiment.
  • the configuration of the feedback circuit 1 is different from the example shown in FIG.
  • the feedback circuit 1 includes resistors R11A, R12A, R11B, and R12B, a capacitor C11, and switches SWA and SWB.
  • Resistors R11A and R12A, a switch SWA, and a capacitor C11 are connected between a connection portion P1 of the first transistor circuit MM1 and the second transistor M2 (the drain of the first transistor circuit MM1) and the signal input portion Pi of the first transistor circuit MM1.
  • the feedback circuit by is connected.
  • a feedback circuit including resistors R11B and R12B, a switch SWB, and a capacitor C11 is connected between a connection portion P2 (the drain of the second transistor M2) between the load inductor Ld and the second transistor M2 and the signal input portion Pi.
  • the feedback circuit 1 connected between the signal input unit Pi and a plurality of points (P1 and P2) between the load inductor Ld and the first transistor circuit MM1 may be provided.
  • predetermined gain and linearity can be obtained by controlling not only the effective transistor size (effective gate width) of the first transistor circuit MM1 but also the feedback amount of the feedback circuit 1. Further, by combining the control of the effective transistor size of the first transistor circuit MM1 and the control of the feedback amount, the setting range of the gain and the linearity can be broadened.
  • the gate bias voltages of the plurality of transistors constituting the first transistor circuit MM1 are controlled, but a predetermined transistor of the plurality of transistors is selected via the switch.
  • the circuit may be configured to be connected in parallel.
  • the cascode amplification circuit is configured by cascode connection of one second transistor M2, but the second transistor M2 is configured by a plurality of transistors connected in series. It may be When there are a plurality of second transistors, it is possible to adjust the output impedance. Therefore, impedance matching with the circuit in the subsequent stage can be facilitated. In addition, it is possible to adjust the current consumption.
  • a feedback circuit may be connected between the connection point of the second transistors and the signal input part Pi of the first transistor circuit MM1.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Amplifiers (AREA)

Abstract

増幅回路（１０１）は、信号入力部（Ｐｉ）に外部から信号が入力される第１トランジスタ回路（ＭＭ１）と、第１トランジスタ回路（ＭＭ１）と電源ライン（Ｖｄｄ）との間に接続された負荷回路と、この負荷回路と第１トランジスタ回路（ＭＭ１）との間にカスコード接続された第２トランジスタ（Ｍ２）と、を含むカスコード増幅回路である。第１トランジスタ回路（ＭＭ１）は並列接続された複数のトランジスタ（Ｍ１１，Ｍ１２，Ｍ１３）で構成され、複数のトランジスタ（Ｍ１１，Ｍ１２，Ｍ１３）に対して選択的にバイアス電圧を供給するバイアス回路（３）を備える。

Description

カスコード増幅回路
　本発明は、例えば低雑音増幅器等に用いられるカスコード増幅回路に関する。
　例えば携帯電話端末向けの低雑音増幅器（以下「LNA」）は、アンテナから取り入れた信号を増幅することを目的としている。低雑音且つ高利得が得られるカスコード増幅回路は例えば特許文献１に示されている。
特開２００７－６０４５８号公報
　アンテナに入射する電波の強度は、基地局からの距離に大きく依存する。しかし、LNAの後段に接続される復調回路に対しては、常に一定強度の信号が入力されることが好ましい。このため、最近のLNA製品にはLNAの「利得切り替え機能」が実装されている。このような利得切り替え機能を有するLNAは、基地局に近い場所でLNAの利得を小さくし、基地局から遠い場所ではLNAの利得を大きくして使用する。
　ここで、LNAに対して大きな信号を入力すると、LNAコア回路の非線形性により波形に歪みが生じる。波形が歪むということは、電波信号が持っていた元来の情報が失われることを意味する。よって、結果的に受信感度の劣化につながる。つまり、入力信号強度が高い場合にLNAに求められる性能は「利得が小さく、歪みも小さい」ことである。
　LNAに要求される最も重要な機能は、低雑音で且つ所定の利得を得ることである。しかし、LNAの非線形性を高めて低歪み特性を得ることと、上記「低雑音且つ所定利得を得ること」とはトレードオフの関係にある。つまり、従来技術では、低歪み特性を優先するとNF（Noise Figure）が劣化する傾向にあった。このように、従来技術では「低雑音且つ所定利得」を得つつ「低歪み特性」を得ることは困難であった。例えば特許文献１に示されている増幅回路では、高利得モードであるか高線形モードであるかに関わらず、初段のFETのバイアス状態は変わらない。したがって、上記「利得切り替え機能」を実装した場合でも、利得を小さくしたときの高線形性は期待できないし、利得を大きくしたときの低雑音性も期待できない。
　そこで、本発明の目的は、入力信号の強度に応じた低雑音性と線形性とを両立させる増幅回路を提供することにある。
　本発明のカスコード増幅回路は、
　信号入力部に外部から信号が入力され、並列接続された複数のトランジスタで構成される第１トランジスタ回路と、
　前記第１トランジスタ回路と電源ラインとの間に接続された負荷回路と、
　前記負荷回路と前記第１トランジスタ回路との間にカスコード接続された単一または複数の第２トランジスタと、
　前記複数のトランジスタに対して選択的にバイアス電圧を供給するバイアス回路と、
備えたことを特徴とする。
　上記構成により、第１トランジスタ回路と第２トランジスタとのカスコード接続により、低消費電流で高利得の増幅回路が構成され、且つ、複数のトランジスタに対して選択的にバイアス電圧を供給することで、第１トランジスタ回路の実効トランジスタサイズが変化し、そのことで、所定の利得および線形性が得られる。
　より詳細には、上記複数のトランジスタが全てオンする状態、すなわち高利得が必要な状態（利得重視モード）ではトランジスタに余計な寄生容量が付かないのでNFが確保される。複数のトランジスタのうち少なくとも１つがオフとなる状態の場合、すなわち高線形性が必要な状態（線形性重視モード）では、入力信号強度が高いので、高いNFは要求されず、上記寄生容量は問題とはならない。
　このように、本発明ではトランジスタを並列化して、「利得重視モード」と「線形性重視モード」とを切り替えることで、「低雑音且つ所定の利得」を得つつ「低歪み特性」を得ることができる。
　なお、前記複数のトランジスタは、ゲート幅のサイズが互いに異なるトランジスタを含むことが好ましい。これにより、少ないトランジスタの数で、第１トランジスタ回路の実効トランジスタサイズを多数段階に設定でき、利得および線形性の特性設定範囲を容易に広くすることができる。
　また、前記ゲート幅のサイズが互いに異なるトランジスタにおいて、各トランジスタのゲート幅のサイズの比率は２のべき乗の比率であると、少ないトランジスタ数でありながら、第１トランジスタ回路の実効トランジスタサイズを多数段階に設定でき、利得および線形性の特性設定範囲を容易に広くすることができる。
　また、前記バイアス回路、前記第１トランジスタ回路および前記第２トランジスタは単一のダイに構成されることが好ましい。これにより、単一のダイでバイアス回路付き増幅回路が完結するので、増幅回路が小型化できる。
　本発明によれば、低消費電流且つ高利得特性のもと、所定の利得および線形性を有する増幅回路が得られる。
図１は第１の実施形態に係る増幅回路１０１の回路図である。 図２は第２の実施形態に係る増幅回路１０２の回路図である。 図３は増幅回路１０２のチップ内部の構造を示す平面図である。 図４は、第３の実施形態の増幅回路１０３Ａの回路図である。 図５は、第３の実施形態の別の増幅回路１０３Ｂの回路図である。
　以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
《第１の実施形態》
　図１は第１の実施形態に係る増幅回路１０１の回路図である。この増幅回路１０１は、信号入力部Ｐｉに外部から信号が入力される第１トランジスタ回路ＭＭ１と、この第１トランジスタ回路ＭＭ１と電源ラインＶｄｄとの間に接続された負荷回路と、この負荷回路と第１トランジスタ回路ＭＭ１との間にカスコード接続された第２トランジスタ（MOS-FET）Ｍ２を備えるカスコード増幅回路である。上記負荷回路は負荷インダクタＬｄとキャパシタＣｄとの並列回路で構成される。
　第２トランジスタＭ２のゲートはキャパシタＣｇを介して接地されている。第１トランジスタ回路ＭＭ１のソースと接地との間にはインダクタ（帰還インダクタ）Ｌｓが接続されている。増幅回路１０１の信号入力端Ｐｉｎと信号入力部Ｐｉとの間にはキャパシタＣｉが接続されている。また、負荷回路と第２トランジスタＭ２との接続点と増幅回路１０１の信号出力端Ｐｏｕｔとの間にはキャパシタＣｏが接続されている。
　第１トランジスタ回路ＭＭ１は並列接続された複数のトランジスタ（MOS-FET）　Ｍ１１，Ｍ１２・・・Ｍ１３で構成されている。各トランジスタＭ１１，Ｍ１２，Ｍ１３のゲートはキャパシタＣｉ１，Ｃｉ２，Ｃｉ３を介して信号入力部Ｐｉに接続されている。また、各トランジスタＭ１１，Ｍ１２，Ｍ１３のゲートは抵抗Ｒ１，Ｒ２，Ｒ３を介してバイアス回路３に接続されている。
　増幅回路１０１は例えばセルラー通信を行う受信回路の初段のLNAとして用いられる。
　バイアス回路３はトランジスタＭ１１，Ｍ１２，Ｍ１３が選択的にActive状態／非Active状態となるように、それらのゲートに対してバイアス電圧を印加する。例えば、トランジスタＭ１１，Ｍ１２，Ｍ１３がエンハンスメント型のｎ型MOS-FETであれば、ゲート電圧Vg = 0 とすることで非Activeとし、所定の正電圧をゲートに印加することでActive状態とする。非Active状態のトランジスタはカットオフ状態であり、ドレイン・ソース間は実質的にオープンとなる。
　上記構成により、複数のトランジスタＭ１１，Ｍ１２・・・Ｍ１３に対して選択的にバイアス電圧を供給することで、並列接続されるトランジスタの数を切り替えることができる。このことで、第１トランジスタ回路ＭＭ１の実効トランジスタサイズ（等価的サイズ）を変化させ、そのことで、利得および線形性を定めることができる。つまり、入力信号が小さくて、線形性より利得が必要な場合（利得重視の場合）には、複数のトランジスタＭ１１，Ｍ１２・・・Ｍ１３のうち動作させるトランジスタの数を増やし、入力信号が大きくて、利得よりも線形性が必要な場合（線形性重視の場合）には、複数のトランジスタＭ１１，Ｍ１２・・・Ｍ１３のうち動作させるトランジスタの数を少なくする。
　高利得が必要な状態（利得重視モード）で、複数のトランジスタＭ１１，Ｍ１２・・・Ｍ１３を全てオンさせると、単に高利得となるだけでなく、オン状態のトランジスタの周囲には特性劣化を引き起こす付加回路が存在しなくなるのでNFが確保される。つまり、低雑音性と線形性とをより両立し易くなる。また、高線形性が必要な状態（線形性重視モード）では、複数のトランジスタＭ１１，Ｍ１２・・・Ｍ１３のうち一つまたは幾つかがオフ状態となるので、ゲートに寄生容量が付いて、NFが劣化することになるが、この「線形性重視モード」では、入力信号強度が高い状態であるので、高いNFは要求されず、NFの劣化は問題とはならない。つまり、低雑音性と線形性とをより両立し易くなる。
　例えば、第１トランジスタ回路ＭＭ１を構成する複数のトランジスタを並列接続し、それらトランジスタのゲートに、信号を選択的に入力するスイッチ用トランジスタを設けたような、単に回路を切り替えるように構成されたものに比べて、本実施形態によれば、NF改善効果が期待でき、入力信号の強度に応じた低雑音性と線形性とを両立させることができる。
《第２の実施形態》
　第２の実施形態では、第１の実施形態とは第１トランジスタ回路の構成が異なる増幅回路について示す。
　図２は第２の実施形態に係る増幅回路１０２の回路図である。図１に示した増幅回路１０１とは、第１トランジスタ回路ＭＭ１の構成が異なる。図２の増幅回路１０２では、ゲート幅が異なるトランジスタＭ１１，Ｍ１２で第１トランジスタ回路ＭＭ１が構成されている。トランジスタＭ１１とトランジスタＭ１２のゲート幅は１：２の関係にある。バイアス回路３はトランジスタＭ１１，Ｍ１２に対するバイアス電圧の印加状態を４通り（２のべき乗通り）のいずれかに設定でき、第１トランジスタ回路の実効トランジスタサイズを４通り（２の２乗通り）に設定することができる。このことにより、少ないトランジスタ数でありながら、第１トランジスタ回路の実効トランジスタサイズを多数段階に設定でき、利得および線形性の特性設定範囲を容易に広くすることができる。つまり、入力信号が小さくて、線形性より利得が必要な場合には、第１トランジスタ回路ＭＭ１の実効トランジスタサイズを大きくし、入力信号が大きくて、利得よりも線形性が必要な場合には、第１トランジスタ回路ＭＭ１の実効トランジスタサイズを小さくする。
　図３は増幅回路１０２のチップ内部の構造を示す平面図である。チップ内部にはダイ１０が設けられている。このダイ１０に、図２に示したバイアス回路３およびその他の部分（増幅回路１０２の主要部）２が構成されている。
　このように、バイアス回路３が第１トランジスタ回路ＭＭ１および第２トランジスタＭ２等とともに単一のダイに構成されることにより、単一のダイでバイアス回路付き増幅回路が完結するので、増幅回路が小型化できる。
　なお、第１トランジスタ回路ＭＭ１を３つ以上のトランジスタで構成してもよい。その場合に、ゲート幅が20：21：22：23：・・・の関係であれば、すなわち２のべき乗の比率に設定すれば、少ないトランジスタ数でありながら、第１トランジスタ回路の実効トランジスタサイズをより多数段階に設定でき、利得および線形性の特性設定範囲を容易に広くすることができる。
《第３の実施形態》
　第３の実施形態では、利得および線形性を制御するための帰還回路を備えた増幅回路の例を示す。
　図４は、第３の実施形態の増幅回路１０３Ａの回路図である。この増幅回路１０３Ａは、負荷インダクタＬｄが負荷回路である。この負荷インダクタＬｄと第１トランジスタ回路ＭＭ１との接続部Ｐ１（第１トランジスタ回路ＭＭ１のドレイン）と第１トランジスタ回路ＭＭ１の信号入力部Ｐｉとの間に帰還回路１が接続されている。
　帰還回路１は、抵抗Ｒ１１，Ｒ１２、キャパシタＣ１１およびスイッチＳＷで構成されている。その他の構成は図２に示したとおりである。
　上記構成により、帰還回路１のスイッチＳＷの状態によって帰還量を定めることができ、そのことで、利得および線形性が変えられる。つまり、スイッチＳＷをオンすることによって抵抗Ｒ１１の両端部を短絡させて、帰還量を大きくすれば、利得が抑制され、線形性が高まる。スイッチＳＷをオフすることによって抵抗Ｒ１１を挿入し、帰還量を小さくすれば、線形性は低下するが利得が高まる。
　図５は第３の実施形態の別の増幅回路１０３Ｂの回路図である。図４に示した例とは帰還回路１の構成が異なる。この帰還回路１は、抵抗Ｒ１１Ａ，Ｒ１２Ａ，Ｒ１１Ｂ，Ｒ１２Ｂ、キャパシタＣ１１およびスイッチＳＷＡ，ＳＷＢで構成されている。第１トランジスタ回路ＭＭ１と第２トランジスタＭ２との接続部Ｐ１（第１トランジスタ回路ＭＭ１のドレイン）と第１トランジスタ回路ＭＭ１の信号入力部Ｐｉとの間に、抵抗Ｒ１１Ａ，Ｒ１２Ａ、スイッチＳＷＡ、キャパシタＣ１１による帰還回路が接続されている。また、負荷インダクタＬｄと第２トランジスタＭ２との接続部Ｐ２（第２トランジスタＭ２のドレイン）と信号入力部Ｐｉとの間に、抵抗Ｒ１１Ｂ，Ｒ１２Ｂ、スイッチＳＷＢ、キャパシタＣ１１による帰還回路が接続されている。
　このように、負荷インダクタＬｄと第１トランジスタ回路ＭＭ１との間の複数箇所（Ｐ１，Ｐ２）と、信号入力部Ｐｉとの間に接続された帰還回路１を設けてもよい。
　本実施形態によれば、第１トランジスタ回路ＭＭ１の実効トランジスタサイズ（実効ゲート幅）の制御だけでなく、帰還回路１の帰還量を制御することで、所定の利得および線形性が得られる。また、第１トランジスタ回路ＭＭ１の実効トランジスタサイズの制御と帰還量の制御とを組み合わせることにより、利得と線形性の設定範囲を広くできる。
　なお、以上に示した各実施形態では、第１トランジスタ回路ＭＭ１を構成する複数のトランジスタのゲートバイアス電圧を制御するように構成したが、複数のトランジスタのうち所定のトランジスタを、スイッチを介して選択的に並列接続するように回路を構成してもよい。
　また、以上に示した各実施形態では、１つの第２トランジスタＭ２をカスコード接続してカスコード増幅回路を構成した例を示したが、第２トランジスタＭ２は、直列接続された複数のトランジスタで構成されていてもよい。第２トランジスタが複数である場合、出力インピーダンスの調整が可能となる。そのため、後段の回路とインピーダンス整合をとりやすくなる。また、消費電流の調整も可能となる。
　また、第２トランジスタが複数である場合に、第２トランジスタ同士の接続点と第１トランジスタ回路ＭＭ１の信号入力部Ｐｉとの間に帰還回路が接続されてもよい。
　最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
Ｃ１１…キャパシタ
Ｃｄ…キャパシタ
Ｃｇ…キャパシタ
Ｃｉ，Ｃｉ１，Ｃｉ２，Ｃｉ３…キャパシタ
Ｃｏ…キャパシタ
Ｌｄ…負荷インダクタ
ＭＭ１…第１トランジスタ回路
Ｍ１１，Ｍ１２，Ｍ１３…トランジスタ
Ｍ２…第２トランジスタ
Ｐ１，Ｐ２…接続部
Ｐｉ…信号入力部
Ｐｉｎ…信号入力端
Ｐｏｕｔ…信号出力端
Ｒ１，Ｒ２，Ｒ３…抵抗
Ｒ１１，Ｒ１２…抵抗
Ｒ１１Ａ，Ｒ１２Ａ，Ｒ１１Ｂ，Ｒ１２Ｂ…抵抗
ＳＷ，ＳＷＡ，ＳＷＢ…スイッチ
Ｖｄｄ…電源ライン
１…帰還回路
３…バイアス回路
１０…ダイ
１０１，１０２，１０３Ａ，１０３Ｂ…増幅回路

Claims (6)

  1. 　信号入力部に外部から信号が入力され、並列接続された複数のトランジスタで構成される第１トランジスタ回路と、
    　前記第１トランジスタ回路と電源ラインとの間に接続された負荷回路と、
    　前記負荷回路と前記第１トランジスタ回路との間にカスコード接続された単一または複数の第２トランジスタと、
    　前記複数のトランジスタに対して選択的にバイアス電圧を供給するバイアス回路と、
    　を備えたことを特徴とするカスコード増幅回路。
  2. 　前記バイアス回路は、前記複数のトランジスタの全てがオンとなるようにバイアス電圧を供給する状態を有する、請求項１に記載のカスコード増幅回路。
  3. 　前記バイアス回路は、前記複数のトランジスタのうち少なくとも１つのトランジスタがオフとなるようにバイアス電圧を供給する状態を有する、請求項１または２に記載のカスコード増幅回路。
  4. 　前記複数のトランジスタは、ゲート幅のサイズが互いに異なるトランジスタを含む、請求項１～３のいずれかに記載のカスコード増幅回路。
  5. 　前記ゲート幅のサイズが互いに異なるトランジスタにおいて、各トランジスタのゲート幅のサイズの比率は２のべき乗の比率である、請求項４に記載のカスコード増幅回路。 
  6. 　前記バイアス回路、前記第１トランジスタ回路および前記第２トランジスタは単一のダイに構成された、請求項１～５のいずれかに記載のカスコード増幅回路。
PCT/JP2018/029797 2017-08-10 2018-08-08 カスコード増幅回路 WO2019031553A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US16/784,494 US11201594B2 (en) 2017-08-10 2020-02-07 Cascode amplifier circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017156173 2017-08-10
JP2017-156173 2017-08-10

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/784,494 Continuation US11201594B2 (en) 2017-08-10 2020-02-07 Cascode amplifier circuit

Publications (1)

Publication Number Publication Date
WO2019031553A1 true WO2019031553A1 (ja) 2019-02-14

Family

ID=65272092

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/029797 WO2019031553A1 (ja) 2017-08-10 2018-08-08 カスコード増幅回路

Country Status (2)

Country Link
US (1) US11201594B2 (ja)
WO (1) WO2019031553A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024105927A1 (ja) * 2022-11-15 2024-05-23 株式会社フジクラ 電力増幅装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102080655B1 (ko) * 2018-05-03 2020-02-24 삼성전기주식회사 위상 보상 기능을 갖는 가변이득 저잡음 증폭장치
CN112106293B (zh) * 2018-05-17 2024-01-02 株式会社村田制作所 放大电路
US11616477B2 (en) * 2020-12-18 2023-03-28 Northrop Grumman Systems Corporation Selectively switchable wideband RF summer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004516737A (ja) * 2000-12-21 2004-06-03 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ コンパクトなカスコード無線周波数ｃｍｏｓ電力増幅器
JP2013236410A (ja) * 2006-02-27 2013-11-21 Mitsubishi Electric Corp 可変利得増幅器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2853739B2 (ja) * 1996-09-30 1999-02-03 日本電気株式会社 負帰還増幅回路
JP4821214B2 (ja) 2005-08-26 2011-11-24 三菱電機株式会社 カスコード接続回路
JP5296809B2 (ja) * 2009-01-13 2013-09-25 パナソニック株式会社 可変利得増幅器およびそれを備えた高周波信号受信装置
JP2010239401A (ja) 2009-03-31 2010-10-21 Panasonic Corp 可変利得増幅回路および無線通信装置
US10211795B2 (en) * 2016-07-21 2019-02-19 Skyworks Solutions, Inc. Impedance transformation circuit and overload protection for low noise amplifier

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004516737A (ja) * 2000-12-21 2004-06-03 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ コンパクトなカスコード無線周波数ｃｍｏｓ電力増幅器
JP2013236410A (ja) * 2006-02-27 2013-11-21 Mitsubishi Electric Corp 可変利得増幅器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024105927A1 (ja) * 2022-11-15 2024-05-23 株式会社フジクラ 電力増幅装置

Also Published As

Publication number Publication date
US11201594B2 (en) 2021-12-14
US20200177135A1 (en) 2020-06-04

Similar Documents

Publication Publication Date Title
WO2019031553A1 (ja) カスコード増幅回路
US6933779B2 (en) Variable gain low noise amplifier
US7420423B2 (en) Active balun device
US7400192B2 (en) Low noise amplifier and differential amplifier with variable gain mode
JP6229369B2 (ja) 電力増幅器
JP3131931B2 (ja) 高周波高出力増幅装置
US6897732B2 (en) Amplifier
CN112106293B (zh) 放大电路
KR20150001800A (ko) 증폭 회로
JP4814133B2 (ja) 高周波増幅器
US7456692B2 (en) Gain variable amplifier
US6509798B2 (en) Variable gain amplifier
WO2008044750A1 (fr) Amplificateur à faible bruit
JPWO2006095416A1 (ja) 減衰器を備えた高周波増幅器
US10727789B2 (en) Power amplification circuit
JP4693706B2 (ja) スタンバイ機能付き増幅器
KR101653903B1 (ko) 비선형 증폭단을 이용한 선형 증폭기
US11290062B2 (en) Amplifier circuit
TWI770828B (zh) 放大電路
US6859105B2 (en) Variable gain control circuit and integrated circuit device having the same
US11437965B2 (en) Variable gain amplifier and wireless communication device
TWI724980B (zh) 放大電路
US11552601B2 (en) Power amplifier circuit
JP2010109710A (ja) 利得可変型増幅器
KR20030033395A (ko) 광대역 고이득 증폭회로

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18842924

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18842924

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP