CN104272587A - 级联放大器以及放大电路 - Google Patents

级联放大器以及放大电路 Download PDF

Info

Publication number
CN104272587A
CN104272587A CN201380019028.3A CN201380019028A CN104272587A CN 104272587 A CN104272587 A CN 104272587A CN 201380019028 A CN201380019028 A CN 201380019028A CN 104272587 A CN104272587 A CN 104272587A
Authority
CN
China
Prior art keywords
terminal
transistor
amplifier
voltage
cascade
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201380019028.3A
Other languages
English (en)
Inventor
新田直子
嘉藤胜也
向井谦治
堀口健一
桧枝护重
森一富
山本和也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN104272587A publication Critical patent/CN104272587A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0277—Selecting one or more amplifiers from a plurality of amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/211—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/68—Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/421—Multiple switches coupled in the output circuit of an amplifier are controlled by a circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/20—Indexing scheme relating to power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F2203/21—Indexing scheme relating to power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F2203/211—Indexing scheme relating to power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers
    • H03F2203/21139—An impedance adaptation circuit being added at the output of a power amplifier stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/20—Indexing scheme relating to power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F2203/21—Indexing scheme relating to power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F2203/211—Indexing scheme relating to power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers
    • H03F2203/21175—An output signal of a power amplifier being on/off switched

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Control Of Amplification And Gain Control (AREA)

Abstract

构成为FET2的端子间耐压(耐压B)比FET1的端子间耐压(耐压A)高，且FET1的栅极宽度(Wg1)比FET2的栅极宽度(Wg2)小。由此，能够确保高输出功率，并且能够提高增益。另外，由于连接至输入端子3的FET1的栅极宽度(Wg1)小，所以能够力求级联放大器的小型化。

Description

级联放大器以及放大电路
技术领域
本发明涉及小型且高增益的级联(cascode)放大器以及放大电路。
背景技术
以移动电话为首的移动体通信终端中，无线通信变得盛行，移动体通信终端的进一步小型化、基于电池的长时间工作成为课题。
其中，对于移动体通信终端中使用的晶体管，小型化、高效率化等也被视为非常重要。
级联连接两个晶体管的级联放大器，由于高频特性优异，被广泛使用。
图11为示出一般的级联放大器的结构图。
在图11的级联放大器中，两个FET(场效应晶体管)被级联连接，两个晶体管101、102的端子间耐压相同(耐压A)。此外，关于两个晶体管101、102的栅极宽度也是相同的(Wg1)。
在级联放大器中，由于调制波信号输入时发生的瞬间峰值电压，超过晶体管102的端子间耐压(耐压A)的电压有可能施加至漏极端子(在晶体管101、102是双极型晶体管的情况下，为集电极端子)。
因此，作为晶体管101、102，虽然考虑使用高耐压的晶体管，但这样的情况下，晶体管101、102的栅极电容减少，增益下降，所以牺牲了放大器的性能。
于是，在以下的专利文献1中，提出了将端子间耐压不同(栅极氧化膜不同)的晶体管101与晶体管102进行级联连接的级联放大器。
图12为示出专利文献1中公开的级联放大器的结构图。
在图12的级联放大器中，将晶体管101的端子间耐压设为耐压A，将晶体管102的端子间耐压设为耐压B，将晶体管102的端子间耐压设为比晶体管101的端子间耐压高(耐压A<耐压B)。
在图12的级联放大器中，晶体管101的漏极端子成为与晶体管102的源极端子连接的级联连接，晶体管101的源极端子接地。
晶体管101的栅极端子与级联放大器的输入端子103以及栅极电压端子104连接。
此外，晶体管102的漏极端子经由DC馈电的电感器与电源电压端子105连接，并且与级联放大器的输出端子106连接。
此外，晶体管102的栅极端子与栅极电压端子107连接。
从栅极电压端子104输入控制晶体管101的ON/OFF(通/断)的控制信号，从栅极电压端子107输入控制晶体管102的ON/OFF(通/断)的控制信号。
当晶体管101、102为ON(导通)状态时，如果从级联放大器的输入端子103输入高频信号，则由晶体管101，102放大的高频信号从级联放大器的输出端子106输出。
在此级联放大器中，由于晶体管102的端子间耐压设为比晶体管101的端子间耐压高，所以在移动体通信终端中能够确保必需的高输出功率。
现有技术文献
专利文献
专利文献1：日本特开2001-217661号公报(段落编号[0011])
发明内容
发明所要解决的技术问题
由于以往的级联放大器如以上那样构成，所以虽然能够确保高输出功率，但当增益不足时，一般来说必须串联连接级联放大器，有电路尺寸变大的课题。
此外，虽然如果使电流流过晶体管则能够不改变电路尺寸而使增益增加，但在此情况下，有效率降低的课题。
由于本发明是为了解决上述的课题而作出的，所以以得到能够力求小型化及高增益化的级联放大器和放大电路为目的。
解决技术问题的技术方案
根据本发明的级联放大器，第1晶体管的源极端子或射极端子接地，第2晶体管的源极端子或射极端子与第1晶体管的漏极端子或集电极端子连接，第1晶体管的栅极宽度或射极面积被设为比第2晶体管的栅极宽度或射极面积小。
发明效果
根据本发明，由于构成为第1晶体管的源极端子或射极端子接地，第2晶体管的源极端子或射极端子与第1晶体管的漏极端子或集电极端子连接，第1晶体管的栅极宽度或射极面积被设为比第2晶体管的栅极宽度或射极面积小，所以具有能够力求小型化及高增益化的效果。
附图说明
图1为示出根据本发明实施方式1的级联放大器的结构图。
图2为示出实施方式1中图1的级联放大器与以往例中图9的级联放大器的增益差的说明图。
图3为示出根据本发明实施方式2的放大电路的结构图。
图4为示出根据本发明实施方式3的放大电路的结构图。
图5为示出根据本发明实施方式4的放大电路的结构图。
图6为示出根据本发明实施方式4的放大电路的结构图。
图7为示出根据本发明实施方式5的放大电路的结构图。
图8为示出根据本发明实施方式6的放大电路的结构图。
图9为示出根据本发明实施方式7的放大电路的结构图。
图10为示出根据本发明实施方式8的放大电路的结构图。
图11为示出一般的级联放大器的结构图。
图12为示出专利文献1公开的级联放大器的结构图。
符号说明
1FET(第1晶体管)，2FET(第2晶体管)，3级联放大器的输入端子，4栅极电压端子，5电源电压端子，6电感，7级联放大器的输出端子，8栅极电压端子，11FET(第1晶体管)，12FET(第2晶体管)，14栅极电压端子，15电源电压端子，16电感，17放大电路的输出端子，18栅极电压端子，21FET(第1晶体管)，22FET(第2晶体管)，24栅极电压端子，25电源电压端子，26电感，27放大电路的输出端子，28栅极电压端子，31FET(第1晶体管)，41FET(第1晶体管)，51旁路开关，52匹配电路，53信号路径开关，54最终级放大器，55旁路放大器，56信号路径开关，57最终级放大器，58旁路开关，59旁路放大器，61FET，62FET，64栅极电压端子，65电源电压端子，66电感，68栅极电压端子，70控制电路，80栅极电压设定电路(电压设定电路)，101、102晶体管，103级联放大器的输入端子，104栅极电压端子，105电源电压端子，106级联放大器的输出端子，107栅极电压端子。
具体实施方式
以下，参照附图，详细说明本发明的实施方式。
实施方式1.
图1为示出根据本发明实施方式1的级联放大器的结构图。
在图1中，作为第1晶体管的FET1的源极端子接地，栅极端子与级联放大器的输入端子3和栅极电压端子4连接。
FET1的端子间耐压为耐压A，FET1的栅极宽度为Wg1。
输入端子3为输入高频信号的端子，而栅极电压端子4为输入控制FET1的ON/OFF的控制信号的端子。
作为第2晶体管的FET2的源极端子与FET1的漏极端子连接，漏极端子经由DC馈电的电感6与电源电压端子5连接，并且与级联放大器的输出端子7连接。此外，栅极端子与栅极电压端子8连接。
FET2的端子间耐压是比FET1的端子间耐压(耐压A)高的耐压B，而FET2的栅极宽度是比FET1的栅极宽度(Wg1)大的Wg2。
耐压A<耐压B
Wg1<Wg2
电源电压端子5是输入电源电压的端子，输出端子7是输出由FET1、2放大的高频信号的端子，而栅极电压端子8是输入控制FET2的ON/OFF的控制信号的端子。
栅极电压设定电路80是与栅极电压端子4连接、并设定FET1的栅极电压的电压设定电路。
接下来对工作进行说明。
由栅极电压设定电路80设定的栅极电压是控制FET1的ON/OFF的控制信号，通过从栅极电压设定电路80供给栅极电压至栅极电压端子4，从栅极电压端子4输入控制FET1的ON/OFF的控制信号。
另一方面，从栅极电压端子8输入控制FET2的ON/OFF的控制信号。
当FET1、2为ON状态时，如果从级联放大器的输入端子3输入高频信号，则由FET1、2放大高频信号，放大后的高频信号从级联放大器的输出端子7输出。
在此级联放大器中，由于FET2的端子间耐压(耐压B)比FET1的端子间耐压(耐压A)高，所以能够确保在移动体通信终端中必需的高输出功率。
在此实施方式1中，不同于以往的级联放大器，FET1的栅极宽度(Wg1)成为比FET2的栅极宽度(Wg2)小的结构。
像这样，设为当FET1的栅极宽度(Wg1)是比FET2的栅极宽度(Wg2)小的结构时，流过级联放大器的电流为Ic1，当FET1的栅极宽度(Wg1)与FET2的栅极宽度(Wg2)是相等的结构时，流过级联放大器的电流为Ic2，则栅极电压设定电路80设定FET1的栅极电压以满足下式(1)的关系。
Ic1＝Ic2×(Wg2/Wg1)…(1)
像这样，以FET1的栅极宽度(Wg1)比FET2的栅极宽度(Wg2)小的对应量，放大从FET1的栅极电压端子4输入的栅极电压，增加闲置电流，则FET1的电流密度增加而增益提高。
在此，图2为示出实施方式1中图1的级联放大器与以往例中图9的级联放大器之间的增益差的说明图。
根据图2很清楚地，图1的级联放大器与图9的级联放大器相比，如果输出功率相同，则增益变高。
此外，作为FET1、2的栅极宽度的具体例，考虑FET1的栅极宽度(Wg1)为FET2的栅极宽度(Wg2)的1/2，或按FET2的栅极宽度(Wg2)以下构成的例子。
此外，关于级联放大器，考虑以例如单片微波集成电路构成的例子。
如以上很清楚地，根据此实施方式1，由于构成为FET2的端子间耐压(耐压B)比FET1的端子间耐压(耐压A)高，而FET1的栅极宽度(Wg1)比FET2的栅极宽度(Wg2)小，所以达到能够确保高输出功率并且提高增益的效果。
此外，由于连接至输入端子3的FET1的栅极宽度(Wg1)小，所以达到能够力求级联放大器的小型化的效果。
在此实施方式1中，虽然示出FET1与FET2级联连接的级联放大器，但级联连接的晶体管不限定于FET，例如，也可以是双极型晶体管被级联连接的例子。
这样的情况下，通过将晶体管的源极端子用作射极端子，漏极端子用作集电极端子，栅极端子用作基极端子，并将晶体管的栅极宽度替换为射极面积来考虑，能够得到与图1同样的级联放大器。
即，通过设为取代FET1的双极型晶体管的射极面积比取代FET2的双极型晶体管的射极面积小的结构，能够提高增益，并且能够力求级联放大器的小型化。
此外，在此实施方式1中，虽然示出两个FET被级联连接的级联放大器，但也可以是M个(M是3以上的自然数)FET被级联连接的级联放大器。
当M个FET被级联连接的情况下，如果将连接至输入端子3的FET设为第1个FET，将连接至输出端子7的FET设为第M个FET，则成为第m(m＝2，3，…，M)个FET的源极端子与第(m－1)个FET的漏极端子连接，而第(m－1)个FET的栅极宽度比第m个晶体管的栅极宽度小的结构。
实施方式2.
图3为示出根据本发明实施方式2的放大电路的结构图，在图中，因为与图1相同的符号表示相同或相当的部分，所以省略说明。
在图3中，虽然示出3级的级联放大器被串联连接的放大电路的例子，但不特别限定级联放大器的级数，级数可以是任何级。
作为第1晶体管的FET11的源极端子接地，栅极端子与FET2的漏极端子和栅极电压端子14连接。
FET11的端子间耐压为耐压A，且FET11的栅极宽度为Wg3。
栅极电压端子14为输入控制FET11的ON/OFF的控制信号的端子，且供给由栅极电压设定电路80设定的栅极电压，作为控制FET11的ON/OFF的控制信号。
作为第2晶体管的FET12的源极端子与FET11的漏极端子连接，漏极端子经由DC馈电的电感16与电源电压端子15连接。此外，栅极端子与栅极电压端子18连接。
FET12的端子间耐压是比FET11的端子间耐压(耐压A)高的耐压B，且FET12的栅极宽度是比FET11的栅极宽度(Wg3)大的Wg4。
耐压A<耐压B
Wg3<Wg4
电源电压端子15为输入电源电压的端子，而栅极电压端子18为输入控制FET12的ON/OFF的控制信号的端子。
作为第1晶体管的FET21的源极端子接地，而栅极端子与FET12的栅极端子和栅极电压端子24连接。
FET21的端子间耐压为耐压A，且FET21的栅极宽度为Wg5。
栅极电压端子24为输入控制FET21的ON/OFF的控制信号的端子，且供给由栅极电压设定电路80设定的栅极电压，作为控制FET21的ON/OFF的控制信号。
作为第2晶体管的FET22的源极端子与FET21的漏极端子连接，漏极端子经由DC馈电的电感26与电源电压端子25连接，并且与输出端子7连接。此外，栅极端子与栅极电压端子28连接。
FET22的端子间耐压为比FET21的端子间耐压(耐压A)高的耐压B，且FET22的栅极宽度为比FET21的栅极宽度(Wg5)大的Wg6。
耐压A<耐压B
Wg5<Wg6
电源电压端子25为输入电源电压的端子，而栅极电压端子28为输入控制FET22的ON/OFF的控制信号的端子。
接下来对工作进行说明。
由栅极电压设定电路80设定的栅极电压是控制FET1、11、2l的ON/OFF的控制信号，从栅极电压设定电路80对栅极电压端子4、14、24供给栅极电压，从而从栅极电压端子4、14、24输入控制FET1、11、21的ON/OFF的控制信号。
另一方面，从栅极电压端子8、18、28输入控制FET2、12、22的ON/OFF的控制信号。
当FET1、11、21、2、12、22为ON状态时，如果从输入端子3输入高频信号，则由FET1、2放大高频信号，放大后的高频信号被输入至FET11的栅极端子。
如果由FET1、2放大的高频信号被输入至FET11的栅极端子，则由FET11、12放大高频信号，放大后的高频信号被输入至FET21的栅极端子。
如果由FET11、12放大的高频信号被输入至FET21的栅极端子，则由FET21、22放大高频信号，放大后的高频信号被从输出端子7输出。
在此实施方式2中，由于FET2、12、22的端子间耐压(耐压B)比FET1、11、21的端子间耐压(耐压A)高，所以能够在移动体通信终端中确保必需的高输出功率。此外，由于多个级联放大器被串联连接，所以能够进一步提高高频信号的输出功率。
此外，在此实施方式2中，由于构成为FET1、11、21的栅极宽度(Wg1、Wg3、Wg5)比FET2、12、22的栅极宽度(Wg2、Wg4、Wg6)小，所以如果增大FET1、11、21的栅极电压，增加闲置电流，则FET1、11、21的电流密度增加，能够提高增益，并且能够力求级联放大器的小型化。
此外，从栅极电压设定电路80供给至FET1、11、21的栅极电压可以相同，也可以不同。
在此实施方式2中，虽然示出了两个FET被级联连接的级联放大器，但级联连接的晶体管不限于FET，例如，也可以是双极型晶体管被级联连接的例子。
在这样的情况下，如上述那样地，通过将晶体管的栅极宽度替换为射极面积来考虑，能够得到与图3的放大电路同样的效果。
即，通过设为取代FET1、11、21的双极型晶体管的射极面积比取代FET2、12、22的双极型晶体管的射极面积小的结构，能够提高增益，并且能够力求级联放大器的小型化。
在此实施方式2中，示出了3级的级联放大器被串联连接的放大电路的例子，在全部的级联放大器中，虽然示出了输入侧的FET的栅极宽度比输出侧的FET的栅极宽度小的结构，但如果至少1级以上的级联放大器为上述结构，则能够比图9的级联放大器被串联连接的放大电路提高增益，并且能够力求级联放大器的小型化。
在此，至于FET1、11、21的栅极宽度(Wg1、Wg3、Wg5)的关系，如果是Wg1<Wg3<Wg5，则越接近输出端子7，越能够得到高输出功率。
此外，关于FET2、12、22的栅极宽度(Wg2、Wg4、Wg6)，如果是Wg2<Wg4<Wg6，则越接近输出端子7，越能够得到高输出功率。
此外，可以考虑级联放大器以例如单片微波集成电路构成的例子。
实施方式3.
图4为示出根据本发明实施方式3的放大电路的结构图，在图中，因为与图3相同的符号示出相同或相当的部分，所以省略说明。
在图4中，虽然示出了3级的级联放大器被串联连接的放大电路的例子，但不特别限定级联放大器的级数，级数可以是任何级。
作为第1晶体管的FET31的源极端子接地，栅极端子与FET2的漏极端子和栅极电压端子14连接。
FET31的端子间耐压为耐压A，FET31的栅极宽度为与FET2相同的Wg2。
作为第1晶体管的FET41的源极端子接地，而栅极端子与FET12的漏极端子和栅极电压端子24连接。
FET41的端子间耐压为耐压A，FET41的栅极宽度为与FET12相同的Wg4。
图4中，虽然示出3级的级联放大器被串联连接的放大电路的例子，但在此实施方式3中，在级联放大器的级数为N级(N为2以上的自然数)时，成为第P级(P为2以上的自然数，P≤N)中输入侧的FET的栅极宽度与第P－1级中的输出侧的FET的栅极宽度相等的结构。
接下来对工作进行说明。
由栅极电压设定电路80设定的栅极电压是控制FET1、31、41的ON/OFF的控制信号，通过从栅极电压设定电路80对栅极电压端子4、14、24供给栅极电压，从栅极电压端子4、14、24输入控制FET1、31、41的ON/OFF的控制信号。
另一方面，从栅极电压端子8，18、28输入控制FET2、12、22的ON/OFF的控制信号。
在FET1、31、41、2、12、22为ON状态时，如果从输入端子3输入高频信号，则由FET1、2放大高频信号，放大后的高频信号被输入至FET31的栅极端子。
如果由FET1、2放大的高频信号被输入至FET31的栅极端子，则由FET31、12放大高频信号，放大后的高频信号被输入至FET41的栅极端子。
如果由FET31、12放大的高频信号输入至FET41的栅极端子，则由FET41、22放大高频信号，并从输出端子7输出放大后的高频信号。
在此实施方式3中，由于FET2、12、22的端子间耐压(耐压B)比FET1、31、41的端子间耐压(耐压A)高，所以能够确保移动体通信终端中必需的高输出功率。此外，由于多个级联放大器被串联连接，所以能够进一步提高高频信号的输出功率。
此外，在此实施方式3中，由于FET1、31、41的栅极宽度(Wg1、Wg2、Wg4)构成为比FET2、12、22的栅极宽度(Wg2、Wg4、Wg6)小，所以如果增大FET1、31、41的栅极电压，增加闲置电流，则FET1、31、41的电流密度增加，能够提高增益，并且能够力求级联放大器的小型化。
此外，从栅极电压设定电路80供给至FET1、31、41的栅极电压可以相同，也可以不同。
此外，在此实施方式3中，由于FET31的栅极宽度Wg2与FET2的栅极宽度Wg2相等，且FET41的栅极宽度Wg4与FET12的栅极宽度Wg4相等，所以前后级的级联放大器中FET的阻抗变换比变小，变得容易得到共轭匹配。因此，能够比上述实施方式2进一步提高增益。
在此实施方式3中，虽然示出了两个FET被级联连接的级联放大器，但级联连接的晶体管不限于FET，例如，也可以是双极型晶体管被级联连接。
在这样的情况下，如上述那样地，通过替换晶体管的栅极宽度为射极面积来考虑，能够得到与图4的放大电路同样的效果。
即，通过设为取代FET1、31、41的双极型晶体管的射极面积比取代FET2、12、22的双极型晶体管的射极面积小的结构，从而能够提高增益，并且能够力求级联放大器的小型化。
此外，通过使得取代FET31的双极型晶体管的射极面积与取代FET2的双极型晶体管的射极面积相等，使得取代FET41的双极型晶体管的射极面积与取代FET12的双极型晶体管的射极面积相等，从而能够力求更高增益化。
在此，至于FET1、31、41的栅极宽度(Wg1、Wg2、Wg4)的关系，如果是Wg1<Wg2<Wg4，则越接近输出端子7，越能够得到高输出功率。
此外，关于FET2、12、22的栅极宽度(Wg2、Wg4、Wg6)，如果是Wg2<Wg4<Wg6，则越接近输出端子7，也越能够得到高输出功率。
此外，可以考虑级联放大器以例如单片微波集成电路构成的例子。
实施方式4.
图5为示出根据本发明实施方式4的放大电路的结构图，在图中，因为与图3相同的符号示出相同或相当的部分，所以省略说明。
在图5中，虽然示出了两级的级联放大器被串联连接的放大电路的例子，但不特别限定级联放大器的级数，级数可以是任何级。
FET12的漏极端子与第1路径(旁路路径)和第2路径连接，且第1路径和第2路径与输出端子7连接。
第1路径由旁路开关51和匹配电路52的串联电路构成，在要求的输出功率低的第1工作模式中，旁路开关51被控制为ON状态，而在要求的输出功率高的第2工作模式中，旁路开关51被控制为OFF状态。
此外，旁路开关51的ON/OFF状态由未图示的控制电路控制。
第2路径由信号路径开关53和最终级放大器54的串联电路构成，在要求的输出功率低的第1工作模式中，信号路径开关53被控制为OFF状态，而在要求的输出功率高的第2工作模式中，信号路径开关53被控制为ON状态。
此外，信号路径开关53的ON/OFF状态由未图示的控制电路控制。
接下来对工作进行说明。
由栅极电压设定电路80设定的栅极电压是控制FET1、11的ON/OFF的控制信号，通过从栅极电压设定电路80对栅极电压端子4、14供给栅极电压，从栅极电压端子4、14输入控制FET1、11的ON/OFF的控制信号。
另一方面，从栅极电压端子8、18输入控制FET2、12的ON/OFF的控制信号。
在要求的输出功率低的第1工作模式中，由未图示的控制电路控制旁路开关51为ON状态，控制信号路径开关53为OFF状态。此外，停止对最终级放大器54的电源电压供给。
因此，当FET1、11、2、12为ON状态时，成为第1工作模式，则从输入端子3输入的高频信号由FET1、2放大，放大后的高频信号被输入至FET11的栅极端子。
当由FET1、2放大的高频信号被输入至FET11的栅极端子，则由FET11、12放大高频信号，放大后的高频信号被输入至第1路径的匹配电路52。
之后，由匹配电路52匹配的放大后的高频信号从放大电路的输出端子17被输出。
在要求的输出功率高的第2工作模式中，由未图示的控制电路控制旁路开关51为OFF状态，控制信号路径开关53为ON状态。此外，对最终级放大器54供给电源电压。
由此，当FET1、11、2、12为ON状态时，成为第2工作模式，则从输入端子3输入的高频信号由FET1、2放大，放大后的高频信号被输入至FET11的栅极端子。
当由FET1、2放大的高频信号输入至FET11的栅极端子，则由FET11、12放大高频信号，放大后的高频信号被输入至第2路径的最终级放大器54。
当由FET11、12放大的高频信号被输入至最终级放大器54，则由最终级放大器54放大高频信号，放大后的高频信号从放大电路的输出端子17输出。
在此实施方式4中，在FET12的漏极端子与输出端子17之间，设置第1路径和第2路径，由于构成为根据要求的输出功率来切换高频信号通过的路径，所以除了达到与上述实施方式2、3相同的效果之外，还能够达到适当地切换高频信号的输出功率的效果。
在此，虽然示出了第1路径由旁路开关51和匹配电路52的串联电路构成的例子，但如图6所示，第1路径也可以由旁路开关51和旁路放大器55的串联电路构成。可以使用例如级联放大器作为旁路放大器55。
此外，从栅极电压设定电路80供给至FET1、11的栅极电压可以相同，也可以不同。此外，从栅极电压设定电路80供给至FET1、11的栅极电压也可以根据工作模式而改变。
在此实施方式4中，虽然示出了两个FET被级联连接的级联放大器，但级联连接的晶体管不限于FET，例如，也可以是双极型晶体管被级联连接。
在这样的情况下，如上述那样地，通过将晶体管的栅极宽度替换为射极面积来考虑，能够得到与图5和图6的放大电路同样的效果。
实施方式5.
图7为示出根据本发明实施方式5的放大电路的结构图，在图中，因为与图5相同的符号示出相同或相当的部分，所以省略说明。
在图7中，虽然示出了两级的级联放大器被串联连接的放大电路的例子，但不特别限定级联放大器的级数，级数可以是任何级。
在图7中，最终级放大器54由级联放大器构成。
FET61的源极端子接地，栅极端子与信号路径开关53和栅极电压端子64连接。
FET61的端子间耐压为耐压A，FET61的栅极宽度为与FET12相同的Wg4。
栅极电压端子64为输入控制FET61的ON/OFF的控制信号的端子。
FET62的源极端子与FET61的漏极端子连接，漏极端子经由DC馈电的电感66与电源电压端子65连接，并且与输出端子17连接。此外，栅极端子与栅极电压端子68连接。
FET62的端子间耐压为比FET61的端子间耐压(耐压A)高的耐压B，而FET62的栅极宽度为比FET61的栅极宽度(Wg4)大的Wg6。
耐压A<耐压B
Wg4<Wg6
电源电压端子65为输入电源电压的端子，而栅极电压端子68为输入控制FET62的ON/OFF的控制信号的端子。
接下来对工作进行说明。
由栅极电压设定电路80设定的栅极电压是控制FET1、11的ON/OFF的控制信号，通过从栅极电压设定电路80对栅极电压端子4、14供给栅极电压，从栅极电压端子4、14输入控制FET1、11的ON/OFF的控制信号。
另一方面，从栅极电压端子8、18输入控制FET2、12的ON/OFF的控制信号。
此外，由栅极电压设定电路80设定的栅极电压是控制最终级放大器54的FET61的ON/OFF的控制信号，通过从栅极电压设定电路80供给栅极电压至栅极电压端子64，从而从栅极电压端子64输入控制最终级放大器54的FET61的ON/OFF的控制信号。
另一方面，从栅极电压端子68输入控制最终级放大器54的FET62的ON/OFF的控制信号。
在要求的输出功率低的第1工作模式中，由未图示的控制电路控制旁路开关51为ON状态，控制信号路径开关53为OFF状态。此外，停止对最终级放大器54的电源电压端子65的电源电压供给。
由此，当FET1、11、2、12为ON状态时，成为第1工作模式，则从输入端子3输入的高频信号由FET1、2放大，放大后的高频信号被输入至FET11的栅极端子。
当由FET1、2放大的高频信号被输入至FET11的栅极端子，则由FET11、12放大高频信号，放大后的高频信号被输入至第1路径的匹配电路52。
之后，由匹配电路52匹配的放大后的高频信号从放大电路的输出端子17输出。
在要求的输出功率高的第2工作模式中，由未图示的控制电路控制旁路开关51为OFF状态，控制信号路径开关53为ON状态。此外，对最终级放大器54的电源电压端子65供给电源电压。
由此，当FET1、11、2、12、61、62为ON状态时，成为第2工作模式，则从输入端子3输入的高频信号由FET1、2放大，放大后的高频信号被输入至FET11的栅极端子。
当由FET1、2放大的高频信号被输入至FET11的栅极端子，则由FET11、12放大高频信号，放大后的高频信号被输入至第2路径的最终级放大器54。
当由FET11、12放大的高频信号被输入至最终级放大器54，则由FET61、62放大高频信号，放大后的高频信号从放大电路的输出端子17输出。
在此实施方式5的情况下，由于基本的结构与上述实施方式4相同，所以能够得到相同的效果，但由于图5的最终级放大器54由级联放大器构成，且FET62的端子间耐压(耐压B)比FET61的端子间耐压(耐压A)高，所以能够确保移动体通信终端中必需的高输出功率。
此外，由于FET61的栅极宽度(Wg4)构成为比FET62的栅极宽度(Wg6)小，所以如果增大FET61的栅极电压，增加闲置电流，则FET61的电流密度增加而能够提高增益，并且能够力求级联放大器的小型化。
此外，由于最终级放大器54的FET61的栅极宽度Wg4与FET12的栅极宽度Wg4相等，所以最终级放大器54的FET61与FET12的阻抗变换比变小，变得容易得到共轭匹配。
在此实施方式5中，虽然示出了两个FET被级联连接的级联放大器，但级联连接的晶体管不限于FET，例如，也可以是双极型晶体管被级联连接。
在这样的情况下，如上述那样地，通过替换晶体管的栅极宽度为射极面积来考虑，能够得到与图5和图6的放大电路同样的效果。
实施方式6.
图8为示出根据本发明实施方式6的放大电路的结构图，在图中，因为与图5和图7相同的符号示出相同或相当的部分，所以省略说明。
在图8中，虽然示出了两级的级联放大器被串联连接的放大电路的例子，但不特别限定级联放大器的级数，级数可以是任何级。
控制电路70是如下的电路：在要求的输出功率低的第1工作模式中，控制旁路开关51为ON状态，控制信号路径开关53为OFF状态，而在要求的输出功率高的第2工作模式中，控制旁路开关51为OFF状态，控制信号路径开关53为ON状态。
此外，控制电路70在第1工作模式中，停止对最终级放大器54的电源电压供给，而在第2工作模式中，对最终级放大器54供给电压。
在上述实施方式4、5中，虽然示出了旁路开关51、信号路径开关53和最终级放大器54由未图示的控制电路控制的例子，但也可以设为如图8所示那样，控制电路70控制旁路开关51、信号路径开关53和最终级放大器54。
即，控制电路70在要求的输出功率低的第1工作模式中，控制旁路开关51为ON状态、路径开关53为OFF状态，停止对最终级放大器54的电源电压供给。
由此，由FET11、12放大的高频信号通过第1路径的匹配电路52从放大电路的输出端子17被输出。
另一方面，在要求的输出功率高的第2工作模式中，旁路开关51被控制为OFF状态，路径开关53被控制为ON状态，对最终级放大器54供给电压。
由此，由FET11、12放大的高频信号由第2路径的最终级放大器54放大，放大后的高频信号从放大电路的输出端子17被输出。
在此实施方式6中，能够达到与实施方式4、5相同的效果。
在此，示出第1路径由旁路开关51和匹配电路52的串联电路所构成的例子，但也可以如上述实施方式5的图6所示，由旁路开关51和旁路放大器55的串联电路所构成。
在这样的情况下，控制电路70在要求的输出功率低的第1工作模式中，控制旁路开关51为ON状态，控制信号路径开关53为OFF状态，对旁路放大器55供给电压，并且停止对最终级放大器54的电源电压的供给。
另一方面，在要求的输出功率高的第2工作模式中，控制旁路开关51为OFF状态，控制信号路径开关53为ON状态，停止对旁路放大器55的电压供给，并且对最终级放大器54供给电压。
在此实施方式6中，虽然示出了两个FET被级联连接的级联放大器，但级联连接的晶体管不限于FET，例如，也可以是双极型晶体管被级联连接。
在这样的情况下，如上述所述那样地，通过替换晶体管的栅极宽度为射极面积来考虑，能够得到与图7的放大电路同样的效果。此外，最终级放大器54也可以如图7所示以级联放大器构成。
实施方式7.
图9为示出根据本发明实施方式7的放大电路的结构图，在图中，因为与图5和图6相同的符号示出相同或相当的部分，所以省略说明。
在图9中，虽然示出两级的级联放大器被串联连接的放大电路的例子，但不特别限定级联放大器的级数，级数可以是任何级。
在图9中，信号传输路径为第1～第4路径这4条，各信号传输路径具有饱和功率不同的放大器(最终级放大器54、57，旁路放大器55、59)。由此，在此实施方式7中，能够对两个调制方式具有第1工作模式、第2工作模式。
接下来对工作进行说明。
由栅极电压设定电路80设定的栅极电压是控制FET1、11的ON/OFF的控制信号，从栅极电压设定电路80对栅极电压端子4、14供给栅极电压，从而从栅极电压端子4、14输入控制FET1、11的ON/OFF的控制信号。
另一方面，从栅极电压端子8、18输入控制FET2、12的ON/OFF的控制信号。
首先，对从级联放大器的输入端子3输入调制波信号A的情况进行说明。
在要求的输出功率低的第1工作模式中，由未图示的控制电路控制旁路开关51为ON状态，控制信号路径开关53、56和旁路开关58为OFF状态。
此外，对旁路放大器55供给电源电压，但是停止对最终级放大器54、57和旁路放大器59的电源电压供给。
由此，当FET1、11、2、12为ON状态时，成为第1工作模式，则从输入端子3输入的高频信号由FET1、2放大，放大后的高频信号被输入至FET11的栅极端子。
当由FET1、2放大的高频信号输入至FET11的栅极端子，则由FET11、12放大高频信号，放大后的高频信号被输入至第1路径的旁路放大器55。
之后，由旁路放大器55放大的高频信号被从放大电路的输出端子17输出。
在要求的输出功率高的第2工作模式中，由未图示的控制电路控制旁路开关51、58和信号路径开关56为OFF状态，控制信号路径开关53为ON状态。
此外，对最终级放大器54供给电源电压，但是停止对最终级放大器57和旁路放大器55、59的电源电压供给。
由此，当FET1、11、2、12为ON状态时，成为第2工作模式，则从输入端子3输入的高频信号由FET1、2放大，放大后的高频信号被输入至FET11的栅极端子。
当由FET1、2放大的高频信号输入至FET11的栅极端子，则由FET11、12放大高频信号，放大后的高频信号被输入至第2路径的最终级放大器54。
当由FET11、12放大的高频信号被输入至最终级放大器54，则由最终级放大器54放大高频信号，放大后的高频信号从放大电路的输出端子17输出。
接下来，对从级联放大器的输入端子3输入调制波信号B的情况进行说明。
在要求的输出功率低的第1工作模式中，由未图示的控制电路控制旁路开关58为ON状态，控制旁路开关51和信号路径开关53、56为OFF状态。
此外，对旁路放大器59供给电源电压，但是停止对最终级放大器54、57和旁路放大器55的电源电压供给。
由此，当FET1、11、2、12为ON状态时，成为第1工作模式，则从输入端子3输入的高频信号由FET1、2放大，放大后的高频信号被输入至FET11的栅极端子。
当由FET1、2放大的高频信号输入至FET11的栅极端子，则由FET11、12放大高频信号，放大后的高频信号被输入至第4路径的旁路放大器59。
之后，由旁路放大器59放大的高频信号从放大电路的输出端子27输出。
在要求的输出功率高的第2工作模式中，由未图示的控制电路控制旁路开关51、58和信号路径开关53为OFF状态，控制信号路径开关56为ON状态。
此外，对最终级放大器57供给电源电压，但是停止对最终级放大器54和旁路放大器55、59的电源电压供给。
由此，当FET1、11、2、12为ON状态时，成为第2工作模式，则从输入端子3输入的高频信号由FET1、2放大，放大后的高频信号被输入至FET11的栅极端子。
当由FET1、2放大的高频信号输入至FET11的栅极端子，则由FET11、12放大高频信号，放大后的高频信号被输入至第3路径的最终级放大器57。
当由FET11、12放大的高频信号输入至最终级放大器57，则由最终级放大器57放大高频信号，放大后的高频信号从放大电路的输出端子27输出。
在此实施方式7中，在FET12的漏极端子与放大电路的输出端子17、27之间，设置第1～第4路径，由于构成为根据输入的调制波信号和要求的输出功率来切换高频信号通过的路径，所以在达到与上述实施方式2～6相同的效果之外，还能够达到响应于多个调制波信号而适当切换高频信号的输出功率的效果。
在此，虽然示出了第1路径和第4路径由旁路开关和旁路放大器的串联电路构成的例子，但也可以如上述实施方式6中图8所示，由旁路开关和匹配电路的串联电路构成。
此外，在此，虽然示出了具有第1～第4路径的例子，但也能够还具有多个路径。在这样的情况下，能够应对更多的工作模式、调制波信号。
此外，从电压设定电路80供给至FET1、11的电压可以相同，也可以不同。此外，从电压设定电路80供给至FET1、11的电压也可以根据工作模式而变化。
在此实施方式7中，虽然示出了两个FET被级联连接的级联放大器，但级联连接的晶体管不限于FET，例如，也可以是双极型晶体管被级联连接。
在这样的情况下，如上述那样地，通过替换晶体管的栅极宽度为射极面积来考虑，能够得到与图5和图6的放大电路同样的效果。
此外，最终级放大器54、57两方或其中一方也可以如图7所示以级联放大器构成。
实施方式8.
图10为示出根据本发明实施方式8的放大电路的结构图，在图中，因为与图8和图9相同的符号示出相同或相当的部分，所以省略说明。
在图10中，虽然示出两级的级联放大器被串联连接的放大电路的例子，但不特别限定级联放大器的级数，级数可以是任何级。
关于级联放大器，当FET2、12的栅极电压增大时，饱和功率变高，相反地，FET2、12的栅极电压减少时，饱和功率变低。
此实施方式8的控制电路70具有根据输入的调制波信号和要求的输出功率来改变级联放大器的FET2、12的栅极电压的功能，即使在对于级联放大器要求不同的饱和功率的情况下，也能够不改变FET的大小来应对。
控制电路70，根据调制方式和要求的输出功率，以与上述实施方式7同样的工作的方式发送控制信号。
此外，控制电路70根据调制方式改变供给至FET2、12的栅极电压，从而使级联放大器的饱和功率变化。通常，最终级放大器的前级的放大器(在这样的情况下为级联放大器)以从饱和功率取得充分补偿(backoff)的输出功率工作，从而确保线性。由此，如果级联放大器的饱和功率变高，则此部分在维持补偿的状态下能够提高输出功率。
例如，两个调制波信号X、Y中，考虑要求的输出功率高的第2工作模式。
在此，将调制波信号X要求的输出功率设为PX(dBm)，将调制波信号Y要求的输出功率设为PY(dBm)(其中，PY>PX)。
此时，在从输入端子3输入调制波信号X时，通过第2路径输出至输出端子17，而从输入端子3输入调制波信号Y时，通过第3路径输出至输出端子17。
在最终级放大器54、57的增益都是GH的情况下，控制电路70以如下方式进行控制：从级联放大器的输出端子7输出的功率根据调制方式、按照从放大电路的输出端子17输出的功率PX(dBm)与从放大电路的输出端子27输出的功率PY(dBm)之间的差分ΔPYX(＝PY－PX)的相应量而改变。
即，控制电路70在输入调制波信号Y的情况下，将供给至FET2、12的栅极电压设定为比在输入调制波信号X的情况下供给至FET2、12的栅极电压大，从而提高级联放大器的饱和功率，提高来自级联放大器的输出端子7的输出功率。
由此，在多个调制方式中，能够不改变FET的大小而输出所期望的功率。
此外，控制电路70通过根据工作模式而改变供给至FET2、12的栅极电压，从而使级联放大器的饱和功率变化。
例如，在第1工作模式和第2工作模式中，将第1工作模式中要求的输出功率设为PL(dBm)，将第2工作模式中要求的输出功率设为PH(dBm)(其中，PH>PL)。
此时，当从输入端子3输入调制波信号时，则在第1工作模式中，通过第1路径输出至输出端子17，在第2工作模式中，通过第2路径输出至输出端子17。
控制电路70进行如下控制：从级联放大器的输出端子7输出的输出功率根据第1工作模式时从放大电路的输出端子17输出的功率PL(dBm)与第2工作模式时从放大电路的输出端子17输出的功率PH(dBm)之间的差分ΔPHL(＝PH－PL)、和最终级放大器54、57的增益GH的关系而改变。
即，在ΔPHL>GH的情况下，由于需要将第2工作模式时从级联放大器的输出端子7输出的功率设得比第1工作模式时从级联放大器的输出端子7输出的功率更高，所以控制电路70将第2工作模式时供给至FET2、12的栅极电压设为比第1工作模式时供给至FET2、12的栅极电压更大。
与之相对，在ΔPHL<GH的情况下，由于需要将第1工作模式时从级联放大器的输出端子7输出的功率设为比第2工作模式时从级联放大器的输出端子7输出的功率更高，由此将第1工作模式时供给至FET2、12的栅极电压设为比第2工作模式时供给至FET2、12的栅极电压更大。
由此，在多个工作模式中，能够不改变FET的大小而输出所期望的功率。
在此实施方式8中，由于在FET12的漏极端子与放大电路的输出端子17、27之间设置第1～第4路径，构成为根据输入的调制波信号和要求的输出功率来切换高频信号通过的路径，并且改变FET2、12的栅极电压，所以除了达到与上述实施方式2～7相同的效果之外，还达到能够响应于要求的输出功率不同的多个调制波信号而适当地切换高频信号的输出功率的效果。
在此，虽然示出了第1路径和第4路径由旁路开关与旁路放大器的串联电路构成的例子，但也可以如上述实施方式6中图8所示，由旁路开关和匹配电路的串联电路构成。
此外，在此，虽然示出了具有第1～第4路径的例子，也能够还具有多个路径。在这样的情况下，能够应对更多的工作模式、调制波信号。
此外，从电压设定电路80供给至FET1、11的电压可以相同，也可以不同。此外，从电压设定电路80供给至FET1、11的电压也可以根据工作模式而变化。
在此实施方式8中，虽然示出了两个FET被级联连接的级联放大器，但级联连接的晶体管不限于FET，例如，也可以是双极型晶体管被级联连接。
在这样的情况下，如上述那样地，通过替换晶体管的栅极宽度为射极面积来考虑，能够得到与图5的放大电路同样的效果。
此外，最终级放大器54、57两方或其中一方也可以如图7所示以级联放大器构成。
此外，本申请发明在其发明范围内，能够将各实施方式自由组合，或是各实施方式的任意构成要素变形，或是各实施方式中省略任意的结构要素。
产业上的可利用性
本发明的级联放大器和放大电路，适于需要小型化且力求高增益的情况。

Claims (14)

1.一种级联放大器，第1晶体管与第2晶体管被级联连接，其特征在于：
所述第1晶体管的源极端子或射极端子接地；
所述第2晶体管的源极端子或射极端子与所述第1晶体管的漏极端子或集电极端子连接；并且
所述第1晶体管的栅极宽度或射极面积比所述第2晶体管的栅极宽度或射极面积小。
2.根据权利要求1所述的级联放大器，其特征在于，
在级联连接的晶体管个数多于两个的情况下，
作为从输入端子侧的晶体管数起第M个晶体管的第M晶体管的源极端子或射极端子与第(M-1)的晶体管的漏极端子或集电极端子连接，并且
所述第(M-1)的晶体管的栅极宽度或射极面积比所述第M晶体管的栅极宽度或射极面积小。
3.根据权利要求1所述的级联放大器，其特征在于，包括：
电压设定电路，设定所述第1晶体管的栅极电压或基极电压。
4.根据权利要求3所述的级联放大器，其特征在于，
电压设定电路设定所述第1晶体管的栅极电压，使得在第1晶体管的栅极宽度Wg1比第2晶体管的栅极宽度Wg2小的情况下流过所述第1晶体管和第2晶体管的电流Ic1，和在所述第1晶体管的栅极宽度Wg1与所述第2晶体管的栅极宽度Wg2相等的情况下流过所述第1晶体管和第2晶体管的电流Ic2满足
Ic1＝Ic2×(Wg2/Wg1)的关系。
5.根据权利要求1所述的级联放大器，其特征在于，第2晶体管的端子间耐压比第1晶体管的端子间耐压高。
6.一种放大电路，其中至少1级以上的级联放大器被串联连接，其特征在于：
至少1级以上的级联放大器中，至少1个级联放大器由权利要求1所述的级联放大器构成。
7.根据权利要求6所述的放大电路，其特征在于，
串联连接的级联放大器的级数为N级时，第P级中的第1晶体管的栅极宽度或射极面积与第(P－1)级中的第2晶体管的栅极宽度或射极面积相等，其中N为2以上的自然数，P为2以上的自然数，P≤N。
8.根据权利要求6所述的放大电路，其特征在于，
在至少1级以上的级联放大器的后级，N个最终级放大器并联连接，与所述N个最终级放大器并联地连接旁路路径。
9.根据权利要求8所述的放大电路，其特征在于，
最终级放大器由级联放大器构成。
10.根据权利要求8所述的放大电路，其特征在于，
旁路路径由旁路开关和匹配电路的串联电路构成。
11.根据权利要求8所述的放大电路，其特征在于，
旁路路径由旁路开关和旁路放大器的串联电路构成。
12.根据权利要求11所述的放大电路，其特征在于，
旁路放大器由级联放大器构成。
13.根据权利要求8所述的放大电路，其特征在于，
级联放大器与N个最终级放大器之间分别连接信号路径开关，旁路路径由旁路开关和匹配电路或旁路放大器的串联电路构成；并且
在要求的输出功率为第1功率的第1工作模式中，将所述旁路开关控制为导通状态，将所述信号路径开关控制为断开状态，在要求的输出功率为比第1功率高的第2工作模式中，将所述旁路开关控制为断开状态，将所述信号路径开关控制为导通状态。
14.根据权利要求13所述的放大电路，其特征在于，
控制电路根据由级联放大器放大的信号，切换构成所述级联放大器的第1晶体管和第2晶体管的栅极电压。
CN201380019028.3A 2012-04-09 2013-03-12 级联放大器以及放大电路 Pending CN104272587A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012088479 2012-04-09
JP2012-088479 2012-04-09
PCT/JP2013/056794 WO2013153894A1 (ja) 2012-04-09 2013-03-12 カスコード増幅器及び増幅回路

Publications (1)

Publication Number Publication Date
CN104272587A true CN104272587A (zh) 2015-01-07

Family

ID=49327468

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380019028.3A Pending CN104272587A (zh) 2012-04-09 2013-03-12 级联放大器以及放大电路

Country Status (6)

Country Link
US (1) US20150048887A1 (zh)
JP (1) JPWO2013153894A1 (zh)
KR (1) KR20150001800A (zh)
CN (1) CN104272587A (zh)
TW (1) TW201406057A (zh)
WO (1) WO2013153894A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112106293A (zh) * 2018-05-17 2020-12-18 株式会社村田制作所 放大电路

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9853605B2 (en) * 2014-01-31 2017-12-26 Nec Corporation Transistor package, amplification circuit including the same, and method of forming transistor
US9698734B2 (en) * 2015-02-15 2017-07-04 Skyworks Solutions, Inc. Power amplification system with adjustable common base bias
US9887673B2 (en) * 2016-03-11 2018-02-06 Intel Corporation Ultra compact multi-band transmitter with robust AM-PM distortion self-suppression techniques
KR102153368B1 (ko) * 2018-11-26 2020-09-08 주식회사 파이칩스 Rf 수신기용 믹서

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4992752A (en) * 1989-06-09 1991-02-12 Rockwell International Method and apparatus for broadband impedance matching
JPH0738337A (ja) * 1993-07-20 1995-02-07 Hitachi Ltd 低歪カスケード回路
JP3249393B2 (ja) * 1995-09-28 2002-01-21 株式会社東芝 スイッチ回路
JPH11145748A (ja) * 1997-11-06 1999-05-28 Nec Corp 電力増幅回路
JP2005311689A (ja) * 2004-04-21 2005-11-04 Sharp Corp 高耐圧力スコード型増幅回路
JP4575818B2 (ja) * 2005-03-24 2010-11-04 Ｏｋｉセミコンダクタ株式会社 増幅回路用バイアス回路
JP2007259409A (ja) * 2006-02-27 2007-10-04 Mitsubishi Electric Corp 可変利得増幅器
US7525385B2 (en) * 2006-10-30 2009-04-28 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Common drain driven cascode enhancement mode traveling wave amplifier
JP2010041634A (ja) * 2008-08-08 2010-02-18 Hitachi Metals Ltd 高周波電力増幅器並びにそれを用いた高周波送信モジュール及び送受信モジュール
US8536950B2 (en) * 2009-08-03 2013-09-17 Qualcomm Incorporated Multi-stage impedance matching
US8102205B2 (en) * 2009-08-04 2012-01-24 Qualcomm, Incorporated Amplifier module with multiple operating modes

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112106293A (zh) * 2018-05-17 2020-12-18 株式会社村田制作所 放大电路
CN112106293B (zh) * 2018-05-17 2024-01-02 株式会社村田制作所 放大电路

Also Published As

Publication number Publication date
KR20150001800A (ko) 2015-01-06
JPWO2013153894A1 (ja) 2015-12-17
US20150048887A1 (en) 2015-02-19
TW201406057A (zh) 2014-02-01
WO2013153894A1 (ja) 2013-10-17

Similar Documents

Publication Publication Date Title
CN102208899B (zh) 功率放大器
CN109951159B (zh) 基于变压器的Doherty功率放大器
CN101179257B (zh) 改进了尺寸和成本的高频功率放大器
CN103647515B (zh) 放大器和移动通信设备
WO2012098863A1 (ja) 高周波電力増幅器
CN107911086B (zh) 一种高线性度的射频功率放大器及射频通信终端
CN103312272B (zh) 多模式Doherty功率放大器
CN104779922B (zh) 用于优化射频功率放大器性能的高电压包络跟踪器
CN104272587A (zh) 级联放大器以及放大电路
JP2008516510A (ja) デュアルバイアス制御回路
US8686795B2 (en) Power amplifier
CN203261299U (zh) 一种射频功率放大器的增益调节电路
US8688061B2 (en) System and method for biasing a power amplifier
US8704600B2 (en) Power amplifier
CN111342787A (zh) 一种负载调制差分功率放大器、基站和移动终端
Kim et al. Ka-Band Three-Stacked CMOS Power Amplifier With LC Shunt-Feedback to Enhance Gain and Stability
CN115913155B (zh) 一种适用于5g系统的高线性功率放大器
JP2012015798A (ja) 高周波電力増幅器
CN108599730B (zh) 一种基于紧凑型谐振器的高效率f类堆叠功率放大器
CN116526979A (zh) 功率放大器系统
US8736376B2 (en) Power amplifier module having bias circuit
JP2006093773A (ja) 高周波電力増幅モジュール
CN211089599U (zh) 功率放大模块以及通信终端
Shen et al. A 1.1∼ 2.9 GHz High Efficiency CMOS Power Amplifier
CN117013968B (zh) 功率放大电路及射频功放模组

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20150107

WD01 Invention patent application deemed withdrawn after publication