JPWO2013153894A1 - 増幅回路 - Google Patents
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- 230000003321 amplification Effects 0.000 claims description 2
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 52
- 238000010586 diagram Methods 0.000 description 46
- 230000000694 effects Effects 0.000 description 32
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 24
- 238000010295 mobile communication Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 8
- 230000003247 decreasing effect Effects 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
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Abstract
FET2の端子間耐圧(耐圧B)が、FET1の端子間耐圧(耐圧A)より高く、FET1のゲート幅(Wg1)が、FET2のゲート幅(Wg2)より小さく構成されている。これにより、高出力電力を確保しながら、利得を高めることができる。また、入力端子3に接続されるFET1のゲート幅(Wg1)が小さいため、カスコード増幅器の小型化を図ることができる。
Description
この発明は、小型で高利得なカスコード増幅器及び増幅回路に関するものである。
携帯電話を始めとする移動体通信端末では、ワイヤレス通信が盛んになっており、移動体通信端末の更なる小型化や、バッテリーによる長時間動作が課題となっている。
こうした中で、移動体通信端末に用いられるトランジスタについても、小型化や高効率化等が非常に重要とされている。
2つのトランジスタをカスコード接続しているカスコード増幅器は、高周波特性が優れているため、広く活用されている。
こうした中で、移動体通信端末に用いられるトランジスタについても、小型化や高効率化等が非常に重要とされている。
2つのトランジスタをカスコード接続しているカスコード増幅器は、高周波特性が優れているため、広く活用されている。
図11は一般的なカスコード増幅器を示す構成図である。
図11のカスコード増幅器では、2つのFET(電界効果トランジスタ)がカスコード接続されており、2つのトランジスタ101、102の端子間耐圧は同じである(耐圧A)である。また、2つのトランジスタ101、102のゲート幅についても同じである(Wg1)。
図11のカスコード増幅器では、2つのFET(電界効果トランジスタ)がカスコード接続されており、2つのトランジスタ101、102の端子間耐圧は同じである(耐圧A)である。また、2つのトランジスタ101、102のゲート幅についても同じである(Wg1)。
カスコード増幅器では、変調波信号の入力時に発生する瞬間的なピーク電圧によって、トランジスタ102の端子間耐圧(耐圧A)を超える電圧がドレイン端子(トランジスタ101、102が、バイポーラトランジスタの場合にはコレクタ端子)に印加される可能性がある。
このため、トランジスタ101、102として、高耐圧のトランジスタを用いることが考えられるが、この場合、トランジスタ101、102のゲート容量が減少して、利得が低下するため、増幅器の性能が犠牲になる。
このため、トランジスタ101、102として、高耐圧のトランジスタを用いることが考えられるが、この場合、トランジスタ101、102のゲート容量が減少して、利得が低下するため、増幅器の性能が犠牲になる。
そこで、以下の特許文献1では、端子間耐圧が異なる(ゲート酸化膜が異なる)トランジスタ101とトランジスタ102をカスコード接続しているカスコード増幅器を提案している。
図12は特許文献1に開示されているカスコード増幅器を示す構成図である。
図12のカスコード増幅器では、トランジスタ101の端子間耐圧を耐圧A、トランジスタ102の端子間耐圧を耐圧Bとして、トランジスタ102の端子間耐圧をトランジスタ101の端子間耐圧より高くしている(耐圧A<耐圧B)。
図12は特許文献1に開示されているカスコード増幅器を示す構成図である。
図12のカスコード増幅器では、トランジスタ101の端子間耐圧を耐圧A、トランジスタ102の端子間耐圧を耐圧Bとして、トランジスタ102の端子間耐圧をトランジスタ101の端子間耐圧より高くしている(耐圧A<耐圧B)。
図12のカスコード増幅器では、トランジスタ101のドレイン端子がトランジスタ102のソース端子と接続されるカスコード接続になっており、トランジスタ101のソース端子が接地されている。
トランジスタ101のゲート端子が、カスコード増幅器の入力端子103及びゲート電圧端子104と接続されている。
また、トランジスタ102のドレイン端子が、DCフィードのインダクタを介して電源電圧端子105と接続されるとともに、カスコード増幅器の出力端子106と接続されている。
また、トランジスタ102のゲート端子がゲート電圧端子107と接続されている。
トランジスタ101のゲート端子が、カスコード増幅器の入力端子103及びゲート電圧端子104と接続されている。
また、トランジスタ102のドレイン端子が、DCフィードのインダクタを介して電源電圧端子105と接続されるとともに、カスコード増幅器の出力端子106と接続されている。
また、トランジスタ102のゲート端子がゲート電圧端子107と接続されている。
ゲート電圧端子104からトランジスタ101のON/OFF制御する制御信号が入力され、ゲート電圧端子107からトランジスタ102のON/OFF制御する制御信号が入力される。
トランジスタ101、102がON状態であるとき、カスコード増幅器の入力端子103から高周波信号が入力されると、トランジスタ101、102により増幅された高周波信号が、カスコード増幅器の出力端子106から出力される。
このカスコード増幅器では、トランジスタ102の端子間耐圧がトランジスタ101の端子間耐圧より高くしているので、移動体通信端末では必須とされる高出力電力を確保することができる。
トランジスタ101、102がON状態であるとき、カスコード増幅器の入力端子103から高周波信号が入力されると、トランジスタ101、102により増幅された高周波信号が、カスコード増幅器の出力端子106から出力される。
このカスコード増幅器では、トランジスタ102の端子間耐圧がトランジスタ101の端子間耐圧より高くしているので、移動体通信端末では必須とされる高出力電力を確保することができる。
従来のカスコード増幅器は以上のように構成されているので、高出力電力を確保することができるが、利得が不足する場合、一般的にはカスコード増幅器を直列に接続しなければならず、回路サイズが大きくなってしまう課題があった。
また、トランジスタに電流を流せば、回路サイズを変えずに利得を増加させることができるが、その場合には、効率が低下してしまう課題があった。
また、トランジスタに電流を流せば、回路サイズを変えずに利得を増加させることができるが、その場合には、効率が低下してしまう課題があった。
この発明は上記のような課題を解決するためになされたもので、小型化及び高利得化を図ることができるカスコード増幅器及び増幅回路を得ることを目的とする。
この発明に係るカスコード増幅器は、第1のトランジスタのソース端子又はエミッタ端子が接地されて、第2のトランジスタのソース端子又はエミッタ端子が、第1のトランジスタのドレイン端子又はコレクタ端子と接続されており、第1のトランジスタのゲート幅又はエミッタ面積が、第2のトランジスタのゲート幅又はエミッタ面積より小さくされているものである。
この発明によれば、第1のトランジスタのソース端子又はエミッタ端子が接地されて、第2のトランジスタのソース端子又はエミッタ端子が、第1のトランジスタのドレイン端子又はコレクタ端子と接続されており、第1のトランジスタのゲート幅又はエミッタ面積が、第2のトランジスタのゲート幅又はエミッタ面積より小さく構成されているので、小型化及び高利得化を図ることができる効果がある。
以下、この発明の実施の形態を、図面を参照しながら詳細に説明する。
実施の形態1.
図1はこの発明の実施の形態1によるカスコード増幅器を示す構成図である。
図1において、第1のトランジスタであるFET1はソース端子が接地され、ゲート端子がカスコード増幅器の入力端子3及びゲート電圧端子4と接続されている。
FET1の端子間耐圧は耐圧Aであり、FET1のゲート幅はWg1である。
入力端子3は高周波信号を入力する端子であり、ゲート電圧端子4はFET1のON/OFFを制御する制御信号を入力する端子である。
実施の形態1.
図1はこの発明の実施の形態1によるカスコード増幅器を示す構成図である。
図1において、第1のトランジスタであるFET1はソース端子が接地され、ゲート端子がカスコード増幅器の入力端子3及びゲート電圧端子4と接続されている。
FET1の端子間耐圧は耐圧Aであり、FET1のゲート幅はWg1である。
入力端子3は高周波信号を入力する端子であり、ゲート電圧端子4はFET1のON/OFFを制御する制御信号を入力する端子である。
第2のトランジスタであるFET2はソース端子がFET1のドレイン端子と接続されており、ドレイン端子がDCフィードのインダクタ6を介して電源電圧端子5と接続されるとともに、カスコード増幅器の出力端子7と接続されている。また、ゲート端子がゲート電圧端子8と接続されている。
FET2の端子間耐圧はFET1の端子間耐圧(耐圧A)より高い耐圧Bであり、FET2のゲート幅はFET1のゲート幅(Wg1)より大きいWg2である。
耐圧A<耐圧B
Wg1<Wg2
電源電圧端子5は電源電圧を入力する端子であり、出力端子7はFET1、2により増幅された高周波信号を出力する端子であり、ゲート電圧端子8はFET2のON/OFFを制御する制御信号を入力する端子である。
ゲート電圧設定回路80はゲート電圧端子4と接続されており、FET1のゲート電圧を設定する電圧設定回路である。
FET2の端子間耐圧はFET1の端子間耐圧(耐圧A)より高い耐圧Bであり、FET2のゲート幅はFET1のゲート幅(Wg1)より大きいWg2である。
耐圧A<耐圧B
Wg1<Wg2
電源電圧端子5は電源電圧を入力する端子であり、出力端子7はFET1、2により増幅された高周波信号を出力する端子であり、ゲート電圧端子8はFET2のON/OFFを制御する制御信号を入力する端子である。
ゲート電圧設定回路80はゲート電圧端子4と接続されており、FET1のゲート電圧を設定する電圧設定回路である。
次に動作について説明する。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4に供給されることで、ゲート電圧端子4からFET1のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8からFET2のON/OFFを制御する制御信号が入力される。
FET1、2がON状態であるとき、カスコード増幅器の入力端子3から高周波信号が入力されると、FET1、2により高周波信号が増幅され、増幅後の高周波信号がカスコード増幅器の出力端子7から出力される。
このカスコード増幅器では、FET2の端子間耐圧(耐圧B)がFET1の端子間耐圧(耐圧A)より高いので、移動体通信端末では必須とされる高出力電力を確保することができる。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4に供給されることで、ゲート電圧端子4からFET1のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8からFET2のON/OFFを制御する制御信号が入力される。
FET1、2がON状態であるとき、カスコード増幅器の入力端子3から高周波信号が入力されると、FET1、2により高周波信号が増幅され、増幅後の高周波信号がカスコード増幅器の出力端子7から出力される。
このカスコード増幅器では、FET2の端子間耐圧(耐圧B)がFET1の端子間耐圧(耐圧A)より高いので、移動体通信端末では必須とされる高出力電力を確保することができる。
この実施の形態1では、従来のカスコード増幅器と異なり、FET1のゲート幅(Wg1)が、FET2のゲート幅(Wg2)より小さい構成となっている。
このように、FET1のゲート幅(Wg1)が、FET2のゲート幅(Wg2)より小さい構成であるときに、カスコード増幅器に流れる電流がIc1、FET1のゲート幅(Wg1)とFET2のゲート幅(Wg2)が等しい構成であるときに、カスコード増幅器に流れる電流がIc2であるとすると、ゲート電圧設定回路80は、下記の式(1)の関係を満足するように、FET1のゲート電圧を設定する。
Ic1=Ic2×(Wg2/Wg1) (1)
このように、FET1のゲート幅(Wg1)が、FET2のゲート幅(Wg2)より小さい構成であるときに、カスコード増幅器に流れる電流がIc1、FET1のゲート幅(Wg1)とFET2のゲート幅(Wg2)が等しい構成であるときに、カスコード増幅器に流れる電流がIc2であるとすると、ゲート電圧設定回路80は、下記の式(1)の関係を満足するように、FET1のゲート電圧を設定する。
Ic1=Ic2×(Wg2/Wg1) (1)
このように、FET1のゲート幅(Wg1)がFET2のゲート幅(Wg2)より小さくなっている分だけ、FET1のゲート電圧端子4から入力されるゲート電圧を大きくして、アイドル電流を増加させれば、FET1の電流密度が増加して利得が向上する。
ここで、図2は実施の形態1における図1のカスコード増幅器と、従来例における図9のカスコード増幅器との利得差を示す説明図である。
図2から明らかなように、図1のカスコード増幅器は、図9のカスコード増幅器と比較して、出力電力が同じであれば、利得が高くなっている。
ここで、図2は実施の形態1における図1のカスコード増幅器と、従来例における図9のカスコード増幅器との利得差を示す説明図である。
図2から明らかなように、図1のカスコード増幅器は、図9のカスコード増幅器と比較して、出力電力が同じであれば、利得が高くなっている。
なお、FET1、2のゲート幅の具体例としては、FET1のゲート幅(Wg1)を、FET2のゲート幅(Wg2)の1/2、あるいは、それ以下で構成する例が考えられる。
また、カスコード増幅器は、例えば、モノリシックマイクロ波集積回路で構成する例が考えられる。
また、カスコード増幅器は、例えば、モノリシックマイクロ波集積回路で構成する例が考えられる。
以上で明らかなように、この実施の形態1によれば、FET2の端子間耐圧(耐圧B)が、FET1の端子間耐圧(耐圧A)より高く、FET1のゲート幅(Wg1)が、FET2のゲート幅(Wg2)より小さく構成されているので、高出力電力を確保しながら、利得を高めることができる効果を奏する。
また、入力端子3に接続されるFET1のゲート幅(Wg1)が小さいため、カスコード増幅器の小型化を図ることができる効果を奏する。
また、入力端子3に接続されるFET1のゲート幅(Wg1)が小さいため、カスコード増幅器の小型化を図ることができる効果を奏する。
この実施の形態1では、FET1とFET2がカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがFETに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、トランジスタのソース端子はエミッタ端子、ドレイン端子はコレクタ端子、
ゲート端子はベース端子として扱われ、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図1と同様のカスコード増幅器を得ることができる。
即ち、FET1に代わるバイポーラトランジスタのエミッタ面積が、FET2に代わるバイポーラトランジスタのエミッタ面積より小さい構成にすることで、利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
この場合、トランジスタのソース端子はエミッタ端子、ドレイン端子はコレクタ端子、
ゲート端子はベース端子として扱われ、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図1と同様のカスコード増幅器を得ることができる。
即ち、FET1に代わるバイポーラトランジスタのエミッタ面積が、FET2に代わるバイポーラトランジスタのエミッタ面積より小さい構成にすることで、利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
また、この実施の形態1では、2個のFETがカスコード接続されているカスコード増幅器を示したが、M個(Mは3以上の自然数)のFETがカスコード接続されているカスコード増幅器であってもよい。
M個のFETがカスコード接続されている場合、入力端子3に接続されるFETを1個目のFET、出力端子7に接続されるFETをM個目のFETとすれば、m(m=2、3、・・・、M)個目のFETのソース端子が、(m−1)個目のFETのドレイン端子と接続され、(m−1)個目のFETのゲート幅が、m個目のトランジスタのゲート幅より小さい構成になる。
M個のFETがカスコード接続されている場合、入力端子3に接続されるFETを1個目のFET、出力端子7に接続されるFETをM個目のFETとすれば、m(m=2、3、・・・、M)個目のFETのソース端子が、(m−1)個目のFETのドレイン端子と接続され、(m−1)個目のFETのゲート幅が、m個目のトランジスタのゲート幅より小さい構成になる。
実施の形態2.
図3はこの発明の実施の形態2による増幅回路を示す構成図であり、図において、図1と同一符号は同一または相当部分を示すので説明を省略する。
図3では、3段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
図3はこの発明の実施の形態2による増幅回路を示す構成図であり、図において、図1と同一符号は同一または相当部分を示すので説明を省略する。
図3では、3段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
第1のトランジスタであるFET11はソース端子が接地され、ゲート端子がFET2のドレイン端子及びゲート電圧端子14と接続されている。
FET11の端子間耐圧は耐圧Aであり、FET11のゲート幅はWg3である。
ゲート電圧端子14はFET11のON/OFFを制御する制御信号を入力する端子であり、FET11のON/OFFを制御する制御信号として、ゲート電圧設定回路80により設定されたゲート電圧が供給される。
FET11の端子間耐圧は耐圧Aであり、FET11のゲート幅はWg3である。
ゲート電圧端子14はFET11のON/OFFを制御する制御信号を入力する端子であり、FET11のON/OFFを制御する制御信号として、ゲート電圧設定回路80により設定されたゲート電圧が供給される。
第2のトランジスタであるFET12はソース端子がFET11のドレイン端子と接続されており、ドレイン端子がDCフィードのインダクタ16を介して電源電圧端子15と接続されている。また、ゲート端子がゲート電圧端子18と接続されている。
FET12の端子間耐圧はFET11の端子間耐圧(耐圧A)より高い耐圧Bであり、FET12のゲート幅はFET11のゲート幅(Wg3)より大きいWg4である。
耐圧A<耐圧B
Wg3<Wg4
電源電圧端子15は電源電圧を入力する端子であり、ゲート電圧端子18はFET12のON/OFF制御する制御信号を入力する端子である。
FET12の端子間耐圧はFET11の端子間耐圧(耐圧A)より高い耐圧Bであり、FET12のゲート幅はFET11のゲート幅(Wg3)より大きいWg4である。
耐圧A<耐圧B
Wg3<Wg4
電源電圧端子15は電源電圧を入力する端子であり、ゲート電圧端子18はFET12のON/OFF制御する制御信号を入力する端子である。
第1のトランジスタであるFET21はソース端子が接地され、ゲート端子がFET12のドレイン端子及びゲート電圧端子24と接続されている。
FET21の端子間耐圧は耐圧Aであり、FET21のゲート幅はWg5である。
ゲート電圧端子24はFET21のON/OFFを制御する制御信号を入力する端子であり、FET21のON/OFFを制御する制御信号として、ゲート電圧設定回路80により設定されたゲート電圧が供給される。
FET21の端子間耐圧は耐圧Aであり、FET21のゲート幅はWg5である。
ゲート電圧端子24はFET21のON/OFFを制御する制御信号を入力する端子であり、FET21のON/OFFを制御する制御信号として、ゲート電圧設定回路80により設定されたゲート電圧が供給される。
第2のトランジスタであるFET22はソース端子がFET21のドレイン端子と接続されており、ドレイン端子がDCフィードのインダクタ26を介して電源電圧端子25と接続されるとともに、出力端子7と接続されている。また、ゲート端子がゲート電圧端子28と接続されている。
FET22の端子間耐圧はFET21の端子間耐圧(耐圧A)より高い耐圧Bであり、FET22のゲート幅はFET21のゲート幅(Wg5)より大きいWg6である。
耐圧A<耐圧B
Wg5<Wg6
電源電圧端子25は電源電圧を入力する端子であり、ゲート電圧端子28はFET22のON/OFF制御する制御信号を入力する端子である。
FET22の端子間耐圧はFET21の端子間耐圧(耐圧A)より高い耐圧Bであり、FET22のゲート幅はFET21のゲート幅(Wg5)より大きいWg6である。
耐圧A<耐圧B
Wg5<Wg6
電源電圧端子25は電源電圧を入力する端子であり、ゲート電圧端子28はFET22のON/OFF制御する制御信号を入力する端子である。
次に動作について説明する。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1、11、21のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4、14、24に供給されることで、ゲート電圧端子4、14、24からFET1、11、21のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8、18、28からFET2、12、22のON/OFFを制御する制御信号が入力される。
FET1、11、21、2、12、22がON状態であるとき、入力端子3から高周波信号が入力されると、FET1、2により高周波信号が増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号がFET21のゲート端子に入力される。
FET11、12により増幅された高周波信号がFET21のゲート端子に入力されると、FET21、22により高周波信号が増幅され、増幅後の高周波信号が出力端子7から出力される。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1、11、21のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4、14、24に供給されることで、ゲート電圧端子4、14、24からFET1、11、21のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8、18、28からFET2、12、22のON/OFFを制御する制御信号が入力される。
FET1、11、21、2、12、22がON状態であるとき、入力端子3から高周波信号が入力されると、FET1、2により高周波信号が増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号がFET21のゲート端子に入力される。
FET11、12により増幅された高周波信号がFET21のゲート端子に入力されると、FET21、22により高周波信号が増幅され、増幅後の高周波信号が出力端子7から出力される。
この実施の形態2では、FET2、12、22の端子間耐圧(耐圧B)がFET1、11、21の端子間耐圧(耐圧A)より高いので、移動体通信端末では必須とされる高出力電力を確保することができる。また、複数のカスコード増幅器が直列に接続されているので、高周波信号の出力電力を更に高めることができる。
また、この実施の形態2では、FET1、11、21のゲート幅(Wg1、Wg3、Wg5)が、FET2、12、22のゲート幅(Wg2、Wg4、Wg6)より小さく構成されているので、FET1、11、21のゲート電圧を大きくして、アイドル電流を増加させれば、FET1、11、21の電流密度が増加して利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
なお、ゲート電圧設定回路80からFET1、11、21に供給されるゲート電圧は同一であってもよいし、異なっていてもよい。
また、この実施の形態2では、FET1、11、21のゲート幅(Wg1、Wg3、Wg5)が、FET2、12、22のゲート幅(Wg2、Wg4、Wg6)より小さく構成されているので、FET1、11、21のゲート電圧を大きくして、アイドル電流を増加させれば、FET1、11、21の電流密度が増加して利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
なお、ゲート電圧設定回路80からFET1、11、21に供給されるゲート電圧は同一であってもよいし、異なっていてもよい。
この実施の形態2では、2個のFETがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがFETに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図3の増幅回路と同様の効果を得ることができる。
即ち、FET1、11、21に代わるバイポーラトランジスタのエミッタ面積が、FET2、12、22に代わるバイポーラトランジスタのエミッタ面積より小さい構成にすることで、利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図3の増幅回路と同様の効果を得ることができる。
即ち、FET1、11、21に代わるバイポーラトランジスタのエミッタ面積が、FET2、12、22に代わるバイポーラトランジスタのエミッタ面積より小さい構成にすることで、利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
この実施の形態2では、3段のカスコード増幅器が直列に接続されている増幅回路の例を示しており、全てのカスコード増幅器において、入力側のFETのゲート幅が、出力側のFETのゲート幅より小さい構成のものを示したが、少なくとも1段以上のカスコード増幅器が上記構成であれば、図9のカスコード増幅器が直列に接続されている増幅回路よりも、利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
ここで、FET1、11、21のゲート幅(Wg1、Wg3、Wg5)の関係であるが、Wg1<Wg3<Wg5であれば、出力端子7に近いほど、高出力電力を得ることができるようになる。
また、FET2、12、22のゲート幅(Wg2、Wg4、Wg6)についても、Wg2<Wg4<Wg6であれば、出力端子7に近いほど、高出力電力を得ることができるようになる。
なお、カスコード増幅器は、例えば、モノリシックマイクロ波集積回路で構成する例が考えられる。
また、FET2、12、22のゲート幅(Wg2、Wg4、Wg6)についても、Wg2<Wg4<Wg6であれば、出力端子7に近いほど、高出力電力を得ることができるようになる。
なお、カスコード増幅器は、例えば、モノリシックマイクロ波集積回路で構成する例が考えられる。
実施の形態3.
図4はこの発明の実施の形態3による増幅回路を示す構成図であり、図において、図3と同一符号は同一または相当部分を示すので説明を省略する。
図4では、3段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
図4はこの発明の実施の形態3による増幅回路を示す構成図であり、図において、図3と同一符号は同一または相当部分を示すので説明を省略する。
図4では、3段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
第1のトランジスタであるFET31はソース端子が接地され、ゲート端子がFET2のドレイン端子及びゲート電圧端子14と接続されている。
FET31の端子間耐圧は耐圧Aであり、FET31のゲート幅はFET2と同一のWg2である。
第1のトランジスタであるFET41はソース端子が接地され、ゲート端子がFET12のドレイン端子及びゲート電圧端子24と接続されている。
FET41の端子間耐圧は耐圧Aであり、FET41のゲート幅はFET12と同一のWg4である。
FET31の端子間耐圧は耐圧Aであり、FET31のゲート幅はFET2と同一のWg2である。
第1のトランジスタであるFET41はソース端子が接地され、ゲート端子がFET12のドレイン端子及びゲート電圧端子24と接続されている。
FET41の端子間耐圧は耐圧Aであり、FET41のゲート幅はFET12と同一のWg4である。
図4では、3段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、この実施の形態3では、カスコード増幅器の段数がN段(Nは2以上の自然数)である場合、P段目(Pは2以上の自然数であり、P≦Nである)における入力側のFETのゲート幅と、P−1段目における出力側のFETのゲート幅とが等しい構成になる。
次に動作について説明する。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1、31、41のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4、14、24に供給されることで、ゲート電圧端子4、14、24からFET1、31、41のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8、18、28からFET2、12、22のON/OFFを制御する制御信号が入力される。
FET1、31、41、2、12、22がON状態であるとき、入力端子3から高周波信号が入力されると、FET1、2により高周波信号が増幅され、増幅後の高周波信号がFET31のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET31のゲート端子に入力されると、FET31、12により高周波信号が増幅され、増幅後の高周波信号がFET41のゲート端子に入力される。
FET31、12により増幅された高周波信号がFET41のゲート端子に入力されると、FET41、22により高周波信号が増幅され、増幅後の高周波信号が出力端子7から出力される。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1、31、41のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4、14、24に供給されることで、ゲート電圧端子4、14、24からFET1、31、41のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8、18、28からFET2、12、22のON/OFFを制御する制御信号が入力される。
FET1、31、41、2、12、22がON状態であるとき、入力端子3から高周波信号が入力されると、FET1、2により高周波信号が増幅され、増幅後の高周波信号がFET31のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET31のゲート端子に入力されると、FET31、12により高周波信号が増幅され、増幅後の高周波信号がFET41のゲート端子に入力される。
FET31、12により増幅された高周波信号がFET41のゲート端子に入力されると、FET41、22により高周波信号が増幅され、増幅後の高周波信号が出力端子7から出力される。
この実施の形態3では、FET2、12、22の端子間耐圧(耐圧B)がFET1、31、41の端子間耐圧(耐圧A)より高いので、移動体通信端末では必須とされる高出力電力を確保することができる。また、複数のカスコード増幅器が直列に接続されているので、高周波信号の出力電力を更に高めることができる。
また、この実施の形態3では、FET1、31、41のゲート幅(Wg1、Wg2、Wg4)が、FET2、12、22のゲート幅(Wg2、Wg4、Wg6)より小さく構成されているので、FET1、31、41のゲート電圧を大きくして、アイドル電流を増加させれば、FET1、31、41の電流密度が増加して利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
なお、ゲート電圧設定回路80からFET1、31、41に供給されるゲート電圧は同一であってもよいし、異なっていてもよい。
さらに、この実施の形態3では、FET31のゲート幅Wg2がFET2のゲート幅Wg2と等しく、FET41のゲート幅Wg4がFET12のゲート幅Wg4と等しいので、前後段のカスコード増幅器におけるFETのインピーダンス変換比が小さくなり、共役整合が得易くなる。そのため、上記実施の形態2よりも更に利得を高めることができる。
また、この実施の形態3では、FET1、31、41のゲート幅(Wg1、Wg2、Wg4)が、FET2、12、22のゲート幅(Wg2、Wg4、Wg6)より小さく構成されているので、FET1、31、41のゲート電圧を大きくして、アイドル電流を増加させれば、FET1、31、41の電流密度が増加して利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
なお、ゲート電圧設定回路80からFET1、31、41に供給されるゲート電圧は同一であってもよいし、異なっていてもよい。
さらに、この実施の形態3では、FET31のゲート幅Wg2がFET2のゲート幅Wg2と等しく、FET41のゲート幅Wg4がFET12のゲート幅Wg4と等しいので、前後段のカスコード増幅器におけるFETのインピーダンス変換比が小さくなり、共役整合が得易くなる。そのため、上記実施の形態2よりも更に利得を高めることができる。
この実施の形態3では、2個のFETがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがFETに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図4の増幅回路と同様の効果を得ることができる。
即ち、FET1、31、41に代わるバイポーラトランジスタのエミッタ面積が、FET2、12、22に代わるバイポーラトランジスタのエミッタ面積より小さい構成にすることで、利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
また、FET31に代わるバイポーラトランジスタのエミッタ面積がFET2に代わるバイポーラトランジスタのエミッタ面積と等しく、FET41に代わるバイポーラトランジスタのエミッタ面積がFET12に代わるバイポーラトランジスタのエミッタ面積と等しくすることで、一層の高利得化を図ることができる。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図4の増幅回路と同様の効果を得ることができる。
即ち、FET1、31、41に代わるバイポーラトランジスタのエミッタ面積が、FET2、12、22に代わるバイポーラトランジスタのエミッタ面積より小さい構成にすることで、利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
また、FET31に代わるバイポーラトランジスタのエミッタ面積がFET2に代わるバイポーラトランジスタのエミッタ面積と等しく、FET41に代わるバイポーラトランジスタのエミッタ面積がFET12に代わるバイポーラトランジスタのエミッタ面積と等しくすることで、一層の高利得化を図ることができる。
ここで、FET1、31、41のゲート幅(Wg1、Wg2、Wg4)の関係であるが、Wg1<Wg2<Wg4であれば、出力端子7に近いほど、高出力電力を得ることができるようになる。
また、FET2、12、22のゲート幅(Wg2、Wg4、Wg6)についても、Wg2<Wg4<Wg6であれば、出力端子7に近いほど、高出力電力を得ることができるようになる。
なお、カスコード増幅器は、例えば、モノリシックマイクロ波集積回路で構成する例が考えられる。
また、FET2、12、22のゲート幅(Wg2、Wg4、Wg6)についても、Wg2<Wg4<Wg6であれば、出力端子7に近いほど、高出力電力を得ることができるようになる。
なお、カスコード増幅器は、例えば、モノリシックマイクロ波集積回路で構成する例が考えられる。
実施の形態4.
図5はこの発明の実施の形態4による増幅回路を示す構成図であり、図において、図3と同一符号は同一または相当部分を示すので説明を省略する。
図5では、2段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
図5はこの発明の実施の形態4による増幅回路を示す構成図であり、図において、図3と同一符号は同一または相当部分を示すので説明を省略する。
図5では、2段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
FET12のドレイン端子は第1経路(バイパス経路)と第2経路に接続されており、第1経路と第2経路は出力端子7に接続されている。
第1経路はバイパススイッチ51と整合回路52の直列回路で構成されており、要求される出力電力が低い第1の動作モードでは、バイパススイッチ51がON状態に制御され、要求される出力電力が高い第2の動作モードでは、バイパススイッチ51がOFF状態に制御される。
なお、バイパススイッチ51のON/OFF状態は、図示せぬ制御回路によって制御される。
第2経路は信号経路スイッチ53と最終段増幅器54の直列回路で構成されており、要求される出力電力が低い第1の動作モードでは、信号経路スイッチ53がOFF状態に制御され、要求される出力電力が高い第2の動作モードでは、信号経路スイッチ53がON状態に制御される。
なお、信号経路スイッチ53のON/OFF状態は、図示せぬ制御回路によって制御される。
第1経路はバイパススイッチ51と整合回路52の直列回路で構成されており、要求される出力電力が低い第1の動作モードでは、バイパススイッチ51がON状態に制御され、要求される出力電力が高い第2の動作モードでは、バイパススイッチ51がOFF状態に制御される。
なお、バイパススイッチ51のON/OFF状態は、図示せぬ制御回路によって制御される。
第2経路は信号経路スイッチ53と最終段増幅器54の直列回路で構成されており、要求される出力電力が低い第1の動作モードでは、信号経路スイッチ53がOFF状態に制御され、要求される出力電力が高い第2の動作モードでは、信号経路スイッチ53がON状態に制御される。
なお、信号経路スイッチ53のON/OFF状態は、図示せぬ制御回路によって制御される。
次に動作について説明する。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1、11のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4、14に供給されることで、ゲート電圧端子4、14からFET1、11のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8、18からFET2、12のON/OFFを制御する制御信号が入力される。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1、11のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4、14に供給されることで、ゲート電圧端子4、14からFET1、11のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8、18からFET2、12のON/OFFを制御する制御信号が入力される。
要求される出力電力が低い第1の動作モードでは、図示せぬ制御回路によって、バイパススイッチ51がON状態に制御され、信号経路スイッチ53がOFF状態に制御される。また、最終段増幅器54に対する電源電圧供給が停止される。
したがって、FET1、11、2、12がON状態であるとき、第1の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第1経路の整合回路52に入力される。
その後、整合回路52により整合された増幅後の高周波信号が増幅回路の出力端子17から出力される。
したがって、FET1、11、2、12がON状態であるとき、第1の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第1経路の整合回路52に入力される。
その後、整合回路52により整合された増幅後の高周波信号が増幅回路の出力端子17から出力される。
要求される出力電力が高い第2の動作モードでは、図示せぬ制御回路によって、バイパススイッチ51がOFF状態に制御され、信号経路スイッチ53がON状態に制御される。また、最終段増幅器54には電源電圧が供給される。
したがって、FET1、11、2、12がON状態であるとき、第2の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第2経路の最終段増幅器54に入力される。
FET11、12により増幅された高周波信号が最終段増幅器54に入力されると、最終段増幅器54により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子17から出力される。
したがって、FET1、11、2、12がON状態であるとき、第2の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第2経路の最終段増幅器54に入力される。
FET11、12により増幅された高周波信号が最終段増幅器54に入力されると、最終段増幅器54により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子17から出力される。
この実施の形態4では、FET12のドレイン端子と出力端子17の間に、第1経路と第2経路を設け、要求される出力電力に応じて、高周波信号が通過する経路を切り替えるように構成したので、上記実施の形態2、3と同様の効果を奏する他に、高周波信号の出力電力を適宜切り替えることができる効果を奏する。
ここでは、第1経路がバイパススイッチ51と整合回路52の直列回路で構成される例を示したが、図6に示すように、第1経路がバイパススイッチ51とバイパス増幅器55の直列回路で構成されていてもよい。バイパス増幅器55としては、例えば、カスコード増幅器を用いることができる。
また、ゲート電圧設定回路80からFET1、11に供給されるゲート電圧は同一であってもよいし、異なっていてもよい。また、ゲート電圧設定回路80からFET1、11に供給されるゲート電圧を動作モードに応じて変えるようにしてもよい。
ここでは、第1経路がバイパススイッチ51と整合回路52の直列回路で構成される例を示したが、図6に示すように、第1経路がバイパススイッチ51とバイパス増幅器55の直列回路で構成されていてもよい。バイパス増幅器55としては、例えば、カスコード増幅器を用いることができる。
また、ゲート電圧設定回路80からFET1、11に供給されるゲート電圧は同一であってもよいし、異なっていてもよい。また、ゲート電圧設定回路80からFET1、11に供給されるゲート電圧を動作モードに応じて変えるようにしてもよい。
この実施の形態4では、2個のFETがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがFETに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図5及び図6の増幅回路と同様の効果を得ることができる。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図5及び図6の増幅回路と同様の効果を得ることができる。
実施の形態5.
図7はこの発明の実施の形態5による増幅回路を示す構成図であり、図において、図5と同一符号は同一または相当部分を示すので説明を省略する。
図7では、2段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
図7では、最終段増幅器54がカスコード増幅器で構成されている。
図7はこの発明の実施の形態5による増幅回路を示す構成図であり、図において、図5と同一符号は同一または相当部分を示すので説明を省略する。
図7では、2段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
図7では、最終段増幅器54がカスコード増幅器で構成されている。
FET61はソース端子が接地され、ゲート端子が信号経路スイッチ53及びゲート電圧端子64と接続されている。
FET61の端子間耐圧は耐圧Aであり、FET61のゲート幅はFET12と同一のWg4である。
ゲート電圧端子64はFET61のON/OFF制御する制御信号を入力する端子である。
FET61の端子間耐圧は耐圧Aであり、FET61のゲート幅はFET12と同一のWg4である。
ゲート電圧端子64はFET61のON/OFF制御する制御信号を入力する端子である。
FET62はソース端子がFET61のドレイン端子と接続されており、ドレイン端子がDCフィードのインダクタ66を介して電源電圧端子65と接続されるとともに、出力端子17と接続されている。また、ゲート端子がゲート電圧端子68と接続されている。
FET62の端子間耐圧はFET61の端子間耐圧(耐圧A)より高い耐圧Bであり、FET62のゲート幅はFET61のゲート幅(Wg4)より大きいWg6である。
耐圧A<耐圧B
Wg4<Wg6
電源電圧端子65は電源電圧を入力する端子であり、ゲート電圧端子68はFET62のON/OFFを制御する制御信号を入力する端子である。
FET62の端子間耐圧はFET61の端子間耐圧(耐圧A)より高い耐圧Bであり、FET62のゲート幅はFET61のゲート幅(Wg4)より大きいWg6である。
耐圧A<耐圧B
Wg4<Wg6
電源電圧端子65は電源電圧を入力する端子であり、ゲート電圧端子68はFET62のON/OFFを制御する制御信号を入力する端子である。
次に動作について説明する。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1、11のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4、14に供給されることで、ゲート電圧端子4、14からFET1、11のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8、18からFET2、12のON/OFFを制御する制御信号が入力される。
また、ゲート電圧設定回路80により設定されるゲート電圧は、最終段増幅器54のFET61のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子64に供給されることで、ゲート電圧端子64から最終段増幅器54のFET61のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子68から最終段増幅器54のFET62のON/OFFを制御する制御信号が入力される。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1、11のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4、14に供給されることで、ゲート電圧端子4、14からFET1、11のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8、18からFET2、12のON/OFFを制御する制御信号が入力される。
また、ゲート電圧設定回路80により設定されるゲート電圧は、最終段増幅器54のFET61のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子64に供給されることで、ゲート電圧端子64から最終段増幅器54のFET61のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子68から最終段増幅器54のFET62のON/OFFを制御する制御信号が入力される。
要求される出力電力が低い第1の動作モードでは、図示せぬ制御回路によって、バイパススイッチ51がON状態に制御され、信号経路スイッチ53がOFF状態に制御される。また、最終段増幅器54の電源電圧端子65に対する電源電圧供給が停止される。
したがって、FET1、11、2、12がON状態であるとき、第1の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第1経路の整合回路52に入力される。
その後、整合回路52により整合された増幅後の高周波信号が増幅回路の出力端子17から出力される。
したがって、FET1、11、2、12がON状態であるとき、第1の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第1経路の整合回路52に入力される。
その後、整合回路52により整合された増幅後の高周波信号が増幅回路の出力端子17から出力される。
要求される出力電力が高い第2の動作モードでは、図示せぬ制御回路によって、バイパススイッチ51がOFF状態に制御され、信号経路スイッチ53がON状態に制御される。また、最終段増幅器54の電源電圧端子65には電源電圧が供給される。
したがって、FET1、11、2、12、61、62がON状態であるとき、第2の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第2経路の最終段増幅器54に入力される。
FET11、12により増幅された高周波信号が最終段増幅器54に入力されると、FET61、62により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子17から出力される。
したがって、FET1、11、2、12、61、62がON状態であるとき、第2の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第2経路の最終段増幅器54に入力される。
FET11、12により増幅された高周波信号が最終段増幅器54に入力されると、FET61、62により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子17から出力される。
この実施の形態5の場合、基本的な構成は上記実施の形態4と同様であるため、同様の効果が得られるが、図5の最終段増幅器54がカスコード増幅器で構成されており、FET62の端子間耐圧(耐圧B)がFET61の端子間耐圧(耐圧A)より高いので、移動体通信端末では必須とされる高出力電力を確保することができる。
また、FET61のゲート幅(Wg4)が、FET62のゲート幅(Wg6)より小さく構成されているので、FET61のゲート電圧を大きくして、アイドル電流を増加させれば、FET61の電流密度が増加して利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
さらに、最終段増幅器54のFET61のゲート幅Wg4がFET12のゲート幅Wg4と等しいので、最終段増幅器54のFET61とFET12のインピーダンス変換比が小さくなり、共役整合が得易くなる。
また、FET61のゲート幅(Wg4)が、FET62のゲート幅(Wg6)より小さく構成されているので、FET61のゲート電圧を大きくして、アイドル電流を増加させれば、FET61の電流密度が増加して利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
さらに、最終段増幅器54のFET61のゲート幅Wg4がFET12のゲート幅Wg4と等しいので、最終段増幅器54のFET61とFET12のインピーダンス変換比が小さくなり、共役整合が得易くなる。
この実施の形態5では、2個のFETがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがFETに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図5及び図6の増幅回路と同様の効果を得ることができる。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図5及び図6の増幅回路と同様の効果を得ることができる。
実施の形態6.
図8はこの発明の実施の形態6による増幅回路を示す構成図であり、図において、図5及び図7と同一符号は同一または相当部分を示すので説明を省略する。
図8では、2段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
図8はこの発明の実施の形態6による増幅回路を示す構成図であり、図において、図5及び図7と同一符号は同一または相当部分を示すので説明を省略する。
図8では、2段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
制御回路70は要求される出力電力が低い第1の動作モードでは、バイパススイッチ51をON状態、信号経路スイッチ53をOFF状態に制御し、要求される出力電力が高い第2の動作モードでは、バイパススイッチ51をOFF状態、信号経路スイッチ53をON状態に制御する回路である。
また、制御回路70は第1の動作モードでは、最終段増幅器54に対する電源電圧の供給を停止し、第2の動作モードでは、最終段増幅器54に電圧を供給する。
また、制御回路70は第1の動作モードでは、最終段増幅器54に対する電源電圧の供給を停止し、第2の動作モードでは、最終段増幅器54に電圧を供給する。
上記実施の形態4、5では、バイパススイッチ51、信号経路スイッチ53及び最終段増幅器54が図示せぬ制御回路で制御されるものを示したが、図8に示すように、制御回路70がバイパススイッチ51、信号経路スイッチ53及び最終段増幅器54を制御するようにしてもよい。
即ち、制御回路70は、要求される出力電力が低い第1の動作モードでは、バイパススイッチ51をON状態、信号経路スイッチ53をOFF状態に制御し、最終段増幅器54に対する電源電圧の供給を停止する。
これにより、FET11、12により増幅された高周波信号が、第1経路の整合回路52を通じて増幅回路の出力端子17から出力される。
一方、要求される出力電力が高い第2の動作モードでは、バイパススイッチ51をOFF状態、信号経路スイッチ53をON状態に制御し、最終段増幅器54に電圧を供給する。
これにより、FET11、12により増幅された高周波信号が、第2経路の最終段増幅器54により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子17から出力される。
この実施の形態6でも、上記実施の形態4、5と同様の効果を奏することができる。
即ち、制御回路70は、要求される出力電力が低い第1の動作モードでは、バイパススイッチ51をON状態、信号経路スイッチ53をOFF状態に制御し、最終段増幅器54に対する電源電圧の供給を停止する。
これにより、FET11、12により増幅された高周波信号が、第1経路の整合回路52を通じて増幅回路の出力端子17から出力される。
一方、要求される出力電力が高い第2の動作モードでは、バイパススイッチ51をOFF状態、信号経路スイッチ53をON状態に制御し、最終段増幅器54に電圧を供給する。
これにより、FET11、12により増幅された高周波信号が、第2経路の最終段増幅器54により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子17から出力される。
この実施の形態6でも、上記実施の形態4、5と同様の効果を奏することができる。
ここでは、第1経路がバイパススイッチ51と整合回路52の直列回路で構成される例を示したが、上記実施の形態5における図6のように、バイパススイッチ51とバイパス増幅器55の直列回路で構成されていてもよい。
その場合、制御回路70は、要求される出力電力が低い第1の動作モードでは、バイパススイッチ51をON状態、信号経路スイッチ53をOFF状態に制御して、バイパス増幅器55に電圧を供給するとともに、最終段増幅器54に対する電源電圧の供給を停止するようにする。
一方、要求される出力電力が高い第2の動作モードでは、バイパススイッチ51をOFF状態、信号経路スイッチ53をON状態に制御して、バイパス増幅器55への電圧供給を停止するとともに、最終段増幅器54に電圧を供給するようにする。
その場合、制御回路70は、要求される出力電力が低い第1の動作モードでは、バイパススイッチ51をON状態、信号経路スイッチ53をOFF状態に制御して、バイパス増幅器55に電圧を供給するとともに、最終段増幅器54に対する電源電圧の供給を停止するようにする。
一方、要求される出力電力が高い第2の動作モードでは、バイパススイッチ51をOFF状態、信号経路スイッチ53をON状態に制御して、バイパス増幅器55への電圧供給を停止するとともに、最終段増幅器54に電圧を供給するようにする。
この実施の形態6では、2個のFETがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがFETに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図7の増幅回路と同様の効果を得ることができる。
また、最終段増幅器54は図7のようにカスコード増幅器で構成しても良い。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図7の増幅回路と同様の効果を得ることができる。
また、最終段増幅器54は図7のようにカスコード増幅器で構成しても良い。
実施の形態7.
図9はこの発明の実施の形態7による増幅回路を示す構成図であり、図において、図5及び図6と同一符号は同一または相当部分を示すので説明を省略する。
図9では、2段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
図9では、信号伝送経路が第1〜第4経路の4つであり、各信号伝送経路が飽和電力が異なる増幅器(最終段増幅器54、57、バイパス増幅器55、59)を有している。このため、この実施の形態7では、第1の動作モード、第2の動作モードを2つの変調方式に対して持つことができる。
図9はこの発明の実施の形態7による増幅回路を示す構成図であり、図において、図5及び図6と同一符号は同一または相当部分を示すので説明を省略する。
図9では、2段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
図9では、信号伝送経路が第1〜第4経路の4つであり、各信号伝送経路が飽和電力が異なる増幅器(最終段増幅器54、57、バイパス増幅器55、59)を有している。このため、この実施の形態7では、第1の動作モード、第2の動作モードを2つの変調方式に対して持つことができる。
次に動作について説明する。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1、11のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4、14に供給されることで、ゲート電圧端子4、14からFET1、11のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8、18からFET2、12のON/OFFを制御する制御信号が入力される。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1、11のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4、14に供給されることで、ゲート電圧端子4、14からFET1、11のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8、18からFET2、12のON/OFFを制御する制御信号が入力される。
最初に、カスコード増幅器の入力端子3から変調波信号Aが入力された場合について述べる。
要求される出力電力が低い第1の動作モードでは、図示せぬ制御回路によって、バイパススイッチ51がON状態に制御され、信号経路スイッチ53、56とバイパススイッチ58がOFF状態に制御される。
また、バイパス増幅器55には電源電圧が供給される一方、最終段増幅器54、57及びバイパス増幅器59に対する電源電圧供給が停止される。
要求される出力電力が低い第1の動作モードでは、図示せぬ制御回路によって、バイパススイッチ51がON状態に制御され、信号経路スイッチ53、56とバイパススイッチ58がOFF状態に制御される。
また、バイパス増幅器55には電源電圧が供給される一方、最終段増幅器54、57及びバイパス増幅器59に対する電源電圧供給が停止される。
したがって、FET1、11、2、12がON状態であるとき、第1の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第1経路のバイパス増幅器55に入力される。
その後、バイパス増幅器55により増幅された高周波信号が増幅回路の出力端子17から出力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第1経路のバイパス増幅器55に入力される。
その後、バイパス増幅器55により増幅された高周波信号が増幅回路の出力端子17から出力される。
要求される出力電力が高い第2の動作モードでは、図示せぬ制御回路によって、バイパススイッチ51、58と信号経路スイッチ56がOFF状態に制御され、信号経路スイッチ53がON状態に制御される。
また、最終段増幅器54には電源電圧が供給される一方、最終段増幅器57及びバイパス増幅器55、59に対する電源電圧供給が停止される。
また、最終段増幅器54には電源電圧が供給される一方、最終段増幅器57及びバイパス増幅器55、59に対する電源電圧供給が停止される。
したがって、FET1、11、2、12がON状態であるとき、第2の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第2経路の最終段増幅器54に入力される。
FET11、12により増幅された高周波信号が最終段増幅器54に入力されると、最終段増幅器54により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子17から出力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第2経路の最終段増幅器54に入力される。
FET11、12により増幅された高周波信号が最終段増幅器54に入力されると、最終段増幅器54により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子17から出力される。
次に、カスコード増幅器の入力端子3から変調波信号Bが入力された場合について述べる。
要求される出力電力が低い第1の動作モードでは、図示せぬ制御回路によって、バイパススイッチ58がON状態に制御され、バイパススイッチ51と信号経路スイッチ53、56がOFF状態に制御される。
また、バイパス増幅器59には電源電圧が供給される一方、最終段増幅器54、57及びバイパス増幅器55に対する電源電圧供給が停止される。
要求される出力電力が低い第1の動作モードでは、図示せぬ制御回路によって、バイパススイッチ58がON状態に制御され、バイパススイッチ51と信号経路スイッチ53、56がOFF状態に制御される。
また、バイパス増幅器59には電源電圧が供給される一方、最終段増幅器54、57及びバイパス増幅器55に対する電源電圧供給が停止される。
したがって、FET1、11、2、12がON状態であるとき、第1の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第4経路のバイパス増幅器59に入力される。
その後、バイパス増幅器59により増幅された高周波信号が増幅回路の出力端子27から出力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第4経路のバイパス増幅器59に入力される。
その後、バイパス増幅器59により増幅された高周波信号が増幅回路の出力端子27から出力される。
要求される出力電力が高い第2の動作モードでは、図示せぬ制御回路によって、バイパススイッチ51、58と信号経路スイッチ53がOFF状態に制御され、信号経路スイッチ56がON状態に制御される。
また、最終段増幅器57には電源電圧が供給される一方、最終段増幅器54及びバイパス増幅器55、59に対する電源電圧供給が停止される。
また、最終段増幅器57には電源電圧が供給される一方、最終段増幅器54及びバイパス増幅器55、59に対する電源電圧供給が停止される。
したがって、FET1、11、2、12がON状態であるとき、第2の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第3経路の最終段増幅器57に入力される。
FET11、12により増幅された高周波信号が最終段増幅器57に入力されると、最終段増幅器57により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子27から出力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第3経路の最終段増幅器57に入力される。
FET11、12により増幅された高周波信号が最終段増幅器57に入力されると、最終段増幅器57により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子27から出力される。
この実施の形態7では、FET12のドレイン端子と増幅回路の出力端子17、27の間に、第1〜第4経路を設け、入力される変調波信号と要求される出力電力に応じて、高周波信号が通過する経路を切り替えるように構成したので、上記実施の形態2〜6と同様の効果を奏する他に、複数の変調波信号に対応して、高周波信号の出力電力を適宜切り替えることができる効果を奏する。
ここでは、第1経路及び第4経路が、バイパススイッチとバイパス増幅器の直列回路で構成される例を示したが、上記実施の形態6における図8のように、バイパススイッチと整合回路の直列回路で構成されていてもよい。
また、ここでは、第1〜第4経路を有する例を示したが、さらに複数の経路を備えることもできる。その場合、さらに多くの動作モード、変調波信号に対応することができる。
また、電圧設定回路80からFET1、11に供給される電圧は同一であってもよいし、異なっていてもよい。また、電圧設定回路80からFET1、11に供給される電圧を動作モードに応じて変えるようにしてもよい。
また、ここでは、第1〜第4経路を有する例を示したが、さらに複数の経路を備えることもできる。その場合、さらに多くの動作モード、変調波信号に対応することができる。
また、電圧設定回路80からFET1、11に供給される電圧は同一であってもよいし、異なっていてもよい。また、電圧設定回路80からFET1、11に供給される電圧を動作モードに応じて変えるようにしてもよい。
この実施の形態7では、2個のFETがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがFETに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図5及び図6の増幅回路と同様の効果を得ることができる。
また、最終段増幅器54、57の両方、またはどちらか一方は、図7のようにカスコード増幅器で構成されていてもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図5及び図6の増幅回路と同様の効果を得ることができる。
また、最終段増幅器54、57の両方、またはどちらか一方は、図7のようにカスコード増幅器で構成されていてもよい。
実施の形態8.
図10はこの発明の実施の形態8による増幅回路を示す構成図であり、図において、図8及び図9と同一符号は同一または相当部分を示すので説明を省略する。
図10では、2段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
カスコード増幅器は、FET2、12のゲート電圧を大きくすると飽和電力が高くなり、逆にFET2、12のゲート電圧を小さくすると飽和電力が低くなる。
この実施の形態8の制御回路70は、入力される変調波信号と要求される出力電力に応じて、カスコード増幅器のFET2、12のゲート電圧を変える機能を備え、カスコード増幅器に対して異なる飽和電力が要求される場合でも、FETの大きさを変えることなく対応することができるようにしている。
図10はこの発明の実施の形態8による増幅回路を示す構成図であり、図において、図8及び図9と同一符号は同一または相当部分を示すので説明を省略する。
図10では、2段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
カスコード増幅器は、FET2、12のゲート電圧を大きくすると飽和電力が高くなり、逆にFET2、12のゲート電圧を小さくすると飽和電力が低くなる。
この実施の形態8の制御回路70は、入力される変調波信号と要求される出力電力に応じて、カスコード増幅器のFET2、12のゲート電圧を変える機能を備え、カスコード増幅器に対して異なる飽和電力が要求される場合でも、FETの大きさを変えることなく対応することができるようにしている。
制御回路70は、変調方式と要求される出力電力に基づいて、上記実施の形態7と同様の動作となるように制御信号を送信する。
さらに、制御回路70は、変調方式に応じてFET2、12に供給するゲート電圧を変えることでカスコード増幅器の飽和電力を変化させる。通常、最終段増幅器の前段の増幅器(この場合、カスコード増幅器)は飽和電力から十分バックオフをとった出力電力で動作することで、線形性を確保している。このため、カスコード増幅器の飽和電力が高くなれば、その分、バックオフを維持した状態で出力電力を高くすることができる。
さらに、制御回路70は、変調方式に応じてFET2、12に供給するゲート電圧を変えることでカスコード増幅器の飽和電力を変化させる。通常、最終段増幅器の前段の増幅器(この場合、カスコード増幅器)は飽和電力から十分バックオフをとった出力電力で動作することで、線形性を確保している。このため、カスコード増幅器の飽和電力が高くなれば、その分、バックオフを維持した状態で出力電力を高くすることができる。
例えば、2つの変調波信号X、Yにおいて、要求される出力電力が高い第2の動作モードを考える。
ここでは、変調波信号Xで要求される出力電力がPX(dBm)、変調波信号Yで要求される出力電力がPY(dBm)であるとする(だたし、PY>PX)。
このとき、入力端子3から変調波信号Xが入力された場合には、第2経路を通過して出力端子17に出力され、入力端子3から変調波信号Yが入力された場合には、第3経路を通過して出力端子17に出力される。
ここでは、変調波信号Xで要求される出力電力がPX(dBm)、変調波信号Yで要求される出力電力がPY(dBm)であるとする(だたし、PY>PX)。
このとき、入力端子3から変調波信号Xが入力された場合には、第2経路を通過して出力端子17に出力され、入力端子3から変調波信号Yが入力された場合には、第3経路を通過して出力端子17に出力される。
制御回路70は、最終段増幅器54、57の利得がともにGHである場合、カスコード増幅器の出力端子7から出力される電力が、増幅回路の出力端子17から出力される電力PX(dBm)と、増幅回路の出力端子27から出力される電力PY(dBm)との差分ΔPYX(=PY−PX)だけ変調方式によって変わるように制御する。
即ち、制御回路70は、変調波信号Yが入力された場合には、FET2、12に供給するゲート電圧を、変調波信号Xが入力された場合にFET2、12に供給するゲート電圧よりも大きく設定することで、カスコード増幅器の飽和電力を高くして、カスコード増幅器の出力端子7からの出力電力を高くするようにする。
これにより、複数の変調方式において、FETの大きさを変えることなく所望の電力を出力することが可能になる。
即ち、制御回路70は、変調波信号Yが入力された場合には、FET2、12に供給するゲート電圧を、変調波信号Xが入力された場合にFET2、12に供給するゲート電圧よりも大きく設定することで、カスコード増幅器の飽和電力を高くして、カスコード増幅器の出力端子7からの出力電力を高くするようにする。
これにより、複数の変調方式において、FETの大きさを変えることなく所望の電力を出力することが可能になる。
さらに、制御回路70は、動作モードに応じてFET2、12に供給するゲート電圧を変えることで、カスコード増幅器の飽和電力を変化させるようにする。
例えば、第1の動作モードと第2の動作モードにおいて、第1の動作モードで要求される出力電力がPL(dBm)、第2の動作モードで要求される出力電力がPH(dBm)であるとする(だたし、PH>PL)。
このとき、入力端子3から変調波信号が入力されると、第1の動作モードでは、第1経路を通過して出力端子17に出力され、第2の動作モードでは、第2経路を通過して出力端子17に出力される。
例えば、第1の動作モードと第2の動作モードにおいて、第1の動作モードで要求される出力電力がPL(dBm)、第2の動作モードで要求される出力電力がPH(dBm)であるとする(だたし、PH>PL)。
このとき、入力端子3から変調波信号が入力されると、第1の動作モードでは、第1経路を通過して出力端子17に出力され、第2の動作モードでは、第2経路を通過して出力端子17に出力される。
制御回路70は、カスコード増幅器の出力端子7から出力される出力電力が、第1の動作モードのときに増幅回路の出力端子17から出力される電力PL(dBm)と第2の動作モードのときに増幅回路の出力端子17から出力される電力PH(dBm)との差分ΔPHL(=PH−PL)と、最終段増幅器54、57の利得GHとの関係によって変わるように制御する。
即ち、制御回路70は、ΔPHL>GHの場合、第1の動作モード時にカスコード増幅器の出力端子7から出力される電力よりも、第2の動作モード時にカスコード増幅器の出力端子7から出力される電力を高くする必要があるため、第2の動作モード時にFET2、12に供給するゲート電圧を、第1の動作モード時にFET2、12に供給するゲート電圧よりも大きくする。
これに対して、ΔPHL<GHの場合、第2の動作モード時にカスコード増幅器の出力端子7から出力される電力よりも、第1の動作モード時にカスコード増幅器の出力端子7から出力される電力を高くする必要があるため、第1の動作モード時にFET2、12に供給するゲート電圧を、第2の動作モード時にFET2、12に供給するゲート電圧よりも大きくする。
これにより、複数の動作モードにおいて、FETの大きさを変えることなく所望の電力を出力することが可能になる。
即ち、制御回路70は、ΔPHL>GHの場合、第1の動作モード時にカスコード増幅器の出力端子7から出力される電力よりも、第2の動作モード時にカスコード増幅器の出力端子7から出力される電力を高くする必要があるため、第2の動作モード時にFET2、12に供給するゲート電圧を、第1の動作モード時にFET2、12に供給するゲート電圧よりも大きくする。
これに対して、ΔPHL<GHの場合、第2の動作モード時にカスコード増幅器の出力端子7から出力される電力よりも、第1の動作モード時にカスコード増幅器の出力端子7から出力される電力を高くする必要があるため、第1の動作モード時にFET2、12に供給するゲート電圧を、第2の動作モード時にFET2、12に供給するゲート電圧よりも大きくする。
これにより、複数の動作モードにおいて、FETの大きさを変えることなく所望の電力を出力することが可能になる。
この実施の形態8では、FET12のドレイン端子と増幅回路の出力端子17、27の間に第1〜第4経路を設け、入力される変調波信号と要求される出力電力に応じて、高周波信号が通過する経路を切り替えるとともに、FET2、12のゲート電圧を変えるように構成したので、上記実施の形態2〜7と同様の効果を奏する他に、要求される出力電力が異なる複数の変調波信号に対応して、高周波信号の出力電力を適宜切り替えることができる効果を奏する。
ここでは、第1経路及び第4経路が、バイパススイッチとバイパス増幅器の直列回路で構成される例を示したが、上記実施の形態6における図8のように、バイパススイッチと整合回路の直列回路で構成されていてもよい。
また、ここでは、第1〜第4経路を有する例を示したが、さらに複数の経路を備えることもできる。その場合、さらに多くの動作モード、変調波信号に対応することができる。
また、電圧設定回路80からFET1、11に供給される電圧は同一であってもよいし、異なっていてもよい。また、電圧設定回路80からFET1、11に供給される電圧を動作モードに応じて変えるようにしてもよい。
また、ここでは、第1〜第4経路を有する例を示したが、さらに複数の経路を備えることもできる。その場合、さらに多くの動作モード、変調波信号に対応することができる。
また、電圧設定回路80からFET1、11に供給される電圧は同一であってもよいし、異なっていてもよい。また、電圧設定回路80からFET1、11に供給される電圧を動作モードに応じて変えるようにしてもよい。
この実施の形態8では、2個のFETがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがFETに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図5の増幅回路と同様の効果を得ることができる。
また、最終段増幅器54、57の両方、またはどちらか一方は、図7のようにカスコード増幅器で構成されていてもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図5の増幅回路と同様の効果を得ることができる。
また、最終段増幅器54、57の両方、またはどちらか一方は、図7のようにカスコード増幅器で構成されていてもよい。
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
この発明に係るカスコード増幅器及び増幅回路は、小型化で、かつ、高利得化を図る必要があるものに適している。
1 FET(第1のトランジスタ)、2 FET(第2のトランジスタ)、3 カスコード増幅器の入力端子、4 ゲート電圧端子、5 電源電圧端子、6 インダクタ、7 カスコード増幅器の出力端子、8 ゲート電圧端子、11 FET(第1のトランジスタ)、12 FET(第2のトランジスタ)、14 ゲート電圧端子、15 電源電圧端子、16 インダクタ、17 増幅回路の出力端子、18 ゲート電圧端子、21 FET(第1のトランジスタ)、22 FET(第2のトランジスタ)、24 ゲート電圧端子、25 電源電圧端子、26 インダクタ、27 増幅回路の出力端子、28 ゲート電圧端子、31 FET(第1のトランジスタ)、41 FET(第1のトランジスタ)、51 バイパススイッチ、52 整合回路、53 信号経路スイッチ、54 最終段増幅器、55 バイパス増幅器、56 信号経路スイッチ、57 最終段増幅器、58 バイパススイッチ、59 バイパス増幅器、61 FET、62 FET、64 ゲート電圧端子、65 電源電圧端子、66 インダクタ、68 ゲート電圧端子、70 制御回路、80 ゲート電圧設定回路(電圧設定回路)、101,102 トランジスタ、103 カスコード増幅器の入力端子、104 ゲート電圧端子、105 電源電圧端子、106 カスコード増幅器の出力端子、107 ゲート電圧端子。
この発明は、小型で高利得なカスコード増幅器及び増幅回路に関するものである。
携帯電話を始めとする移動体通信端末では、ワイヤレス通信が盛んになっており、移動体通信端末の更なる小型化や、バッテリーによる長時間動作が課題となっている。
こうした中で、移動体通信端末に用いられるトランジスタについても、小型化や高効率化等が非常に重要とされている。
2つのトランジスタをカスコード接続しているカスコード増幅器は、高周波特性が優れているため、広く活用されている。
こうした中で、移動体通信端末に用いられるトランジスタについても、小型化や高効率化等が非常に重要とされている。
2つのトランジスタをカスコード接続しているカスコード増幅器は、高周波特性が優れているため、広く活用されている。
図11は一般的なカスコード増幅器を示す構成図である。
図11のカスコード増幅器では、2つのFET(電界効果トランジスタ)がカスコード接続されており、2つのトランジスタ101、102の端子間耐圧は同じである(耐圧A)である。また、2つのトランジスタ101、102のゲート幅についても同じである(Wg1)。
図11のカスコード増幅器では、2つのFET(電界効果トランジスタ)がカスコード接続されており、2つのトランジスタ101、102の端子間耐圧は同じである(耐圧A)である。また、2つのトランジスタ101、102のゲート幅についても同じである(Wg1)。
カスコード増幅器では、変調波信号の入力時に発生する瞬間的なピーク電圧によって、トランジスタ102の端子間耐圧(耐圧A)を超える電圧がドレイン端子(トランジスタ101、102が、バイポーラトランジスタの場合にはコレクタ端子)に印加される可能性がある。
このため、トランジスタ101、102として、高耐圧のトランジスタを用いることが考えられるが、この場合、トランジスタ101、102のゲート容量が減少して、利得が低下するため、増幅器の性能が犠牲になる。
このため、トランジスタ101、102として、高耐圧のトランジスタを用いることが考えられるが、この場合、トランジスタ101、102のゲート容量が減少して、利得が低下するため、増幅器の性能が犠牲になる。
そこで、以下の特許文献1では、端子間耐圧が異なる(ゲート酸化膜が異なる)トランジスタ101とトランジスタ102をカスコード接続しているカスコード増幅器を提案している。
図12は特許文献1に開示されているカスコード増幅器を示す構成図である。
図12のカスコード増幅器では、トランジスタ101の端子間耐圧を耐圧A、トランジスタ102の端子間耐圧を耐圧Bとして、トランジスタ102の端子間耐圧をトランジスタ101の端子間耐圧より高くしている(耐圧A<耐圧B)。
図12は特許文献1に開示されているカスコード増幅器を示す構成図である。
図12のカスコード増幅器では、トランジスタ101の端子間耐圧を耐圧A、トランジスタ102の端子間耐圧を耐圧Bとして、トランジスタ102の端子間耐圧をトランジスタ101の端子間耐圧より高くしている(耐圧A<耐圧B)。
図12のカスコード増幅器では、トランジスタ101のドレイン端子がトランジスタ102のソース端子と接続されるカスコード接続になっており、トランジスタ101のソース端子が接地されている。
トランジスタ101のゲート端子が、カスコード増幅器の入力端子103及びゲート電圧端子104と接続されている。
また、トランジスタ102のドレイン端子が、DCフィードのインダクタを介して電源電圧端子105と接続されるとともに、カスコード増幅器の出力端子106と接続されている。
また、トランジスタ102のゲート端子がゲート電圧端子107と接続されている。
トランジスタ101のゲート端子が、カスコード増幅器の入力端子103及びゲート電圧端子104と接続されている。
また、トランジスタ102のドレイン端子が、DCフィードのインダクタを介して電源電圧端子105と接続されるとともに、カスコード増幅器の出力端子106と接続されている。
また、トランジスタ102のゲート端子がゲート電圧端子107と接続されている。
ゲート電圧端子104からトランジスタ101のON/OFF制御する制御信号が入力され、ゲート電圧端子107からトランジスタ102のON/OFF制御する制御信号が入力される。
トランジスタ101、102がON状態であるとき、カスコード増幅器の入力端子103から高周波信号が入力されると、トランジスタ101、102により増幅された高周波信号が、カスコード増幅器の出力端子106から出力される。
このカスコード増幅器では、トランジスタ102の端子間耐圧がトランジスタ101の端子間耐圧より高くしているので、移動体通信端末では必須とされる高出力電力を確保することができる。
トランジスタ101、102がON状態であるとき、カスコード増幅器の入力端子103から高周波信号が入力されると、トランジスタ101、102により増幅された高周波信号が、カスコード増幅器の出力端子106から出力される。
このカスコード増幅器では、トランジスタ102の端子間耐圧がトランジスタ101の端子間耐圧より高くしているので、移動体通信端末では必須とされる高出力電力を確保することができる。
従来のカスコード増幅器は以上のように構成されているので、高出力電力を確保することができるが、利得が不足する場合、一般的にはカスコード増幅器を直列に接続しなければならず、回路サイズが大きくなってしまう課題があった。
また、トランジスタに電流を流せば、回路サイズを変えずに利得を増加させることができるが、その場合には、効率が低下してしまう課題があった。
また、トランジスタに電流を流せば、回路サイズを変えずに利得を増加させることができるが、その場合には、効率が低下してしまう課題があった。
この発明は上記のような課題を解決するためになされたもので、小型化及び高利得化を図ることができる増幅回路を得ることを目的とする。
この発明に係る増幅回路は、ソース端子又はエミッタ端子が接地されている第1のトランジスタと、ソース端子又はエミッタ端子が第1のトランジスタのドレイン端子又はコレクタ端子と接続されている第2のトランジスタと、をカスコード接続したカスコード増幅器がN段(Nは2以上の自然数)直列に接続されている増幅回路であって、少なくとも1つのカスコード増幅器において、第1のトランジスタのゲート幅又はエミッタ面積が、第2のトランジスタのゲート幅又はエミッタ面積より小さく、少なくともP段目(Pは2≦P≦Nであるいずれかの自然数)における第1のトランジスタのゲート幅又はエミッタ面積が、(P−1)段目における第2のトランジスタのゲート幅又はエミッタ面積と等しいものである。
この発明によれば、少なくとも1つのカスコード増幅器において、第1のトランジスタのゲート幅又はエミッタ面積が、第2のトランジスタのゲート幅又はエミッタ面積より小さく、少なくともP段目(Pは2≦P≦Nであるいずれかの自然数)における第1のトランジスタのゲート幅又はエミッタ面積が、(P−1)段目における第2のトランジスタのゲート幅又はエミッタ面積と等しく構成されているので、小型化及び高利得化を図ることができる効果がある。
以下、この発明の実施の形態を、図面を参照しながら詳細に説明する。
実施の形態1.
図1はこの発明の実施の形態1によるカスコード増幅器を示す構成図である。
図1において、第1のトランジスタであるFET1はソース端子が接地され、ゲート端子がカスコード増幅器の入力端子3及びゲート電圧端子4と接続されている。
FET1の端子間耐圧は耐圧Aであり、FET1のゲート幅はWg1である。
入力端子3は高周波信号を入力する端子であり、ゲート電圧端子4はFET1のON/OFFを制御する制御信号を入力する端子である。
実施の形態1.
図1はこの発明の実施の形態1によるカスコード増幅器を示す構成図である。
図1において、第1のトランジスタであるFET1はソース端子が接地され、ゲート端子がカスコード増幅器の入力端子3及びゲート電圧端子4と接続されている。
FET1の端子間耐圧は耐圧Aであり、FET1のゲート幅はWg1である。
入力端子3は高周波信号を入力する端子であり、ゲート電圧端子4はFET1のON/OFFを制御する制御信号を入力する端子である。
第2のトランジスタであるFET2はソース端子がFET1のドレイン端子と接続されており、ドレイン端子がDCフィードのインダクタ6を介して電源電圧端子5と接続されるとともに、カスコード増幅器の出力端子7と接続されている。また、ゲート端子がゲート電圧端子8と接続されている。
FET2の端子間耐圧はFET1の端子間耐圧(耐圧A)より高い耐圧Bであり、FET2のゲート幅はFET1のゲート幅(Wg1)より大きいWg2である。
耐圧A<耐圧B
Wg1<Wg2
電源電圧端子5は電源電圧を入力する端子であり、出力端子7はFET1、2により増幅された高周波信号を出力する端子であり、ゲート電圧端子8はFET2のON/OFFを制御する制御信号を入力する端子である。
ゲート電圧設定回路80はゲート電圧端子4と接続されており、FET1のゲート電圧を設定する電圧設定回路である。
FET2の端子間耐圧はFET1の端子間耐圧(耐圧A)より高い耐圧Bであり、FET2のゲート幅はFET1のゲート幅(Wg1)より大きいWg2である。
耐圧A<耐圧B
Wg1<Wg2
電源電圧端子5は電源電圧を入力する端子であり、出力端子7はFET1、2により増幅された高周波信号を出力する端子であり、ゲート電圧端子8はFET2のON/OFFを制御する制御信号を入力する端子である。
ゲート電圧設定回路80はゲート電圧端子4と接続されており、FET1のゲート電圧を設定する電圧設定回路である。
次に動作について説明する。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4に供給されることで、ゲート電圧端子4からFET1のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8からFET2のON/OFFを制御する制御信号が入力される。
FET1、2がON状態であるとき、カスコード増幅器の入力端子3から高周波信号が入力されると、FET1、2により高周波信号が増幅され、増幅後の高周波信号がカスコード増幅器の出力端子7から出力される。
このカスコード増幅器では、FET2の端子間耐圧(耐圧B)がFET1の端子間耐圧(耐圧A)より高いので、移動体通信端末では必須とされる高出力電力を確保することができる。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4に供給されることで、ゲート電圧端子4からFET1のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8からFET2のON/OFFを制御する制御信号が入力される。
FET1、2がON状態であるとき、カスコード増幅器の入力端子3から高周波信号が入力されると、FET1、2により高周波信号が増幅され、増幅後の高周波信号がカスコード増幅器の出力端子7から出力される。
このカスコード増幅器では、FET2の端子間耐圧(耐圧B)がFET1の端子間耐圧(耐圧A)より高いので、移動体通信端末では必須とされる高出力電力を確保することができる。
この実施の形態1では、従来のカスコード増幅器と異なり、FET1のゲート幅(Wg1)が、FET2のゲート幅(Wg2)より小さい構成となっている。
このように、FET1のゲート幅(Wg1)が、FET2のゲート幅(Wg2)より小さい構成であるときに、カスコード増幅器に流れる電流がIc1、FET1のゲート幅(Wg1)とFET2のゲート幅(Wg2)が等しい構成であるときに、カスコード増幅器に流れる電流がIc2であるとすると、ゲート電圧設定回路80は、下記の式(1)の関係を満足するように、FET1のゲート電圧を設定する。
Ic1=Ic2×(Wg2/Wg1) (1)
このように、FET1のゲート幅(Wg1)が、FET2のゲート幅(Wg2)より小さい構成であるときに、カスコード増幅器に流れる電流がIc1、FET1のゲート幅(Wg1)とFET2のゲート幅(Wg2)が等しい構成であるときに、カスコード増幅器に流れる電流がIc2であるとすると、ゲート電圧設定回路80は、下記の式(1)の関係を満足するように、FET1のゲート電圧を設定する。
Ic1=Ic2×(Wg2/Wg1) (1)
このように、FET1のゲート幅(Wg1)がFET2のゲート幅(Wg2)より小さくなっている分だけ、FET1のゲート電圧端子4から入力されるゲート電圧を大きくして、アイドル電流を増加させれば、FET1の電流密度が増加して利得が向上する。
ここで、図2は実施の形態1における図1のカスコード増幅器と、従来例における図9のカスコード増幅器との利得差を示す説明図である。
図2から明らかなように、図1のカスコード増幅器は、図9のカスコード増幅器と比較して、出力電力が同じであれば、利得が高くなっている。
ここで、図2は実施の形態1における図1のカスコード増幅器と、従来例における図9のカスコード増幅器との利得差を示す説明図である。
図2から明らかなように、図1のカスコード増幅器は、図9のカスコード増幅器と比較して、出力電力が同じであれば、利得が高くなっている。
なお、FET1、2のゲート幅の具体例としては、FET1のゲート幅(Wg1)を、FET2のゲート幅(Wg2)の1/2、あるいは、それ以下で構成する例が考えられる。
また、カスコード増幅器は、例えば、モノリシックマイクロ波集積回路で構成する例が考えられる。
また、カスコード増幅器は、例えば、モノリシックマイクロ波集積回路で構成する例が考えられる。
以上で明らかなように、この実施の形態1によれば、FET2の端子間耐圧(耐圧B)が、FET1の端子間耐圧(耐圧A)より高く、FET1のゲート幅(Wg1)が、FET2のゲート幅(Wg2)より小さく構成されているので、高出力電力を確保しながら、利得を高めることができる効果を奏する。
また、入力端子3に接続されるFET1のゲート幅(Wg1)が小さいため、カスコード増幅器の小型化を図ることができる効果を奏する。
また、入力端子3に接続されるFET1のゲート幅(Wg1)が小さいため、カスコード増幅器の小型化を図ることができる効果を奏する。
この実施の形態1では、FET1とFET2がカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがFETに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、トランジスタのソース端子はエミッタ端子、ドレイン端子はコレクタ端子、
ゲート端子はベース端子として扱われ、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図1と同様のカスコード増幅器を得ることができる。
即ち、FET1に代わるバイポーラトランジスタのエミッタ面積が、FET2に代わるバイポーラトランジスタのエミッタ面積より小さい構成にすることで、利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
この場合、トランジスタのソース端子はエミッタ端子、ドレイン端子はコレクタ端子、
ゲート端子はベース端子として扱われ、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図1と同様のカスコード増幅器を得ることができる。
即ち、FET1に代わるバイポーラトランジスタのエミッタ面積が、FET2に代わるバイポーラトランジスタのエミッタ面積より小さい構成にすることで、利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
また、この実施の形態1では、2個のFETがカスコード接続されているカスコード増幅器を示したが、M個(Mは3以上の自然数)のFETがカスコード接続されているカスコード増幅器であってもよい。
M個のFETがカスコード接続されている場合、入力端子3に接続されるFETを1個目のFET、出力端子7に接続されるFETをM個目のFETとすれば、m(m=2、3、・・・、M)個目のFETのソース端子が、(m−1)個目のFETのドレイン端子と接続され、(m−1)個目のFETのゲート幅が、m個目のトランジスタのゲート幅より小さい構成になる。
M個のFETがカスコード接続されている場合、入力端子3に接続されるFETを1個目のFET、出力端子7に接続されるFETをM個目のFETとすれば、m(m=2、3、・・・、M)個目のFETのソース端子が、(m−1)個目のFETのドレイン端子と接続され、(m−1)個目のFETのゲート幅が、m個目のトランジスタのゲート幅より小さい構成になる。
実施の形態2.
図3はこの発明の実施の形態2による増幅回路を示す構成図であり、図において、図1と同一符号は同一または相当部分を示すので説明を省略する。
図3では、3段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
図3はこの発明の実施の形態2による増幅回路を示す構成図であり、図において、図1と同一符号は同一または相当部分を示すので説明を省略する。
図3では、3段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
第1のトランジスタであるFET11はソース端子が接地され、ゲート端子がFET2のドレイン端子及びゲート電圧端子14と接続されている。
FET11の端子間耐圧は耐圧Aであり、FET11のゲート幅はWg3である。
ゲート電圧端子14はFET11のON/OFFを制御する制御信号を入力する端子であり、FET11のON/OFFを制御する制御信号として、ゲート電圧設定回路80により設定されたゲート電圧が供給される。
FET11の端子間耐圧は耐圧Aであり、FET11のゲート幅はWg3である。
ゲート電圧端子14はFET11のON/OFFを制御する制御信号を入力する端子であり、FET11のON/OFFを制御する制御信号として、ゲート電圧設定回路80により設定されたゲート電圧が供給される。
第2のトランジスタであるFET12はソース端子がFET11のドレイン端子と接続されており、ドレイン端子がDCフィードのインダクタ16を介して電源電圧端子15と接続されている。また、ゲート端子がゲート電圧端子18と接続されている。
FET12の端子間耐圧はFET11の端子間耐圧(耐圧A)より高い耐圧Bであり、FET12のゲート幅はFET11のゲート幅(Wg3)より大きいWg4である。
耐圧A<耐圧B
Wg3<Wg4
電源電圧端子15は電源電圧を入力する端子であり、ゲート電圧端子18はFET12のON/OFF制御する制御信号を入力する端子である。
FET12の端子間耐圧はFET11の端子間耐圧(耐圧A)より高い耐圧Bであり、FET12のゲート幅はFET11のゲート幅(Wg3)より大きいWg4である。
耐圧A<耐圧B
Wg3<Wg4
電源電圧端子15は電源電圧を入力する端子であり、ゲート電圧端子18はFET12のON/OFF制御する制御信号を入力する端子である。
第1のトランジスタであるFET21はソース端子が接地され、ゲート端子がFET12のドレイン端子及びゲート電圧端子24と接続されている。
FET21の端子間耐圧は耐圧Aであり、FET21のゲート幅はWg5である。
ゲート電圧端子24はFET21のON/OFFを制御する制御信号を入力する端子であり、FET21のON/OFFを制御する制御信号として、ゲート電圧設定回路80により設定されたゲート電圧が供給される。
FET21の端子間耐圧は耐圧Aであり、FET21のゲート幅はWg5である。
ゲート電圧端子24はFET21のON/OFFを制御する制御信号を入力する端子であり、FET21のON/OFFを制御する制御信号として、ゲート電圧設定回路80により設定されたゲート電圧が供給される。
第2のトランジスタであるFET22はソース端子がFET21のドレイン端子と接続されており、ドレイン端子がDCフィードのインダクタ26を介して電源電圧端子25と接続されるとともに、出力端子7と接続されている。また、ゲート端子がゲート電圧端子28と接続されている。
FET22の端子間耐圧はFET21の端子間耐圧(耐圧A)より高い耐圧Bであり、FET22のゲート幅はFET21のゲート幅(Wg5)より大きいWg6である。
耐圧A<耐圧B
Wg5<Wg6
電源電圧端子25は電源電圧を入力する端子であり、ゲート電圧端子28はFET22のON/OFF制御する制御信号を入力する端子である。
FET22の端子間耐圧はFET21の端子間耐圧(耐圧A)より高い耐圧Bであり、FET22のゲート幅はFET21のゲート幅(Wg5)より大きいWg6である。
耐圧A<耐圧B
Wg5<Wg6
電源電圧端子25は電源電圧を入力する端子であり、ゲート電圧端子28はFET22のON/OFF制御する制御信号を入力する端子である。
次に動作について説明する。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1、11、21のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4、14、24に供給されることで、ゲート電圧端子4、14、24からFET1、11、21のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8、18、28からFET2、12、22のON/OFFを制御する制御信号が入力される。
FET1、11、21、2、12、22がON状態であるとき、入力端子3から高周波信号が入力されると、FET1、2により高周波信号が増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号がFET21のゲート端子に入力される。
FET11、12により増幅された高周波信号がFET21のゲート端子に入力されると、FET21、22により高周波信号が増幅され、増幅後の高周波信号が出力端子7から出力される。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1、11、21のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4、14、24に供給されることで、ゲート電圧端子4、14、24からFET1、11、21のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8、18、28からFET2、12、22のON/OFFを制御する制御信号が入力される。
FET1、11、21、2、12、22がON状態であるとき、入力端子3から高周波信号が入力されると、FET1、2により高周波信号が増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号がFET21のゲート端子に入力される。
FET11、12により増幅された高周波信号がFET21のゲート端子に入力されると、FET21、22により高周波信号が増幅され、増幅後の高周波信号が出力端子7から出力される。
この実施の形態2では、FET2、12、22の端子間耐圧(耐圧B)がFET1、11、21の端子間耐圧(耐圧A)より高いので、移動体通信端末では必須とされる高出力電力を確保することができる。また、複数のカスコード増幅器が直列に接続されているので、高周波信号の出力電力を更に高めることができる。
また、この実施の形態2では、FET1、11、21のゲート幅(Wg1、Wg3、Wg5)が、FET2、12、22のゲート幅(Wg2、Wg4、Wg6)より小さく構成されているので、FET1、11、21のゲート電圧を大きくして、アイドル電流を増加させれば、FET1、11、21の電流密度が増加して利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
なお、ゲート電圧設定回路80からFET1、11、21に供給されるゲート電圧は同一であってもよいし、異なっていてもよい。
また、この実施の形態2では、FET1、11、21のゲート幅(Wg1、Wg3、Wg5)が、FET2、12、22のゲート幅(Wg2、Wg4、Wg6)より小さく構成されているので、FET1、11、21のゲート電圧を大きくして、アイドル電流を増加させれば、FET1、11、21の電流密度が増加して利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
なお、ゲート電圧設定回路80からFET1、11、21に供給されるゲート電圧は同一であってもよいし、異なっていてもよい。
この実施の形態2では、2個のFETがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがFETに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図3の増幅回路と同様の効果を得ることができる。
即ち、FET1、11、21に代わるバイポーラトランジスタのエミッタ面積が、FET2、12、22に代わるバイポーラトランジスタのエミッタ面積より小さい構成にすることで、利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図3の増幅回路と同様の効果を得ることができる。
即ち、FET1、11、21に代わるバイポーラトランジスタのエミッタ面積が、FET2、12、22に代わるバイポーラトランジスタのエミッタ面積より小さい構成にすることで、利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
この実施の形態2では、3段のカスコード増幅器が直列に接続されている増幅回路の例を示しており、全てのカスコード増幅器において、入力側のFETのゲート幅が、出力側のFETのゲート幅より小さい構成のものを示したが、少なくとも1段以上のカスコード増幅器が上記構成であれば、図9のカスコード増幅器が直列に接続されている増幅回路よりも、利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
ここで、FET1、11、21のゲート幅(Wg1、Wg3、Wg5)の関係であるが、Wg1<Wg3<Wg5であれば、出力端子7に近いほど、高出力電力を得ることができるようになる。
また、FET2、12、22のゲート幅(Wg2、Wg4、Wg6)についても、Wg2<Wg4<Wg6であれば、出力端子7に近いほど、高出力電力を得ることができるようになる。
なお、カスコード増幅器は、例えば、モノリシックマイクロ波集積回路で構成する例が考えられる。
また、FET2、12、22のゲート幅(Wg2、Wg4、Wg6)についても、Wg2<Wg4<Wg6であれば、出力端子7に近いほど、高出力電力を得ることができるようになる。
なお、カスコード増幅器は、例えば、モノリシックマイクロ波集積回路で構成する例が考えられる。
実施の形態3.
図4はこの発明の実施の形態3による増幅回路を示す構成図であり、図において、図3と同一符号は同一または相当部分を示すので説明を省略する。
図4では、3段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
図4はこの発明の実施の形態3による増幅回路を示す構成図であり、図において、図3と同一符号は同一または相当部分を示すので説明を省略する。
図4では、3段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
第1のトランジスタであるFET31はソース端子が接地され、ゲート端子がFET2のドレイン端子及びゲート電圧端子14と接続されている。
FET31の端子間耐圧は耐圧Aであり、FET31のゲート幅はFET2と同一のWg2である。
第1のトランジスタであるFET41はソース端子が接地され、ゲート端子がFET12のドレイン端子及びゲート電圧端子24と接続されている。
FET41の端子間耐圧は耐圧Aであり、FET41のゲート幅はFET12と同一のWg4である。
FET31の端子間耐圧は耐圧Aであり、FET31のゲート幅はFET2と同一のWg2である。
第1のトランジスタであるFET41はソース端子が接地され、ゲート端子がFET12のドレイン端子及びゲート電圧端子24と接続されている。
FET41の端子間耐圧は耐圧Aであり、FET41のゲート幅はFET12と同一のWg4である。
図4では、3段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、この実施の形態3では、カスコード増幅器の段数がN段(Nは2以上の自然数)である場合、P段目(Pは2以上の自然数であり、P≦Nである)における入力側のFETのゲート幅と、P−1段目における出力側のFETのゲート幅とが等しい構成になる。
次に動作について説明する。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1、31、41のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4、14、24に供給されることで、ゲート電圧端子4、14、24からFET1、31、41のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8、18、28からFET2、12、22のON/OFFを制御する制御信号が入力される。
FET1、31、41、2、12、22がON状態であるとき、入力端子3から高周波信号が入力されると、FET1、2により高周波信号が増幅され、増幅後の高周波信号がFET31のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET31のゲート端子に入力されると、FET31、12により高周波信号が増幅され、増幅後の高周波信号がFET41のゲート端子に入力される。
FET31、12により増幅された高周波信号がFET41のゲート端子に入力されると、FET41、22により高周波信号が増幅され、増幅後の高周波信号が出力端子7から出力される。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1、31、41のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4、14、24に供給されることで、ゲート電圧端子4、14、24からFET1、31、41のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8、18、28からFET2、12、22のON/OFFを制御する制御信号が入力される。
FET1、31、41、2、12、22がON状態であるとき、入力端子3から高周波信号が入力されると、FET1、2により高周波信号が増幅され、増幅後の高周波信号がFET31のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET31のゲート端子に入力されると、FET31、12により高周波信号が増幅され、増幅後の高周波信号がFET41のゲート端子に入力される。
FET31、12により増幅された高周波信号がFET41のゲート端子に入力されると、FET41、22により高周波信号が増幅され、増幅後の高周波信号が出力端子7から出力される。
この実施の形態3では、FET2、12、22の端子間耐圧(耐圧B)がFET1、31、41の端子間耐圧(耐圧A)より高いので、移動体通信端末では必須とされる高出力電力を確保することができる。また、複数のカスコード増幅器が直列に接続されているので、高周波信号の出力電力を更に高めることができる。
また、この実施の形態3では、FET1、31、41のゲート幅(Wg1、Wg2、Wg4)が、FET2、12、22のゲート幅(Wg2、Wg4、Wg6)より小さく構成されているので、FET1、31、41のゲート電圧を大きくして、アイドル電流を増加させれば、FET1、31、41の電流密度が増加して利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
なお、ゲート電圧設定回路80からFET1、31、41に供給されるゲート電圧は同一であってもよいし、異なっていてもよい。
さらに、この実施の形態3では、FET31のゲート幅Wg2がFET2のゲート幅Wg2と等しく、FET41のゲート幅Wg4がFET12のゲート幅Wg4と等しいので、前後段のカスコード増幅器におけるFETのインピーダンス変換比が小さくなり、共役整合が得易くなる。そのため、上記実施の形態2よりも更に利得を高めることができる。
また、この実施の形態3では、FET1、31、41のゲート幅(Wg1、Wg2、Wg4)が、FET2、12、22のゲート幅(Wg2、Wg4、Wg6)より小さく構成されているので、FET1、31、41のゲート電圧を大きくして、アイドル電流を増加させれば、FET1、31、41の電流密度が増加して利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
なお、ゲート電圧設定回路80からFET1、31、41に供給されるゲート電圧は同一であってもよいし、異なっていてもよい。
さらに、この実施の形態3では、FET31のゲート幅Wg2がFET2のゲート幅Wg2と等しく、FET41のゲート幅Wg4がFET12のゲート幅Wg4と等しいので、前後段のカスコード増幅器におけるFETのインピーダンス変換比が小さくなり、共役整合が得易くなる。そのため、上記実施の形態2よりも更に利得を高めることができる。
この実施の形態3では、2個のFETがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがFETに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図4の増幅回路と同様の効果を得ることができる。
即ち、FET1、31、41に代わるバイポーラトランジスタのエミッタ面積が、FET2、12、22に代わるバイポーラトランジスタのエミッタ面積より小さい構成にすることで、利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
また、FET31に代わるバイポーラトランジスタのエミッタ面積がFET2に代わるバイポーラトランジスタのエミッタ面積と等しく、FET41に代わるバイポーラトランジスタのエミッタ面積がFET12に代わるバイポーラトランジスタのエミッタ面積と等しくすることで、一層の高利得化を図ることができる。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図4の増幅回路と同様の効果を得ることができる。
即ち、FET1、31、41に代わるバイポーラトランジスタのエミッタ面積が、FET2、12、22に代わるバイポーラトランジスタのエミッタ面積より小さい構成にすることで、利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
また、FET31に代わるバイポーラトランジスタのエミッタ面積がFET2に代わるバイポーラトランジスタのエミッタ面積と等しく、FET41に代わるバイポーラトランジスタのエミッタ面積がFET12に代わるバイポーラトランジスタのエミッタ面積と等しくすることで、一層の高利得化を図ることができる。
ここで、FET1、31、41のゲート幅(Wg1、Wg2、Wg4)の関係であるが、Wg1<Wg2<Wg4であれば、出力端子7に近いほど、高出力電力を得ることができるようになる。
また、FET2、12、22のゲート幅(Wg2、Wg4、Wg6)についても、Wg2<Wg4<Wg6であれば、出力端子7に近いほど、高出力電力を得ることができるようになる。
なお、カスコード増幅器は、例えば、モノリシックマイクロ波集積回路で構成する例が考えられる。
また、FET2、12、22のゲート幅(Wg2、Wg4、Wg6)についても、Wg2<Wg4<Wg6であれば、出力端子7に近いほど、高出力電力を得ることができるようになる。
なお、カスコード増幅器は、例えば、モノリシックマイクロ波集積回路で構成する例が考えられる。
実施の形態4.
図5はこの発明の実施の形態4による増幅回路を示す構成図であり、図において、図3と同一符号は同一または相当部分を示すので説明を省略する。
図5では、2段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
図5はこの発明の実施の形態4による増幅回路を示す構成図であり、図において、図3と同一符号は同一または相当部分を示すので説明を省略する。
図5では、2段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
FET12のドレイン端子は第1経路(バイパス経路)と第2経路に接続されており、第1経路と第2経路は出力端子7に接続されている。
第1経路はバイパススイッチ51と整合回路52の直列回路で構成されており、要求される出力電力が低い第1の動作モードでは、バイパススイッチ51がON状態に制御され、要求される出力電力が高い第2の動作モードでは、バイパススイッチ51がOFF状態に制御される。
なお、バイパススイッチ51のON/OFF状態は、図示せぬ制御回路によって制御される。
第2経路は信号経路スイッチ53と最終段増幅器54の直列回路で構成されており、要求される出力電力が低い第1の動作モードでは、信号経路スイッチ53がOFF状態に制御され、要求される出力電力が高い第2の動作モードでは、信号経路スイッチ53がON状態に制御される。
なお、信号経路スイッチ53のON/OFF状態は、図示せぬ制御回路によって制御される。
第1経路はバイパススイッチ51と整合回路52の直列回路で構成されており、要求される出力電力が低い第1の動作モードでは、バイパススイッチ51がON状態に制御され、要求される出力電力が高い第2の動作モードでは、バイパススイッチ51がOFF状態に制御される。
なお、バイパススイッチ51のON/OFF状態は、図示せぬ制御回路によって制御される。
第2経路は信号経路スイッチ53と最終段増幅器54の直列回路で構成されており、要求される出力電力が低い第1の動作モードでは、信号経路スイッチ53がOFF状態に制御され、要求される出力電力が高い第2の動作モードでは、信号経路スイッチ53がON状態に制御される。
なお、信号経路スイッチ53のON/OFF状態は、図示せぬ制御回路によって制御される。
次に動作について説明する。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1、11のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4、14に供給されることで、ゲート電圧端子4、14からFET1、11のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8、18からFET2、12のON/OFFを制御する制御信号が入力される。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1、11のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4、14に供給されることで、ゲート電圧端子4、14からFET1、11のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8、18からFET2、12のON/OFFを制御する制御信号が入力される。
要求される出力電力が低い第1の動作モードでは、図示せぬ制御回路によって、バイパススイッチ51がON状態に制御され、信号経路スイッチ53がOFF状態に制御される。また、最終段増幅器54に対する電源電圧供給が停止される。
したがって、FET1、11、2、12がON状態であるとき、第1の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第1経路の整合回路52に入力される。
その後、整合回路52により整合された増幅後の高周波信号が増幅回路の出力端子17から出力される。
したがって、FET1、11、2、12がON状態であるとき、第1の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第1経路の整合回路52に入力される。
その後、整合回路52により整合された増幅後の高周波信号が増幅回路の出力端子17から出力される。
要求される出力電力が高い第2の動作モードでは、図示せぬ制御回路によって、バイパススイッチ51がOFF状態に制御され、信号経路スイッチ53がON状態に制御される。また、最終段増幅器54には電源電圧が供給される。
したがって、FET1、11、2、12がON状態であるとき、第2の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第2経路の最終段増幅器54に入力される。
FET11、12により増幅された高周波信号が最終段増幅器54に入力されると、最終段増幅器54により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子17から出力される。
したがって、FET1、11、2、12がON状態であるとき、第2の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第2経路の最終段増幅器54に入力される。
FET11、12により増幅された高周波信号が最終段増幅器54に入力されると、最終段増幅器54により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子17から出力される。
この実施の形態4では、FET12のドレイン端子と出力端子17の間に、第1経路と第2経路を設け、要求される出力電力に応じて、高周波信号が通過する経路を切り替えるように構成したので、上記実施の形態2、3と同様の効果を奏する他に、高周波信号の出力電力を適宜切り替えることができる効果を奏する。
ここでは、第1経路がバイパススイッチ51と整合回路52の直列回路で構成される例を示したが、図6に示すように、第1経路がバイパススイッチ51とバイパス増幅器55の直列回路で構成されていてもよい。バイパス増幅器55としては、例えば、カスコード増幅器を用いることができる。
また、ゲート電圧設定回路80からFET1、11に供給されるゲート電圧は同一であってもよいし、異なっていてもよい。また、ゲート電圧設定回路80からFET1、11に供給されるゲート電圧を動作モードに応じて変えるようにしてもよい。
ここでは、第1経路がバイパススイッチ51と整合回路52の直列回路で構成される例を示したが、図6に示すように、第1経路がバイパススイッチ51とバイパス増幅器55の直列回路で構成されていてもよい。バイパス増幅器55としては、例えば、カスコード増幅器を用いることができる。
また、ゲート電圧設定回路80からFET1、11に供給されるゲート電圧は同一であってもよいし、異なっていてもよい。また、ゲート電圧設定回路80からFET1、11に供給されるゲート電圧を動作モードに応じて変えるようにしてもよい。
この実施の形態4では、2個のFETがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがFETに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図5及び図6の増幅回路と同様の効果を得ることができる。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図5及び図6の増幅回路と同様の効果を得ることができる。
実施の形態5.
図7はこの発明の実施の形態5による増幅回路を示す構成図であり、図において、図5と同一符号は同一または相当部分を示すので説明を省略する。
図7では、2段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
図7では、最終段増幅器54がカスコード増幅器で構成されている。
図7はこの発明の実施の形態5による増幅回路を示す構成図であり、図において、図5と同一符号は同一または相当部分を示すので説明を省略する。
図7では、2段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
図7では、最終段増幅器54がカスコード増幅器で構成されている。
FET61はソース端子が接地され、ゲート端子が信号経路スイッチ53及びゲート電圧端子64と接続されている。
FET61の端子間耐圧は耐圧Aであり、FET61のゲート幅はFET12と同一のWg4である。
ゲート電圧端子64はFET61のON/OFF制御する制御信号を入力する端子である。
FET61の端子間耐圧は耐圧Aであり、FET61のゲート幅はFET12と同一のWg4である。
ゲート電圧端子64はFET61のON/OFF制御する制御信号を入力する端子である。
FET62はソース端子がFET61のドレイン端子と接続されており、ドレイン端子がDCフィードのインダクタ66を介して電源電圧端子65と接続されるとともに、出力端子17と接続されている。また、ゲート端子がゲート電圧端子68と接続されている。
FET62の端子間耐圧はFET61の端子間耐圧(耐圧A)より高い耐圧Bであり、FET62のゲート幅はFET61のゲート幅(Wg4)より大きいWg6である。
耐圧A<耐圧B
Wg4<Wg6
電源電圧端子65は電源電圧を入力する端子であり、ゲート電圧端子68はFET62のON/OFFを制御する制御信号を入力する端子である。
FET62の端子間耐圧はFET61の端子間耐圧(耐圧A)より高い耐圧Bであり、FET62のゲート幅はFET61のゲート幅(Wg4)より大きいWg6である。
耐圧A<耐圧B
Wg4<Wg6
電源電圧端子65は電源電圧を入力する端子であり、ゲート電圧端子68はFET62のON/OFFを制御する制御信号を入力する端子である。
次に動作について説明する。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1、11のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4、14に供給されることで、ゲート電圧端子4、14からFET1、11のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8、18からFET2、12のON/OFFを制御する制御信号が入力される。
また、ゲート電圧設定回路80により設定されるゲート電圧は、最終段増幅器54のFET61のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子64に供給されることで、ゲート電圧端子64から最終段増幅器54のFET61のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子68から最終段増幅器54のFET62のON/OFFを制御する制御信号が入力される。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1、11のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4、14に供給されることで、ゲート電圧端子4、14からFET1、11のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8、18からFET2、12のON/OFFを制御する制御信号が入力される。
また、ゲート電圧設定回路80により設定されるゲート電圧は、最終段増幅器54のFET61のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子64に供給されることで、ゲート電圧端子64から最終段増幅器54のFET61のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子68から最終段増幅器54のFET62のON/OFFを制御する制御信号が入力される。
要求される出力電力が低い第1の動作モードでは、図示せぬ制御回路によって、バイパススイッチ51がON状態に制御され、信号経路スイッチ53がOFF状態に制御される。また、最終段増幅器54の電源電圧端子65に対する電源電圧供給が停止される。
したがって、FET1、11、2、12がON状態であるとき、第1の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第1経路の整合回路52に入力される。
その後、整合回路52により整合された増幅後の高周波信号が増幅回路の出力端子17から出力される。
したがって、FET1、11、2、12がON状態であるとき、第1の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第1経路の整合回路52に入力される。
その後、整合回路52により整合された増幅後の高周波信号が増幅回路の出力端子17から出力される。
要求される出力電力が高い第2の動作モードでは、図示せぬ制御回路によって、バイパススイッチ51がOFF状態に制御され、信号経路スイッチ53がON状態に制御される。また、最終段増幅器54の電源電圧端子65には電源電圧が供給される。
したがって、FET1、11、2、12、61、62がON状態であるとき、第2の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第2経路の最終段増幅器54に入力される。
FET11、12により増幅された高周波信号が最終段増幅器54に入力されると、FET61、62により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子17から出力される。
したがって、FET1、11、2、12、61、62がON状態であるとき、第2の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第2経路の最終段増幅器54に入力される。
FET11、12により増幅された高周波信号が最終段増幅器54に入力されると、FET61、62により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子17から出力される。
この実施の形態5の場合、基本的な構成は上記実施の形態4と同様であるため、同様の効果が得られるが、図5の最終段増幅器54がカスコード増幅器で構成されており、FET62の端子間耐圧(耐圧B)がFET61の端子間耐圧(耐圧A)より高いので、移動体通信端末では必須とされる高出力電力を確保することができる。
また、FET61のゲート幅(Wg4)が、FET62のゲート幅(Wg6)より小さく構成されているので、FET61のゲート電圧を大きくして、アイドル電流を増加させれば、FET61の電流密度が増加して利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
さらに、最終段増幅器54のFET61のゲート幅Wg4がFET12のゲート幅Wg4と等しいので、最終段増幅器54のFET61とFET12のインピーダンス変換比が小さくなり、共役整合が得易くなる。
また、FET61のゲート幅(Wg4)が、FET62のゲート幅(Wg6)より小さく構成されているので、FET61のゲート電圧を大きくして、アイドル電流を増加させれば、FET61の電流密度が増加して利得を高めることができるとともに、カスコード増幅器の小型化を図ることができる。
さらに、最終段増幅器54のFET61のゲート幅Wg4がFET12のゲート幅Wg4と等しいので、最終段増幅器54のFET61とFET12のインピーダンス変換比が小さくなり、共役整合が得易くなる。
この実施の形態5では、2個のFETがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがFETに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図5及び図6の増幅回路と同様の効果を得ることができる。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図5及び図6の増幅回路と同様の効果を得ることができる。
実施の形態6.
図8はこの発明の実施の形態6による増幅回路を示す構成図であり、図において、図5及び図7と同一符号は同一または相当部分を示すので説明を省略する。
図8では、2段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
図8はこの発明の実施の形態6による増幅回路を示す構成図であり、図において、図5及び図7と同一符号は同一または相当部分を示すので説明を省略する。
図8では、2段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
制御回路70は要求される出力電力が低い第1の動作モードでは、バイパススイッチ51をON状態、信号経路スイッチ53をOFF状態に制御し、要求される出力電力が高い第2の動作モードでは、バイパススイッチ51をOFF状態、信号経路スイッチ53をON状態に制御する回路である。
また、制御回路70は第1の動作モードでは、最終段増幅器54に対する電源電圧の供給を停止し、第2の動作モードでは、最終段増幅器54に電圧を供給する。
また、制御回路70は第1の動作モードでは、最終段増幅器54に対する電源電圧の供給を停止し、第2の動作モードでは、最終段増幅器54に電圧を供給する。
上記実施の形態4、5では、バイパススイッチ51、信号経路スイッチ53及び最終段増幅器54が図示せぬ制御回路で制御されるものを示したが、図8に示すように、制御回路70がバイパススイッチ51、信号経路スイッチ53及び最終段増幅器54を制御するようにしてもよい。
即ち、制御回路70は、要求される出力電力が低い第1の動作モードでは、バイパススイッチ51をON状態、信号経路スイッチ53をOFF状態に制御し、最終段増幅器54に対する電源電圧の供給を停止する。
これにより、FET11、12により増幅された高周波信号が、第1経路の整合回路52を通じて増幅回路の出力端子17から出力される。
一方、要求される出力電力が高い第2の動作モードでは、バイパススイッチ51をOFF状態、信号経路スイッチ53をON状態に制御し、最終段増幅器54に電圧を供給する。
これにより、FET11、12により増幅された高周波信号が、第2経路の最終段増幅器54により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子17から出力される。
この実施の形態6でも、上記実施の形態4、5と同様の効果を奏することができる。
即ち、制御回路70は、要求される出力電力が低い第1の動作モードでは、バイパススイッチ51をON状態、信号経路スイッチ53をOFF状態に制御し、最終段増幅器54に対する電源電圧の供給を停止する。
これにより、FET11、12により増幅された高周波信号が、第1経路の整合回路52を通じて増幅回路の出力端子17から出力される。
一方、要求される出力電力が高い第2の動作モードでは、バイパススイッチ51をOFF状態、信号経路スイッチ53をON状態に制御し、最終段増幅器54に電圧を供給する。
これにより、FET11、12により増幅された高周波信号が、第2経路の最終段増幅器54により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子17から出力される。
この実施の形態6でも、上記実施の形態4、5と同様の効果を奏することができる。
ここでは、第1経路がバイパススイッチ51と整合回路52の直列回路で構成される例を示したが、上記実施の形態5における図6のように、バイパススイッチ51とバイパス増幅器55の直列回路で構成されていてもよい。
その場合、制御回路70は、要求される出力電力が低い第1の動作モードでは、バイパススイッチ51をON状態、信号経路スイッチ53をOFF状態に制御して、バイパス増幅器55に電圧を供給するとともに、最終段増幅器54に対する電源電圧の供給を停止するようにする。
一方、要求される出力電力が高い第2の動作モードでは、バイパススイッチ51をOFF状態、信号経路スイッチ53をON状態に制御して、バイパス増幅器55への電圧供給を停止するとともに、最終段増幅器54に電圧を供給するようにする。
その場合、制御回路70は、要求される出力電力が低い第1の動作モードでは、バイパススイッチ51をON状態、信号経路スイッチ53をOFF状態に制御して、バイパス増幅器55に電圧を供給するとともに、最終段増幅器54に対する電源電圧の供給を停止するようにする。
一方、要求される出力電力が高い第2の動作モードでは、バイパススイッチ51をOFF状態、信号経路スイッチ53をON状態に制御して、バイパス増幅器55への電圧供給を停止するとともに、最終段増幅器54に電圧を供給するようにする。
この実施の形態6では、2個のFETがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがFETに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図7の増幅回路と同様の効果を得ることができる。
また、最終段増幅器54は図7のようにカスコード増幅器で構成しても良い。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図7の増幅回路と同様の効果を得ることができる。
また、最終段増幅器54は図7のようにカスコード増幅器で構成しても良い。
実施の形態7.
図9はこの発明の実施の形態7による増幅回路を示す構成図であり、図において、図5及び図6と同一符号は同一または相当部分を示すので説明を省略する。
図9では、2段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
図9では、信号伝送経路が第1〜第4経路の4つであり、各信号伝送経路が飽和電力が異なる増幅器(最終段増幅器54、57、バイパス増幅器55、59)を有している。このため、この実施の形態7では、第1の動作モード、第2の動作モードを2つの変調方式に対して持つことができる。
図9はこの発明の実施の形態7による増幅回路を示す構成図であり、図において、図5及び図6と同一符号は同一または相当部分を示すので説明を省略する。
図9では、2段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
図9では、信号伝送経路が第1〜第4経路の4つであり、各信号伝送経路が飽和電力が異なる増幅器(最終段増幅器54、57、バイパス増幅器55、59)を有している。このため、この実施の形態7では、第1の動作モード、第2の動作モードを2つの変調方式に対して持つことができる。
次に動作について説明する。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1、11のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4、14に供給されることで、ゲート電圧端子4、14からFET1、11のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8、18からFET2、12のON/OFFを制御する制御信号が入力される。
ゲート電圧設定回路80により設定されるゲート電圧は、FET1、11のON/OFFを制御する制御信号であり、ゲート電圧設定回路80からゲート電圧がゲート電圧端子4、14に供給されることで、ゲート電圧端子4、14からFET1、11のON/OFFを制御する制御信号が入力される。
一方、ゲート電圧端子8、18からFET2、12のON/OFFを制御する制御信号が入力される。
最初に、カスコード増幅器の入力端子3から変調波信号Aが入力された場合について述べる。
要求される出力電力が低い第1の動作モードでは、図示せぬ制御回路によって、バイパススイッチ51がON状態に制御され、信号経路スイッチ53、56とバイパススイッチ58がOFF状態に制御される。
また、バイパス増幅器55には電源電圧が供給される一方、最終段増幅器54、57及びバイパス増幅器59に対する電源電圧供給が停止される。
要求される出力電力が低い第1の動作モードでは、図示せぬ制御回路によって、バイパススイッチ51がON状態に制御され、信号経路スイッチ53、56とバイパススイッチ58がOFF状態に制御される。
また、バイパス増幅器55には電源電圧が供給される一方、最終段増幅器54、57及びバイパス増幅器59に対する電源電圧供給が停止される。
したがって、FET1、11、2、12がON状態であるとき、第1の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第1経路のバイパス増幅器55に入力される。
その後、バイパス増幅器55により増幅された高周波信号が増幅回路の出力端子17から出力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第1経路のバイパス増幅器55に入力される。
その後、バイパス増幅器55により増幅された高周波信号が増幅回路の出力端子17から出力される。
要求される出力電力が高い第2の動作モードでは、図示せぬ制御回路によって、バイパススイッチ51、58と信号経路スイッチ56がOFF状態に制御され、信号経路スイッチ53がON状態に制御される。
また、最終段増幅器54には電源電圧が供給される一方、最終段増幅器57及びバイパス増幅器55、59に対する電源電圧供給が停止される。
また、最終段増幅器54には電源電圧が供給される一方、最終段増幅器57及びバイパス増幅器55、59に対する電源電圧供給が停止される。
したがって、FET1、11、2、12がON状態であるとき、第2の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第2経路の最終段増幅器54に入力される。
FET11、12により増幅された高周波信号が最終段増幅器54に入力されると、最終段増幅器54により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子17から出力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第2経路の最終段増幅器54に入力される。
FET11、12により増幅された高周波信号が最終段増幅器54に入力されると、最終段増幅器54により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子17から出力される。
次に、カスコード増幅器の入力端子3から変調波信号Bが入力された場合について述べる。
要求される出力電力が低い第1の動作モードでは、図示せぬ制御回路によって、バイパススイッチ58がON状態に制御され、バイパススイッチ51と信号経路スイッチ53、56がOFF状態に制御される。
また、バイパス増幅器59には電源電圧が供給される一方、最終段増幅器54、57及びバイパス増幅器55に対する電源電圧供給が停止される。
要求される出力電力が低い第1の動作モードでは、図示せぬ制御回路によって、バイパススイッチ58がON状態に制御され、バイパススイッチ51と信号経路スイッチ53、56がOFF状態に制御される。
また、バイパス増幅器59には電源電圧が供給される一方、最終段増幅器54、57及びバイパス増幅器55に対する電源電圧供給が停止される。
したがって、FET1、11、2、12がON状態であるとき、第1の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第4経路のバイパス増幅器59に入力される。
その後、バイパス増幅器59により増幅された高周波信号が増幅回路の出力端子27から出力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第4経路のバイパス増幅器59に入力される。
その後、バイパス増幅器59により増幅された高周波信号が増幅回路の出力端子27から出力される。
要求される出力電力が高い第2の動作モードでは、図示せぬ制御回路によって、バイパススイッチ51、58と信号経路スイッチ53がOFF状態に制御され、信号経路スイッチ56がON状態に制御される。
また、最終段増幅器57には電源電圧が供給される一方、最終段増幅器54及びバイパス増幅器55、59に対する電源電圧供給が停止される。
また、最終段増幅器57には電源電圧が供給される一方、最終段増幅器54及びバイパス増幅器55、59に対する電源電圧供給が停止される。
したがって、FET1、11、2、12がON状態であるとき、第2の動作モードになると、入力端子3から入力された高周波信号がFET1、2により増幅され、増幅後の高周波信号がFET11のゲート端子に入力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第3経路の最終段増幅器57に入力される。
FET11、12により増幅された高周波信号が最終段増幅器57に入力されると、最終段増幅器57により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子27から出力される。
FET1、2により増幅された高周波信号がFET11のゲート端子に入力されると、FET11、12により高周波信号が増幅され、増幅後の高周波信号が第3経路の最終段増幅器57に入力される。
FET11、12により増幅された高周波信号が最終段増幅器57に入力されると、最終段増幅器57により高周波信号が増幅され、増幅後の高周波信号が増幅回路の出力端子27から出力される。
この実施の形態7では、FET12のドレイン端子と増幅回路の出力端子17、27の間に、第1〜第4経路を設け、入力される変調波信号と要求される出力電力に応じて、高周波信号が通過する経路を切り替えるように構成したので、上記実施の形態2〜6と同様の効果を奏する他に、複数の変調波信号に対応して、高周波信号の出力電力を適宜切り替えることができる効果を奏する。
ここでは、第1経路及び第4経路が、バイパススイッチとバイパス増幅器の直列回路で構成される例を示したが、上記実施の形態6における図8のように、バイパススイッチと整合回路の直列回路で構成されていてもよい。
また、ここでは、第1〜第4経路を有する例を示したが、さらに複数の経路を備えることもできる。その場合、さらに多くの動作モード、変調波信号に対応することができる。
また、電圧設定回路80からFET1、11に供給される電圧は同一であってもよいし、異なっていてもよい。また、電圧設定回路80からFET1、11に供給される電圧を動作モードに応じて変えるようにしてもよい。
また、ここでは、第1〜第4経路を有する例を示したが、さらに複数の経路を備えることもできる。その場合、さらに多くの動作モード、変調波信号に対応することができる。
また、電圧設定回路80からFET1、11に供給される電圧は同一であってもよいし、異なっていてもよい。また、電圧設定回路80からFET1、11に供給される電圧を動作モードに応じて変えるようにしてもよい。
この実施の形態7では、2個のFETがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがFETに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図5及び図6の増幅回路と同様の効果を得ることができる。
また、最終段増幅器54、57の両方、またはどちらか一方は、図7のようにカスコード増幅器で構成されていてもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図5及び図6の増幅回路と同様の効果を得ることができる。
また、最終段増幅器54、57の両方、またはどちらか一方は、図7のようにカスコード増幅器で構成されていてもよい。
実施の形態8.
図10はこの発明の実施の形態8による増幅回路を示す構成図であり、図において、図8及び図9と同一符号は同一または相当部分を示すので説明を省略する。
図10では、2段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
カスコード増幅器は、FET2、12のゲート電圧を大きくすると飽和電力が高くなり、逆にFET2、12のゲート電圧を小さくすると飽和電力が低くなる。
この実施の形態8の制御回路70は、入力される変調波信号と要求される出力電力に応じて、カスコード増幅器のFET2、12のゲート電圧を変える機能を備え、カスコード増幅器に対して異なる飽和電力が要求される場合でも、FETの大きさを変えることなく対応することができるようにしている。
図10はこの発明の実施の形態8による増幅回路を示す構成図であり、図において、図8及び図9と同一符号は同一または相当部分を示すので説明を省略する。
図10では、2段のカスコード増幅器が直列に接続されている増幅回路の例を示しているが、カスコード増幅器の段数は特に限定するものではなく、段数は何段でもよい。
カスコード増幅器は、FET2、12のゲート電圧を大きくすると飽和電力が高くなり、逆にFET2、12のゲート電圧を小さくすると飽和電力が低くなる。
この実施の形態8の制御回路70は、入力される変調波信号と要求される出力電力に応じて、カスコード増幅器のFET2、12のゲート電圧を変える機能を備え、カスコード増幅器に対して異なる飽和電力が要求される場合でも、FETの大きさを変えることなく対応することができるようにしている。
制御回路70は、変調方式と要求される出力電力に基づいて、上記実施の形態7と同様の動作となるように制御信号を送信する。
さらに、制御回路70は、変調方式に応じてFET2、12に供給するゲート電圧を変えることでカスコード増幅器の飽和電力を変化させる。通常、最終段増幅器の前段の増幅器(この場合、カスコード増幅器)は飽和電力から十分バックオフをとった出力電力で動作することで、線形性を確保している。このため、カスコード増幅器の飽和電力が高くなれば、その分、バックオフを維持した状態で出力電力を高くすることができる。
さらに、制御回路70は、変調方式に応じてFET2、12に供給するゲート電圧を変えることでカスコード増幅器の飽和電力を変化させる。通常、最終段増幅器の前段の増幅器(この場合、カスコード増幅器)は飽和電力から十分バックオフをとった出力電力で動作することで、線形性を確保している。このため、カスコード増幅器の飽和電力が高くなれば、その分、バックオフを維持した状態で出力電力を高くすることができる。
例えば、2つの変調波信号X、Yにおいて、要求される出力電力が高い第2の動作モードを考える。
ここでは、変調波信号Xで要求される出力電力がPX(dBm)、変調波信号Yで要求される出力電力がPY(dBm)であるとする(だたし、PY>PX)。
このとき、入力端子3から変調波信号Xが入力された場合には、第2経路を通過して出力端子17に出力され、入力端子3から変調波信号Yが入力された場合には、第3経路を通過して出力端子17に出力される。
ここでは、変調波信号Xで要求される出力電力がPX(dBm)、変調波信号Yで要求される出力電力がPY(dBm)であるとする(だたし、PY>PX)。
このとき、入力端子3から変調波信号Xが入力された場合には、第2経路を通過して出力端子17に出力され、入力端子3から変調波信号Yが入力された場合には、第3経路を通過して出力端子17に出力される。
制御回路70は、最終段増幅器54、57の利得がともにGHである場合、カスコード増幅器の出力端子7から出力される電力が、増幅回路の出力端子17から出力される電力PX(dBm)と、増幅回路の出力端子27から出力される電力PY(dBm)との差分ΔPYX(=PY−PX)だけ変調方式によって変わるように制御する。
即ち、制御回路70は、変調波信号Yが入力された場合には、FET2、12に供給するゲート電圧を、変調波信号Xが入力された場合にFET2、12に供給するゲート電圧よりも大きく設定することで、カスコード増幅器の飽和電力を高くして、カスコード増幅器の出力端子7からの出力電力を高くするようにする。
これにより、複数の変調方式において、FETの大きさを変えることなく所望の電力を出力することが可能になる。
即ち、制御回路70は、変調波信号Yが入力された場合には、FET2、12に供給するゲート電圧を、変調波信号Xが入力された場合にFET2、12に供給するゲート電圧よりも大きく設定することで、カスコード増幅器の飽和電力を高くして、カスコード増幅器の出力端子7からの出力電力を高くするようにする。
これにより、複数の変調方式において、FETの大きさを変えることなく所望の電力を出力することが可能になる。
さらに、制御回路70は、動作モードに応じてFET2、12に供給するゲート電圧を変えることで、カスコード増幅器の飽和電力を変化させるようにする。
例えば、第1の動作モードと第2の動作モードにおいて、第1の動作モードで要求される出力電力がPL(dBm)、第2の動作モードで要求される出力電力がPH(dBm)であるとする(だたし、PH>PL)。
このとき、入力端子3から変調波信号が入力されると、第1の動作モードでは、第1経路を通過して出力端子17に出力され、第2の動作モードでは、第2経路を通過して出力端子17に出力される。
例えば、第1の動作モードと第2の動作モードにおいて、第1の動作モードで要求される出力電力がPL(dBm)、第2の動作モードで要求される出力電力がPH(dBm)であるとする(だたし、PH>PL)。
このとき、入力端子3から変調波信号が入力されると、第1の動作モードでは、第1経路を通過して出力端子17に出力され、第2の動作モードでは、第2経路を通過して出力端子17に出力される。
制御回路70は、カスコード増幅器の出力端子7から出力される出力電力が、第1の動作モードのときに増幅回路の出力端子17から出力される電力PL(dBm)と第2の動作モードのときに増幅回路の出力端子17から出力される電力PH(dBm)との差分ΔPHL(=PH−PL)と、最終段増幅器54、57の利得GHとの関係によって変わるように制御する。
即ち、制御回路70は、ΔPHL>GHの場合、第1の動作モード時にカスコード増幅器の出力端子7から出力される電力よりも、第2の動作モード時にカスコード増幅器の出力端子7から出力される電力を高くする必要があるため、第2の動作モード時にFET2、12に供給するゲート電圧を、第1の動作モード時にFET2、12に供給するゲート電圧よりも大きくする。
これに対して、ΔPHL<GHの場合、第2の動作モード時にカスコード増幅器の出力端子7から出力される電力よりも、第1の動作モード時にカスコード増幅器の出力端子7から出力される電力を高くする必要があるため、第1の動作モード時にFET2、12に供給するゲート電圧を、第2の動作モード時にFET2、12に供給するゲート電圧よりも大きくする。
これにより、複数の動作モードにおいて、FETの大きさを変えることなく所望の電力を出力することが可能になる。
即ち、制御回路70は、ΔPHL>GHの場合、第1の動作モード時にカスコード増幅器の出力端子7から出力される電力よりも、第2の動作モード時にカスコード増幅器の出力端子7から出力される電力を高くする必要があるため、第2の動作モード時にFET2、12に供給するゲート電圧を、第1の動作モード時にFET2、12に供給するゲート電圧よりも大きくする。
これに対して、ΔPHL<GHの場合、第2の動作モード時にカスコード増幅器の出力端子7から出力される電力よりも、第1の動作モード時にカスコード増幅器の出力端子7から出力される電力を高くする必要があるため、第1の動作モード時にFET2、12に供給するゲート電圧を、第2の動作モード時にFET2、12に供給するゲート電圧よりも大きくする。
これにより、複数の動作モードにおいて、FETの大きさを変えることなく所望の電力を出力することが可能になる。
この実施の形態8では、FET12のドレイン端子と増幅回路の出力端子17、27の間に第1〜第4経路を設け、入力される変調波信号と要求される出力電力に応じて、高周波信号が通過する経路を切り替えるとともに、FET2、12のゲート電圧を変えるように構成したので、上記実施の形態2〜7と同様の効果を奏する他に、要求される出力電力が異なる複数の変調波信号に対応して、高周波信号の出力電力を適宜切り替えることができる効果を奏する。
ここでは、第1経路及び第4経路が、バイパススイッチとバイパス増幅器の直列回路で構成される例を示したが、上記実施の形態6における図8のように、バイパススイッチと整合回路の直列回路で構成されていてもよい。
また、ここでは、第1〜第4経路を有する例を示したが、さらに複数の経路を備えることもできる。その場合、さらに多くの動作モード、変調波信号に対応することができる。
また、電圧設定回路80からFET1、11に供給される電圧は同一であってもよいし、異なっていてもよい。また、電圧設定回路80からFET1、11に供給される電圧を動作モードに応じて変えるようにしてもよい。
また、ここでは、第1〜第4経路を有する例を示したが、さらに複数の経路を備えることもできる。その場合、さらに多くの動作モード、変調波信号に対応することができる。
また、電圧設定回路80からFET1、11に供給される電圧は同一であってもよいし、異なっていてもよい。また、電圧設定回路80からFET1、11に供給される電圧を動作モードに応じて変えるようにしてもよい。
この実施の形態8では、2個のFETがカスコード接続されているカスコード増幅器を示したが、カスコード接続されているトランジスタがFETに限るものではなく、例えば、バイポーラトランジスタがカスコード接続されているものであってもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図5の増幅回路と同様の効果を得ることができる。
また、最終段増幅器54、57の両方、またはどちらか一方は、図7のようにカスコード増幅器で構成されていてもよい。
この場合、上述したように、トランジスタのゲート幅をエミッタ面積に置き換えて考えることで、図5の増幅回路と同様の効果を得ることができる。
また、最終段増幅器54、57の両方、またはどちらか一方は、図7のようにカスコード増幅器で構成されていてもよい。
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
1 FET(第1のトランジスタ)、2 FET(第2のトランジスタ)、3 カスコード増幅器の入力端子、4 ゲート電圧端子、5 電源電圧端子、6 インダクタ、7 カスコード増幅器の出力端子、8 ゲート電圧端子、11 FET(第1のトランジスタ)、12 FET(第2のトランジスタ)、14 ゲート電圧端子、15 電源電圧端子、16 インダクタ、17 増幅回路の出力端子、18 ゲート電圧端子、21 FET(第1のトランジスタ)、22 FET(第2のトランジスタ)、24 ゲート電圧端子、25 電源電圧端子、26 インダクタ、27 増幅回路の出力端子、28 ゲート電圧端子、31 FET(第1のトランジスタ)、41 FET(第1のトランジスタ)、51 バイパススイッチ、52 整合回路、53 信号経路スイッチ、54 最終段増幅器、55 バイパス増幅器、56 信号経路スイッチ、57 最終段増幅器、58 バイパススイッチ、59 バイパス増幅器、61 FET、62 FET、64 ゲート電圧端子、65 電源電圧端子、66 インダクタ、68 ゲート電圧端子、70 制御回路、80 ゲート電圧設定回路(電圧設定回路)、101,102 トランジスタ、103 カスコード増幅器の入力端子、104 ゲート電圧端子、105 電源電圧端子、106 カスコード増幅器の出力端子、107 ゲート電圧端子。
Claims (14)
- 第1のトランジスタと第2のトランジスタがカスコード接続されているカスコード増幅器において、
上記第1のトランジスタは、ソース端子又はエミッタ端子が接地されており、
上記第2のトランジスタは、ソース端子又はエミッタ端子が上記第1のトランジスタのドレイン端子又はコレクタ端子と接続されており、
上記第1のトランジスタのゲート幅又はエミッタ面積が、上記第2のトランジスタのゲート幅又はエミッタ面積より小さいことを特徴とするカスコード増幅器。 - カスコード接続されているトランジスタの個数が2個より多い場合、
入力端子側のトランジスタから数えてM番目のトランジスタである第Mのトランジスタは、ソース端子又はエミッタ端子が第(M−1)のトランジスタのドレイン端子又はコレクタ端子と接続されており、
上記第(M−1)のトランジスタのゲート幅又はエミッタ面積が、上記第Mのトランジスタのゲート幅又はエミッタ面積より小さいことを特徴とする請求項1記載のカスコード増幅器。 - 第1のトランジスタのゲート電圧又はベース電圧を設定する電圧設定回路を備えたことを特徴とする請求項1記載のカスコード増幅器。
- 第1のトランジスタのゲート幅Wg1が第2のトランジスタのゲート幅Wg2より小さい場合に上記第1及び第2のトランジスタに流れる電流Ic1と、
上記第1のトランジスタのゲート幅Wg1と上記第2のトランジスタのゲート幅Wg2が等しい場合に、上記第1及び第2のトランジスタに流れる電流Ic2とが、
Ic1=Ic2×(Wg2/Wg1)
の関係を満足するように、電圧設定回路が上記第1のトランジスタのゲート電圧を設定することを特徴とする請求項3記載のカスコード増幅器。 - 第2のトランジスタの端子間耐圧が、第1のトランジスタの端子間耐圧より高いことを特徴とする請求項1記載のカスコード増幅器。
- 少なくとも1段以上のカスコード増幅器が直列に接続されている増幅回路において、
少なくとも1段以上のカスコード増幅器のうち、少なくとも1つのカスコード増幅器が、請求項1記載のカスコード増幅器で構成されていることを特徴とする増幅回路。 - 直列に接続されているカスコード増幅器の段数がN段(Nは2以上の自然数)であるとき、P段目(Pは2以上の自然数であり、P≦Nである)における第1のトランジスタのゲート幅又はエミッタ面積が、(P−1)段目における第2のトランジスタのゲート幅又はエミッタ面積と等しいことを特徴とする請求項6記載の増幅回路。
- 少なくとも1段以上のカスコード増幅器の後段にN個の最終段増幅器が並列に接続され、上記N個の最終段増幅器と並列にバイパス経路が接続されていることを特徴とする請求項6記載の増幅回路。
- 最終段増幅器がカスコード増幅器で構成されていることを特徴とする請求項8記載の増幅回路。
- バイパス経路は、バイパススイッチと整合回路の直列回路から構成されていることを特徴とする請求項8記載の増幅回路。
- バイパス経路は、バイパススイッチとバイパス増幅器の直列回路から構成されていることを特徴とする請求項8記載の増幅回路。
- バイパス増幅器がカスコード増幅器で構成されていることを特徴とする請求項11記載の増幅回路。
- カスコード増幅器とN個の最終段増幅器の間に信号経路スイッチがそれぞれ接続され、バイパス経路がバイパススイッチと整合回路又はバイパス増幅器との直列回路から構成されており、
要求される出力電力が第1の電力である第1の動作モードでは、上記バイパススイッチをオン状態、上記信号経路スイッチをオフ状態に制御し、要求される出力電力が第1の電力より高い第2の動作モードでは、上記バイパススイッチをオフ状態、上記信号経路スイッチをオン状態に制御する制御回路を備えたことを特徴とする請求項8記載の増幅回路。 - 制御回路は、カスコード増幅器により増幅される信号に応じて、上記カスコード増幅器を構成している第1及び第2のトランジスタのゲート電圧を切り換えることを特徴とする請求項13記載の増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014510084A JPWO2013153894A1 (ja) | 2012-04-09 | 2013-03-12 | 増幅回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012088479 | 2012-04-09 | ||
JP2012088479 | 2012-04-09 | ||
JP2014510084A JPWO2013153894A1 (ja) | 2012-04-09 | 2013-03-12 | 増幅回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2013153894A1 true JPWO2013153894A1 (ja) | 2015-12-17 |
Family
ID=49327468
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014510084A Pending JPWO2013153894A1 (ja) | 2012-04-09 | 2013-03-12 | 増幅回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20150048887A1 (ja) |
JP (1) | JPWO2013153894A1 (ja) |
KR (1) | KR20150001800A (ja) |
CN (1) | CN104272587A (ja) |
TW (1) | TW201406057A (ja) |
WO (1) | WO2013153894A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9853605B2 (en) * | 2014-01-31 | 2017-12-26 | Nec Corporation | Transistor package, amplification circuit including the same, and method of forming transistor |
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CN112106293B (zh) * | 2018-05-17 | 2024-01-02 | 株式会社村田制作所 | 放大电路 |
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-
2013
- 2013-03-12 KR KR1020147031284A patent/KR20150001800A/ko not_active Application Discontinuation
- 2013-03-12 WO PCT/JP2013/056794 patent/WO2013153894A1/ja active Application Filing
- 2013-03-12 CN CN201380019028.3A patent/CN104272587A/zh active Pending
- 2013-03-12 US US14/387,726 patent/US20150048887A1/en not_active Abandoned
- 2013-03-12 JP JP2014510084A patent/JPWO2013153894A1/ja active Pending
- 2013-04-03 TW TW102112031A patent/TW201406057A/zh unknown
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Also Published As
Publication number | Publication date |
---|---|
TW201406057A (zh) | 2014-02-01 |
KR20150001800A (ko) | 2015-01-06 |
CN104272587A (zh) | 2015-01-07 |
WO2013153894A1 (ja) | 2013-10-17 |
US20150048887A1 (en) | 2015-02-19 |
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Legal Events
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