JP3249393B2 - スイッチ回路 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Description
【０００１】
【発明の属する技術分野】本発明は、高周波信号の切り
換えのためのスイッチ回路に関する。
換えのためのスイッチ回路に関する。
【０００２】
【従来の技術】図１１（ａ）は従来の３端子を有する負
電源動作シングルポールデュアルスルー（ＳＰＤＴ）ス
イッチ回路（以下、従来例とする。）を説明するための
回路図である。
電源動作シングルポールデュアルスルー（ＳＰＤＴ）ス
イッチ回路（以下、従来例とする。）を説明するための
回路図である。
【０００３】図１１（ａ）において、高周波信号の入出
力端子１０１は、電界効果トランジスタ（以下ＦＥＴと
する。）１１１を介して信号入出力端子１０２と接続さ
れ、信号入出力端子１０２はＦＥＴ１１３を介して接地
される。また、信号入出力端子１０１はＦＥＴ１１２を
介して信号入出力端子１０３と接続され、信号入出力端
子１０３はＦＥＴ１１４を介して接地される。ゲート信
号入力端子１０４は、ゲート抵抗１２４を介してＦＥＴ
１１４と、またゲート抵抗１２１を介してＦＥＴ１１１
のゲートと接続される。ゲート信号入力端子１０５は、
ゲート抵抗１２３を介してＦＥＴ１１３のゲートと、ま
たゲート抵抗１２２を介してＦＥＴ１１２のゲートと接
続される。ゲート抵抗１２１〜１２４は数ＫΩの高抵抗
である。ＦＥＴ１１１〜１１４はデプレッション型ＦＥ
Ｔである。例えばデジタルコードレス電話機のアンテナ
を送信または受信状態に切換えるスイッチでは、信号入
出力端子１０１をアンテナ信号端子、信号入出力端子１
０２を送信側の電力伝送経路の端子、信号入出力端子１
０３を受信側の小信号伝送経路の端子として用いられて
いる。
力端子１０１は、電界効果トランジスタ（以下ＦＥＴと
する。）１１１を介して信号入出力端子１０２と接続さ
れ、信号入出力端子１０２はＦＥＴ１１３を介して接地
される。また、信号入出力端子１０１はＦＥＴ１１２を
介して信号入出力端子１０３と接続され、信号入出力端
子１０３はＦＥＴ１１４を介して接地される。ゲート信
号入力端子１０４は、ゲート抵抗１２４を介してＦＥＴ
１１４と、またゲート抵抗１２１を介してＦＥＴ１１１
のゲートと接続される。ゲート信号入力端子１０５は、
ゲート抵抗１２３を介してＦＥＴ１１３のゲートと、ま
たゲート抵抗１２２を介してＦＥＴ１１２のゲートと接
続される。ゲート抵抗１２１〜１２４は数ＫΩの高抵抗
である。ＦＥＴ１１１〜１１４はデプレッション型ＦＥ
Ｔである。例えばデジタルコードレス電話機のアンテナ
を送信または受信状態に切換えるスイッチでは、信号入
出力端子１０１をアンテナ信号端子、信号入出力端子１
０２を送信側の電力伝送経路の端子、信号入出力端子１
０３を受信側の小信号伝送経路の端子として用いられて
いる。
【０００４】次にこのスイッチ回路の動作を説明する。
ゲート信号入力端子１０４に０Ｖを与え、ゲート信号入
力端子１０５に−３Ｖを与えるとＦＥＴ１１１とＦＥＴ
１１４がともにＯＮし、ＦＥＴ１１２とＦＥＴ１１３が
ともにＯＦＦする。信号入出力端子１０２から高周波信
号が入力されると、ＦＥＴ１１１を介して信号入出力端
子１０１へ出力される。この際、信号入出力端子１０２
から入力した信号は、ＦＥＴ１１１のＯＮ抵抗、ＦＥＴ
１１３のＯＦＦ時の容量で生じる損失分、さらにＯＦＦ
側のＦＥＴ１１２のＯＦＦ時の容量を通ってリークする
損失分により影響をうけ、これらの損失分を差し引いた
信号が、信号入出力端子１０１から出力される。一方Ｏ
ＦＦ側の入出力端子１０１−１０３間では、ＦＥＴ１１
２のＯＦＦ時の容量を通ってリークする電流があって
も、ＯＮ状態のＦＥＴ１１４を通ってＧＮＤに落とされ
るため、高いアイソレーションを実現できる。
ゲート信号入力端子１０４に０Ｖを与え、ゲート信号入
力端子１０５に−３Ｖを与えるとＦＥＴ１１１とＦＥＴ
１１４がともにＯＮし、ＦＥＴ１１２とＦＥＴ１１３が
ともにＯＦＦする。信号入出力端子１０２から高周波信
号が入力されると、ＦＥＴ１１１を介して信号入出力端
子１０１へ出力される。この際、信号入出力端子１０２
から入力した信号は、ＦＥＴ１１１のＯＮ抵抗、ＦＥＴ
１１３のＯＦＦ時の容量で生じる損失分、さらにＯＦＦ
側のＦＥＴ１１２のＯＦＦ時の容量を通ってリークする
損失分により影響をうけ、これらの損失分を差し引いた
信号が、信号入出力端子１０１から出力される。一方Ｏ
ＦＦ側の入出力端子１０１−１０３間では、ＦＥＴ１１
２のＯＦＦ時の容量を通ってリークする電流があって
も、ＯＮ状態のＦＥＴ１１４を通ってＧＮＤに落とされ
るため、高いアイソレーションを実現できる。
【０００５】図１１（ａ）に示す回路が０Ｖと３Ｖの負
電源とで動作する従来のＳＰＤＴスイッチの例であった
のに対し、図１１（ｂ）に０Ｖと３Ｖの正電源とで動作
する従来のＳＰＤＴスイッチ回路の回路図を示す。図１
１（ｂ）に示したスイッチに、数ｐＦのＤＣカット用の
コンデンサ２３１〜２３３を各入出力端子１０１〜１０
３と各接続点１０７〜１０９との間に付加し、数ｐＦの
デカップリングコンデンサ２３４を接続点２１０とＧＮ
Ｄの間に付加し、さらに数ＫΩのプルアップ抵抗２２
５，２２６を電源端子２０６と各接続点１０７，１１０
との間に付加している。これらにより、切り替え電圧を
基準電位３Ｖに持ち上げている。このスイッチの動作は
基本的に負電源動作のＳＰＤＴスイッチ回路と同じで、
基準電位が３Ｖの正電位である点が異なる。
電源とで動作する従来のＳＰＤＴスイッチの例であった
のに対し、図１１（ｂ）に０Ｖと３Ｖの正電源とで動作
する従来のＳＰＤＴスイッチ回路の回路図を示す。図１
１（ｂ）に示したスイッチに、数ｐＦのＤＣカット用の
コンデンサ２３１〜２３３を各入出力端子１０１〜１０
３と各接続点１０７〜１０９との間に付加し、数ｐＦの
デカップリングコンデンサ２３４を接続点２１０とＧＮ
Ｄの間に付加し、さらに数ＫΩのプルアップ抵抗２２
５，２２６を電源端子２０６と各接続点１０７，１１０
との間に付加している。これらにより、切り替え電圧を
基準電位３Ｖに持ち上げている。このスイッチの動作は
基本的に負電源動作のＳＰＤＴスイッチ回路と同じで、
基準電位が３Ｖの正電位である点が異なる。
【０００６】以上のような高周波スイッチにおいて、例
えばデジタルコードレス電話機のアンテナを送信または
受信状態に切換えるスイッチを想定して、信号入出力端
子１０２を送信側の電力伝送経路の端子、信号入出力端
子１０３を受信側の小信号伝送経路の端子とする。この
場合、送信側の端子１０２から入力した信号が、ＦＥＴ
１１１のＯＮ抵抗を通してアンテナ端子１０１に出力さ
れる際、信号はＦＥＴ１１３のＯＦＦ時の容量で生じる
損失分、さらにＯＦＦ側のＦＥＴ１１２のＯＦＦ時の容
量を通ってリークする損失分により、送信側の端子１０
２からアンテナ端子１０１への損失が増加するという問
題があった。
えばデジタルコードレス電話機のアンテナを送信または
受信状態に切換えるスイッチを想定して、信号入出力端
子１０２を送信側の電力伝送経路の端子、信号入出力端
子１０３を受信側の小信号伝送経路の端子とする。この
場合、送信側の端子１０２から入力した信号が、ＦＥＴ
１１１のＯＮ抵抗を通してアンテナ端子１０１に出力さ
れる際、信号はＦＥＴ１１３のＯＦＦ時の容量で生じる
損失分、さらにＯＦＦ側のＦＥＴ１１２のＯＦＦ時の容
量を通ってリークする損失分により、送信側の端子１０
２からアンテナ端子１０１への損失が増加するという問
題があった。
【０００７】また、伝送経路に並列に接続したＦＥＴ１
１３，１１４の役割について考えると、ＦＥＴ１１４
は、伝送経路に直列に接続したＦＥＴ１１２のＯＦＦ時
の容量を通ってリークする電流をＧＮＤに落とし、高い
アイソレーションを実現するといった効果があるが、信
号はＦＥＴ１１３のＯＦＦ時の容量を通るので、損失を
増加させてしまう。さらに、図１１（ｂ）に示した０Ｖ
と３Ｖの正電源とで動作するＳＰＤＴスイッチの場合、
数ｐＦのデカップリングコンデンサ２３４を接続点２１
０とＧＮＤの間に付加する必要があるので、モノリシッ
クマイクロ波ＩＣ（ＭＭＩＣ）で実現する場合、レイア
ウト面積が大きくなる。また、ＭＭＩＣ上の回路構成が
正電源と負電源で大きく異なるため、ＭＭＩＣチップが
汎用性を持たない。さらに、伝送経路に並列に接続した
ＦＥＴ１１３，１１４を設けることは、損失の低減、素
子数の低減、ＭＭＩＣチップの汎用性において問題であ
った。
１３，１１４の役割について考えると、ＦＥＴ１１４
は、伝送経路に直列に接続したＦＥＴ１１２のＯＦＦ時
の容量を通ってリークする電流をＧＮＤに落とし、高い
アイソレーションを実現するといった効果があるが、信
号はＦＥＴ１１３のＯＦＦ時の容量を通るので、損失を
増加させてしまう。さらに、図１１（ｂ）に示した０Ｖ
と３Ｖの正電源とで動作するＳＰＤＴスイッチの場合、
数ｐＦのデカップリングコンデンサ２３４を接続点２１
０とＧＮＤの間に付加する必要があるので、モノリシッ
クマイクロ波ＩＣ（ＭＭＩＣ）で実現する場合、レイア
ウト面積が大きくなる。また、ＭＭＩＣ上の回路構成が
正電源と負電源で大きく異なるため、ＭＭＩＣチップが
汎用性を持たない。さらに、伝送経路に並列に接続した
ＦＥＴ１１３，１１４を設けることは、損失の低減、素
子数の低減、ＭＭＩＣチップの汎用性において問題であ
った。
【０００８】
【発明が解決しようとする課題】以上の点に鑑みて、図
１２に示すような並列共振型スイッチ回路が本発明者に
より考案された（先願である特願平７−１６９９８３
号）。従来例のＳＰＤＴスイッチ回路にある各伝送経路
に並列に接続したＦＥＴ１１３，１１４は設けず、各伝
送経路に直列に接続したＦＥＴ３１２，３１１のソース
電極とドレイン電極間に並列に、上記ＦＥＴのＯＦＦ時
容量と共振するインダクタ３３１，３３２を接続し、基
準電位を設定する電源端子３０６を上記ＦＥＴ３１１，
３１２の接続点３０７と高抵抗を介して接続し、上記Ｆ
ＥＴのゲートには高抵抗を介して制御信号が印加される
よう構成されている。
１２に示すような並列共振型スイッチ回路が本発明者に
より考案された（先願である特願平７−１６９９８３
号）。従来例のＳＰＤＴスイッチ回路にある各伝送経路
に並列に接続したＦＥＴ１１３，１１４は設けず、各伝
送経路に直列に接続したＦＥＴ３１２，３１１のソース
電極とドレイン電極間に並列に、上記ＦＥＴのＯＦＦ時
容量と共振するインダクタ３３１，３３２を接続し、基
準電位を設定する電源端子３０６を上記ＦＥＴ３１１，
３１２の接続点３０７と高抵抗を介して接続し、上記Ｆ
ＥＴのゲートには高抵抗を介して制御信号が印加される
よう構成されている。
【０００９】この伝送経路に直列に接続したＦＥＴ３１
１，３１２がＯＦＦしている状態での各伝送経路のイン
ピーダンスは、所用の周波数帯でＦＥＴ３１１，３１２
のＯＦＦ時容量とインダクタ３１１，３３２が共振する
ために非常に大きくなる。従ってＯＦＦ時の容量を通っ
てリークする電流を減少させることができ、従来伝送経
路に並列に接続していたＦＥＴ１１３，１１４は必要な
い。伝送経路に並列に接続していたＦＥＴ１１３，１１
４を省くことで、高アイソレーションを実現しつつ、損
失の低減化、素子数の低減化ができる。さらにはスイッ
チをＭＭＩＣで作製する場合、ＤＣカット用のコンデン
サをＭＭＩＣの外に付加することにすれば、ＭＭＩＣ上
の回路構成は正電源でも負電源でもまったく同じとな
り、汎用性を持ったＭＭＩＣチップを実現できる。
１，３１２がＯＦＦしている状態での各伝送経路のイン
ピーダンスは、所用の周波数帯でＦＥＴ３１１，３１２
のＯＦＦ時容量とインダクタ３１１，３３２が共振する
ために非常に大きくなる。従ってＯＦＦ時の容量を通っ
てリークする電流を減少させることができ、従来伝送経
路に並列に接続していたＦＥＴ１１３，１１４は必要な
い。伝送経路に並列に接続していたＦＥＴ１１３，１１
４を省くことで、高アイソレーションを実現しつつ、損
失の低減化、素子数の低減化ができる。さらにはスイッ
チをＭＭＩＣで作製する場合、ＤＣカット用のコンデン
サをＭＭＩＣの外に付加することにすれば、ＭＭＩＣ上
の回路構成は正電源でも負電源でもまったく同じとな
り、汎用性を持ったＭＭＩＣチップを実現できる。
【００１０】しかし、この回路では大信号入力時に線形
出力が得られず歪むという問題があった。例えば送信側
の端子３０２から信号が入力し、オン状態のＦＥＴ３１
１を介してアンテナ端子３０１に出力される場合、歪み
が生じる。オフ状態にあるＦＥＴ３１２のゲート電極、
ソース電極、ドレイン電極がＦＥＴのカップリング容量
Ｃｇｓ、Ｃｇｄ、Ｃｄｓ等の寄生分を介して入力振幅に
依存したＡＣ的な振幅を持つようになり、その結果ＦＥ
Ｔ３１２におけるしきい値電圧を上回り、オフ状態にあ
ったＦＥＴ３１２がＡＣ的にオンしてしまう。これによ
り信号の波形がくずれ（歪み）、基本波以外の第２高周
波スプリアスおよび第３高周波スプリアスが発生し妨害
電波を引き起こす原因となる。
出力が得られず歪むという問題があった。例えば送信側
の端子３０２から信号が入力し、オン状態のＦＥＴ３１
１を介してアンテナ端子３０１に出力される場合、歪み
が生じる。オフ状態にあるＦＥＴ３１２のゲート電極、
ソース電極、ドレイン電極がＦＥＴのカップリング容量
Ｃｇｓ、Ｃｇｄ、Ｃｄｓ等の寄生分を介して入力振幅に
依存したＡＣ的な振幅を持つようになり、その結果ＦＥ
Ｔ３１２におけるしきい値電圧を上回り、オフ状態にあ
ったＦＥＴ３１２がＡＣ的にオンしてしまう。これによ
り信号の波形がくずれ（歪み）、基本波以外の第２高周
波スプリアスおよび第３高周波スプリアスが発生し妨害
電波を引き起こす原因となる。
【００１１】この回路において、ＦＥＴ３１１，３１２
のゲート幅Ｗｇを１ｍｍ、Ｖｔｈ＝を１．０Ｖ、インダ
クタ３３１，３３２のＬを１５．５ｎＨ、ゲート抵抗３
２１，３２２，３２３のＲを１０ＫΩとしたときのパワ
−アンプ回路側からの入力電力（以下Ｐｉｎ）と第２高
周波スプリアス（以下２ｆｏ）について調べた。小信号
入力時の挿入損失は、周波数１．９ＧＨｚにおいて０．
４ｄＢ、アイソレーションは−３５ｄＢであった。Ｐｉ
ｎ〜１８ｄＢｍまでは２ｆｏは単調な増加であるが、Ｐ
ｉｎが１８ｄＢｍ以上では急激に増加する。オフ側のＦ
ＥＴ３１２の電極の電位をモニターした結果を図１２に
示す。入力電力Ｐｉｎとした際の１９ｄＢｍにおける各
電極の最大電位は、β＝２．８Ｖ（振幅以下ΔＶ−２．
８Ｖ）、χ＝−０．９Ｖ（ΔＶ−１．８Ｖ）、γ＝０Ｖ
（ΔＶ＝０Ｖ）である。従ってこの場合、ＦＥＴ３１２
はＶｄα＝２．８Ｖ，Ｖｇｒ＝−０．９Ｖ，Ｖｇβ＝−
３．７Ｖであり、ＶｇγがＶｔｈ（＝−１．０Ｖ）より
も大きいため、ＦＥＴ３３１がオン状態にある。このよ
うにオフ側のＦＥＴ３１２がオンし始めることにより、
２ｆｏが増加したと考えられる。
のゲート幅Ｗｇを１ｍｍ、Ｖｔｈ＝を１．０Ｖ、インダ
クタ３３１，３３２のＬを１５．５ｎＨ、ゲート抵抗３
２１，３２２，３２３のＲを１０ＫΩとしたときのパワ
−アンプ回路側からの入力電力（以下Ｐｉｎ）と第２高
周波スプリアス（以下２ｆｏ）について調べた。小信号
入力時の挿入損失は、周波数１．９ＧＨｚにおいて０．
４ｄＢ、アイソレーションは−３５ｄＢであった。Ｐｉ
ｎ〜１８ｄＢｍまでは２ｆｏは単調な増加であるが、Ｐ
ｉｎが１８ｄＢｍ以上では急激に増加する。オフ側のＦ
ＥＴ３１２の電極の電位をモニターした結果を図１２に
示す。入力電力Ｐｉｎとした際の１９ｄＢｍにおける各
電極の最大電位は、β＝２．８Ｖ（振幅以下ΔＶ−２．
８Ｖ）、χ＝−０．９Ｖ（ΔＶ−１．８Ｖ）、γ＝０Ｖ
（ΔＶ＝０Ｖ）である。従ってこの場合、ＦＥＴ３１２
はＶｄα＝２．８Ｖ，Ｖｇｒ＝−０．９Ｖ，Ｖｇβ＝−
３．７Ｖであり、ＶｇγがＶｔｈ（＝−１．０Ｖ）より
も大きいため、ＦＥＴ３３１がオン状態にある。このよ
うにオフ側のＦＥＴ３１２がオンし始めることにより、
２ｆｏが増加したと考えられる。
【００１２】ここで、例えばＰＨＳ（パーソナルハンデ
ィホンシステム）においてＲＣＲ規準で決められた仕様
は、第２高周波スプリアスが−５０ｄＢｃ以下を示す最
大入力電力（以下、ｍａｘＰｉｎ＠２ｆｏ＜−５０ｄＢ
ｃとする。）が２１ｄＢｍ以上であることが要求されて
いる。並列共振型スイッチ回路の場合、ｍａｘＰｉｎ＠
２ｆｏ＜−５０ｄＢｃ＝１８．８ｄＢｍである。この値
はＲＣＲ規準を満たしていない。
ィホンシステム）においてＲＣＲ規準で決められた仕様
は、第２高周波スプリアスが−５０ｄＢｃ以下を示す最
大入力電力（以下、ｍａｘＰｉｎ＠２ｆｏ＜−５０ｄＢ
ｃとする。）が２１ｄＢｍ以上であることが要求されて
いる。並列共振型スイッチ回路の場合、ｍａｘＰｉｎ＠
２ｆｏ＜−５０ｄＢｃ＝１８．８ｄＢｍである。この値
はＲＣＲ規準を満たしていない。
【００１３】このように、並列共振型スイッチ回路にお
いて、信号入力端子３０２を送信側の電力伝送経路の端
子、信号入力端子３０３を受信側の小信号伝送経路の端
子とした場合、送信側の端子３０２から大きな電力を入
力し、その入力信号がオン状態のＦＥＴ３１１を介して
アンテナ端子３０１に出力される際、歪みが生じて線形
出力が得られないという問題があった。
いて、信号入力端子３０２を送信側の電力伝送経路の端
子、信号入力端子３０３を受信側の小信号伝送経路の端
子とした場合、送信側の端子３０２から大きな電力を入
力し、その入力信号がオン状態のＦＥＴ３１１を介して
アンテナ端子３０１に出力される際、歪みが生じて線形
出力が得られないという問題があった。
【００１４】これは、送信側の電力伝送経路に大信号が
入力された場合、オフ状態にあるＦＥＴ３１２のゲート
電極（ノードα）、ソース電極（ノードβ）およびドレ
イン電極（ノードγ）が、ＦＥＴのカップリング容量
（Ｃｇｓ，Ｃｇｄ，Ｃｄｓ）等の寄生分を介して入力振
幅に依存したＡＣ的な振幅を持つようになり、その結果
ＦＥＴ３１２におけるＶｇｓあるいはＶｇｄがＦＥＴの
ブレイクダウン電圧（耐圧）を上回る程まで大きくなる
ことに起因する。
入力された場合、オフ状態にあるＦＥＴ３１２のゲート
電極（ノードα）、ソース電極（ノードβ）およびドレ
イン電極（ノードγ）が、ＦＥＴのカップリング容量
（Ｃｇｓ，Ｃｇｄ，Ｃｄｓ）等の寄生分を介して入力振
幅に依存したＡＣ的な振幅を持つようになり、その結果
ＦＥＴ３１２におけるＶｇｓあるいはＶｇｄがＦＥＴの
ブレイクダウン電圧（耐圧）を上回る程まで大きくなる
ことに起因する。
【００１５】このように線形出力が得られないと、例え
ばデジタルコードレス電話機のアンテナを送信または受
信状態に切り変えるスイッチを想定した場合、スプリア
スとして妨害電波を引き起こす原因となり深刻な問題と
なる。
ばデジタルコードレス電話機のアンテナを送信または受
信状態に切り変えるスイッチを想定した場合、スプリア
スとして妨害電波を引き起こす原因となり深刻な問題と
なる。
【００１６】本発明はこのような点に鑑みてなされたも
ので、先願の並列共振型スイッチ回路の長所をそのまま
保ちつつ、高耐圧化をはかり、より大きな電力を伝送す
る際に線形出力が得られるスイッチ回路を提供すること
を目的とする。
ので、先願の並列共振型スイッチ回路の長所をそのまま
保ちつつ、高耐圧化をはかり、より大きな電力を伝送す
る際に線形出力が得られるスイッチ回路を提供すること
を目的とする。
【００１７】
【課題を解決するための手段】上記課題を解決するため
に本発明は、受信側伝送経路と、前記受信側伝送経路に
備えられた第１のＦＥＴと、前記受信側伝送経路に備え
られ、前記第１のＦＥＴに並列に接続された第１のイン
ダクタと、前記受信側伝送経路に備えられ、前記第１の
ＦＥＴに直列に接続された第２のＦＥＴあるいはＦＥＴ
群と、基準電位が印加される接続点と、前記接続点で前
記受信側伝送経路と接続される送信側伝送経路と、前記
接続点と電気的に接続されたアンテナ信号端子と、を備
えるスイッチ回路を提供する。
に本発明は、受信側伝送経路と、前記受信側伝送経路に
備えられた第１のＦＥＴと、前記受信側伝送経路に備え
られ、前記第１のＦＥＴに並列に接続された第１のイン
ダクタと、前記受信側伝送経路に備えられ、前記第１の
ＦＥＴに直列に接続された第２のＦＥＴあるいはＦＥＴ
群と、基準電位が印加される接続点と、前記接続点で前
記受信側伝送経路と接続される送信側伝送経路と、前記
接続点と電気的に接続されたアンテナ信号端子と、を備
えるスイッチ回路を提供する。
【００１８】又、第２の伝送経路に第３のＦＥＴとこれ
に並列に接続されるインダクタとが備えられることが好
ましい。又、このスイッチ回路において前記第１のＦＥ
Ｔと前記第２のＦＥＴあるいはＦＥＴ群との接続点と、
直流電位点との間に容量が備えられることが望ましい。
に並列に接続されるインダクタとが備えられることが好
ましい。又、このスイッチ回路において前記第１のＦＥ
Ｔと前記第２のＦＥＴあるいはＦＥＴ群との接続点と、
直流電位点との間に容量が備えられることが望ましい。
【００１９】さらにまた、前記第２のＦＥＴのゲート
幅、あるいはＦＥＴ群の総ゲート幅が前記第１のＦＥＴ
のゲート幅よりも短いことが好ましい。また、第１の電
界効果トランジスタと第２の電界効果トランジスタある
いは電界効果トランジスタ群の接続点にドレインが接続
された第４の電界効果トランジスタが備えられたことが
好ましい。
幅、あるいはＦＥＴ群の総ゲート幅が前記第１のＦＥＴ
のゲート幅よりも短いことが好ましい。また、第１の電
界効果トランジスタと第２の電界効果トランジスタある
いは電界効果トランジスタ群の接続点にドレインが接続
された第４の電界効果トランジスタが備えられたことが
好ましい。
【００２０】上記本発明によれば、小信号伝送経路に直
列に接続したＦＥＴに対して、直列に１段以上接続する
（あるいはＤｕａｌ−ｇａｔｅまたはカスコード接続型
ＦＥＴを用いる）構成とすることで、オフ状態にＦＥＴ
単体にかかる電圧を分圧して低い値とさせることができ
る。よって、高耐圧化が可能となりより大きな電力を伝
送する際でも線形出力を得ることが可能となる。また、
小信号伝送経路に直列に接続するＦＥＴを直列に２段構
成としている以外は、並列共振型スイッチの長所である
低損失、高アイソレーション、少ない素子数、汎用性を
そのまま保つことができる。
列に接続したＦＥＴに対して、直列に１段以上接続する
（あるいはＤｕａｌ−ｇａｔｅまたはカスコード接続型
ＦＥＴを用いる）構成とすることで、オフ状態にＦＥＴ
単体にかかる電圧を分圧して低い値とさせることができ
る。よって、高耐圧化が可能となりより大きな電力を伝
送する際でも線形出力を得ることが可能となる。また、
小信号伝送経路に直列に接続するＦＥＴを直列に２段構
成としている以外は、並列共振型スイッチの長所である
低損失、高アイソレーション、少ない素子数、汎用性を
そのまま保つことができる。
【００２１】また、第１のＦＥＴと第２のＦＥＴ、ＦＥ
Ｔ群との接続点に、容量が付加されたことにより、第２
のＦＥＴあるいはＦＥＴ群に関わるインピーダンスが並
列共振用のインダクタを備えた第１のＦＥＴに関わるイ
ンピーダンスとほぼ等しくなるため、それぞれのＦＥＴ
のソース／ドレイン間にかかる電圧を最適に分圧でき
る。そのため大信号入力時にＦＥＴがオフ状態をより保
つことができ、線形性をさらに向上させることができ
る。
Ｔ群との接続点に、容量が付加されたことにより、第２
のＦＥＴあるいはＦＥＴ群に関わるインピーダンスが並
列共振用のインダクタを備えた第１のＦＥＴに関わるイ
ンピーダンスとほぼ等しくなるため、それぞれのＦＥＴ
のソース／ドレイン間にかかる電圧を最適に分圧でき
る。そのため大信号入力時にＦＥＴがオフ状態をより保
つことができ、線形性をさらに向上させることができ
る。
【００２２】さらに、より伝送信号電力が小さい経路に
ある第２のＦＥＴあるいはＦＥＴ群の総ゲート幅を、並
列共振用のインダクタを備えた第１のＦＥＴのゲート幅
よりも小さくすることで、ＦＥＴ単体にかかる電圧を最
適に分圧できる。そのためより大きい信号を入力した時
でもＦＥＴをオフ状態に持つことができ、線形性をさら
に向上させることができる。
ある第２のＦＥＴあるいはＦＥＴ群の総ゲート幅を、並
列共振用のインダクタを備えた第１のＦＥＴのゲート幅
よりも小さくすることで、ＦＥＴ単体にかかる電圧を最
適に分圧できる。そのためより大きい信号を入力した時
でもＦＥＴをオフ状態に持つことができ、線形性をさら
に向上させることができる。
【００２３】また、第１の電界効果トランジスタと第２
の電界効果トランジスタあるいはトランジスタ群の接続
点にドレインが接続された第４の電界効果トランジスタ
が付加されたことにより、第１および第２の電界効果ト
ランジスタのソース／ドレイン間にかかる電圧を最適に
分圧できるため、大信号入力時にトランジスタがオフ状
態を保つことができ、プロセスによるトランジスタ特性
のばらつき等に依存せずに良好な線形性を再現すること
ができる。また歩留まりが向上する。
の電界効果トランジスタあるいはトランジスタ群の接続
点にドレインが接続された第４の電界効果トランジスタ
が付加されたことにより、第１および第２の電界効果ト
ランジスタのソース／ドレイン間にかかる電圧を最適に
分圧できるため、大信号入力時にトランジスタがオフ状
態を保つことができ、プロセスによるトランジスタ特性
のばらつき等に依存せずに良好な線形性を再現すること
ができる。また歩留まりが向上する。
【００２４】
【発明の実態の形態】以下に、本発明の各実施の形態を
図面を参照して説明する。図１は、本発明の第１の実施
の形態であるＳＰＤＴスイッチ回路を構成する回路図お
よび各電極のモニター結果を示す図である。図１におい
て、高周波信号の入出力端子５０１は、ＦＥＴ５１１を
介して入出力端子５０２と接続され、信号入出力端子５
０１はＦＥＴ５１２とＦＥＴ５１３を介して信号入出力
端子５０３と接続される。ゲート信号入出力端子５０４
は、ゲート抵抗５２１を介してＦＥＴ５１１のゲートと
接続される、ゲート信号入力端子５０５は、ゲート抵抗
５２２と５２３を介してＦＥＴ５１２と５１３のゲート
とそれぞれ接続される。ＦＥＴ５１１，５１２のぞれぞ
れのドレイン電極とソース電極間に、並列にインダクタ
５３１，５３２が接続される。インダクタ５３１，５３
２は、ＦＥＴ５１１，５１２のＯＦＦ時容量とで並列共
振回路を形成しており、デジタルコードレス電話機に使
用する１．９ＧＨｚにおいて、インピーダンスが最大に
なるように、それぞれのＦＥＴのＯＦＦ時容量にあった
インダクタンス値を設定している。さらに、ＦＥＴ５１
２，５１３の間には容量５４１を付加している。さらに
基準電位を設定する電源端子５０６は、ＦＥＴ５１１，
５１３の接続点５０７と高抵抗５２４を介して、また信
号入出力端子５０３と高抵抗５２５を介して接続され
る。ＦＥＴ５１１，５１２，５１３はデプレッション型
ＦＥＴである。
図面を参照して説明する。図１は、本発明の第１の実施
の形態であるＳＰＤＴスイッチ回路を構成する回路図お
よび各電極のモニター結果を示す図である。図１におい
て、高周波信号の入出力端子５０１は、ＦＥＴ５１１を
介して入出力端子５０２と接続され、信号入出力端子５
０１はＦＥＴ５１２とＦＥＴ５１３を介して信号入出力
端子５０３と接続される。ゲート信号入出力端子５０４
は、ゲート抵抗５２１を介してＦＥＴ５１１のゲートと
接続される、ゲート信号入力端子５０５は、ゲート抵抗
５２２と５２３を介してＦＥＴ５１２と５１３のゲート
とそれぞれ接続される。ＦＥＴ５１１，５１２のぞれぞ
れのドレイン電極とソース電極間に、並列にインダクタ
５３１，５３２が接続される。インダクタ５３１，５３
２は、ＦＥＴ５１１，５１２のＯＦＦ時容量とで並列共
振回路を形成しており、デジタルコードレス電話機に使
用する１．９ＧＨｚにおいて、インピーダンスが最大に
なるように、それぞれのＦＥＴのＯＦＦ時容量にあった
インダクタンス値を設定している。さらに、ＦＥＴ５１
２，５１３の間には容量５４１を付加している。さらに
基準電位を設定する電源端子５０６は、ＦＥＴ５１１，
５１３の接続点５０７と高抵抗５２４を介して、また信
号入出力端子５０３と高抵抗５２５を介して接続され
る。ＦＥＴ５１１，５１２，５１３はデプレッション型
ＦＥＴである。
【００２５】信号入出力端子５０１を、アンテナ信号端
子Ａｎｔ、信号入出力端子５０２を送信側の電力伝送経
路の端子Ｔｘ、信号入出力端子１０３を受信側の小信号
伝送経路の端子Ｒｘとした場合、ゲート信号入力端子５
０４に０Ｖを与え、ゲート信号入力端子５０５に−２．
７Ｖを与え、電源端子５０６に０Ｖを与えると、ＦＥＴ
５１１がＯＮし、ＦＥＴ５１２，５１３がＯＦＦし、送
信側の端子Ｔｘから入力した信号が、ＦＥＴ５１１のＯ
Ｎ抵抗を通してアンテナ信号端子Ａｎｔに出力される。
子Ａｎｔ、信号入出力端子５０２を送信側の電力伝送経
路の端子Ｔｘ、信号入出力端子１０３を受信側の小信号
伝送経路の端子Ｒｘとした場合、ゲート信号入力端子５
０４に０Ｖを与え、ゲート信号入力端子５０５に−２．
７Ｖを与え、電源端子５０６に０Ｖを与えると、ＦＥＴ
５１１がＯＮし、ＦＥＴ５１２，５１３がＯＦＦし、送
信側の端子Ｔｘから入力した信号が、ＦＥＴ５１１のＯ
Ｎ抵抗を通してアンテナ信号端子Ａｎｔに出力される。
【００２６】次に、各素子について説明する。ゲート幅
は、ＦＥＴ５１１，５１２がＷｇ＝１ｍｍ、ＦＥＴ５１
３はＷｇ＝４００μｍ、しきい値電圧は全てＶｔｈ＝−
１．０Ｖである。ＦＥＴは単位ゲート幅１００μｍのＦ
ＥＴで構成されたマルチフィンガータイプのＦＥＴであ
る。インダクタ５３１，５３２はＬ＝１５．５ｎＨで、
線幅１０μｍ、スペース５μｍとし、膜厚３μｍとし、
１辺長が３４０μｍの角形スパイラルインダクタであ
る。ゲート抵抗５２１，５２２，５２３，５２４，５２
５はＲ＝１０ＫΩである。容量５４１は０．５ｐＦであ
る。
は、ＦＥＴ５１１，５１２がＷｇ＝１ｍｍ、ＦＥＴ５１
３はＷｇ＝４００μｍ、しきい値電圧は全てＶｔｈ＝−
１．０Ｖである。ＦＥＴは単位ゲート幅１００μｍのＦ
ＥＴで構成されたマルチフィンガータイプのＦＥＴであ
る。インダクタ５３１，５３２はＬ＝１５．５ｎＨで、
線幅１０μｍ、スペース５μｍとし、膜厚３μｍとし、
１辺長が３４０μｍの角形スパイラルインダクタであ
る。ゲート抵抗５２１，５２２，５２３，５２４，５２
５はＲ＝１０ＫΩである。容量５４１は０．５ｐＦであ
る。
【００２７】本実施の形態において、第１のＦＥＴ５１
２と第２のＦＥＴ５１３の接続点に容量５４１を付加す
ることにより、第２のＦＥＴ５１３のインピーダンスを
並列共振用のインダクタを備えた第１のＦＥＴ５１２の
インピーダンスと等しくすることができ、ＦＥＴ単体に
かかる電圧を最適に分圧できる。そのため大信号入力時
にＦＥＴがオフ状態をより保つことができ、大電力時の
線形性をさらに向上させることができる。
２と第２のＦＥＴ５１３の接続点に容量５４１を付加す
ることにより、第２のＦＥＴ５１３のインピーダンスを
並列共振用のインダクタを備えた第１のＦＥＴ５１２の
インピーダンスと等しくすることができ、ＦＥＴ単体に
かかる電圧を最適に分圧できる。そのため大信号入力時
にＦＥＴがオフ状態をより保つことができ、大電力時の
線形性をさらに向上させることができる。
【００２８】本実施の形態の各電極の電位をモニターし
た結果を図１に示す。この回路においてＰｉｎ＝２２ｄ
Ｂｍである。各電極の最大電位は、β３＝４．０Ｖ（Δ
Ｖ＝４．０Ｖ）、α３＝０．３Ｖ（ΔＶ＝３．０Ｖ）、
γ３、β２＝２．２Ｖ（ΔＶ＝２．２Ｖ）、α２＝−
１．２Ｖ（ΔＶ＝１．５Ｖ）、γ２＝０Ｖ（ΔＶ＝０
Ｖ）である。従って、ＦＥＴ５１３はＶβ３γ３α＝
１．８Ｖ、Ｖα３γ３＝−１．９Ｖ、Ｖα３β３＝−
３．７Ｖであり、ＦＥＴ５１２はβ２γ２＝２．２Ｖ、
Ｖα２γ２＝−１．３Ｖ、Ｖα２β２＝−２．２Ｖであ
る。ＦＥＴ５１２も５１３もオフ状態である。
た結果を図１に示す。この回路においてＰｉｎ＝２２ｄ
Ｂｍである。各電極の最大電位は、β３＝４．０Ｖ（Δ
Ｖ＝４．０Ｖ）、α３＝０．３Ｖ（ΔＶ＝３．０Ｖ）、
γ３、β２＝２．２Ｖ（ΔＶ＝２．２Ｖ）、α２＝−
１．２Ｖ（ΔＶ＝１．５Ｖ）、γ２＝０Ｖ（ΔＶ＝０
Ｖ）である。従って、ＦＥＴ５１３はＶβ３γ３α＝
１．８Ｖ、Ｖα３γ３＝−１．９Ｖ、Ｖα３β３＝−
３．７Ｖであり、ＦＥＴ５１２はβ２γ２＝２．２Ｖ、
Ｖα２γ２＝−１．３Ｖ、Ｖα２β２＝−２．２Ｖであ
る。ＦＥＴ５１２も５１３もオフ状態である。
【００２９】以上の条件で作製したスイッチのＰｉｎと
２ｆｏの関係を図２に△印で示す。参照用に先願の並列
共振型スイッチを○印で示す。横軸はＰｉｎ、縦軸は２
ｆｏである。本形態によればＰｉｎ〜２４．５ｄＢｍま
では２ｆｏは単調な増加であり、Ｐｉｎ＞２６ｄＢｍか
ら急激に増加し、ｍａｘＰｉｎ＠２ｆｏ＜−５０ｄＢｃ
＝２８．５ｄＢｍであった。上記ＲＣＲ規準（ｍａｘＰ
ｉｎ＠２ｆｏ＜−５０ｄＢｃ≧２１ｄＢｍ）に対して実
用を考慮した十分なマージンを持つことができた。
２ｆｏの関係を図２に△印で示す。参照用に先願の並列
共振型スイッチを○印で示す。横軸はＰｉｎ、縦軸は２
ｆｏである。本形態によればＰｉｎ〜２４．５ｄＢｍま
では２ｆｏは単調な増加であり、Ｐｉｎ＞２６ｄＢｍか
ら急激に増加し、ｍａｘＰｉｎ＠２ｆｏ＜−５０ｄＢｃ
＝２８．５ｄＢｍであった。上記ＲＣＲ規準（ｍａｘＰ
ｉｎ＠２ｆｏ＜−５０ｄＢｃ≧２１ｄＢｍ）に対して実
用を考慮した十分なマージンを持つことができた。
【００３０】一方３ｆｏはＰｉｎ＞２５ｄＢｍから急激
に増加する。小信号入力時の挿入損失は、周波数１．９
ＧＨｚにおいて０．３８ｄＢ、アイソレーションは−４
０ｄＢである。
に増加する。小信号入力時の挿入損失は、周波数１．９
ＧＨｚにおいて０．３８ｄＢ、アイソレーションは−４
０ｄＢである。
【００３１】本実施の形態では、ＦＥＴ５１２のＶｇｓ
２は−１．６Ｖと小さくオフ状態を保つことができる。
また、挿入損失とアイソレーションについては、本実施
の形態では周波数１．９ＧＨｚにおいて挿入損失が０．
３８ｄＢ、アイソレーションが−４０ｄＢであり、良好
な結果が得られている。
２は−１．６Ｖと小さくオフ状態を保つことができる。
また、挿入損失とアイソレーションについては、本実施
の形態では周波数１．９ＧＨｚにおいて挿入損失が０．
３８ｄＢ、アイソレーションが−４０ｄＢであり、良好
な結果が得られている。
【００３２】図３にＭＭＩＣスイッチのレイアウトパタ
ーンを示す。図３の符号は図１と照合している。右側に
は送信側の電力伝送経路の端子５０２、左側には受信側
の小信号伝送経路の端子５０３、中央下側には、アンテ
ナ端子５０１と電源端子５０６、中央上側には、ゲート
信号入力端子５０５を設けている。右側には電力伝送経
路に用いたインダクタ５３１を左側には小信号伝送経路
に用いたインダクタ５３２を配置している。また右側に
は電力伝送経路に用いたＦＥＴ５１１を中央と左側には
小信号伝送経路にもちいたＦＥＴ５１２，５１３を配置
している。２個のインダクタ間の素子間干渉を防ぐた
め、間にＧＮＤ面を設けている。チップサイズ１．１ｍ
ｍ×１．０ｍｍであった。図３の符号は図１と照合して
いる。
ーンを示す。図３の符号は図１と照合している。右側に
は送信側の電力伝送経路の端子５０２、左側には受信側
の小信号伝送経路の端子５０３、中央下側には、アンテ
ナ端子５０１と電源端子５０６、中央上側には、ゲート
信号入力端子５０５を設けている。右側には電力伝送経
路に用いたインダクタ５３１を左側には小信号伝送経路
に用いたインダクタ５３２を配置している。また右側に
は電力伝送経路に用いたＦＥＴ５１１を中央と左側には
小信号伝送経路にもちいたＦＥＴ５１２，５１３を配置
している。２個のインダクタ間の素子間干渉を防ぐた
め、間にＧＮＤ面を設けている。チップサイズ１．１ｍ
ｍ×１．０ｍｍであった。図３の符号は図１と照合して
いる。
【００３３】本実施の形態では、直流電源を供給する際
に抵抗５２１，５２２，５２３，５２４，５２５を用い
ているが、これはあくまでＲＦ信号成分を遮断する目的
であり、インダクタを用いても同様な効果が得られるこ
とは言うまでもない。
に抵抗５２１，５２２，５２３，５２４，５２５を用い
ているが、これはあくまでＲＦ信号成分を遮断する目的
であり、インダクタを用いても同様な効果が得られるこ
とは言うまでもない。
【００３４】又、本発明いおいて第１の伝送回路よりも
より大きい電力の流れる第２の伝送経路の構成は第３の
ＦＥＴとインダクタの構成の他に、従来のＦＥＴと抵抗
による構成とすることもできる。
より大きい電力の流れる第２の伝送経路の構成は第３の
ＦＥＴとインダクタの構成の他に、従来のＦＥＴと抵抗
による構成とすることもできる。
【００３５】次に、第２の実施の形態を図面を参照して
説明する。図４は、本実施形態のスイッチ回路を構成す
る回路図および信号モニターを示す図である。
説明する。図４は、本実施形態のスイッチ回路を構成す
る回路図および信号モニターを示す図である。
【００３６】高周波信号の入出力端子６０１は、ＦＥＴ
６１１を介して入出力端子６０２と接続され、信号入出
力端子６０１はＦＥＴ６１２と６１３を介して信号入出
力端子６０３と接続される。小信号伝送経路に用いてＦ
ＥＴ６１２と６１３は直列に接続されている。
６１１を介して入出力端子６０２と接続され、信号入出
力端子６０１はＦＥＴ６１２と６１３を介して信号入出
力端子６０３と接続される。小信号伝送経路に用いてＦ
ＥＴ６１２と６１３は直列に接続されている。
【００３７】ゲート信号入力端子６０４は、ゲート抵抗
６２１を介してＦＥＴ６１１のゲートと接続される、ゲ
ート信号入力端子６０５は、ゲート抵抗６２２と６２３
を介してＦＥＴ６１２と６１３のゲートとそれぞれ接続
される。ＦＥＴ６１１，６１２のそれぞれのドレイン電
極とソース電極間に、並列にインダクタ６３１，６３２
が接続される。インダクタ６３１，６３２は、ＦＥＴ６
１１，６１２のＯＦＦ時容量とで並列共振回路を形成し
ており、例えばデジタルコードレス電話機に使用する
１．９ＧＨｚにおいて、インピーダンスが最大になるよ
うに、それぞれのＦＥＴのＯＦＦ時容量にあったインダ
クタンス値を設定している。基準電位を設定する電源端
子６０６は、ＦＥＴ６１１，６１３の接続点６０７と、
高抵抗６２４を介して接続される。また以上において、
ＦＥＴ６１１，６１２，６１３はデプレッション型ＦＥ
Ｔである。
６２１を介してＦＥＴ６１１のゲートと接続される、ゲ
ート信号入力端子６０５は、ゲート抵抗６２２と６２３
を介してＦＥＴ６１２と６１３のゲートとそれぞれ接続
される。ＦＥＴ６１１，６１２のそれぞれのドレイン電
極とソース電極間に、並列にインダクタ６３１，６３２
が接続される。インダクタ６３１，６３２は、ＦＥＴ６
１１，６１２のＯＦＦ時容量とで並列共振回路を形成し
ており、例えばデジタルコードレス電話機に使用する
１．９ＧＨｚにおいて、インピーダンスが最大になるよ
うに、それぞれのＦＥＴのＯＦＦ時容量にあったインダ
クタンス値を設定している。基準電位を設定する電源端
子６０６は、ＦＥＴ６１１，６１３の接続点６０７と、
高抵抗６２４を介して接続される。また以上において、
ＦＥＴ６１１，６１２，６１３はデプレッション型ＦＥ
Ｔである。
【００３８】また、図５はこのような回路を実際にチッ
プに形成したレイアウト図である。次に、信号入出力端
子６０４を、アンテナ信号端子Ａｎｔ、信号入出力６０
２を送信側の電力伝送経路の端子Ｔｘ、信号入出力端子
６０３を受信側の小信号伝送経路の端子Ｒｘとした場合
の、このスイッチの動作を説明する。ゲート信号入力端
子６０４に０Ｖを与え、ゲート信号入力端子６０５に−
３Ｖを与え、電源端子６０６に０Ｖを与えると、ＦＥＴ
６１１がＯＮし、ＦＥＴ６１２と６１３がＯＦＦする。
送信側の端子Ｔｘから入力した信号が、ＦＥＴ６１１の
ＯＮ抵抗を通してアンテナ信号端子Ａｎｔに出力される
際、信号はＦＥＴ６１１のＯＮ抵抗、ＯＦＦ側の小信号
伝送経路へリークする損失分による影響を差し引いた信
号が、アンテナ端子Ａｎｔに出力される。ＯＦＦ側の小
信号伝送経路への信号のリークは、ＯＦＦ側の小信号伝
送経路のインピーダンスＺとアンテナ端子Ａｎｔに接続
される５０Ω終端抵抗との比で決まる。ＯＦＦ側の小信
号伝送経路のインピーダンスＺが大きいほど、送信側の
端子Ｔｘからアンテナ端子Ａｎｔへの挿入損失が減少す
る。
プに形成したレイアウト図である。次に、信号入出力端
子６０４を、アンテナ信号端子Ａｎｔ、信号入出力６０
２を送信側の電力伝送経路の端子Ｔｘ、信号入出力端子
６０３を受信側の小信号伝送経路の端子Ｒｘとした場合
の、このスイッチの動作を説明する。ゲート信号入力端
子６０４に０Ｖを与え、ゲート信号入力端子６０５に−
３Ｖを与え、電源端子６０６に０Ｖを与えると、ＦＥＴ
６１１がＯＮし、ＦＥＴ６１２と６１３がＯＦＦする。
送信側の端子Ｔｘから入力した信号が、ＦＥＴ６１１の
ＯＮ抵抗を通してアンテナ信号端子Ａｎｔに出力される
際、信号はＦＥＴ６１１のＯＮ抵抗、ＯＦＦ側の小信号
伝送経路へリークする損失分による影響を差し引いた信
号が、アンテナ端子Ａｎｔに出力される。ＯＦＦ側の小
信号伝送経路への信号のリークは、ＯＦＦ側の小信号伝
送経路のインピーダンスＺとアンテナ端子Ａｎｔに接続
される５０Ω終端抵抗との比で決まる。ＯＦＦ側の小信
号伝送経路のインピーダンスＺが大きいほど、送信側の
端子Ｔｘからアンテナ端子Ａｎｔへの挿入損失が減少す
る。
【００３９】次にシミュレーションにより、先願の並列
共振型高周波スイッチと本実施の形態を線形性に関して
比較した結果を図６に示す。図６（ａ）は本形態の波形
を示し、図６（ｂ）は先願の並列共振型高周波スイッチ
の波形を示す。シミュレーションはＦＥＴ６１１，６１
２，３３１，３３２に０．６μｍＧａＡｓＭＥＳＦＥＴ
を想定し、ゲート幅はすべて１ｍｍとしている。電源電
圧は２．７Ｖとし、ＦＥＴのしきい値（Ｖｔｈ）はすべ
て−１Ｖとしている。また、高抵抗は１８ＫΩとしてい
る。インダクタは１５．５ｎＨとしている。
共振型高周波スイッチと本実施の形態を線形性に関して
比較した結果を図６に示す。図６（ａ）は本形態の波形
を示し、図６（ｂ）は先願の並列共振型高周波スイッチ
の波形を示す。シミュレーションはＦＥＴ６１１，６１
２，３３１，３３２に０．６μｍＧａＡｓＭＥＳＦＥＴ
を想定し、ゲート幅はすべて１ｍｍとしている。電源電
圧は２．７Ｖとし、ＦＥＴのしきい値（Ｖｔｈ）はすべ
て−１Ｖとしている。また、高抵抗は１８ＫΩとしてい
る。インダクタは１５．５ｎＨとしている。
【００４０】入力電力は１．９ＧＨｚの１波でＰｉｎ＝
０ｄＢｍとＰｉｎ＝２２ｄＢｍをＴｘより入力してい
る。例えば、デジタルコードレス電話機を想定した場合
パワーアンプから送られる典型的な電力がＰｉｎ＝２１
ｄＢｍ程度である。（ｂ）ではＰｉｎ＝２１ｄＢｍのと
きの波形に歪みが生じている。これは、ｏｆｆ状態であ
るＦＥＴがＡＣ的にオンしてしまうことによる。一方
（ａ）は正常な波形となっている。これは本発明の場合
ＦＥＴ単体にかかる電圧が分圧されることによる効果で
ある。
０ｄＢｍとＰｉｎ＝２２ｄＢｍをＴｘより入力してい
る。例えば、デジタルコードレス電話機を想定した場合
パワーアンプから送られる典型的な電力がＰｉｎ＝２１
ｄＢｍ程度である。（ｂ）ではＰｉｎ＝２１ｄＢｍのと
きの波形に歪みが生じている。これは、ｏｆｆ状態であ
るＦＥＴがＡＣ的にオンしてしまうことによる。一方
（ａ）は正常な波形となっている。これは本発明の場合
ＦＥＴ単体にかかる電圧が分圧されることによる効果で
ある。
【００４１】図７（ａ）にＰｉｎ−Ｐｏｕｔ特性を示
す。１ｄＢコンプレッションポイント（Ｐ１ｄＢ）で比
較すると従来の並列共振高周波スイッチでは２５ｄＢｍ
のところ本発明による高周波スイッチでは３３ｄＢｍと
線系性が向上している。また比較のため、先願の並列共
振型スイッチ回路（Ｐ１ｄＢ＝２３ｄＢ）を示した。
す。１ｄＢコンプレッションポイント（Ｐ１ｄＢ）で比
較すると従来の並列共振高周波スイッチでは２５ｄＢｍ
のところ本発明による高周波スイッチでは３３ｄＢｍと
線系性が向上している。また比較のため、先願の並列共
振型スイッチ回路（Ｐ１ｄＢ＝２３ｄＢ）を示した。
【００４２】図７（ａ）に高調波スプリアスとして２倍
波（ｆｏ）について示した。入力電力は１．９ＧＨｚの
１波でＰｉｎ＝２１ｄＢｍの場合を比較すると並列共振
型スイッチ回路では、−４１ｄＢｃであるのに対し本実
施の形態によるスイッチ回路では−７７ｄＢｃと高調波
スプリアスが改善されている。また、このときの損失及
びアイソレーションは先願の並列共振型スイッチ回路が
それぞれ０．４ｄＢ，３５ｄＢであり、本発明では０．
４ｄＢ，３６ｄＢである。従って並列共振型高周波スイ
ッチの長所である低損失、高アイソレーションが保たれ
ていることになる。
波（ｆｏ）について示した。入力電力は１．９ＧＨｚの
１波でＰｉｎ＝２１ｄＢｍの場合を比較すると並列共振
型スイッチ回路では、−４１ｄＢｃであるのに対し本実
施の形態によるスイッチ回路では−７７ｄＢｃと高調波
スプリアスが改善されている。また、このときの損失及
びアイソレーションは先願の並列共振型スイッチ回路が
それぞれ０．４ｄＢ，３５ｄＢであり、本発明では０．
４ｄＢ，３６ｄＢである。従って並列共振型高周波スイ
ッチの長所である低損失、高アイソレーションが保たれ
ていることになる。
【００４３】本実施の形態によれば、小信号伝送経路に
直列に２段以上のＦＥＴを接続する（あるいはＤｕａｌ
−ｇａｔｅまたはカスコート接続型ＦＥＴを用いる）構
成とすることによって、オフ状態となる場合に小信号伝
送経路におけるＦＥＴ単体にかかる電圧を分圧する効果
があり、高耐圧化されるため、より大きな電力を伝送す
る際に線形出力が得られる。また、小信号伝送経路に接
続したＦＥＴを直列に２段構成としている以外は、並列
共振型スイッチの長所である低損失、高アイソレーショ
ン、少ない素子数、汎用性をそのまま保ちかつ線形出力
を実現できる。
直列に２段以上のＦＥＴを接続する（あるいはＤｕａｌ
−ｇａｔｅまたはカスコート接続型ＦＥＴを用いる）構
成とすることによって、オフ状態となる場合に小信号伝
送経路におけるＦＥＴ単体にかかる電圧を分圧する効果
があり、高耐圧化されるため、より大きな電力を伝送す
る際に線形出力が得られる。また、小信号伝送経路に接
続したＦＥＴを直列に２段構成としている以外は、並列
共振型スイッチの長所である低損失、高アイソレーショ
ン、少ない素子数、汎用性をそのまま保ちかつ線形出力
を実現できる。
【００４４】次に、本発明の第３の実施の形態を図面を
参照して説明する。図８は、本実施の形態に係わるデジ
タルコードレス電話機のアンテナスイッチを想定した、
ＳＰＤＴスイッチの回路図及び信号のモニター結果を示
す図である。図８において、高周波信号の入出力端子７
０１は、ＦＥＴ７１１を介して入出力端子７０２と接続
され、信号入出力端子７０１はＦＥＴ７１２とＦＥＴ７
１３を介して信号入出力端子７０３と接続される。ゲー
ト信号入力端子７０４は、ゲート抵抗７２１を介してＦ
ＥＴ７１１のゲートと接続される。ゲート信号入力端子
７０５は、ゲート抵抗７２２と７２３を介してＦＥＴ７
１２と７１３のゲートとそれぞれ接続される。ＦＥＴ７
１１，７１２のそれぞれのドレイン電極とソース電極間
に、並列にインダクタ７３１，７３２が接続される。イ
ンダクタ７３１，７３２は、ＦＥＴ７１１，７１２のＯ
ＦＦ時容量とで並列共振回路を形成しており、デジタル
コードレス電話機に使用する１．９ＧＨｚにおいて、イ
ンピーダンスが最大になるように、それぞれのＦＥＴの
ＯＦＦ時容量に合ったインダクタンス値を設定してい
る。基準電位を設定する電源端子７０６は、ＦＥＴ７１
１，７１３の接続点７０７と高抵抗７２４を介して、ま
た信号入出力端子７０３と高抵抗７２５を介して接続さ
れる。また以上において、ＦＥＴ７１１，７１２，７１
３はデプレッション型ＦＥＴである。
参照して説明する。図８は、本実施の形態に係わるデジ
タルコードレス電話機のアンテナスイッチを想定した、
ＳＰＤＴスイッチの回路図及び信号のモニター結果を示
す図である。図８において、高周波信号の入出力端子７
０１は、ＦＥＴ７１１を介して入出力端子７０２と接続
され、信号入出力端子７０１はＦＥＴ７１２とＦＥＴ７
１３を介して信号入出力端子７０３と接続される。ゲー
ト信号入力端子７０４は、ゲート抵抗７２１を介してＦ
ＥＴ７１１のゲートと接続される。ゲート信号入力端子
７０５は、ゲート抵抗７２２と７２３を介してＦＥＴ７
１２と７１３のゲートとそれぞれ接続される。ＦＥＴ７
１１，７１２のそれぞれのドレイン電極とソース電極間
に、並列にインダクタ７３１，７３２が接続される。イ
ンダクタ７３１，７３２は、ＦＥＴ７１１，７１２のＯ
ＦＦ時容量とで並列共振回路を形成しており、デジタル
コードレス電話機に使用する１．９ＧＨｚにおいて、イ
ンピーダンスが最大になるように、それぞれのＦＥＴの
ＯＦＦ時容量に合ったインダクタンス値を設定してい
る。基準電位を設定する電源端子７０６は、ＦＥＴ７１
１，７１３の接続点７０７と高抵抗７２４を介して、ま
た信号入出力端子７０３と高抵抗７２５を介して接続さ
れる。また以上において、ＦＥＴ７１１，７１２，７１
３はデプレッション型ＦＥＴである。
【００４５】信号入出力端子７０１をアンテナ信号端子
Ａｎｔ、信号入出力端子７０２を送信側の電力伝送経路
の端子Ｔｘ、信号入出力端子１０３を受信側の小信号伝
送経路の端子Ｒｘとする。ゲート信号入力端子７０４に
０Ｖを与え、ゲート信号入力端子７０５に−２．７Ｖを
与え、電源端子７０６に０Ｖを与えると、ＦＥＴ７１１
がＯＮし、ＦＥＴ７１２，７１３がＯＦＦし、送信側の
端子Ｔｘから入力した信号が、ＦＥＴ７１１のＯＮ抵抗
を通してアンテナ信号端子Ａｎｔに出力される。
Ａｎｔ、信号入出力端子７０２を送信側の電力伝送経路
の端子Ｔｘ、信号入出力端子１０３を受信側の小信号伝
送経路の端子Ｒｘとする。ゲート信号入力端子７０４に
０Ｖを与え、ゲート信号入力端子７０５に−２．７Ｖを
与え、電源端子７０６に０Ｖを与えると、ＦＥＴ７１１
がＯＮし、ＦＥＴ７１２，７１３がＯＦＦし、送信側の
端子Ｔｘから入力した信号が、ＦＥＴ７１１のＯＮ抵抗
を通してアンテナ信号端子Ａｎｔに出力される。
【００４６】各素子について説明する。ゲート幅は、Ｆ
ＥＴ７１１，７１２がＷｇ＝１ｍｍ、ＦＥＴ１１３はＷ
ｇ＝４００μｍ、しきい値電圧は全てＶｔｈ＝−１．０
Ｖである。ＦＥＴは単位ゲート幅１００μｍのＦＥＴで
構成されたマルチフィンガータイプのＦＥＴである。イ
ンダクタ７３１，７３２はＬ＝１５．５ｎＨで、線幅１
０μｍ、スペース５μｍとし、膜厚３μｍとし、１辺長
が３４０μｍの角形スパイラルインダクタで、Ｌ＝１
５．５ｎＨである。ゲート抵抗７２１，７２２，７２
３，７２４，７２５はＲ＝１０ＫΩである。
ＥＴ７１１，７１２がＷｇ＝１ｍｍ、ＦＥＴ１１３はＷ
ｇ＝４００μｍ、しきい値電圧は全てＶｔｈ＝−１．０
Ｖである。ＦＥＴは単位ゲート幅１００μｍのＦＥＴで
構成されたマルチフィンガータイプのＦＥＴである。イ
ンダクタ７３１，７３２はＬ＝１５．５ｎＨで、線幅１
０μｍ、スペース５μｍとし、膜厚３μｍとし、１辺長
が３４０μｍの角形スパイラルインダクタで、Ｌ＝１
５．５ｎＨである。ゲート抵抗７２１，７２２，７２
３，７２４，７２５はＲ＝１０ＫΩである。
【００４７】ゲート幅Ｗｇを１ｍｍにした第２の実施の
形態の回路と比較するために、本形態の回路においてＰ
ｉｎ＝２２ｄＢの場合の各電極の電位をモニターした結
果から各電極の最大電位は、β３＝４．０Ｖ（ΔＶ＝
４．０Ｖ）、α３＝０．３Ｖ（ΔＶ＝３．０Ｖ）、γ３
＝２．２Ｖ（ΔＶ＝２．２Ｖ）、α２＝−１．２Ｖ（Δ
＝１．５）、γ２＝０Ｖ（ΔＶ−０Ｖ）である。従っ
て、ＦＥＴ１３はＶβ３γ３１＝１．８Ｖ，Ｖα３γ３
＝−１．９Ｖ，Ｖα３β３＝−３．７Ｖであり、ＦＥＴ
７１２はＶα３γ２＝２．２Ｖ，Ｖα２γ２＝−１．３
Ｖ，Ｖα２γ３＝−２．２Ｖである。ＦＥＴ７１２も７
１３もオフ状態である。
形態の回路と比較するために、本形態の回路においてＰ
ｉｎ＝２２ｄＢの場合の各電極の電位をモニターした結
果から各電極の最大電位は、β３＝４．０Ｖ（ΔＶ＝
４．０Ｖ）、α３＝０．３Ｖ（ΔＶ＝３．０Ｖ）、γ３
＝２．２Ｖ（ΔＶ＝２．２Ｖ）、α２＝−１．２Ｖ（Δ
＝１．５）、γ２＝０Ｖ（ΔＶ−０Ｖ）である。従っ
て、ＦＥＴ１３はＶβ３γ３１＝１．８Ｖ，Ｖα３γ３
＝−１．９Ｖ，Ｖα３β３＝−３．７Ｖであり、ＦＥＴ
７１２はＶα３γ２＝２．２Ｖ，Ｖα２γ２＝−１．３
Ｖ，Ｖα２γ３＝−２．２Ｖである。ＦＥＴ７１２も７
１３もオフ状態である。
【００４８】これに対し、第２の実施形態の回路の場合
は（図４（点線）参照）、ｄ１＝４．０Ｖ（ΔＶ＝４．
１Ｖ）、ｇ１＝０．７Ｖ（ΔＶ＝３．４Ｖ）、ｓ１＝
２．６Ｖ（ΔＶ＝２．６Ｖ）、ｇ２＝−０．７Ｖ（ΔＶ
＝２．０Ｖ）、ｓ２＝０Ｖ（ΔＶ＝０Ｖ）である。第２
の実施形態に比べると、本実施の形態ではＦＥＴ７１２
の各ノードの振幅が小さくなっていて、オンしにくい状
態にあることがわかる。これはＦＥＴ７１３のゲート幅
が小さくなることにより、カップリング容量が小さくな
り、よりオン側からの電力がＦＥＴ７１２に漏洩しにく
く各ノードの振幅が小さくなったと考えられる。
は（図４（点線）参照）、ｄ１＝４．０Ｖ（ΔＶ＝４．
１Ｖ）、ｇ１＝０．７Ｖ（ΔＶ＝３．４Ｖ）、ｓ１＝
２．６Ｖ（ΔＶ＝２．６Ｖ）、ｇ２＝−０．７Ｖ（ΔＶ
＝２．０Ｖ）、ｓ２＝０Ｖ（ΔＶ＝０Ｖ）である。第２
の実施形態に比べると、本実施の形態ではＦＥＴ７１２
の各ノードの振幅が小さくなっていて、オンしにくい状
態にあることがわかる。これはＦＥＴ７１３のゲート幅
が小さくなることにより、カップリング容量が小さくな
り、よりオン側からの電力がＦＥＴ７１２に漏洩しにく
く各ノードの振幅が小さくなったと考えられる。
【００４９】本実施の形態では図９に示すように、ｍａ
ｘＰｉｎ＠２ｆｏ＜５０ｄＢｃ＝２４．５ｄＢｍとな
り、直列にＦＥＴを接続したＦＥＴ７１３のゲート幅を
ＦＥＴ７１２のゲート幅よりも小さくすることにより上
記ＲＣＲ基準に対してマージンを大きく持って満たすこ
とができた。
ｘＰｉｎ＠２ｆｏ＜５０ｄＢｃ＝２４．５ｄＢｍとな
り、直列にＦＥＴを接続したＦＥＴ７１３のゲート幅を
ＦＥＴ７１２のゲート幅よりも小さくすることにより上
記ＲＣＲ基準に対してマージンを大きく持って満たすこ
とができた。
【００５０】また、挿入損失とアイソレーションについ
ては、本形態では周波数１．９ＧＨｚにおいて挿入損失
が０．３５ｄＢ、アイソレーションが−３８ｄＢで、こ
れにはＦＥＴ７１３のゲート幅を小さくすることによ
り、オフ側のインピーダンスがさらに大きくなったこと
によるものと考えられる。
ては、本形態では周波数１．９ＧＨｚにおいて挿入損失
が０．３５ｄＢ、アイソレーションが−３８ｄＢで、こ
れにはＦＥＴ７１３のゲート幅を小さくすることによ
り、オフ側のインピーダンスがさらに大きくなったこと
によるものと考えられる。
【００５１】図１０（ａ）は、本発明に係わる、ＳＰＤ
Ｔスイッチを構成する回路図である。図１０（ａ）にお
いて、高周波信号の入出力端子８０１は、ＦＥＴ８１１
を介して入出力端子８０２と接続され、信号入出力端子
８０１はＦＥＴ８１２とＦＥＴ８１３を介して信号入出
力端子８０３と接続される。ゲート信号入力端子８０４
は、ゲート抵抗８２１を介してＦＥＴ８１１のゲートと
接続される、ゲート信号入力端子８０５は、ゲート抵抗
８２２と８２３を介してＦＥＴ８１２と８１３のゲート
とそれぞれ接続される。ＦＥＴ８１１、８１２のそれぞ
れのドレイン電極とソース電極間に、並列にインダクタ
８３１，８３２が接続される。インダクタ８３１，８３
２は、ＦＥＴ８１１，８１２のＯＦＦ時容量とで並列共
振回路を形成しており、デジタルコードレス電話機に使
用する１．９ＧＨｚにおいて、インピーダンスが最大に
なるように、それぞれのＦＥＴのＯＦＦ時容量に合った
インダクタンス値を設定している。さらに第１の基準電
位を設定する電源端子８０６は、ＦＥＴ８１１，８１３
の接続点８０７と高抵抗８２４を介して、また信号入出
力端子８０３と高抵抗８２５を介して、またＦＥＴ８１
４のソース電極（またはドレイン電極）と高抵抗８２６
を介して接続される。さらに第２の基準電位を設定する
電源端子８０８は、高抵抗８２７を介してＦＥＴ８１４
のゲートと接続される。ＦＥＴ８１１，８１２，８１
３，８１４はここではデプレッション型ＦＥＴである。
Ｔスイッチを構成する回路図である。図１０（ａ）にお
いて、高周波信号の入出力端子８０１は、ＦＥＴ８１１
を介して入出力端子８０２と接続され、信号入出力端子
８０１はＦＥＴ８１２とＦＥＴ８１３を介して信号入出
力端子８０３と接続される。ゲート信号入力端子８０４
は、ゲート抵抗８２１を介してＦＥＴ８１１のゲートと
接続される、ゲート信号入力端子８０５は、ゲート抵抗
８２２と８２３を介してＦＥＴ８１２と８１３のゲート
とそれぞれ接続される。ＦＥＴ８１１、８１２のそれぞ
れのドレイン電極とソース電極間に、並列にインダクタ
８３１，８３２が接続される。インダクタ８３１，８３
２は、ＦＥＴ８１１，８１２のＯＦＦ時容量とで並列共
振回路を形成しており、デジタルコードレス電話機に使
用する１．９ＧＨｚにおいて、インピーダンスが最大に
なるように、それぞれのＦＥＴのＯＦＦ時容量に合った
インダクタンス値を設定している。さらに第１の基準電
位を設定する電源端子８０６は、ＦＥＴ８１１，８１３
の接続点８０７と高抵抗８２４を介して、また信号入出
力端子８０３と高抵抗８２５を介して、またＦＥＴ８１
４のソース電極（またはドレイン電極）と高抵抗８２６
を介して接続される。さらに第２の基準電位を設定する
電源端子８０８は、高抵抗８２７を介してＦＥＴ８１４
のゲートと接続される。ＦＥＴ８１１，８１２，８１
３，８１４はここではデプレッション型ＦＥＴである。
【００５２】信号入出力端子８０１を、アンテナ信号端
子Ａｎｔ、信号入出力端子８０２を送信側の電力伝送経
路の端子Ｔｘ、信号入出力端子８０３を受信側の小信号
伝送経路の端子Ｒｘとした場合、ゲート信号入力端子８
０４に０Ｖを与え、ゲート信号入力端子８０５に−２．
７Ｖを与え、電源端子８０６に０Ｖを与え、電源端子８
０８に−２．７Ｖを与えると、ＦＥＴ８１１がＯＮし、
ＦＥＴ８１２，８１３，８１４がＯＦＦし、送信側の端
子Ｔｘから入力した信号が、ＦＥＴ８１１のＯＮ抵抗を
通してアンテナ信号端子Ａｎｔに出力される。
子Ａｎｔ、信号入出力端子８０２を送信側の電力伝送経
路の端子Ｔｘ、信号入出力端子８０３を受信側の小信号
伝送経路の端子Ｒｘとした場合、ゲート信号入力端子８
０４に０Ｖを与え、ゲート信号入力端子８０５に−２．
７Ｖを与え、電源端子８０６に０Ｖを与え、電源端子８
０８に−２．７Ｖを与えると、ＦＥＴ８１１がＯＮし、
ＦＥＴ８１２，８１３，８１４がＯＦＦし、送信側の端
子Ｔｘから入力した信号が、ＦＥＴ８１１のＯＮ抵抗を
通してアンテナ信号端子Ａｎｔに出力される。
【００５３】各素子について説明する。ゲート幅は、Ｆ
ＥＴ８１１，８１２，８１３，８１４がＷｇ＝１ｍｍ、
しきい値電圧は全てＶｔｈ＝−１．０Ｖである。ＦＥＴ
は単位ゲート幅１００μｍのＦＥＴで構成されたマルチ
フィンガータイプのＦＥＴである。インダクタ８３１，
８３２はＬ＝１５．５ｎＨで、線幅１０μｍ，スペース
５μｍとし、膜厚３μｍとし、１辺長が３４０μｍの角
形スパイラルインダクタで、Ｌ＝１５．５ｎＨである。
ゲート抵抗８２１，８２２，８２３，８２４，８２５，
８２６，８２７はＲ＝１０ＫΩである。
ＥＴ８１１，８１２，８１３，８１４がＷｇ＝１ｍｍ、
しきい値電圧は全てＶｔｈ＝−１．０Ｖである。ＦＥＴ
は単位ゲート幅１００μｍのＦＥＴで構成されたマルチ
フィンガータイプのＦＥＴである。インダクタ８３１，
８３２はＬ＝１５．５ｎＨで、線幅１０μｍ，スペース
５μｍとし、膜厚３μｍとし、１辺長が３４０μｍの角
形スパイラルインダクタで、Ｌ＝１５．５ｎＨである。
ゲート抵抗８２１，８２２，８２３，８２４，８２５，
８２６，８２７はＲ＝１０ＫΩである。
【００５４】以上の条件で作製したスイッチのＰｉｎと
２ｆｏの関係を図１１（ｂ）に示す。本実施の形態で
は、ｍａｘＰｉｎ＠２ｆｏ＜−５０ｄＢｃ＝３０．０ｄ
Ｂｍとなり、第１の実施形態のスイッチ回路に対して
１．０ｄＢｍ改善された。これは第１の実施形態のスイ
ッチ回路の場合、容量５０６の値がＦＥＴ５１３のオフ
容量値からずれてしまったため、ＦＥＴ５１３のＶｄｓ
とＦＥＴ５１２のＶｄｓが多少異なってしまうが、本実
施形態においてはＦＥＴ８１３とＦＥＴ８１４のオフ容
量値が同じであるため、最適に分圧されＦＥＴ８１３の
ＶｄｓとＦＥＴ８１２のＶｄｓは同じであることによ
る。さらに、１００枚のウェーハ（１００チップ／ウェ
ーハ）を流して評価を行ったところ、第１の実施形態の
歩留まりが６０％であったのに対し、本実施形態の回路
は、プロセスによるＦＥＴ特性のばらつき等に依存せず
に、それぞれのＦＥＴのソース／ドレイン間にかかる電
圧を最適に分圧できるため、歩留まりが８０％とさらに
向上した。
２ｆｏの関係を図１１（ｂ）に示す。本実施の形態で
は、ｍａｘＰｉｎ＠２ｆｏ＜−５０ｄＢｃ＝３０．０ｄ
Ｂｍとなり、第１の実施形態のスイッチ回路に対して
１．０ｄＢｍ改善された。これは第１の実施形態のスイ
ッチ回路の場合、容量５０６の値がＦＥＴ５１３のオフ
容量値からずれてしまったため、ＦＥＴ５１３のＶｄｓ
とＦＥＴ５１２のＶｄｓが多少異なってしまうが、本実
施形態においてはＦＥＴ８１３とＦＥＴ８１４のオフ容
量値が同じであるため、最適に分圧されＦＥＴ８１３の
ＶｄｓとＦＥＴ８１２のＶｄｓは同じであることによ
る。さらに、１００枚のウェーハ（１００チップ／ウェ
ーハ）を流して評価を行ったところ、第１の実施形態の
歩留まりが６０％であったのに対し、本実施形態の回路
は、プロセスによるＦＥＴ特性のばらつき等に依存せず
に、それぞれのＦＥＴのソース／ドレイン間にかかる電
圧を最適に分圧できるため、歩留まりが８０％とさらに
向上した。
【００５５】本実施形態のレイアウトサイズは第１の実
施形態と同等である。２個のインダクタ間の素子間干渉
を防ぐため、間にＧＮＤ面を設けている。チップサイズ
は１．１ｍｍ×１．０ｍｍであった。
施形態と同等である。２個のインダクタ間の素子間干渉
を防ぐため、間にＧＮＤ面を設けている。チップサイズ
は１．１ｍｍ×１．０ｍｍであった。
【００５６】本発明では、直流電源を供給する際に高抵
抗を用いて説明を行ったが、此れはあくまでＲＦ信号成
分を遮断する目的であり、インダクタを用いても同様な
効果が得られるのは、言うまでもない。
抗を用いて説明を行ったが、此れはあくまでＲＦ信号成
分を遮断する目的であり、インダクタを用いても同様な
効果が得られるのは、言うまでもない。
【００５７】
【発明の効果】本発明のスイッチ回路によれば、高耐圧
であり、より大きな電力を伝送する際に線形出力が十分
に得られる。
であり、より大きな電力を伝送する際に線形出力が十分
に得られる。
【図１】 本発明の第１の実施の形態を説明する為の回
路図及び各電極の電位モニターの結果を示す図である。
路図及び各電極の電位モニターの結果を示す図である。
【図２】 本発明の第１の実施の形態における第２高調
波スプリアスと入力電力の関係示す図である。
波スプリアスと入力電力の関係示す図である。
【図３】 第１の実施の形態をＭＭＩＣに適用したレイ
アウトパターンを示す図である。
アウトパターンを示す図である。
【図４】 本発明の第２の実施の形態を説明する為の回
路図及び各電極の電位モニターの結果を示す図である。
路図及び各電極の電位モニターの結果を示す図である。
【図５】 第２の実施の形態をＭＭＩＣに適用したレイ
アウトパターンを示す図である。
アウトパターンを示す図である。
【図６】 第２の実施の形態の線形性に関する図であ
る。
る。
【図７】 第２の実施の形態における第２高調波スプリ
アスと入力電力の関係を示す図である。
アスと入力電力の関係を示す図である。
【図８】 本発明の第３の実施の形態を説明する為の回
路図及び各電極の電位モニターの結果を示す図である。
路図及び各電極の電位モニターの結果を示す図である。
【図９】 第３の実施の形態における第２高調波スプリ
アスと入力電力の関係を示す図である。
アスと入力電力の関係を示す図である。
【図１０】 本発明の第４の実施の形態を説明する為の
回路図及び第２高調波スプリアスと入力電力の関係を示
す図である。
回路図及び第２高調波スプリアスと入力電力の関係を示
す図である。
【図１１】 従来例を説明する為の回路図である。
【図１２】 先願の並列共振型スイッチ回路を説明する
為の回路図である。
為の回路図である。
１０１，３０１，５０１，６０１，７０１，８０１…入
出力端子 １０２，３０２，５０２，６０２，７０２，８０２…出
力側端子 １０３，３０３，５０３，６０３，７０３，８０３…受
信側端子 １１１，１１２，３１１，３１２，５１１，５１２，５
１３，６１１，６１２，６１３，７１１，７１２，７１
３，８１２，８１３，８１４…ＦＥＴ ５０６…容量 ３０７，５０７，６０７，７０７，８０７…接続点 ３３１，３３２，５３１，５３２，６３１，６３２，７
３１，７３２，８３１，８３２…インダクタンス
出力端子 １０２，３０２，５０２，６０２，７０２，８０２…出
力側端子 １０３，３０３，５０３，６０３，７０３，８０３…受
信側端子 １１１，１１２，３１１，３１２，５１１，５１２，５
１３，６１１，６１２，６１３，７１１，７１２，７１
３，８１２，８１３，８１４…ＦＥＴ ５０６…容量 ３０７，５０７，６０７，７０７，８０７…接続点 ３３１，３３２，５３１，５３２，６３１，６３２，７
３１，７３２，８３１，８３２…インダクタンス
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−169246（ＪＰ，Ａ) 特開 平７−74604（ＪＰ，Ａ) 特開 平６−152361（ＪＰ，Ａ) 特開 平６−29811（ＪＰ，Ａ) 特開 平９−23101（ＪＰ，Ａ) 特開 平７−303001（ＪＰ，Ａ) 特開 平８−23270（ＪＰ，Ａ) 特開 平７−326952（ＪＰ，Ａ) 特開 平８−204530（ＪＰ，Ａ) 特開 平３−190302（ＪＰ，Ａ) 特開 平５−90935（ＪＰ，Ａ) 特開 平３−49401（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70 H01P 1/10 - 1/195
Claims (5)
- 【請求項１】 受信側伝送経路と、前記受信側 伝送経路に備えられた第１の電界効果トラン
ジスタと、前記受信側 伝送経路に備えられ、前記第１の電界効果ト
ランジスタに並列に接続された第１のインダクタと、前記受信側 伝送経路に備えられ、前記第１の電界効果ト
ランジスタに直列に接続された第２の電界効果トランジ
スタあるいは電界効果トランジスタ群と、 基準電位が印加される接続点と、前記 接続点で前記受信側伝送経路と接続される送信側伝
送経路と、 前記接続点と電気的に接続されたアンテナ信号端子と、 を備える スイッチ回路。 - 【請求項２】前記送信側伝送経路に第３の電界効果トラ
ンジスタと、この第３の電界効果トランジスタに並列に
接続された第２のインダクタが備えられたことを特徴と
する請求項１記載のスイッチ回路。 - 【請求項３】前記第１の電界効果トランジスタと前記第
２の電界効果トランジスタあるいは電界効果トランジス
タ群との接続点と直流電位点との間に容量が備えられた
ことを特徴とする請求項１記載のスイッチ回路。 - 【請求項４】前記第２の電界効果トランジスタのゲート
幅あるいは前記電界効果トランジスタ群の総ゲート幅が
前記第１の電界効果トランジスタのゲート幅よりも小さ
いことを特徴とする請求項１記載のスイッチ回路。 - 【請求項５】前記第１の電界効果トランジスタと前記第
２の電界効果トランジスタあるいは前記電界効果トラン
ジスタ群との接続点にドレインが接続された第４の電界
効果トランジスタが備えられたことを特徴とする請求項
１記載のスイッチ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14535596A JP3249393B2 (ja) | 1995-09-28 | 1996-06-07 | スイッチ回路 |
| US08/723,229 US5748053A (en) | 1995-09-28 | 1996-09-27 | Switching circuit |
| DE69636269T DE69636269T2 (de) | 1995-09-28 | 1996-09-27 | Schaltkreis |
| EP96307074A EP0766396B1 (en) | 1995-09-28 | 1996-09-27 | Switching circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-250410 | 1995-09-28 | ||
| JP25041095 | 1995-09-28 | ||
| JP14535596A JP3249393B2 (ja) | 1995-09-28 | 1996-06-07 | スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153781A JPH09153781A (ja) | 1997-06-10 |
| JP3249393B2 true JP3249393B2 (ja) | 2002-01-21 |
Family
ID=26476510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14535596A Expired - Fee Related JP3249393B2 (ja) | 1995-09-28 | 1996-06-07 | スイッチ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5748053A (ja) |
| EP (1) | EP0766396B1 (ja) |
| JP (1) | JP3249393B2 (ja) |
| DE (1) | DE69636269T2 (ja) |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204530A (ja) * | 1995-01-23 | 1996-08-09 | Sony Corp | スイツチ回路 |
| JP3310203B2 (ja) * | 1997-07-25 | 2002-08-05 | 株式会社東芝 | 高周波スイッチ装置 |
| JP3711193B2 (ja) * | 1998-01-16 | 2005-10-26 | 三菱電機株式会社 | 送受信切り換え回路 |
| JP3637830B2 (ja) * | 2000-02-22 | 2005-04-13 | 株式会社村田製作所 | Ｓｐｄｔスイッチおよびそれを用いた通信機 |
| JP2002050980A (ja) * | 2000-08-04 | 2002-02-15 | Matsushita Electric Ind Co Ltd | 高周波スイッチおよびそれを用いた無線通信機 |
| JP3616343B2 (ja) * | 2001-03-27 | 2005-02-02 | 松下電器産業株式会社 | 高周波スイッチ回路およびそれを用いた通信端末装置 |
| JP2002368194A (ja) * | 2001-06-08 | 2002-12-20 | Sanyo Electric Co Ltd | 化合物半導体スイッチ回路装置 |
| US6804502B2 (en) | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| US7092677B1 (en) | 2002-09-05 | 2006-08-15 | Analog Devices, Inc. | 2V SPDT switch for high power RF wireless applications |
| US6803680B2 (en) * | 2002-09-13 | 2004-10-12 | Mia-Com, Inc. | Apparatus, methods, and articles of manufacture for a switch having sharpened control voltage |
| US6730953B2 (en) * | 2002-09-13 | 2004-05-04 | Mia-Com, Inc. | Apparatus, methods and articles of manufacture for a low control voltage switch |
| US6774701B1 (en) * | 2003-02-19 | 2004-08-10 | Raytheon Company | Method and apparatus for electronic switching with low insertion loss and high isolation |
| US7098755B2 (en) * | 2003-07-16 | 2006-08-29 | Analog Devices, Inc. | High power, high linearity and low insertion loss single pole double throw transmitter/receiver switch |
| US7468543B2 (en) * | 2003-09-19 | 2008-12-23 | Kabushiki Kaisha Toshiba | Semiconductor device, communication device, and semiconductor device inspecting method |
| JP2005311447A (ja) * | 2004-04-16 | 2005-11-04 | Toshiba Corp | スイッチ回路 |
| US7221207B2 (en) | 2004-06-04 | 2007-05-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor switching circuit for switching the paths of a high frequency signal in a mobile communications unit |
| EP1774620B1 (en) | 2004-06-23 | 2014-10-01 | Peregrine Semiconductor Corporation | Integrated rf front end |
| US7890891B2 (en) | 2005-07-11 | 2011-02-15 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US8742502B2 (en) | 2005-07-11 | 2014-06-03 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US20080076371A1 (en) | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
| US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
| CN101228694B (zh) * | 2005-08-09 | 2010-12-08 | 日立金属株式会社 | 高频开关电路 |
| US7960772B2 (en) | 2007-04-26 | 2011-06-14 | Peregrine Semiconductor Corporation | Tuning capacitance to enhance FET stack voltage withstand |
| EP3346611B1 (en) * | 2008-02-28 | 2021-09-22 | pSemi Corporation | Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device |
| US8723260B1 (en) | 2009-03-12 | 2014-05-13 | Rf Micro Devices, Inc. | Semiconductor radio frequency switch with body contact |
| JP2011024094A (ja) * | 2009-07-17 | 2011-02-03 | Panasonic Corp | 半導体装置、高周波回路、および高周波電力増幅装置 |
| CN104272587A (zh) * | 2012-04-09 | 2015-01-07 | 三菱电机株式会社 | 级联放大器以及放大电路 |
| US9590674B2 (en) | 2012-12-14 | 2017-03-07 | Peregrine Semiconductor Corporation | Semiconductor devices with switchable ground-body connection |
| US20150236748A1 (en) | 2013-03-14 | 2015-08-20 | Peregrine Semiconductor Corporation | Devices and Methods for Duplexer Loss Reduction |
| US11043432B2 (en) | 2013-11-12 | 2021-06-22 | Skyworks Solutions, Inc. | Radio-frequency switching devices having improved voltage handling capability |
| EP3506504B1 (en) * | 2013-11-12 | 2021-09-01 | Skyworks Solutions, Inc. | Devices and methods related to radio-frequency switches having improved performance |
| US20220013415A1 (en) | 2013-11-12 | 2022-01-13 | Skyworks Solutions, Inc. | Radio-frequency switching devices having improved voltage handling capability |
| US9406695B2 (en) | 2013-11-20 | 2016-08-02 | Peregrine Semiconductor Corporation | Circuit and method for improving ESD tolerance and switching speed |
| TWI547091B (zh) * | 2015-02-17 | 2016-08-21 | 絡達科技股份有限公司 | 可降低訊號損失的天線切換裝置 |
| US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
| WO2017098602A1 (ja) * | 2015-12-09 | 2017-06-15 | 三菱電機株式会社 | 高周波スイッチ |
| US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
| US10361697B2 (en) * | 2016-12-23 | 2019-07-23 | Skyworks Solutions, Inc. | Switch linearization by compensation of a field-effect transistor |
| US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63238716A (ja) * | 1986-11-14 | 1988-10-04 | Nec Corp | スイッチ回路 |
| US4789846A (en) * | 1986-11-28 | 1988-12-06 | Mitsubishi Denki Kabushiki Kaisha | Microwave semiconductor switch |
| JPH0349401A (ja) * | 1989-07-18 | 1991-03-04 | Mitsubishi Electric Corp | マイクロ波素子 |
| US5477184A (en) * | 1992-04-15 | 1995-12-19 | Sanyo Electric Co., Ltd. | Fet switching circuit for switching between a high power transmitting signal and a lower power receiving signal |
| JP3243892B2 (ja) * | 1993-05-21 | 2002-01-07 | ソニー株式会社 | 信号切り替え用スイッチ |
-
1996
- 1996-06-07 JP JP14535596A patent/JP3249393B2/ja not_active Expired - Fee Related
- 1996-09-27 US US08/723,229 patent/US5748053A/en not_active Expired - Fee Related
- 1996-09-27 DE DE69636269T patent/DE69636269T2/de not_active Expired - Fee Related
- 1996-09-27 EP EP96307074A patent/EP0766396B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69636269T2 (de) | 2006-11-09 |
| EP0766396A3 (en) | 1999-04-21 |
| EP0766396B1 (en) | 2006-06-21 |
| US5748053A (en) | 1998-05-05 |
| EP0766396A2 (en) | 1997-04-02 |
| DE69636269D1 (de) | 2006-08-03 |
| JPH09153781A (ja) | 1997-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071109 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081109 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081109 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091109 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |