DE69636269T2

DE69636269T2 - Schaltkreis

Info

Publication number: DE69636269T2
Application number: DE69636269T
Authority: DE
Inventors: c/o K.K. Toshiba Atsushi Minato-ku Kameyama; c/o K.K. Toshiba Katsue Minato-ku Kawakyu; c/o K.K. Toshiba Yoshiko Minato-ku Ikeda
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-09-28
Filing date: 1996-09-27
Publication date: 2006-11-09
Anticipated expiration: 2016-09-28
Also published as: US5748053A; JPH09153781A; EP0766396A3; EP0766396B1; EP0766396A2; JP3249393B2; DE69636269D1

Description

Diese Erfindung betrifft einen Schaltkreis zum Schalten von Hochfrequenzsignalen.
Mit der Miniaturisierung von Kommunikationsgeräten wurden tragbare Endgeräte schnell populär. Um verschiedenen Anforderungen des Marktes gerecht zu werden, wurden verschiedene Arten von Kommunikationssystemen entwickelt. In einem einfachen tragbaren Fernsprechsystem, PHS (Persönliches Handfernsprechsystem) genannt, wird zur Verkleinerung der Größe des Endgeräts, wie in 1 dargestellt, ein Verfahren, das eine Antenne verwendet, zum Schalten von Sendung und Empfang durch Verwenden eines Hochfrequenzschalters verwendet. Als der Hochfrequenzschalter wird ein einpoliger Umschalter (SPDT für engl. single-pole dual-throw switch) verwendet. Da es sich auf der Empfangsseite um ein schwaches Signal handelt und auf der Sendeseite um ein Leistungssignal handelt, kann im Schalter zum Zeitpunkt der Übertragung manchmal ein Leistungsverlust auftreten. Dieses Problem wird im Folgenden ausführlich erläutert.
2A ist ein Schaltbild eines herkömmlichen SPDT-Schaltkreises mit drei Klemmen, der auf einer negativen Leistungsversorgungsspannung betrieben wird. Im Schaltkreis von 2A ist eine Eingangs/Ausgangsklemme 101 für Hochfrequenzsignale über einen Feldeffekttransistor (im Folgenden als FET bezeichnet) 111 mit einer Signaleingangs/ausgangsklemme 102 verbunden, und die Signaleingans/ausgangsklemme 102 ist über einen FET 113 geerdet. Die Signaleingangs/ausgangsklemme 101 ist über einen FET 112 mit einer Signaleingangs/ausgangsklemme 103 verbunden, und die Signaleingangs/ausgangsklemme 103 ist über einen FET 114 geerdet. Eine Gatesignaleingangsklemme 104 ist über einen Gatewiderstand 124 mit dem Gate des FETs 114 und über einen Gatewiderstand 121 mit dem Gate des FETs 111 verbunden. Eine Gatesignaleingangsklemme 105 ist über einen Gatewiderstand 123 mit dem Gate des FETs 113 und über einen Gatewiderstand 122 mit dem Gate des FETs 112 verbunden. Die Gatewiderstände 121 bis 124 weisen hohe Widerstände von mehreren kΩ auf. Die FETs 111 bis 114 sind FETs des Verarmungstyps. Zum Beispiel wird in einem Schaltkreis zum Schalten des Zustands der Antenne eines digitalen Schnurlostelefons in den Sendezustand oder Empfangszustand die Signaleingangs/ausgangsklemme 101 als die Antennensignalklemme verwendet, die Signaleingangs/ausgangsklemme 102 wird als die Klemme des Leistungsübertragungswegs auf der Sendeseite verwendet, und die Signaleingangs/ausgangsklemme 103 wird als die Klemme des Kleinsignalsübertragungswegs auf der Empfangsseite verwendet.
Als Nächstes wird die Funktionsweise des zuvor beschriebenen Schaltkreises erläutert. Wenn 0 V an die Gatesignaleingangsklemme 104 angelegt werden und –3 V an die Gatesignaleingangsklemme 105 angelegt werden, werden die FETs 111 und 114 beide auf EIN geschaltet, und die FETs 112 und 113 werden beide auf AUS geschaltet. Wenn ein Hochfrequenzsignal von der Signaleingans/ausgangsklemme 102 eingegeben wird, wird es über den FET 111 der Signaleingangs/ausgangsklemme 101 zugeführt. Zu diesem Zeitpunkt wird die Signaleingabe von der Signaleingangs/ausgangsklemme 102 durch den Verlust, der durch den EIN-Widerstand des FETs 111 und die Kapazitanz des FETs 113 im AUS-Zustand verursacht wird, und den Verlust, der durch die Ableitung infolge der Kapazitanz des FETs 112 im AUS-Zustand verursacht wird, beeinflusst, und es wird ein Signal, das durch die Subtraktion der Verluste erhalten wird, von der Signaleingangs/ausgangsklemme 101 ausgegeben. Außerdem fließt, selbst wenn ein Strom, der über den Kondensator des FETs 112 im AUS-Zustand zwischen den Eingangs/Ausgangsklemmen 101 und 103 auf der AUS-Seite abgeleitet wird, der Strom über den FET 114 im EIN-Zustand der Erde zu, wodurch eine hohe Isolierung erreicht werden kann.
Während 2A ein Beispiel für den herkömmlichen SPDT-Schalter darstellt, der auf 0 V und einer negativen Leistungsversorgungsspannung von 3 V betrieben wird, ist 2B ein Schaltbild, das einen herkömmlichen SPDT-Schaltkreis darstellt, der auf 0 V und einer positiven Leistungsversorgungsspannung von 3 V betrieben wird. Der Schaltkreis von 2B umfasst GS-Trennkondensatoren 231 bis 233 von mehreren pF, die jeweils zwischen die jeweiligen Eingangs/Ausgangsklemmen 101 bis 103 und Verbindungsknoten 107 bis 109 im Schaltkreis von 2A geschaltet sind, einen Entkopplungskondensator 234 von mehreren pF, der zwischen einen Verbindungsknoten 210 und die GND-Klemme geschaltet ist, und Pull-up-Widerstände 225 und 226 von mehreren kΩ, die zwischen die Leistungsversorgungsklemme 206 und die Verbindungsknoten 107 und 210 geschaltet sind. Bei dem zuvor dargelegten Aufbau wird die Schaltspannung auf das Bezugspotenzial von 3 V angehoben. Die Funktionsweise des zuvor beschriebenen Schaltkreises ist im Wesentlichen dieselbe wie die des SPDT-Schaltkreises, der auf der negativen Leistungsversorgungsspannung betrieben wird, und unterscheidet sich darin, dass das Bezugspotenzial ein positives Potenzial von 3 V ist.
Bei dem zuvor beschriebenen Hochfrequenzschalter, zum Beispiel bei einem Schalter zum Schalten des Zustands der Antenne eines digitalen Schnurlostelefons in den Sendezustand oder Empfangszustand, wird die Signaleingangs/ausgangsklemme 102 als die Klemme des Leistungsübertragungswegs auf der Übertragungsseite verwendet, und die Signaleingangs/ausgangsklemme 103 wird als die Klemme des Kleinsignalübertragungswegs auf der Empfangsseite verwendet. Zu diesem Zeitpunkt wird, wenn der Antennenklemme 101 eine Signaleingabe von der Klemme 102 über den EIN-Widerstand des FETs 111 zugeführt wird, das Signal durch den Verlust, der durch die Kapazitanz des FETs 113 im AUS-Zustand verursacht wird, und den Verlust, der durch den Ableitstrom infolge der Kapazitanz des FETs 112 im AUS-Zustand verursacht wird, beeinflusst, und der Verlust, der in einer Region von der Klemme 102 auf der Sendeseite zur Antennenklemme verursacht wird, wird erhöht.
Wenn die Funktionen der FETs 113 und 114, die zu den jeweiligen Übertragungswegen parallel geschaltet sind, in Betracht gezogen werden, so hat der FET 114 eine Funktion des Bewirkens, dass ein Strom, der über den Kondensator des FETs 112 abgeleitet wird, der mit dem Übertragungsweg in Reihe geschaltet ist und in den AUS-Zustand gesetzt ist, der GND-Klemme zufließt, wodurch zwar eine hohe Isolierung erreicht wird, in diesem Fall aber der Verlust erhöht wird, da das Signal den Kondensator des FETs 112 im AUS-Zustand durchläuft.
Ferner ist es im Falle des in 2B dargestellten SPDT-Schalters, der auf 0 V und der positiven Leistungsversorgungsspannung von 3 V betrieben wird, notwendig, den Entkopplungskondensator 234 von mehreren pF zwischen den Verbindungsknoten 210 und die GND-Klemme zuzuschalten, und die Fläche des Schaltkreisentwurfs wird groß, wenn der Schaltkreis durch die Verwendung eines monolithischen Mikrowellenschaltkreises (MMIC für engl. monolithic microwave integrated circuit) realisiert wird. Da sich außerdem der Schaltkreisaufbau in den Fällen einer positiven Listungsversorgung und der negativen Leistungsversorgung stark unterscheidet, kann der MMIC-Chip nicht gemeinsam dafür verwendet werden. Darüber hinaus verursacht die Verwendung der FETs 113 und 114, die zu den jeweiligen Übertragungswegen parallel geschaltet sind, Probleme, wenn es erforderlich ist, den Verlust zu verringern, die Anzahl von Elementen zu senken und die Flexibilität des MMIC-Chips zu verbessern.
Ezzeddine at al., „A High Isolation DC to 18 GHz Packaged MMIC SPDT Switch", veröffentlicht in den Sitzungen der European Microwave Conference, Folkets Hus, Schweden, Seiten (1028 bis 1033 (1988), beschreibt einen hoch isolierten GaAs-MMIC-SPDT, der für Breitbandleistung von GS bis 18 GHz konfiguriert ist.
Eine Aufgabe dieser Erfindung ist es, einen Schaltkreis bereitzustellen, der eine hohe Stehspannung aufweist und zur Bereitstellung einer linearen Ausgabe imstande ist, selbst wenn eine größere elektrische Leistung übertragen wird.
Die Erfindung stellt Schaltkreise bereit, wie in Patentanspruch 1 definiert.
Außerdem weist der zweite Übertragungsweg vorzugsweise einen dritten Feldeffekttransistor mit einem dritten Leitungsweg, welcher zwischen die zweite und die dritte Eingangs/Ausgangsklemme geschaltet ist, und einen zweiten Induktor, der zum dritten Leitungsweg parallel geschaltet ist, auf.
Eine Kapazitanz, welche der erste Feldeffekttransistor in einem AUS-Zustand aufweist, und der erste Induktor bewirken vorzugsweise eine Resonanz bei einer voreingestellten Frequenz der Hochfrequenzsignale.
Eine Kapazitanz, welche der dritte Feldeffekttransistor in einem AUS-Zustand aufweist, und der zweite Induktor bewirken vorzugsweise eine Resonanz bei einer voreingestellten Frequenz der Hochfrequenzsignale.
Der Schaltkreis kann verwendet werden, um hochfrequente Empfangs- und Sendesignale zu schalten, wobei die erste Eingangs/Ausgangsklemme mit einer Empfangsschaltung verbunden ist, die zweite Eingangs/Ausgangsklemme mit einer Antenne verbunden ist, und die dritte Eingangs/Ausgangsklemme mit einer Sendeschaltung verbunden ist.
Vorzugsweise ist die zweite Eingangs/Ausgangsklemme über einen Widerstand an ein Bezugspotenzial gekoppelt, und voreingestellte Spannungen werden vorzugsweise über jeweilige voreingestellte Widerstände an Gateelektroden des ersten und des zweiten Feldeffekttransistors angelegt, um Leitungszustände des ersten beziehungsweise des zweiten Leitungswegs zu steuern.
Der erste und der zweite Transistor sind vorzugsweise Transistoren des Verarmungstyps.
Vorzugsweise ist die zweite Eingangs/Ausgangsklemme über einen Widerstand an ein Bezugspotenzial gekoppelt, und eine voreingestellte Spannung wird vorzugsweise über einen voreingestellten Widerstand an die Gateelektrode des dritten Feldeffekttransistors angelegt, um einen Leitungszustand des dritten Leitungswegs zu steuern.
Der dritte Transistor ist vorzugsweise ein Transistor des Verarmungstyps.
Es ist auch möglich, einen Feldeffekttransistor des Mehrfingertyps zu verwenden, der eine Mehrzahl von Gateelektroden aufweist, die als der zweite Feldeffekttransistor miteinander verbunden sind.
Wenn der zweite Feldeffekttransistor ein Transistor des Mehrfingertyps ist, wird eine Gesamtgatebreite einer Mehrzahl von Gateelektroden des zweiten Transistors kleiner als eine Gatebreite des ersten Transistors gemacht.
Bei einem Aufbau, der durch Hintereinanderschalten zweier oder mehrerer Feldeffekttransistoren (FETs) (oder Doppelgateoder kaskadierter FETs) als einen Feldeffekttransistor, der mit dem Kleinsignalübertragungsweg (Empfangsweg) in Reihe geschaltet ist, ausgeführt wird, kann eine Spannung, die an jeden der FETs im Aus-Zustand angelegt wird, durch Spannungsteilung herabgesetzt werden. Als Ergebnis kann die hohe Stehspannung des Übertragungswegs erreicht werden, und es kann eine lineare Ausgabe erricht werden, selbst wenn eine größere elektrische Leistung übertragen wird.
Obwohl der FET, der mit dem Kleinsignalübertragungsweg in Reihe geschaltet ist, durch die zweistufigen hintereinander geschalteten FETs aufgebaut ist, können der geringe Verlust, die hohe Isolierung, die geringe Anzahl von Elementen und die Flexibilität, welche die Vorteile des Schalters des Parallelresonanztyps sind, aufrechterhalten werden.
Wenn der Kondensator mit dem Verbindungsknoten des ersten und des zweiten FETs verbunden ist und die Impedanz, die mit dem zweiten FET verbunden ist, im Wesentlichen gleich wie die Impedanz wird, die mit dem ersten FET mit dem Induktor für parallele Resonanz verbunden ist, können ferner die Spannungen, welche zwischen die Sources und Drains der FETs angelegt werden, angemessen geteilt werden. Wenn daher ein Großsignal eingegeben wird, kann der AUS-Zustand des FETs in der bevorzugten Bedingung aufrechterhalten werden, und die linearen Charakteristiken können weiter verbessert werden.
Da die Gatebreite des zweiten FETs (die Gesamtgatebreite im Falle des Mehrfingertyps), der in den Weg geschaltet ist, in welchem die Übertragungssignalleistung verhältnismäßig klein ist, kleiner als die Gatebreite des ersten FETs mit dem Induktor für parallele Resonanz ausgeführt ist, kann die Spannung, die an den FET angelegt wird, angemessen geteilt werden. Daher kann, selbst wenn ein Großsignal eingegeben wird, der FET angemessenerweise im AUS-Zustand gehalten werden, und die lineare Charakteristik kann weiter verbessert werden.
Durch zusätzliches Verwenden des vierten FETs mit dem Drain, der mit dem Knoten des Drains des ersten FETs und der Source des zweiten FETs verbunden ist, kann die Spannung, die zwischen die Sources und Drains des ersten und zweiten FETs angelegt wird, angemessen geteilt werden, weshalb der FET angemessenerweise im AUS-Zustand gehalten werden kann, selbst wenn ein Großsignal eingegeben wird, und die lineare Charakteristik kann erreicht werden, ohne durch Änderungen bei den Transistorcharakteristiken, die im Herstellungsprozess verursacht werden, beeinflusst zu werden. Folglich kann die Produktionsmenge der Schalter verbessert werden.
Diese Erfindung ist mithilfe der folgenden ausführlichen Beschreibung in Verbindung mit den beiliegenden Zeichnungen besser zu verstehen, wobei:
1 ein Blockdiagramm eines allgemeinen tragbaren PHS-Telefons ist;
2A und 2B Schaltbilder eines herkömmlichen Hochfrequenzschalters sind, wobei 2A den Fall eines Betriebs bei negativer Leistungsversorgungsspannung darstellt und 2B den Fall eines Betriebs bei positiver Leistungsversorgungsspannung darstellt;
3 ein Schaltbild zur Veranschaulichung eines Schaltkreises des Parallelresonanztyps ist, der von den Erfindern dieser Anmeldung entwickelt wurde;
4A bis 4E Spannungswellenformdiagramme sind, welche Spannungen auf Knoten oder zwischen Knoten in dem Schaltkreis, der in 3 dargestellt ist, auf derselben Zeitbasis darstellen;
5 ein Schaltbild eines Schaltkreises des Parallelresonanztyps gemäß einer ersten Ausführungsform dieser Erfindung ist;
6A bis 6I Spannungswellenformdiagramme sind, welche Spannungen auf Knoten oder zwischen Knoten in dem Schaltkreis, der in 5 dargestellt ist, auf derselben Zeitbasis darstellen;
7 ein Diagramm ist, welches die Beziehung zwischen der quadratischen Verzerrung und der Eingangsleistung in der ersten Ausführungsform der Erfindung darstellt;
8 eine Ansicht ist, welche die Struktur des Schaltkreisentwurfs darstellt, welche erhalten wird, wenn die erste Ausführungsform auf einen MMIC angewendet wird.
Bevor die Ausführungsform dieser Erfindung erläutert wird, wird der Schaltkreis des Parallelresonanztyps, der von den Erfindern dieser Anmeldung entwickelt wurde, erläutert. Wie in 3 dargestellt, werden im Schaltkreis die FETs 113 und 114, die zu den Übertragungswegen parallel geschaltet sind, wie im herkömmlichen SPDT-Schaltkreis (zum Beispiel 2A und 2B) zu beobachten ist, nicht verwendet. Außerdem sind in diesem Schaltkreis Induktoren 331 und 332, welche mit Kondensatoren von AUS-Zustands-FETs 312 und 311 in Resonanz sind, die mit den jeweiligen Übertragungswegen in Reihe geschaltet sind, zwischen die Sourceelektroden und Drainelektroden der jeweiligen FETs 312 und 311 geschaltet, ist eine Leistungsversorgungsklemme 306 zum Einstellen eines Bezugspotenzials über einen hochohmigen Widerstand 323 mit einem Verbindungsknoten 307 der FETs 311 und 312 verbunden und werden über die hochohmigen Widerstände 321, 322 Spannungen an die Gates der FETs 311 und 312 angelegt.
Die Impedanzen der jeweiligen Übertragungswege werden in einem Fall, in welchem die FETs 311 und 312, die mit den Übertragungswegen in Reihe geschaltet sind, in den AUS-Zustand versetzt werden, äußerst groß, da die Induktoren 331 und 332 und die Kondensatoren der AUS-Zustands-FETs 312 und 311 in einem voreingestellten Frequenzbereich in Resonanz sind. Daher können die Ströme, welche durch die Kondensatoren der AUS-Zustands-FETs abgeleitet werden, reduziert werden, und die FETs 113 und 114, welche zu den jeweiligen Übertragungswegen herkömmlicherweise parallel geschaltet sind, können weggelassen werden. Durch das Weglassen der FETs 113 und 114, welche zu den jeweiligen Übertragungswegen parallel geschaltet sind, kann eine hohe Isolierung erreicht werden, der Verlust kann verringert werden und die Anzahl von Elementen kann gesenkt werden.
Wenn der Schalter in Form eines MMIC realisiert ist und wenn GS-Trennkondensator an den externen Abschnitt des MMIC angeschlossen ist, kann der Schaltkreis auf dem MMIC mit genau demselben Aufbau für die positive Leistungsversorgung und für die negative Leistungsversorgung gebildet werden, wodurch ein MMIC-Chip mit einer hohen Flexibilität erhalten werden kann.
Der zuvor dargelegte Schaltkreis weist jedoch das Problem auf, dass keine lineare Ausgabe erhalten werden kann und das Signal verzerrt wird, wenn ein Großsignal eingegeben wird. Wenn zum Beispiel ein Signal über die Klemme 302 auf der Übertragungsseite eingegeben wird und über den EIN-Zustands-FET 311 der Antenneklemme 301 zugeführt wird, wird das Signal verzerrt. Spannungen der Gateelektrode und der Source- oder Drainelektrode des FETs 312 im Aus-Zustand werden durch das Eingangssignal über die Kopplungskondensatoren Cgs, Cgd und Cds des FETs beeinflusst, und jede der Amplituden davon wird eine WS-Amplitude, die von der Eingangsamplitude abhängt, und, wenn die Amplitude die Schwellenspannung des FETs 312 überschreitet, wird der FET 312, der in den AUS-Zustand gesetzt ist, WS-bezogen auf EIN geschaltet. Als Ergebnis wird die Wellenform des Signals verzerrt, und die quadratische Verzerrung und die kubische Verzerrung werden außer der Grundwelle erzeugt und können Störwellen verursachen.
In dem zuvor beschriebenen Schaltkreis wurde die Beziehung zwischen der Eingangsleistung (welche als Pin bezeichnet wird) von der Leistungsverstärkerschaltkreisseite und der quadratischen Verzerrung (welche als 2fo bezeichnet wird), wenn die Gatebreite Wg jedes der FETs 311 und 312 auf 1 mm eingestellt war, Vth auf 1,0 V eingestellt war, L jedes der Induktoren 331 und 332 auf 15,5 nH eingestellt war und R jedes der Gatewiderstände 321, 322 und 323 auf 10 kΩ war, geprüft. Der Einfügungsverlust zum Zeitpunkt der Eingabe eines Kleinsignals wurde 0,4 dB bei einer Frequenz von 1,9 GHz, und die Isolierung betrug –35 dB. Im Pin-Bereich von 0 bis 18 dBm nimmt 2fo monoton zu, aber 2fo nimmt rasch zu, nachdem Pin größer als 18 dBm geworden ist.
Das Kontrollergebnis des Potenzials in Bezug auf die Elektrode des FETs 312, der in AUS-Zustand gesetzt ist, ist in 4A bis 4E dargestellt. Die Knoten α, β und γ sind so definiert, wie in 3 dargestellt, und Änderungen der Potenziale im Zeitablauf auf den jeweiligen Knoten, wenn die Eingangsleistung Pin auf 19 dBm eingestellt ist, sind in 4A bis 4C auf derselben Zeitbasis dargestellt. Wenn die maximalen Potenziale der jeweiligen Knoten (Elektroden) auf Vα, Vβ und Vγ eingestellt werden, dann ist Vβ = 2,8 V (Amplitude ΔV = 2,8 V, dieselbe Darstellung wird hiernach verwendet), Vα = –0,9 V (ΔV = 1,8 V) und Vγ = 0 V (ΔV = 0 V).
Daher werden in diesem Fall die Spannungen zwischen den Elektroden des FETs 312 so eingestellt, dass Vγβ = 2,8 V, Vαγ = –0,9 V und Vαβ = –1,7 V ist, wie in 4C bis 4E dargestellt. Da Vαγ größer als Vth (= –1,0 V) ist, wird der FET 312 in den EIN-Zustand versetzt (4B). Demnach wird in Betracht gezogen, dass 2fo erhöht wird, da der FET 312, der in den AUS-Zustand gesetzt war, beginnt, auf EIN geschaltet zu werden.
Zum Beispiel erfordert die Spezifikation, welche durch den RCR-Standard im PHS (persönlichen Handfernsprechsystem) festgelegt wird, dass die maximale Eingangsleistung, in welcher die zweite Verzerrung unter –50 dBc ist (was durch maxPin@2fo < –50 dBc dargestellt wird), gleich oder höher als 21 dBm ist. Im Falle eines Schaltkreises des Parallelresonanztyps beträgt der Wert von maxPinC@2fo < –50 dBC 18,8 dBm. Dieser Wert entspricht nicht dem RCR-Standard.
Demnach tritt im Schaltkreis des Parallelresonanztyps, wenn die Signaleingangsklemme 302 als die Klemme eines Leistungsübertragungswegs auf der Sendeseite verwendet wird, und die Signaleingangsklemme 303 als die Klemme eines Kleinsignalübertragungswegs auf der Empfangsseite verwendet wird, das Problem auf, dass ein Eingangssignal verzerrt wird und keine lineare Ausgabe erhalten werden kann, wenn eine große elektrische Leistung an der Klemme 302 auf der Sendeseite eingegeben wird, und das Eingangssignal wird der Antennenklemme 302 über den FET 311 zugeführt, der in den EIN-Zustand gesetzt ist.
Dies ist so, weil die Potenziale auf der Gateelektrode (Knoten α), der Sourceelektrode (Knoten β) und der Drainelektrode (Knoten γ) des FETs 312, der in den AUS-Zustand gesetzt ist, durch das Eingangssignal über die Kopplungskondensatoren (Cgs, Cgd, Cds) des FETs beeinflusst werden, und sie kommen dazu, WS-Amplituden zu haben, die von der Eingangsamplitude abhängen, wenn dem Leistungsübertragungsweg auf der Sendeseite ein großes Eingangssignal zugeführt wird, und als Ergebnis nimmt Vgs (Vαβ) oder Vgd (Vαγ) des FETs 312 zu, bis sie die Durchschlagspannung (Stehspannung) des FETs überschreitet.
Wenn die lineare Ausgabe nicht erhalten werden kann und wenn zum Beispiel ein Schalter zum selektiven Schalten der Antenne des digitalen Schnurlostelefons in den Sende- oder Empfangszustand verwendet wird, können Störwellen als Störrauschen verursacht werden und ein ernstes Problem verursachen.
Diese Erfindung wurde gemacht, um das zuvor erwähnte Problem zu lösen und einen Schaltkreis bereitzustellen, der imstande ist, eine hohe Stehspannung zu erreichen und eine lineare Ausgabe zu erhalten, wenn eine große Leistung übertragen wird, während der Vorteil des Schaltkreises des Parallelresonanztyps aufrechterhalten wird.
Es wird nun eine Ausführungsform dieser Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
5 ist ein Schaltbild eines SPDT-Schaltkreises gemäß dieser Erfindung, und 6A bis 6I sind Wellenformdiagramme, welche Änderungen der Potenziale auf Knoten oder zwischen Knoten in dem Schaltkreis darstellen, der in 5 dargestellt ist.
In 5 ist eine Eingangs/Ausgangsklemme 501 für Hochfrequenzsignale über einen FET 511 mit einer Eingangs/Ausgangsklemme 502 verbunden, und die Signaleingangs/ausgangsklemme 501 ist über FETs 512 und 513 mit einer Signaleingangs/ausgangsklemme 503 verbunden.
Eine Signaleingangs/ausgangsklemme 504 ist über einen Gatewiderstand 521 mit dem Gate des FETs 511 verbunden. Eine Gatesignaleingangsklemme 505 ist über jeweilige Gatewiderstände 522 und 523 mit den Gates der FETs 512 und 513 verbunden.
Induktoren 531 und 532 sind zwischen die Sourceelektroden und Drainelektroden der FETs 511 beziehungsweise 512 geschaltet.
Die Induktoren 531 und 532 bilden Parallelresonanzkreise in Zusammenwirkung mit Kondensatoren der AUS-Zustands-FETs 511 und 512 und sind so ausgelegt, dass sie Induktanzen aufweisen, welche gemäß den Kapazitanzen der AUS-Zustands-FETs festgelegt werden, derart dass die Impedanzen davon bei einer Frequenz von 1,9 GHz, die für digitale Schnurlostelefone verwendet wird, maximal werden.
Außerdem ist ein Ende eines Kondensators 541 mit einem Verbindungsknoten der FETs 512 und 513 verbunden. Eine Leistungsversorgungsklemme 506 zum Einstellen eines Bezugspotenzials ist über einen hochohmigen Widerstand 524 mit einem Verbindungsknoten 507 der FETs 511 und 513 verbunden, und sie ist über einen hochohmigen Widerstand 525 mit der Signaleingangs/ausgangsklemme 503 verbunden. Die FETs 511, 512 und 513 sind FETs des Verarmungstyps.
Ein Fall, bei dem die Signaleingangs/ausgangsklemme 501 als eine Antennensignalklemme Ant verwendet wird, die Signaleingangs/ausgangsklemme 502 als eine Klemme Tx des Leistungsübertragungswegs auf der Sendeseite verwendet wird, und die Signaleingangs/ausgangsklemme 503 als eine Klemme Rx des Kleinsignalübertragungswegs auf der Empfangsseite verwendet wird, wird nun betrachtet.
Wenn 0 V an die Gatesignaleingangsklemme 504 angelegt werden, –2,7 V an die Gatesignaleingangsklemme 505 angelegt werden, und 0 V an die Leistungsversorgungsklemme 506 angelegt werden, dann wird der FET 511 auf EIN geschaltet, werden die FETs 512 und 513 auf AUS geschaltet, und eine Signaleingabe von der Klemme Tx auf der Sendeseite wird über den EIN-Widerstand des FETs 511 der Antennensignalklemme Ant zugeführt.
Als Nächstes werden die Elemente erläutert. Die Gatebreiten Wg der FETs 511 und 512 sind alle auf 1 mm eingestellt, die Gatebreite Wg des FETs 513 sind auf 400 μm eingestellt, und die Schwellenspannungen Vth davon sind alle auf –1,0 V eingestellt. Der FET ist ein FET des Mehrfingertyps (welcher hintereinander geschaltete Einheitstransistoren umfasst), wobei jeder Einheitstransistor eine Einheitsgatebreite von 100 μm aufweist.
Die Induktoren 531 und 532 sind rechteckige Spiralinduktoren, welche jeweils eine Induktanz L von 15,5 nH, eine Leitungsbreite von 10 μm, einen Raum von 5 μm, eine Filmdicke von 3 μm und eine einseitige Länge von 340 μm aufweisen. Der Widerstand R jedes der Gatewiderstände 521, 522, 523, 524 und 525 ist 10 kΩ, und die Kapazitanz des Kondensators 541 ist 0,5 pF.
In dieser Ausführungsform kann durch Verbinden des Kondensators 541 mit dem Verbindungsknoten des ersten FETs 512 und des zweiten FETs 513 die Impedanz des zweiten FETs 513 gleich wie die Impedanz des ersten FETs 512 mit dem Induktor für Parallelresonanz gemacht werden, und es kann eine angemessen geteilte Spannung an den einzelnen FET angelegt werden. Daher kann der AUS-Zustand des FETs stabil aufrechterhalten werden, wenn ein Großsignal eingegeben wird, und die lineare Charakteristik zum Zeitpunkt einer größeren Leistungseingabe kann weiter verbessert werden.
Die Kontrollergebnisse der Potenziale der jeweiligen Elektroden (Knoten) in dieser Ausführungsform sind in 6A bis 6I auf derselben Zeitbasis dargestellt. In diesem Schaltkreis wird eine Hochfrequenzleistungseingabe an der Tx-Klemme 502 auf Pin = 22 dBm eingestellt. Die maximalen Potenziale der jeweiligen Elektroden werden auf VΔ3 = 4,0 V (Amplitude ΔV = 4,0 V), Vα3 = 0,3 V (ΔV = 3,0 V), Vγ3 = Vβ2 = 2,2 V (ΔV = 2,2 V), Vα2 = –1,2 V (ΔV = 1,5 V) und Vγ2 = 0 V (ΔV = 0 V) eingestellt.
Daher ist im FET 513 Vβγ3 = 1,8 V, Vα3γ3 = –1,9 V und Vα3β3 –3,7 V, und im FET 512 ist Vβ2γ2 = 2,2 V, Vα2γ2 = –1,2 V und Vγ2β2 = –2,2 V. Die FETs 512 und 513 werden in den AUS-Zustand versetzt.
Die Beziehung zwischen Pin und 2fo eines Schalters, der in der zuvor dargelegten Bedingung ausgebildet ist, ist in 7 durch Δ-Zeichen angezeigt. Dieselbe Beziehung des Schalters des Parallelresonanztyps, der vor der Erläuterung der Ausführungsform als eine Vergleichsprobe beschrieben wurde, ist durch O-Zeichen angezeigt. Die Abszisse zeigt Pin an, und die Ordinate zeigt 2fo an.
Gemäß dieser Ausführungsform nimmt 2fo monoton zu, während Pin in einem Bereich von 0 bis 24,5 dBm eingestellt ist, aber wenn Pin 26 dBm überschreitet, nimmt 2fo rasch zu, und der Wert von (maxPin@2fo < –50 dc) beträgt 28,5 dBm. Dieser Wert weist einen Spielraum auf, der in Bezug auf den RCR-Standard (maxPin@2fo < –50 dBc ≥ 21 dBm) groß genug ist, und verursacht kein praktisches Problem.
3fo nimmt rasch zu, nachdem Pin 25 dBm überschritten hat. Der Einfügungsverlust zum Zeitpunkt der Kleinsignaleingabe beträgt 0,38 dB bei einer Frequenz von 1,9 GHz, und die Isolierung beträgt –40 dB.
In dieser Ausführungsform ist Vα2γ2 des FETs 512 so klein wie –1,6 V, und der FET kann den AUS-Zustand aufrechterhalten.
Außerdem beträgt beim Einfügungsverlust und der Isolierung in dieser Ausführungsform der Einfügungsverlust 0,38 dB bei einer Frequenz von 1,9 GHz und die Isolierung ist –40 dB, wodurch ein bevorzugtes Ergebnis erzielt werden kann.
8 stellt die Struktur des Schaltkreisentwurfs des MMIC-Schalters dar. Die Bezugszeichen, die in 8 verwendet werden, entsprechen jenen von 5. Im rechtsseitigen Abschnitt ist die Klemme 502 des Leistungsübertragungswegs auf der Sendeseite vorgesehen, im linksseitigen Abschnitt ist die Klemme 503 des Kleinsignalübertragungswegs auf der Empfangsseite vorgesehen, im unteren Mittelabschnitt sind die Antennenklemme 501 und die Leistungsversorgungsklemme 506 vorgesehen, und im oberen Mittelabschnitt ist die Gatesignaleingangsklemme 505 vorgesehen. Ferner ist im rechtsseitigen Abschnitt der Induktor 531 angeordnet, der für den Leistungsübertragungsweg verwendet wird, und im linksseitigen Abschnitt ist der Induktor 532 angeordnet, der für den Kleinsignalübertragungsweg verwendet wird. Außerdem ist der FET 511, der für den Leistungsübertragungsweg verwendet wird, im rechtsseitigen Abschnitt angeordnet, und die FETs 512 und 513, die für den Leistungsübertragungsweg verwendet werden, sind im mittleren und im linksseitigen Abschnitt angeordnet. Um die Störung zwischen den beiden Induktoren zu verhindern, ist eine GND-Ebene dazwischen vorgesehen. Die Chipgröße beträgt 1, mm × 1,0 mm.
In dieser Ausführungsform werden die Widerstände 521, 522, 523, 524 und 525 in Leitungen verwendet, durch welche de GS-Leistungsversorgungsspannung zugeführt wird, aber der Zweck der Verwendung der Widerstände ist, die HF-Signalkomponente in der GS-Leistung zu trennen, und es ist möglich, Induktoren so zu verwenden, dass sie demselben Zweck dienen.
Ferner kann in dieser Erfindung der zweite Übertragungsweg, über welchen eine größere Leistung als im ersten Übertragungsweg durchgelassen wird, mit einem anderen herkömmlichen Aufbau eines FETs und eines Widerstands als dem Aufbau des dritten FETs 511 und des Induktors 531 gebildet werden.
Wie bereits erwähnt, kann gemäß dem Schaltkreis dieser Erfindung eine hohe Stehspannung erreicht werden, und es kann eine ausreichend lineare Ausgabe erhalten werden, wenn eine große Leistung übertragen wird.

Claims

Schaltkreis, umfassend: einen ersten Übertragungsweg; eine erste Eingangs/Ausgangsklemme (503), die an ein Ende des ersten Überragungswegs angeschlossen ist; eine zweite Eingangs/Ausgangsklemme (501), die an das andere Ende des ersten Übertragungswegs angeschlossen ist; einen zweiten Übertragungsweg, der an einem Ende an die zweite Eingangs/Ausgangsklemme (501) angeschlossen ist; eine dritte Eingangs/Ausgangsklemme (502), die an das andere Ende des zweiten Übertragungswegs angeschlossen ist; einen ersten Feldeffekttransistor (512), der in den ersten Übertragungsweg eingebunden ist und einen ersten Leitungsweg aufweist, welcher an einem Ende an die erste Eingangs/Ausgangsklemme (503) angeschlossen ist; einen zweiten Feldeffekttransistor (513), der in den ersten Übertragungsweg eingebunden ist und einen zweiten Leitungsweg aufweist, welcher an einem Ende an das andere Ende des ersten Leitungswegs des ersten Feldeffekttransistors (512) angeschlossen ist, und der am anderen Ende an die zweite Eingangs/Ausgangsklemme (501) angeschlossen ist; und einen ersten Induktor (532), der zum ersten Leitungsweg des ersten Feldeffekttransistors (512) parallel geschaltet ist, dadurch gekennzeichnet, dass er ferner umfasst eine Spannungsklemme (506), an welche eine voreingestellte Spannung angelegt ist; und einen Kondensator (541), der zwischen das andere Ende des ersten Leitungswegs des ersten Feldeffekttransistors (512) und die Spannungsklemme (506) geschaltet ist.
Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass der zweite Übertragungsweg einen dritten Feldeffekttransistor (511) mit einem dritten Leitungsweg, der zwischen die zweite (501) und die dritte (502) Eingangs/Ausgangsklemme geschaltet ist, und einen zweiten Induktor (531), der zum dritten Leitungsweg parallel geschaltet ist, aufweist.
Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, dass die erste Eingangs/Ausgangsklemme (503) an eine Empfangsschaltung angeschlossen ist, die zweite Eingangs/Ausgangsklemme (501) an eine Antenne angeschlossen ist, und die dritte Eingangs/Ausgangsklemme (502) an eine Sendeschaltung angeschlossen ist, um hochfrequente Empfangs- und Sendesignale zu schalten.
Schaltkreis nach Anspruch 3, dadurch gekennzeichnet, dass eine Kapazitanz, welche der erste Feldeffekttransistor (512) in einem AUS-Zustand aufweist, und der erste Induktor (532) auf einer voreingestellten Frequenz. der Hochfrequenzsignale in Resonanz sind.
Schaltkreis nach Anspruch 3, dadurch gekennzeichnet, dass eine Kapazitanz, welche der erste Feldeffekttransistor (512) in einem AUS-Zustand aufweist, und der zweite Induktor (531) auf einer voreingestellten Frequenz der Hochfrequenzsignale in Resonanz sind.
Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass die zweite Eingangs/Ausgangsklemme (501) über einen Widerstand (524) an ein Bezugspotenzial gekoppelt ist und voreingestellte Spannungen über jeweilige voreingestellte Widerstände (522) an Gateelektroden des ersten (512) und des zweiten (513) Feldeffekttransistors angelegt sind, um Leitungszustände des ersten beziehungsweise des zweiten Leitungswegs zu steuern.
Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass der erste (512) und der zweite (513) Transistor Transistoren des Verarmungstyps sind.
Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, dass ein Bezugspotenzial über einen Widerstand (524) an die zweite Eingangs/Ausgangsklemme (501) angelegt ist und eine voreingestellte Spannung über einen voreingestellten Widerstand (521) an eine Gateelektrode des dritten Feldeffekttransistors (511) angelegt ist, um einen Leitungszustand des dritten Leitungswegs zu steuern.
Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, dass der dritte Feldeffekttransistor (511) ein Transistor des Verarmungstyps ist.
Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass der zweite Feldeffekttransistor (513) ein Feldeffekttransistor des Mehrfingertyps mit einer Mehrzahl von Gateelektroden, die miteinander verbunden sind, ist.
Schaltkreis nach Anspruch 10, wobei eine Gesamtgatebreite einer Mehrzahl von Gateelektroden des zweiten Feldeffekttransistors (513) kleiner als eine Gatebreite des ersten Feldeffekttransistors (512) ist.