DE112022002605T5

DE112022002605T5 - Body-widerstands-bypass für hf-fet-schalterstapel

Info

Publication number: DE112022002605T5
Application number: DE112022002605.7T
Authority: DE
Inventors: Eric S. Shapiro; Ravindranath D. Shrivastava; Fleming Lam; Matt Allison
Original assignee: PSemi Corp
Current assignee: PSemi Corp
Priority date: 2021-05-14
Filing date: 2022-05-12
Publication date: 2024-02-29
Also published as: US20240063789A1; CN117296250A; WO2022241147A1; US11405034B1

Abstract

Ein FET-Schalterstapel und ein Verfahren zum Betrieb eines FET-Schalterstapels. Der FET-Schalterstapel enthält eine gestapelte Anordnung von Body-Bypass-FET-Schaltern, die über entsprechende gemeinsame Body-Widerstände geschaltet sind. Die Body-Bypass-FET-Schalter überbrücken die jeweiligen gemeinsamen Body-Widerstände während des stationären AUS-Zustands des FET-Schalterstapels und überbrücken die jeweiligen gemeinsamen Body-Widerstände während des stationären EIN-Zustands nicht.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
Die vorliegende Anmeldung beansprucht die Priorität der US-Patentanmeldung Nr. 17/321,363 , eingereicht am 14. Mai 2021, mit dem Titel „BODY RESISTOR BYPASS FOR RF FET SWITCH STACK“, die hier durch Bezugnahme im vollen Umfang einbezogen wird.
GEBIET
Die vorliegende Offenbarung bezieht sich auf Hochfrequenz-(HF-)Schalter, wie z.B. HF-Reihen- oder Nebenschluss-Schalter. Insbesondere handelt es sich um einen Widerstands-Bypass für einen HF-Schalterstapel.
HINTERGRUND
Ein Reihen-HF-Schalter umfassend einen Stapel von FETs, der dazu ausgestaltet ist, einen hohen Kompressionspunkt, z.B. etwa 50 dBm bei Antennenabstimmungsschaltern oder Hochleistungs-HF-Schaltern für Kommunikationssysteme, zu erreichen, stößt auf Herausforderungen in Bezug auf die Einfügedämpfung im EIN-Zustand des Schalters und einen akzeptablen Roff im AUS-Zustand des Schalters.
Eine erste Herausforderung rührt daher, dass die Formoberfläche des FET-Stapels insgesamt groß ist. Dies hat zur Folge, dass resistive und/oder kapazitive Pfade von den FETs zum Substrat die Impedanz gegen Masse sowohl im EIN- als auch im AUS-Zustand verringern.
Darüber hinaus enthält der gestapelte FET-Schalter Body- und Gate-Vorspannungswiderstandsnetze. Der Bedarf, dass die Body-Vorspannungsnetze den Transistor-Body-Strom unter hohen Leistungsbedingungen verwalten und Schaltzeitspezifikationen einhalten müssen, zwingt der Architektur eines solchen Netzes Grenzen auf und beschränkt die Widerstandswerte. Die durchschnittliche Body-Strom-Ausgabe von einem ausgeschalteten Transistors tritt auf, wenn es eine große Gleichspannung von Drain zu Source oder eine große Wechselspannung von Drain zu Source gibt, wie im Fall eines HF-Schalters unter hohen Leistungs- und Spannungsbedingungen. Beispiele für solche widerstandsbegrenzenden Grenzen sind der IR-Abfall (d.h. der Spannungsabfall) über den Filtern des Body-Widerstandsnetzes aufgrund des Body-Stroms beim Annähern an den Kompressionspunkt oder der Soft-Durchbruch des HF-Transistors sowie die RC-Zeitkonstante zum Einhalten der Schaltzeitspezifikationen.
KURZDARSTELLUNG
Die vorliegende Offenlegung verringert und verbessert die oben genannten Probleme, indem sie Schaltungen und Verfahren zur Umgehung oder Einführung eines Widerstands in das Vorspannungsspeisenetz für bestimmte stationäre Zustände des HF-Schalters oder Übergänge zu diesen Zuständen bereitstellt.
Gemäß einem ersten Aspekt wird ein FET-Schalterstapel bereitgestellt, der umfasst: eine gestapelte Anordnung von FET-Schaltern, die an einem Ende mit einem HF-Anschluss verbunden sind, der dazu konfiguriert ist, mit einem HF-Signal gekoppelt zu werden, wobei der FET-Schalterstapel dazu konfiguriert ist, einen stationären EIN- oder AUS-Zustand zu haben, in dem die FET-Schalter jeweils EIN oder AUS sind, und einen Übergangszustand, in dem die FET-Schalter von EIN nach AUS oder umgekehrt übergehen; ein Gate-Widerstandsnetz, das Widerstände, die mit Gate-Anschlüssen der FET-Schalter verbunden sind, und einen oder mehrere gemeinsame Gate-Widerstände umfasst, die mit dem Gate-Widerstandsnetz verbunden sind, wobei das Gate-Widerstandsnetz und der eine oder die mehreren gemeinsamen Gate-Widerstände dazu konfiguriert sind, eine Gate-Steuerspannung (Vgate) an die Gate-Anschlüsse der FET-Schalter anzulegen; ein Body-Widerstandsnetz, das Widerständen, die mit Body-Anschlüssen der FET-Schalter verbunden sind, und einen oder mehrere gemeinsame Body-Widerstände umfasst, die mit dem Body-Widerstandsnetz verbunden sind, wobei das Body-Widerstandsnetz und der eine oder die mehreren gemeinsamen Body-Widerstände dazu konfiguriert sind, eine Body-Steuerspannung (Vbody) an die Body-Anschlüsse der FET-Schalter anzulegen; und eine gestapelte Anordnung von Body-Bypass-FET-Schaltern, wobei jeder Body-Bypass-FET-Schalter über einen entsprechenden gemeinsamen Body-Widerstand (320) des einen oder der mehreren gemeinsamen Body-Widerstände verbunden und dazu konfiguriert ist, i) den jeweiligen gemeinsamen Body-Widerstand während mindestens eines Teils des stationären AUS-Zustands des FET-Schalterstapels zu überbrücken und ii) den jeweiligen gemeinsamen Body-Widerstand während mindestens eines Teils des stationären EIN-Zustands nicht zu überbrücken.
Gemäß einem zweiten Aspekt wird ein Verfahren zum Betreiben eines FET-Schalterstapels bereitgestellt, der i) eine gestapelte Anordnung von FET-Schaltern, die an einem Ende mit einem HF-Anschluss verbunden sind, der dazu konfiguriert ist, mit einem HF-Signal gekoppelt zu werden, ii) ein Gate-Widerstandsnetz, das mit Gate-Anschlüssen der FET-Schalter verbunden ist, iii) ein Body-Widerstandsnetz, das mit Body-Anschlüssen der FET-Schalter verbunden ist, iv) mindestens einen gemeinsamen Gate-Widerstand, der mit dem Gate-Widerstandsnetz verbunden ist, und v) mindestens einen gemeinsamen Body-Widerstand, der mit dem Body-Widerstandsnetz verbunden ist, umfasst, wobei das Verfahren umfasst: während mindestens eines Teils eines ersten stationären Zustands des FET-Schalterstapels, in dem die FET-Schalter EIN sind, Vorspannen des Gate-Widerstandsnetzes und des Body-Widerstandsnetzes ohne Umgehung des mindestens einen gemeinsamen Gate-Widerstands und des mindestens einen gemeinsamen Body-Widerstands; während mindestens eines Teils eines ersten Übergangszustands des FET-Schalterstapels, in dem die FET-Schalter von EIN nach AUS übergehen, Vorspannen des Gate-Widerstandsnetzes und des Body-Widerstandsnetzes unter Umgehung des mindestens einen gemeinsamen Gate-Widerstands und ohne Umgehung des mindestens einen gemeinsamen Body-Widerstands; Vorspannen des Gate-Widerstandsnetzes und des Body-Widerstandsnetzes ohne Umgehung des mindestens einen gemeinsamen Gate-Widerstands und ohne Umgehung des mindestens einen gemeinsamen Body-Widerstands während mindestens eines Teils eines zweiten stationären Zustands des FET-Schalterstapels, in dem die FET-Schalter AUS sind; und während mindestens eines Teils eines zweiten Übergangszustands des FET-Schalterstapels, bei dem die FET-Schalter von AUS auf EIN übergehen, Vorspannen des Gate-Widerstandsnetzes und des Body-Widerstandsnetzes unter Umgehung des mindestens einen gemeinsamen Gate-Widerstands und ohne Umgehung des mindestens einen gemeinsamen Body-Widerstands.
Die Einzelheiten einer oder mehrerer Ausführungsformen der Erfindung sind in den beigefügten Zeichnungen und der nachfolgenden Beschreibung dargestellt. Weitere Merkmale, Gegenstände und Vorteile der Erfindung ergeben sich aus der Beschreibung und den Zeichnungen sowie aus den Ansprüchen.
BESCHREIBUNG DER ZEICHNUNGEN

1 zeigt eine schematische Darstellung eines übergangsabhängigen Gate-Widerstands-Bypasses und eines zustandsabhängigen Body-Widerstands-Bypasses gemäß den Lehren der vorliegenden Offenbarung.
2 zeigt eine detailliertere schematische Darstellung, die die Lehren aus 1 veranschaulicht.
3 zeigt eine Ausführungsform des in 2 dargestellten Body-Widerstands-Bypasses.
4 zeigt eine schematische Darstellung einer Steuerschaltung zur Verwendung mit den 1-3.
5 zeigt ein Zeitdiagramm für die Steuerschaltung von 4. Gleiche Bezugszeichen und Bezeichnungen in den verschiedenen Zeichnungen bezeichnen gleiche Elemente.

AUSFÜHRLICHE BESCHREIBUNG
1 zeigt eine schematische Darstellung der Lehren gemäß der vorliegenden Offenbarung, in der ein HF-FET- Schalterstapel (schematisch mit 120 bezeichnet) mit Eingang RFIN und Ausgang RFOUT dargestellt ist. Der FET-Stapel (120) wird über Widerstandsnetze, wie z.B. Body- und Gate-Holm-Sprossen-Widerstandsleitern, vorgespannt. Der FET-Stapel (120) umfasst auch einen Gate-Steuerblock (130) zur Steuerung der Vorspannung an den Gate-Anschlüssen der FETs des FET-Stapels und einen Body-Steuerblock (110) zur Steuerung der Vorspannung an den Body-Anschlüssen der FETs des FET-Stapels.
Gemäß einer Ausführungsform der Offenlegung erfolgt die Steuerung der Vorspannung an den Body-Anschlüssen durch einen zustandsabhängigen Body-Vorspannungszuführwiderstand oder einen Satz von Widerständen (110) zwischen der Body-Vorspannung (Vbody) und der Body-Widerstandsleiter des HF-Schalters. Der Body-Vorspannungszuführwiderstand hat einen hohen Widerstandswert im Vergleich zu den Widerstandswerten der Body-Widerstandsleiter (z.B. einige hundert kOhm im Vergleich zu einigen zehn kOhm). Der Body-Steuerblock (110) enthält zustandsabhängige Widerstände. Wenn sich der HF-Schalter im EIN-Zustand befindet, wird die Body-Vorspannung über den Body-Vorspannungszuführwiderstand (hoher R-Wert) an die Body-Widerstandsleiter angelegt, was zu einem hohen Q-Wert und einer verbesserten Einfügedämpfung und Bandbreite führt. Befindet sich der HF-Schalter hingegen im AUS-Zustand und können bei großen Spannungsschwankungen des HF-FET- Schalterstapels hohe Body-Ströme fließen, wird der Body-Vorspannungszuführwiderstand umgangen und hat einen vernachlässigbaren Einfluss (niedriger R-Wert) auf die Body-Vorspannung, die der Body-Widerstandsleiter zugeführt wird.
Gemäß einer weiteren Ausführungsform der Offenlegung arbeitet die Body-Vorspannungssteuerung über einen zustandsabhängigen Body- Vorspannungszuführwiderstand oder einen Satz von Widerständen (110) zusammen mit einem übergangsabhängigen Gate-Vorspannungszuführwiderstand oder einem Satz von Widerständen (130) zwischen der Gate- Vorspannung (Vgate) und der Holm-Sprossen-Gate-Widerstandsleiter. Der Gate- Vorspannungszuführwiderstand hat einen hohen Widerstandswert im Vergleich zu den Widerstandswerten der Gate-Widerstandsleiter. Der Gate-Steuerblock (130) enthält übergangsabhängige Widerstände. Wenn sich der HF-Schalter in einem stationären Zustand (EIN oder AUS) befindet, wird die Gate-Vorspannung über den Gate-Vorspannungszuführwiderstand (hoher R-Wert) an die Gate-Widerstandsleiter angelegt. Wenn der HF-Schalter hingegen vom EIN-Zustand in den AUS-Zustand oder umgekehrt übergeht, wird der Gate-Vorspannungszuführwiderstand überbrückt und hat einen vernachlässigbaren Einfluss (niedriger R-Wert) auf die Gate-Vorspannung, die der Gate-Widerstandsleiter zugeführt wird.
Unter fortgesetzter Bezugnahme auf diese weitere Ausführungsform kombiniert die Lehre dieser weiteren Ausführungsform vorteilhaft eine solche übergangsabhängige Gate-Vorspannung mit einer zustandsabhängigen Body-Vorspannung, wenngleich zwar übergangsabhängige Gate-Vorspannungswiderstände als solche bekannt (siehe z.B. US 10,396,772 vom 27. August 2019, im Namen der Anmelderin und hierin durch Bezugnahme im vollen Umfang einbezogen).
Wenn der HF-Schalter beispielsweise von EIN auf AUS schaltet, kann auf einen stationären EIN-Zustand (erster Zustand) ein EIN-zu-AUS-Übergangszustand (zweiter Zustand) und dann ein stationärer AUS-Zustand (dritter Zustand) folgen. Im ersten Zustand werden der Gate-Vorspannungswiderstand und der Body-Vorspannungswiderstand nicht überbrückt. Im zweiten Zustand ist der Gate-Vorspannungswiderstand überbrückt, während der Body-Vorspannungswiderstand nicht überbrückt ist. Im dritten Zustand ist der Gate-Vorspannungswiderstand nicht überbrückt, während der Body-Vorspannungswiderstand überbrückt ist. In ähnlicher Weise kann beim Umschalten des HF-Schalters von AUS auf EIN auf einen anfänglichen stationären AUS-Zustand (erster Zustand) ein AUS-zu-EIN-Übergangszustand (zweiter Zustand) und dann ein stationärer EIN-Zustand (dritter Zustand) folgen. Im ersten Zustand ist der Gate-Vorspannungswiderstand nicht überbrückt, während der Body-Vorspannungswiderstand überbrückt ist. Im zweiten Zustand ist der Gate-Vorspannungswiderstand überbrückt, während der Body-Vorspannungswiderstand nicht überbrückt ist. Im dritten Zustand sind der Gate-Vorspannungswiderstand und der Body-Vorspannungswiderstand nicht überbrückt. Obwohl diese Beschreibung Zeiträume und Grenzen enthält, wird der Fachmann erkennen, dass einige der oben beschriebenen Aktionen während eines Teils des Zeitraums auftreten können. Wenn beispielsweise der Gate-Vorspannungswiderstand im zweiten Zustand überbrückt wird, muss dies nicht unbedingt während der gesamten Dauer des zweiten Zustands geschehen, sondern nur während eines Teils davon.
2 zeigt ein detaillierteres Beispiel der oben beschriebenen Ausführungsformen. Während 2 übrigens einen Reihen-HF-Schalter zeigt (HF-Eingangssignal RFIN wird in den HF-Schalter eingegeben und als RFOUT ausgegeben), versteht der Fachmann, dass dieselben oder ähnliche Lehren auch für einen HF-Nebenschluss-Schalter anwendbar sind (bei dem der Schalter zwischen einem HF-Eingangssignal und einer Referenzspannung wie z.B. Masse liegt).
In dem Beispiel von 2 wird der zustandsabhängige Body-Vorspannungswiderstand als eine Reihenkombination von zwei (oder mehr) Widerständen (von denen jeder typischerweise einen Widerstandswert von einigen zehn kOhm hat) dargestellt, die jeweils an einen nMOS-Transistor angeschlossen sind, dessen EIN/AUS-Zustand durch eine Gate-Spannung VbodyFEED steuerbar ist. Durch Einschalten der nMOS-Transistoren (VbodyFEED ausreichend höher als Vbody im Beispiel der Figur) werden die Body-Vorspannungszuführwiderstände überbrückt.
Unter fortgesetzter Bezugnahme auf das Diagramm von 2 kann beispielhaft angenommen werden, dass sowohl Vbody als auch VbodyFEED jeweils zwischen einem „hohen“ Wert (z.B. 0 V) und einem „tiefen“ Wert (z.B. -3,4 V) umgeschaltet werden können. Um die hochohmigen Speisewiderstände (im Vergleich zu den Werten der Body-Leiterwiderstände) an den nMOS-Transistoren während des AUS-Zustands des HF-Hauptschalters zu umgehen, wird VbodyFEED auf 0 V gesetzt, während Vbody auf -3,4 V gesetzt wird, so dass die Body-Leiter durch die Reihenkombination aus dem Gate-Widerstand und dem Durchlasswiderstand Ron der nMOS-Transistoren gespeist und die Wirkung der hochohmigen Zuführwiderstände effektiv eliminiert wird. Andererseits wird während des EIN-Zustands des HF-Hauptschalters VbodyFEED beispielsweise auf -3,4 V gesetzt, während Vbody auf 0 V gesetzt wird, wodurch die Wirkung der nMOS-Transistoren auf die hochohmigen Zuführwiderstände effektiv eliminiert wird und die Body-Leiter über solche Widerstände gespeist werden kann. Der Wert dieses Ansatzes erstreckt sich auch auf die Bauelement-Zuverlässigkeit, wobei das Hochspannungs-Body-Widerstands-Bypass-Verfahren in beiden „Zuständen“ innerhalb eines Vorspannungsbereichs von 0 bis -3,4 V (als Beispiel) arbeitet. Dies gewährleistet die Zuverlässigkeit und ermöglicht außerdem, dass die erforderliche Steuerspannung bequem zum Kern des HF-FET-Stapels gelangen kann. Darüber hinaus liegt sowohl im EIN- als auch im AUS-Zustand des HF-FET-Schalterstapelkerns eine hohe Wechselspannung an den Gate- und Body-Steuerleitungen an. Wenn sich das zustandsabhängige Body-Bypassnetz (siehe z.B. (110) in 1) im Nicht-Bypass-Modus befindet (EIN-Zustand des HF-Kerns), müssen die Transistoren in der Schaltung der vollen HF-Spannung standhalten. Das gestapelte Steuer-Bypass-Netz gemäß der vorliegenden Offenlegung ermöglicht einen sicheren und zuverlässigen Betrieb unter diesen Bedingungen.
2 zeigt auch einen Body-Zuführwiderstand (210), der im AUS-Zustand des Hauptschalters (auch HF-Kern genannt, wie im obigen Absatz) nicht überbrückt wird, um das Vorhandensein einer Wechselstrommasse am Body-Zuführnoten (220) zu verhindern oder zu isolieren. Der Wert des Widerstands (210) liegt in der Regel bei kOhm (z.B. 20 kOhm), aber der Fachmann kann je nach Ausführung auch andere Werte ins Auge fassen.
Während 2 einen Stapel von zwei nMOS-Bypass-Schaltern zeigt, versteht der Fachmann, dass auch weniger (d.h. einer) oder mehr (z.B. drei) Bypass-Schalter vorgesehen werden können, mit entsprechenden Änderungen der Spannungsfähigkeiten solcher Bauelemente und der Widerstandswerte der Widerstände, die während des stationären AUS-Zustands des HF-Hauptschalters überbrückt werden sollen. Darüber hinaus können die Bypass-Schalter auch pMOS-Transistoren oder andere Transistortypen umfassen, mit entsprechenden Änderungen der Vorspannung dieser Bauelemente. Aufgrund der Beschaffenheit einer gestapelten Konfiguration wird nur ein kleinerer Teil des HF-Hubs zwischen Vbody und dem Body-Vorspannungswiderstand an jedem der gestapelten Bypass-FET-Schalter auftreten, was das Risiko eines Durchbruchs verringert. Außerdem können die Bypass-Schalter so konfiguriert werden, dass ihre Gate-Breite so bemessen ist, dass ihr resultierender Einschaltwiderstand Ron im Vergleich zu den hochohmigen Zuführwiderständen klein ist. Das bedeutet, dass die Bypass-Schalter einen höheren Widerstand haben können als die schaltenden HF-FETs des HF-Hauptschalters und somit kleiner sind.
Die offene Konfiguration des Body-Zuführstapels im EIN-Zustand (d.h. die Reihenwiderstände der Body-Schaltung sind nicht überbrückt) des HF-Hauptschalters führt zu einem höheren Widerstand und einer besseren Einfügungsdämpfung und damit zu einem besseren Q-Wert. Andererseits führt im AUS-Zustand des HF-Hauptschalters der verringerte Gesamtwiderstand aufgrund des Vorhandenseins der Bypass-Schalter zu einem geringeren Abfall über den Netto-Body-Widerstand aufgrund der Body-Ströme und verringert somit den Body-Spannungs-Entlastungseffekt. Außerdem ist der Bypass-Stapel aus mindestens zwei Gründen kosten- und platzsparend. In Anbetracht der oben erwähnten Schwankung von etwa 3 V zwischen den oben diskutierten hohen und tiefen Zuständen kann die Stapellänge gleich der Stapelhöhe des HF-Hauptschalters sein. Es können jedoch auch Ausführungsformen vorgesehen werden, bei denen die Stapellänge geringer ist als die Stapelhöhe des HF-Hauptschalters. Außerdem muss die Impedanz der Bypass-Transistoren angesichts der Widerstandswerte, die überbrückt werden sollen (z.B. jeweils einige zehn kOhm), nicht allzu niedrig sein.
Auf der Gate-Seite von 2 ist eine Gate-Vorspannungszuführ-Anordnung mit einer Widerstands-Bypass-Konfiguration schematisch als (230) dargestellt. Eine beispielhafte Implementierung eines solchen übergangsabhängigen Gate-Vorspannungszuführwiderstands kann aus 4A der US 10,396,772 entnommen werden, die hier durch Verweis einbezogen ist und deren detaillierte Erläuterung im Rahmen der vorliegenden Offenbarung weggelassen wird.
Der Fachmann wird verstehen, dass die Darstellung in 2 nur schematischen Zwecken dient und dass Details fehlen, die in der vorliegenden Anmeldung nicht speziell behandelt werden. Beispielsweise sind die Widerstände über Drain und Source jedes FET des Haupt-HF-Schalterstapels aus Gründen der besseren Übersichtlichkeit nicht dargestellt. Darüber hinaus können die Vorspannungs-Gate- und Body-Widerstandsnetze auf verschiedene Weise angeordnet sein, nicht nur als Holm-Sprossen-Leiter wie in 2 beispielhaft dargestellt.
Es wird nun auf 3 Bezug genommen, die eine Ausführungsform der in den vorangegangenen Figuren erörterten Anordnung von zustandsabhängigen Body-Vorspannungszuführwiderständen zeigt. In der Ausführungsform von 3 ist eine gestapelte Anordnung von nMOS-Bypass-Schaltern über entsprechenden überbrückbaren Widerständen (320) zusammen mit Gate-Widerständen (330), Holm-Widerständen (340) und einem Wechselstrom-Vorspannungskondensator (350) über dem ganz linken Bypass-Schalter in dem Stapel dargestellt.
Der Fachmann wird verstehen, dass Stapel mit einer großen Anzahl von nMOS-Schaltern bevorzugt werden, damit die Schalter dem vollen Spannungshub des HF-Signals während des EIN-Zustands des HF-Hauptschalters standhalten können. Die Anzahl der nMOS-Schalter im Stapel hängt von der Art und den Spannungsfähigkeiten der einzelnen nMOS-Schalter ab, wobei eine typische Anzahl von nMOS-Schaltern im Stapel der Anzahl der Schalter im Hauptstapel (z.B. 24) oder mehr entspricht. Eine höhere Anzahl von nMOS-Schaltern ermöglicht auch die Aufteilung eines großen Body-Zuführwiderstandes in eine Reihenschaltung mehrerer Widerstände, jeweils einen über jeden nMOS-Transistor, von denen jeder einen kleineren Widerstandswert. Beispielsweise könnte ein HF-Hauptschalterstapel mit 24 HF-Hauptschaltern eine Body-Zuführ-Bypass-Anordnung mit 24 nMOS-Schaltern haben, die jeweils über einen Widerstand (320) von 22 kOhm in Reihe mit einem nicht überbrückten Widerstand (310) von 20 kOhm liegen, wodurch sich ein Gesamtwiderstand an der gemeinsamen Body-Zuführleitung von etwa 20 kOhm im AUS-Zustand des Hauptschalters und ein Gesamtwiderstand von etwa 20 kOhm + (24 x 22 kOhm) = etwa 548 kOhm im EIN-Zustand des Hauptschalters ergeben.
Wie oben bereits erwähnt, zeigt die Ausführungsform von 3 eine Body-Zuführanordnung, bei der Holmwiderstände (340, horizontal auf der VbodyFEED-Linie dargestellt) vorgesehen sind. Das Vorhandensein solcher Holmwiderstände sorgt für einen höheren Qualitätsfaktor Q und eine bessere Spannungsteilung.
Die Ausführungsform von 3 zeigt auch einen Wechselstrom-Vorspannungskondensator (350), der den Gleichstrom blockiert, über dem ganz linken Bypass-Schalter im Stapel, um die Spannungsteilung über dem Body-Bypass-Stapel zu verbessern. Wechselstrom-Vorspannungskondensatoren werden beispielsweise in dem US Patent 10,236,872 , erteilt am 19. März 2019, das der Anmelderin gehört und das hierin durch Bezugnahme in seiner Gesamtheit einbezogen wird.
Die Spannungen Vgate, Vbody und VbodyFEED des HF-Schalters gemäß der vorliegenden Offenbarung werden durch eine Steueranordnung gesteuert, die nun im Einzelnen erläutert wird.
Beispielsweise kann ein Vgate-Steuersignal zwischen einem hohen Spannungspegel von + 3,4 V (zum Einschalten des HF-Hauptschalters) und einem tiefen Spannungspegel von -3,4 V (zum Ausschalten des HF-Hauptschalters) wechseln, ein Vbody-Steuersignal kann zwischen einem hohen Spannungspegel von 0 V (wenn der HF-Hauptschalter eingeschaltet ist) und einem tiefen Spannungspegel von -3.4 V (wenn der HF-Hauptschalter AUS ist) wechseln, und ein VbodyFEED-Steuersignal kann zwischen einem hohen Spannungspegel von 0 V (um den Bypass auf EIN zu schalten) und einem tiefen Spannungspegel von -3,4 V (um den Bypass auf AUS zu schalten) wechseln.
In Anbetracht der obigen Beispielwerte beträgt die Differenz zwischen der Spannung am Gate-Anschluss und der Spannung am Body-Anschluss jedes Transistors des HF-Hauptschalters 3,4 V während des stationären EIN-Zustands des HF-Hauptschalters und 0 V während des stationären AUS-Zustands des HF-Hauptschalters. Es sollte darauf geachtet werden, dass eine Situation vermieden wird, in der diese Differenz während der Übergangszeit höhere Werte erreicht (z.B. bis etwa zum vollen Übergangshub von 6,8 V), um die Schalter nicht zu beschädigen. In Anbetracht dessen werden in der Steueranordnung gemäß der vorliegenden Offenbarung die Steuersignale Vgate, Vbody und VbodyFEED in geeigneter Weise verzögert, z.B. durch die Einführung von Verzögerungsblöcken, um die Sicherheit und Zuverlässigkeit des HF-Hauptschalters zu verbessern.
Insbesondere wird beim Einschalten des HF-Hauptschalters der Übergang des Steuersignals Vgate von tief auf hoch verzögert, um erst dann zu beginnen, wenn sich die Spannung am Body jedes HF-Schalters bereits von tief auf hoch eingestellt hat. Um einen schnellen Übergang dieser Body-Spannung von tief auf hoch zu ermöglichen, wird der Bypass während dieses Übergangs auf EIN gehalten (VbodyFEED-Steuersignal hoch), um den Einfluss des Bypass-Widerstands (der, wie oben erwähnt, einen hohen Wert wie z.B. 500 kOhm haben kann) auf den Pfad zum Body jedes HF-Schalters zu minimieren. Diese VbodyFEED-Verzögerung ermöglicht es dem Body des HF-FET-Schalterstapels, seinen Übergang in den endgültigen Body-EIN-Zustand abzuschließen, bevor die hohe Impedanz an den Body-Knoten angelegt wird.
Andererseits wird, wenn der HF-Hauptschalter auf AUS geschaltet werden soll, der Übergang des Vbody-Steuersignals von hoch auf tief verzögert, um erst dann zu beginnen, wenn sich die Spannung am Gate jedes HF-Schalters bereits von hoch auf tief eingestellt hat. Außerdem wird der Bypass auf AUS gehalten (VbodyFEED-Steuersignal tiefen), bis sich die Spannung am Gate jedes HF-Schalters auf tief eingestellt hat, und dann wird auf EIN geschaltet.
Eine beispielhafte Schaltungsanordnung für die Steuersignale Vgate, Vbody und VbodyFEED mit Verzögerungsblöcken, die die obigen Überlegungen berücksichtigen, ist in 4 dargestellt, wobei ein digitaler Hoch/Tief-Eingang (410) verarbeitet wird, um die oben genannten Spannungen zu steuern.
Auf dem Vgate-Steuerpfad ist eine Tief-zu-hoch-Übergangsverzögerung ΔT1 (420) zusammen mit einem Gate-Treiber (430) (z.B. einer Kombination aus einem Puffer und einem Pegelschieber) vorgesehen, um zusammen mit einem Filter (440) (z.B. einem Kondensator) die gewünschten beispielhaften +3,4 V- und -3,4 V-Spannungspegel für das Vgate-Steuersignal bereitzustellen.
Auf den Vbody- und VbodyFEED-Steuerpfaden ist eine Hoch-zu-tief-Übergangsverzögerung ΔT2 (450) (wobei ΔT2 gleich oder verschieden von ΔT1 sein kann) zusammen mit einem Body-Treiber (460) vorgesehen, um die gewünschten beispielhaften -3,4 V und 0 V Spannungspegel für die Vbody- und VbodyFEED-Steuersignale bereitzustellen. Der Body-Treiber (460) verfügt über einen gleichphasigen Ausgang (470) für den Vbody-Steuersignalweg und einen invertierten Ausgang (480) für den VbodyFEED-Steuersignalweg. Eine weitere Hoch-zu-tief-Übergangsverzögerung ΔT1 (490) ist für den VbodyFEED-Steuersignalpfad vorgesehen, zusammen mit Filtern (492, 494) für jeden Pfad. Zustandsabhängige Verzögerungsschaltungen sind z.B. in US Pat. Nr. 9,184,731 beschrieben, auf die hier in vollem Umfang Bezug genommen wird.
Vergleicht man die Ausführungsform von 4 mit den oben erwähnten zeitlichen Erwägungen, wenn der HF-Hauptschalter auf EIN oder auf AUS geschaltet werden soll, versteht der Fachmann, dass die Tief-zu-hoch-Übergangsverzögerung (420) auf dem Vgate-Steuersignalpfad es ermöglicht, dass Vgate nur dann auf hoch geht, wenn sich die Spannung am Body der HF-Schalter bereits von tief auf hoch eingestellt hat. In ähnlicher Weise ermöglicht es die Hoch-zu-tief-Übergangsverzögerung (450) auf den Steuersignalpfaden Vbody und VbodyFEED, dass das Steuersignal Vbody auf dem gleichphasigen Pfad nur dann auf tief und das Steuersignal VbodyFEED auf dem invertierten Pfad entsprechend nur dann auf hoch geht, wenn sich die Spannung am Gate der HF-Schalter bereits von hoch auf tief eingestellt hat. Darüber hinaus ermöglicht es die Hoch-zu-tief-Übergangsverzögerung (490), dass das VbodyFEED-Steuersignal auf dem invertierten Pfad nur dann auf tief geht, wenn die Spannung am Body der HF-Schalter bereits von tief auf hoch übergegangen ist.
5 zeigt ein Zeitdiagramm, in dem die obigen Lehren im Detail dargestellt sind. Der von oben nach unten erste über die Zeit variierende Graph zeigt das Eingangssignal (410) von 4, das von einer logischen 0 zu einer logischen 1 und umgekehrt wechselt. Der zweite Graph zeigt das Vgate-Steuersignal am Ausgang des Vgate-Pfads von 4. Der dritte Graph zeigt die Spannung am Gate-Anschluss jedes HF-Schalters, wobei die stationären Zustände EIN und AUS sowie die Übergangszustände EIN-AUS und AUS-EIN dargestellt sind. Der vierte Graph zeigt das Vbody-Steuersignal am Ausgang des Vbody-Pfads von 4. Der fünfte Graph zeigt das VbodyFEED-Steuersignal am Ausgang des VbodyFEED-Pfads von 4. Der sechste Graph zeigt die Spannung am Body-Anschluss jedes HF-Schalters, wobei stationäre EIN- und AUS-Zustände und Übergangszustände EIN-AUS- und AUS-EIN dargestellt sind.
Vergleicht man 5 mit 4, so stellt ΔT1 unten links in 5 die Verzögerung dar, die durch Block (420) von 4 für das Vgate-Steuersignal und die Verzögerung, die durch Block (490) von 4 für das VbodyFEED-Steuersignal eingeführt wird. Andererseits stellt ΔT2 unten rechts in 5 die Verzögerung dar, die durch Block (450) von 4 für das Vbody-Steuersignal und das VbodyFEED-Steuersignal eingeführt wird. Wie bereits oben erwähnt, können diese beiden Verzögerungen gleich oder unterschiedlich sein.
Das Zeitdiagramm in 5 zeigt auch die Zeitpunkte T1 und T2. T1 bezieht sich auf den stationären EIN-Zustand des HF-Hauptschalters und stellt den Moment dar, in dem sich sowohl die Gate-Spannung als auch die Body-Spannung der HF-Schalter auf jeweils hohe Werte eingestellt haben. T2 hingegen bezieht sich auf den stationären AUS-Zustand des HF-Hauptschalters und stellt den Moment dar, in dem sich sowohl die Gate-Spannung als auch die Body-Spannung der HF-Schalter auf die jeweiligen tiefen Werte eingestellt haben. T1 und T2 stellen Zeitpunkte dar, an dem eine hohe Leistung sicher über den gesamten HF-Hauptschalter im EIN- bzw. AUS-Zustand des HF-Schalters angelegt werden kann, da Stabilität sowohl an den Gate- als auch an den Body-Anschlüssen erreicht ist.
Im Rahmen dieser Veröffentlichung bezieht sich der Begriff „Hochfrequenz“ (HF) auf eine Schwingungsrate im Bereich von etwa 3 kHz bis etwa 300 GHz. Dieser Begriff umfasst auch die in drahtlosen Kommunikationssystemen verwendeten Frequenzen. Eine HF-Frequenz kann die Frequenz einer elektromagnetischen Welle oder einer Wechselspannung oder eines Wechselstroms in einer Schaltung sein.
In den Figuren, auf die in dieser Offenlegung Bezug genommen wird, sind die Abmessungen der verschiedenen Elemente nicht maßstabsgetreu; einige Abmessungen sind zur Verdeutlichung oder Hervorhebung vertikal und/oder horizontal stark übertrieben worden. Darüber hinaus sind Hinweise auf Ausrichtungen und Richtungen (z.B. „oben“, „unten“, „oben“, „unten“, „seitlich“, „vertikal“, „horizontal“ usw.) relativ zu den Beispielzeichnungen und nicht unbedingt absolute Ausrichtungen oder Richtungen.
Verschiedene Ausführungsformen der Erfindung können umgesetzt werden, um eine Vielzahl von Spezifikationen erfüllen. Sofern oben nicht anders angegeben, ist die Auswahl geeigneter Komponentenwerte eine Frage der Designwahl. Verschiedene Ausführungsformen der Erfindung können in jeder geeigneten integrierten Schaltungs-(IC-)Technologie (einschließlich, aber nicht beschränkt auf MOSFET-Strukturen), oder in hybriden oder diskreten Schaltungsformen implementiert werden. Integrierte Schaltungen können mit allen geeigneten Substraten und Prozessen hergestellt werden, einschließlich, aber nicht beschränkt auf Standard-Bulk-Silizium, hochresistives Bulk-CMOS, Silizium-auf-Isolator (SOI) und Silizium-auf-Saphir (SOS). Sofern oben nicht anders angegeben, können Ausführungsformen der Erfindung in anderen Transistortechnologien wie Bipolar-, BiCMOS-, LDMOS-, BCD-, GaAs-HBT-, GaN-HEMT-, GaAs-pHEMT- und MESFET-Technologien umgesetzt werden. Ausführungsformen der Erfindung sind jedoch besonders nützlich, wenn sie mit einem SOI- oder SOS-basierten Prozess hergestellt werden oder wenn sie mit Prozessen mit ähnlichen Eigenschaften hergestellt werden. Die Herstellung in CMOS unter Verwendung von SOI- oder SOS-Prozessen ermöglicht Schaltungen mit geringem Stromverbrauch, der Fähigkeit, während des Betriebs aufgrund der FET-Stapelung hohen Leistungssignalen standzuhalten, guter Linearität und Hochfrequenzbetrieb (d.h. Funkfrequenzen bis zu und über 300 GHz). Die monolithische IC-Implementierung ist besonders nützlich, da die parasitären Kapazitäten im Allgemeinen durch sorgfältiges Design tief gehalten werden können (oder zumindest gleichmäßig über alle Einheiten verteilt werden können, so dass sie kompensiert werden können).
Die Spannungspegel können angepasst und/oder die Spannungs- und/oder Logiksignalpolaritäten umgekehrt werden, je nach Spezifikation und/oder Implementierungstechnologie (z.B. NMOS, PMOS oder CMOS und Transistorbauelemente im Anreicherungs- oder Verarmungsmodus). Die Spannungs-, Strom- und Leistungsbelastbarkeit der Komponenten kann je nach Bedarf angepasst werden, z.B. durch Anpassung der Bauteilgrößen, serielles „Stapeln“ von Komponenten (insbesondere FETs), um höheren Spannungen standzuhalten, und/oder parallele Verwendung mehrerer Komponenten, um höhere Ströme zu verarbeiten. Zusätzliche Schaltungskomponenten können hinzugefügt werden, um die Fähigkeiten der offengelegten Schaltungen zu verbessern und/oder um zusätzliche Funktionen bereitzustellen, ohne die Funktionalität der offengelegten Schaltungen wesentlich zu verändern.
Schaltungen und Vorrichtungen gemäß der vorliegenden Erfindung können allein oder in Kombination mit anderen Komponenten, Schaltungen und Vorrichtungen verwendet werden. Ausführungsformen der vorliegenden Erfindung können als integrierte Schaltungen (ICs) hergestellt werden, die in IC-Gehäusen und/oder in Modulen untergebracht werden können, um die Handhabung, Herstellung und/oder verbesserte Leistung zu erleichtern. Insbesondere IC-Ausführungen dieser Erfindung werden häufig in Modulen verwendet, in denen ein oder mehrere solcher ICs mit anderen Schaltungsblöcken (z.B. Filtern, Verstärkern, passiven Komponenten und möglicherweise zusätzlichen ICs) in einem Gehäuse kombiniert sind. Die ICs und/oder Module werden dann in der Regel mit anderen Komponenten kombiniert, oft auf einer Leiterplatte, um Teil eines Endprodukts wie eines Mobiltelefons, eines Laptops oder eines elektronischen Tablets zu werden, oder um ein übergeordnetes Modul zu bilden, das in einer Vielzahl von Produkten wie Fahrzeugen, Testgeräten, medizinischen Geräten usw. verwendet werden kann. Durch verschiedene Konfigurationen von Modulen und Baugruppen ermöglichen solche ICs in der Regel einen Kommunikationsmodus, häufig eine drahtlose Kommunikation.
Es wurde eine Reihe von Ausführungsformen der Erfindung beschrieben. Es versteht sich, dass verschiedene Änderungen vorgenommen werden können, ohne von Geist und Umfang der Erfindung abzuweichen. Zum Beispiel können einige der oben beschriebenen Schritte unabhängig von der Reihenfolge sein und können daher in einer anderen Reihenfolge als der beschriebenen durchgeführt werden. Ferner können einige der oben beschriebenen Schritte optional sein. Verschiedene Aktivitäten, die in Bezug auf die oben genannten Methoden beschrieben sind, können wiederholt, seriell und/oder parallel ausgeführt werden.
Es versteht sich, dass die vorstehende Beschreibung der Veranschaulichung und nicht der Einschränkung des Umfangs der Erfindung dient, der durch den Umfang der folgenden Ansprüche definiert ist, und dass andere Ausführungsformen in den Anwendungsbereich der Ansprüche fallen. Insbesondere umfasst der Anwendungsbereich der Erfindung alle möglichen Kombinationen von einem oder mehreren der in den nachstehenden Ansprüchen aufgeführten Verfahren, Maschinen, Herstellungsverfahren oder Stoffzusammensetzungen. (Es ist zu beachten, dass die in Klammern gesetzten Bezeichnungen für die Anspruchselemente der Einfachheit halber auf diese Elemente verweisen und für sich genommen keine bestimmte erforderliche Reihenfolge oder Aufzählung von Elementen angeben; ferner können diese Bezeichnungen in abhängigen Ansprüchen als Verweise auf zusätzliche Elemente wiederverwendet werden, ohne dass dies als Beginn einer widersprüchlichen Bezeichnungsfolge angesehen wird).
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 17/321363 [0001]
US 10396772 [0013, 0021]
US 10236872 [0026]
US 9184731 [0034]

Claims

FET-Schalterstapel, umfassend: eine gestapelte Anordnung von FET-Schaltern, die an einem Ende mit einem HF-Anschluss verbunden sind, der dazu konfiguriert ist, mit einem HF-Signal gekoppelt zu werden, wobei der FET-Schalterstapel dazu konfiguriert ist, einen stationären EIN- oder AUS-Zustand, in dem die FET-Schalter jeweils EIN oder AUS sind, und einen Übergangszustand zu haben, in dem die FET-Schalter von EIN auf AUS oder umgekehrt übergehen, ein Gate-Widerstandsnetz, das Widerstände, die mit Gate-Anschlüssen der FET-Schalter verbunden sind, und einen oder mehrere gemeinsame Gate-Widerstände umfasst, die mit dem Gate-Widerstandsnetz verbunden sind, wobei das Gate-Widerstandsnetz und der eine oder die mehreren gemeinsamen Gate-Widerstände dazu konfiguriert sind, eine Gate-Steuerspannung (Vgate) an die Gate-Anschlüsse der FET-Schalter anzulegen ein Body-Widerstandsnetz, das Widerstände, die mit Body-Anschlüssen der FET-Schalter verbunden sind, und einen oder mehrere gemeinsame Body-Widerstände umfasst, die mit dem Body-Widerstandsnetz verbunden sind, wobei das Body-Widerstandsnetz und der eine oder die mehreren gemeinsamen Body-Widerstände dazu konfiguriert sind, eine Body-Steuerspannung (Vbody) an die Body-Anschlüsse der FET-Schalter anzulegen, und eine gestapelte Anordnung von Body-Bypass-FET-Schaltern, wobei jeder Body-Bypass-FET-Schalter über einen jeweiligen gemeinsamen Body-Widerstand (320) des einen oder der mehreren gemeinsamen Body-Widerstände geschaltet ist und dazu konfiguriert ist, i) den jeweiligen gemeinsamen Body-Widerstand während mindestens eines Teils des stationären AUS-Zustands des FET-Schalterstapels zu überbrücken, und ii) den jeweiligen gemeinsamen Body-Widerstand während mindestens eines Teils des stationären EIN-Zustands nicht zu überbrücken.
FET-Schalterstapel nach Anspruch 1, ferner umfassend: eine gestapelte Anordnung (230) von Gate-Bypass-FET-Schaltern, wobei jeder Gate-Bypass-FET-Schalter über einen jeweiligen gemeinsamen Gate-Widerstand des einen oder der mehreren gemeinsamen Gate-Widerstände geschaltet ist und dazu konfiguriert ist, i) den jeweiligen gemeinsamen Gate-Widerstand während mindestens eines Teils des Übergangszustands des FET-Schalterstapels zu überbrücken und ii) den jeweiligen gemeinsamen Gate-Widerstand während mindestens eines Teils von Zuständen des FET-Schalterstapels, die sich von dem Übergangszustand unterscheiden, nicht zu überbrücken.
FET-Schalterstapel nach Anspruch 1, der an einem anderen Ende mit einem weiteren HF-Anschluss verbunden ist, der dazu konfiguriert ist, das HF-Signal auszugeben.
FET-Schalterstapel nach Anspruch 1, der an einem anderen Ende mit einer Referenzspannung verbunden ist.
FET-Schalterstapel nach Anspruch 4, wobei die Referenzspannung Masse ist.
FET-Schalterstapel nach Anspruch 1, wobei der eine oder die mehreren gemeinsamen Body-Widerstände eine Vielzahl von gemeinsamen Body-Widerständen sind und wobei die gestapelte Anordnung von Body-Bypass-FET-Schaltern eine Anzahl von Body-Bypass-FET-Schaltern umfasst, die geringer ist als eine Anzahl von gemeinsamen Body-Widerständen der Vielzahl von Body-Widerständen.
FET-Schalterstapel nach Anspruch 6, wobei die Anzahl der Body-Bypass-FET-Schalter gleich der Anzahl der gemeinsamen Body-Widerstände minus eins ist.
FET-Schalterstapel nach Anspruch 6, wobei die Anzahl der Body-Bypass-FET-Schalter gleich oder höher als die Anzahl der FET-Schalter in der gestapelten Anordnung der FET-Schalter ist.
FET-Schalterstapel nach Anspruch 1, wobei die Body-Bypass-FET-Schalter nMOS-FET-Schalter sind.
FET-Schalter nach Anspruch 1, ferner umfassend ein Bypass-Widerstandsnetz, das Widerstände umfasst, die mit den Body-Bypass-FET-Schaltern verbunden sind, wobei das Bypass-Widerstandsnetz dazu konfiguriert ist, eine Bypass-Steuerspannung (VbodyFEED) an die Body-Bypass-FET-Schalter zu liefern.
FET-Schalterstapel nach Anspruch 10, wobei das Bypass-Widerstandsnetz Body-Bypass-Gate-Widerstände (330) umfasst, die mit den jeweiligen Gates der Body-Bypass-FET-Schalter verbunden sind.
FET-Schalterstapel nach Anspruch 11, wobei das Bypass-Widerstandsnetz ferner Body-Bypass-Holm-Widerstände (340) umfasst, die zwischen die Body-Bypass-Gate-Widerstände (330) geschaltet sind.
FET-Schalterstapel nach Anspruch 12, ferner umfassend einen Kondensator (350), der zwischen einen Drain und ein Gate eines Body-Bypass-FET-Schalters geschaltet ist, der einem Knoten (220) am nächsten liegt, der die gestapelte Anordnung von Body-Bypass-FET-Schaltern mit dem Body-Widerstandsnetz verbindet.
FET-Schalterstapel nach Anspruch 10, wobei der stationäre EIN- oder AUS-Zustand, in dem die FET-Schalter jeweils EIN oder AUS sind, einen stationären EIN- oder AUS-Zustand des Gate-Anschlusses und einen stationären EIN- oder AUS-Zustand des Body-Anschlusses umfasst, der Übergangszustand, in dem die FET-Schalter von EIN auf AUS oder umgekehrt übergehen, einen Gate-Anschluss-Übergangszustand und einen Body-Anschluss-Übergangszustand umfasst, die Gate-Steuerspannung und die Body-Steuerspannung dazu konfiguriert sind, zwischen jeweiligen ersten Gate- und Body-Steuerwerten, um die FET-Schalter auf EIN zu setzen, und jeweiligen zweiten Gate- und Body-Steuerwerten, um die FET-Schalter auf AUS zu setzen, und umgekehrt umzuschalten, und die Bypass-Steuerspannung dazu konfiguriert ist, zwischen einem ersten Bypass-Steuerwert, mit dem die Body-Bypass-FET-Schalter auf EIN gesetzt werden, um die gemeinsamen Body-Widerstände zu überbrücken, und einem zweiten Bypass-Steuerwert, mit dem die Body-Bypass-FET-Schalter auf AUS gesetzt werden, um die gemeinsamen Body-Widerstände nicht zu überbrücken, und umgekehrt umzuschalten.
FET-Schalterstapel nach Anspruch 14, wobei das Umschalten der Gate-Steuerspannung von dem zweiten Gate-Steuerwert auf den ersten Steuerwert und das Umschalten der Bypass-Steuerspannung von dem ersten Bypass-Steuerwert auf den zweiten Bypass-Steuerwert dazu konfiguriert ist, nach Beendigung des Body-Anschluss-Übergangszustands zu erfolgen, wenn sich der Body-Anschluss in den stationären EIN-Zustand einstellt.
FET-Schalterstapel nach Anspruch 15, wobei das Umschalten der Body-Steuerspannung von dem ersten Body-Steuerwert auf den zweiten Body-Steuerwert und das Umschalten der Bypass-Steuerspannung von dem zweiten Bypass-Steuerwert auf den ersten Bypass-Steuerwert dazu konfiguriert ist, nach Beendigung des Gate-Anschluss-Übergangszustands zu erfolgen, wenn sich der Gate-Anschluss in den stationären AUS-Zustand einstellt.
Schaltanordnung, die den FET-Schalterstapel nach Anspruch 16 und eine Steuerschaltung umfasst, wobei die Steuerschaltung umfasst: einen ersten Verzögerungsblock (420), um das Umschalten der Gate-Steuerspannung von dem zweiten Gate-Steuerwert auf den ersten Steuerwert zu verzögern, einen zweiten Verzögerungsblock (450), um das Umschalten der Body-Steuerspannung von dem ersten Body-Steuerwert auf den zweiten Body-Steuerwert und das Umschalten der Bypass-Steuerspannung von dem zweiten Bypass-Steuerwert auf den ersten Bypass-Steuerwert zu verzögern, und einen dritten Verzögerungsblock (490), um das Umschalten der Bypass-Steuerspannung von dem ersten Bypass-Steuerwert auf den zweiten Bypass-Steuerwert zu verzögern.
Verfahren zum Betreiben eines FET-Schalterstapels mit i) einer gestapelten Anordnung von FET-Schaltern, die an einem Ende mit einem HF-Anschluss verbunden sind, der dazu konfiguriert ist, mit einem HF-Signal gekoppelt zu werden, ii) einem Gate-Widerstandsnetz, das mit Gate-Anschlüssen der FET-Schalter verbunden ist, iii) einem Body-Widerstandsnetz, das mit Body-Anschlüssen der FET-Schalter verbunden ist, iv) mindestens einem gemeinsamen Gate-Widerstand, der mit dem Gate-Widerstandsnetz verbunden ist, und v) mindestens einem gemeinsamen Body-Widerstand, der mit dem Body-Widerstandsnetz verbunden ist, wobei das Verfahren umfasst: Vorspannen des Gate-Widerstandsnetzes und des Body-Widerstandsnetzes während mindestens eines Teils eines ersten stationären Zustands des FET-Schalterstapels, in dem die FET-Schalter auf EIN sind, ohne den mindestens einen gemeinsamen Gate-Widerstand und den mindestens einen gemeinsamen Body-Widerstand zu überbrücken; Vorspannen des Gate-Widerstandsnetzes und des Body-Widerstandsnetzes unter Umgehung des mindestens einen gemeinsamen Gate-Widerstands und ohne Umgehung des mindestens einen gemeinsamen Body-Widerstands während mindestens eines Teils eines ersten Übergangszustands des FET-Schalterstapels, in dem die FET-Schalter von EIN auf AUS übergehen; Vorspannen des Gate-Widerstandsnetzes und des Body-Widerstandsnetzes während mindestens eines Teils eines zweiten stationären Zustands des FET-Schalterstapels, in dem die FET-Schalter auf AUS sind, ohne Umgehung des mindestens einen gemeinsamen Gate-Widerstands und unter Umgehung des mindestens einen gemeinsamen Body-Widerstands, und Vorspannen des Gate-Widerstandsnetzes und des Body-Widerstandsnetzes während mindestens eines Teils eines zweiten Übergangszustands des FET-Schalterstapels, in dem die FET-Schalter von AUS auf EIN übergehen, unter Umgehung des mindestens einen gemeinsamen Gate-Widerstands und ohne Umgehung des mindestens einen gemeinsamen Body-Widerstands.
Verfahren nach Anspruch 18, wobei der erste stationäre Zustand, in dem die FET-Schalter auf EIN sind, einen ersten stationären Gate-Zustand und einen ersten stationären Body-Zustand umfasst, der zweite stationäre Zustand, in dem die FET-Schalter auf AUS sind, einen zweiten stationären Gate-Zustand und einen zweiten stationären Body-Zustand umfasst, der erste Übergangszustand, in dem die FET-Schalter von EIN auf AUS übergehen, einen ersten Gate-Übergangszustand und einen ersten Body-Übergangszustand umfasst, und der zweite Übergangszustand, in dem die FET-Schalter von AUS auf EIN übergehen, einen zweiten Gate-Übergangszustand und einen zweiten Body-Übergangszustand umfasst.
Verfahren nach Anspruch 19, wobei, wenn der FET-Schalterstapel auf EIN geschaltet werden soll, der zweite Body-Übergangszustand vor dem zweiten Gate-Übergangszustand beginnt, und wenn der FET-Schalterstapel auf AUS geschaltet werden soll, der erste Gate-Übergangszustand vor dem ersten Body-Übergangszustand beginnt.
Verfahren nach Anspruch 19, wobei, wenn der FET-Schalterstapel auf EIN ist, der zweite stationäre Body-Zustand vor dem zweiten stationären Gate-Zustand beginnt, und wenn der FET-Schalterstapel auf AUS ist, der erste stationäre Gate-Zustand vor dem ersten stationären Body-Zustand beginnt.
Verfahren nach Anspruch 21, ferner umfassend wenn der FET-Schalterstapel auf EIN ist, Anlegen von Strom über den FET-Schalterstapel nach Beginn des zweiten stationären Gate-Zustands und des zweiten stationären Body-Zustands und, wenn der FET-Schalterstapel auf AUS ist, Anlegen von Strom über den FET-Schalterstapel nach Beginn des ersten stationären Gate-Zustands und des ersten stationären Body-Zustands.