DE112018003130T5 - Zeitsteuerung für Totzeitsteuerung - Google Patents

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DE112018003130T5
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Buddhika Abesingha
Merlin Green
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Abstract

Systeme, Verfahren und Vorrichtungen zur Verwendung beim Vorspannen und Treiben von Hochspannungshalbleiterbauelementen, die nur Niederspannungstransistoren verwenden, werden beschrieben. Die Vorrichtung und das Verfahren sind angepasst, um mehrere Hochspannungshalbleiterbauelemente zu steuern, um eine Hochspannungsleistungssteuerung, wie beispielsweise Leistungsverstärker, Leistungsmanagement und -umwandlung (z.B. DC/DC) und andere Anwendungen, bei denen eine erste Spannung im Vergleich mit der maximalen Spannungsbehandlung der Niederspannungssteuertransistoren groß ist, zu ermöglichen. Gemäß einem Aspekt wird die zeitliche Steuerung der Flanken eines Steuersignals zu den Hochspannungshalbleiterbauelementen durch eine Basis-Flankenverzögerungsschaltung bereitgestellt, die einen Transistor, eine Stromquelle und einen Kondensator beinhaltet. Ein Wechselrichter kann über einen Schalter selektiv mit einem Eingang und/oder einem Ausgang der Basis-Flankenverzögerungsschaltung gekoppelt werden, um eine zeitliche Steuerung einer steigenden Flanke oder einer fallenden Flanke des Steuersignals zu ermöglichen.

Description

  • QUERVERWEIS AUF VERWANDTE ANWENDUNGEN
  • Die vorliegende Anmeldung beansprucht die Priorität der am 19. Juni 2017 eingereichten US-Patentanmeldung 15/627,196 mit dem Titel „DC-Coupled High Voltage Level Shifter“, deren Offenbarung hierin durch Verweis in ihrer Gesamtheit aufgenommen ist.
  • Die vorliegende Anmeldung kann sich auf das am 1. November 2016 erteilte US-Patent Nr. 9,484,897 mit dem Titel „Level Shifter“ beziehen, dessen Offenbarung hierin durch Verweis in seiner Gesamtheit aufgenommen wird. Die vorliegende Anmeldung kann sich auf das am 6. Mai 1995 erteilte US-Patent Nr. 5,416,043 mit dem Titel „Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer „ beziehen, dessen Offenbarung hierin unter Bezugnahme auf die Gesamtheit aufgenommen wird. Die vorliegende Anmeldung kann sich auch auf das am 4. Februar 1997 erteilte US-Patent Nr. 5,600,169 mit dem Titel „Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer “ beziehen, dessen Offenbarung hierin unter Bezugnahme auf die Gesamtheit aufgenommen wird. Die vorliegende Anmeldung kann sich auch auf die am 9. Dezember 2015 eingereichte US-Patentanmeldung Nr. 14/964,412 mit dem Titel „S-Contact for SOI“ beziehen, deren Offenbarung hierin durch Bezugnahme in ihrer Gesamtheit aufgenommen wird. Die vorliegende Anmeldung kann sich auch auf die am 14. April 2017 eingereichte US-Patentanmeldung Nr. 15/488,367 mit dem Titel „S-Contact for SOI“ beziehen, deren Offenbarung hierin durch Bezugnahme in ihrer Gesamtheit aufgenommen wird. Die vorliegende Anmeldung kann sich auch auf das US-Patent Nr. 9,024,700 B2 mit dem Titel „ Method and Apparatus for Use in Digitally Tuning a Capacitor in an Integrated Circuit Device “ vom 5. Mai 2015 beziehen, dessen Offenbarung hierin durch Bezugnahme auf die Gesamtheit aufgenommen wird.
  • TECHNISCHES GEBIET
  • Verschiedene hierin beschriebene Ausführungsformen beziehen sich im Allgemeinen auf Systeme, Verfahren und Vorrichtungen zur Verwendung beim Vorspannen und Treiben von Hochspannungshalbleitern, die nur Transistoren niedriger Durchbruchsspannung verwenden.
  • HINTERGRUND
  • In Anwendungen, in denen Hochspannungshalbleiterbauelemente, die unter Hochspannungsbedingungen betrieben werden, gesteuert werden, werden Transistoren hoher Durchbruchsspannung typischerweise in entsprechenden Steuerschaltungen eingesetzt. So können beispielsweise in traditionellen Galliumnitrid-(GaN)-Leistungen-Management-Anwendungen Transistoren wie seitlich diffundierte Metalloxid-Halbleiter (LDMOS), bipolare oder Hochspannungs-Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs) verwendet werden, um die GaN-Bauelemente unter Hochspannungsbetriebsbedingungen zu steuern bzw. zu regeln. Da diese Steuertransistoren typischerweise eine Leistungszahl schlechte FOM-(Figure-of-Merit“) im Vergleich mit FOM der GaN-Bauelemente, das dadurch beispielsweise die Betriebsfrequenzen der GaN-Bauelemente begrenzen kann, kann die Gesamtschaltung (z.B. Leistungsmanagement) durch die großen, hochspannungsgesteuerten Steuer bzw. Regeltransistoren, die schwer auf- und entladbar sein können (z.B. ihr FOM ist zu hoch), in ihrer Leistungsfähigkeit eingeschränkt sein und daher kann der Vorteil der Verwendung der GaN-Bauelemente erheblich vermindert sein. Zusätzlich zu Leistungsmanagement-Anwendungen können Hochspannungssignale in Verstärkern wie Audioverstärkern (insbesondere Class-D-Audioverstärkern), Filterbänken und Treibern für Resonanzschaltungen und jeder anderen Anwendung gefunden werden, in der Spitzenspannungen die Spannungsverarbeitungsfähigkeit der zur Realisierung der Anwendung verwendeten Steuerschaltungen übersteigen können.
  • Diese Anmeldung gilt für Schaltungen mit High-Side-(HS)- und Low-Side-(LS)-Steuerungen, die entweder einen gemeinsamen Ausgangsknoten bis auf eine Hochspannung ziehen oder den Ausgangsknoten bis auf eine Niederspannung (oft einer Referenzspannung oder Masse) herunterziehen. Solche Schaltungen erfordern Effizienz, geringe Verzerrung, hohe Geschwindigkeit, Flexibilität, Zuverlässigkeit und niedrige Kosten. Die aktuelle Anmeldung löst diese Probleme, indem sie der in Bezug genommenen Anmeldung eine Totzeitsteuerung hinzufügt.
  • In solchen Anwendungen, in denen Hochspannungsbauelemente gesteuert werden, kann es wünschenswert sein, den EIN-Zustand der Hochspannungsbauelemente genau zu steuern, um beispielsweise eine Überlappungszeit der Hochspannungsbauelemente im EIN-Zustand zu reduzieren oder zu eliminieren.
  • KURZFASSUNG
  • Gemäß einem ersten Gesichtspunkt der vorliegenden Erfindung ist eine Zeitsteuerungsschaltung konfiguriert, um das Timing von Flanken eines Eingangs-Rechtecksignals zu steuern, wobei die Zeitsteuerungsschaltung umfasst: einen ersten Verarbeitungspfad, der eine erste Vielzahl einer gleichen konfigurierbaren Flankenverzögerungsschaltung, die in Reihenschaltung angeordnet sind, umfasst, wobei der erste Verarbeitungspfad konfiguriert ist, um eine oder beide einer steigenden Flanke und einer fallenden Flanke des Eingangs-Rechtecksignals selektiv zu verzögern; und einen zweiten Verarbeitungspfad, der eine zweite Vielzahl der konfigurierbaren Flankenverzögerungsschaltung, die in Reihenschaltung angeordnet sind, umfasst, wobei der zweite Verarbeitungspfad konfiguriert ist, um eine oder beide der steigenden Flanke und der fallenden Flanke des Eingangs-Rechtecksignals unabhängig vom ersten Verarbeitungspfad selektiv zu verzögern; wobei die konfigurierbare Flankenverzögerungsschaltung konfiguriert ist, um selektiv eine Flankenverzögerung für eine der steigenden Flanke und der fallenden Flanke basierend auf einem EIN- oder AUS-Zustand eines Eingangsschalters der konfigurierbaren Flankenverzögerungsschaltung bereitzustellen, und wobei die Flankenverzögerung auf einer Ladezeit eines Kondensators durch eine Stromquelle zum Erreichen einer Trippunkt- oder Auslösespannung eines Wechselrichters basiert.
  • Gemäß einem zweiten Gesichtspunkt der vorliegenden Erfindung ist eine Schaltungsanordnung konfiguriert, um Zeitinformationen für die Steuerung eines Bauelements einer Seite einer oberen Spannung bzw. High-Side (HS) und eine Bauelements einer Seite einer niedrigen Spannung bzw. Low-Side (LS), die in einem Hochspannungsbereich arbeiten, bereitzustellen, wobei die Schaltungsanordnung aufweist: eine Zeitsteuerschaltung, die in einem Niederspannungsbereich arbeitet und konfiguriert ist, um die Zeitsteuerung von Flanken eines Eingangs-Rechtecksignals zu steuern, wobei die Zeitsteuerschaltung umfasst: i) einen ersten Verarbeitungspfad zum Bereitstellen von Zeitinformationen des HS-Bauelements, umfassend eine erste Vielzahl einer gleichen konfigurierbaren Flankenverzögerungsschaltung, die in Reihenschaltung angeordnet sind, wobei der erste Verarbeitungspfad konfiguriert ist, um eine oder beide einer steigenden Flanke und einer fallenden Flanke des Eingangs-Rechtecksignals selektiv zu verzögern; und ii) einen zweiten Verarbeitungspfad zum Bereitstellen von Zeitinformationen des LS-Bauelements, umfassend eine zweite Vielzahl der konfigurierbaren Flankenverzögerungsschaltung, die in Reihenschaltung angeordnet sind, wobei der zweite Verarbeitungspfad konfiguriert ist, um eine oder beide der steigenden Flanke und der fallenden Flanke des Eingangs-Rechtsecksignals unabhängig von dem ersten Verarbeitungspfad selektiv zu verzögern; wobei die konfigurierbare Flankenverzögerungsschaltung konfiguriert ist, um selektiv eine Flankenverzögerung für eine der steigenden Flanken und der fallenden Flanke basierend auf einem EIN- oder AUS-Zustand eines Eingangsschalters der konfigurierbaren Flankenverzögerungsschaltung bereitzustellen, wobei die Flankenverzögerung auf einer Ladezeit eines Kondensators durch eine Stromquelle zum Erreichen einer Trippunktspannung eines Wechselrichters basiert, wobei alle Transistorvorrichtungen der Zeitsteuerungsschaltung jeweils konfiguriert sind, um einer Spannung standzuhalten, die wesentlich kleiner als eine Hochspannung des Hochspannungsbereichs ist.
  • Figurenliste
  • Die beigefügten Zeichnungen, die in dieser Anmeldung aufgenommen sind und einen Teil dieser Anmeldung bilden, veranschaulichen eine oder mehrere Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung von exemplarischen Ausführungsformen der Erläuterung der Grundsätze und Umsetzungen der Offenbarung.
    • 1 zeigt zwei gestapelte Hochspannungs-Transistoren, einen Low-Side-Transistor, LS, T1, und einen High-Side-Transistor, HS, T2.
    • 2 zeigt eine Ausführungsform einer Gate-Treiberschaltung mit einer nicht-galvanischen Kopplung (z.B. kapazitiv) nach dem Stand der Technik, die zum Steuern der hohen Seite der gestapelten Hochspannungs-Transistoren von 1 verwendet wird.
    • 3A zeigt ein Zeitdiagramm, das eine Verarbeitung eines Impulssignals HX durch die Ausführungsform der in 2 dargestellten Gate-Treiberschaltung nach dem Stand der Technik darstellt, wobei eine Verarbeitungsverzögerung einer Flanke des HX-Signals im Wesentlichen gleich einer Impulsbreite des Impulssignals HX ist.
    • 3B zeigt eine Flankenerkennungsschaltung, die zur Verarbeitung des Impulssignals HX durch die Ausführungsform der in 2 dargestellten Gate-Treiberschaltung nach dem Stand der Technik verwendet wird. Ebenfalls sind in 3B das Eingangsimpulsspannungssignal für die Flankenerkennungsschaltung und ein erfasstes Flankenspannungssignal für die Flankenerkennungsschaltung gezeigt.
    • 3C zeigt ein Zeitdiagramm, das eine Verarbeitung eines Impulssignals HX durch die in 2 dargestellte Ausführungsform der Gate-Treiberschaltung nach dem Stand der Technik darstellt, wobei eine Verarbeitungsverzögerung einer Flanke des HX-Signals im Wesentlichen gleich einer Totzeitlänge zwischen den EIN-Zuständen der LS- und HS-Transistoren T1, T2 ist.
    • 4 zeigt ein Blockdiagramm einer Gate-Treiberschaltung gemäß einer Ausführungsform der vorliegenden Erfindung, mit der die niedrige und die hohe Seite der gestapelten Hochspannungs-Transistoren von 1 gesteuert werden können.
    • 5A zeigt eine Impulserfassungsschaltung, die zur Verarbeitung des Impulssignals HX durch die Gate-Treiberschaltung von 4 verwendet wird, die eine parallele resistiv-kapazitive Kopplung aufweist.
    • 5B zeigt ein Eingangsimpulsspannungssignal für die Impulserfassungsschaltung von 5A und ein erfasstes Impulsspannungssignal durch die Flankenerkennungsschaltung.
    • 5C zeigt eine exemplarische Implementierung der Impulserfassungsschaltung von 5A, wobei die parallel resistiv-kapazitive Kopplung in Reihe geschaltete Widerstände und in Reihe geschaltete Kondensatoren aufweist.
    • 6A zeigt eine Ausführungsform gemäß der vorliegenden Erfindung des HS-Pegelschiebers mit der in 4 dargestellten parallelen resistiv-kapazitiven Kopplung. In einer solchen Ausführungsform wird ein fliegender Komparator verwendet, der ausschließlich Niederspannungstransistoren aufweist.
    • 6B und 6C zeigen Abwandlungen des in 6A dargestellten HS-Pegelschiebers, wobei Ladungspumpenschaltungen verwendet werden, um die Spannungspegel für Eingangsimpulse zum HS-Pegelschieber zu erhöhen.
    • 7 zeigt Einzelheiten der fliegenden Komparatorschaltung, die in dem HS-Pegelschieber von 6A und 6B verwendet wird.
    • 8A zeigt einen Transistor des fliegenden Kompensators mit einem hochohmigen Knoten und einem niederohmigen Knoten in Bezug auf eine fliegende Spannung.
    • 8B zeigt eine Klemmschaltung die zum Schutz vor Überspannung über den niederohmigen Knoten und den hochohmigen Knoten des Transistors, der in 8A dargestellt ist.
    • 9A zeigt eine Ausführungsform gemäß der vorliegenden Erfindung, bei der eine Kaskodenstufe verwendet wird, um den Betrieb des fliegenden Komparators über eine höhere Spannung als die Spannungsfestigkeit der Niederspannungstransistoren des fliegenden Komparators zu ermöglichen.
    • 9B zeigt eine exemplarische Ausführungsform von zwei Gate-Treibern, die über verschiedene Bereiche fliegender Spannung arbeiten.
    • 10A zeigt ein Zeitdiagramm gemäß einer exemplarischen Ausführungsform der vorliegenden Erfindung einer Logikschaltung, die auf ein differentielles Ausgangssignal des fliegenden Komparators wirkt.
    • 10B zeigt eine exemplarische Ausführungsform gemäß der vorliegenden Erfindung einer Logikschaltung zur Bereitstellung des in 10A dargestellten Zeitdiagramms.
    • 11 zeigt weitere Einzelheiten eines gemeinsamen Eingangslogikblocks der in 4 dargestellten Gate-Treiberschaltung, der eine Totzeitsteuerschaltung umfasst.
    • 12A, 12B und 12C zeigen Zeitdiagramme der High-Side- und der Low-Side-Steuersignale, die durch den Gate-Treiber von 4 erzeugt werden.
    • 13 zeigt exemplarisch die relative Zeitabstimmung von Steuersignalen, die von der Totzeitsteuerschaltung der vorliegenden Erfindung erzeugt werden.
    • 14A und 14B zeigen eine Basis-Flankenverzögerungsschaltung gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 15A und 15B zeigen eine Kopplung eines oder mehrerer Wechselrichter an einen Eingang und/oder Ausgang der Basis-Flankenverzögerungsschaltung der 14A und 14B.
    • 16A und 16B zeigen exemplarische Ausführungsformen gemäß der vorliegenden Erfindung von Totzeitsteuerschaltungen unter Verwendung der Basis-Flankenverzögerungsschaltung der 14A und 14B.
    • 17A zeigt eine konfigurierbare Flankenverzögerungsschaltung gemäß einer Ausführungsform der vorliegenden Erfindung, die auf der Basis-Flankenverzögerungsschaltung der 14A und 14B basiert, mit zusätzlicher Flexibilität, um die Vorderflanke oder die Hinterflanke selektiv zu verzögern.
    • 17B zeigt eine zusätzliche Ausführungsform einer konfigurierbaren Flankenverzögerungsschaltung, basierend auf der in 17A dargestellten Konfiguration, mit zusätzlicher Flexibilität, um einen Ausgangsimpuls selektiv zu invertieren.
    • 18A zeigt eine exemplarische Totzeitsteuerschaltung gemäß einer Ausführungsform der vorliegenden Erfindung basierend auf den konfigurierbaren Flankenverzögerungsschaltungen (1710A) und/oder (1710B).
    • 18B zeigt eine weitere exemplarische Totzeitsteuerschaltung gemäß einer Ausführungsform der vorliegenden Erfindung basierend auf den konfigurierbaren Flankenverzögerungsschaltungen der 17A und 17B.
    • 18C zeigt eine exemplarische Ausführungsform gemäß der vorliegenden Erfindung eines Flankensteuergerät basierend auf den konfigurierbaren Flankenverzögerungsschaltungen der 17A und 17B.
    • 19 zeigt eine Stromquellenschaltung mit kompensiertem Strom in Bezug auf Prozess-, Spannungs- und Temperaturschwankungen.
    • Die 20A, 20B und 20C zeigen verschiedene Niederspannungstransistorstrukturen, die gemäß der vorliegenden Erfindung in den verschiedenen Ausführungsformen des HS-Pegelschiebers verwendet werden können.
    • 21 ist ein Prozessdiagramm, das verschiedene Schritte eines Verfahrens zum Steuern eines Hochspannungsbauelements zeigt, die in der Lage ist, einer Spannung zu widerstehen, die höher ist als eine erste Spannung, mit Niederspannungsbauelementen, die in der Lage sind, einer Spannung zu widerstehen, die gleich oder niedriger ist als eine zweite Spannung, wobei die erste Spannung wesentlich höher ist als die zweite Spannung, gemäß einer Ausführungsform der vorliegenden Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Wie in der vorliegenden Anmeldung verwendet, bezieht sich die Leistungszahl (FOM) eines Schalttransistors (z.B. eines Transistors, der einen leitenden EIN-Zustand und einen nichtleitenden AUS-Zustand aufweisen kann), auch einfach als FOM bezeichnet, auf das Produkt aus dem EIN-Widerstand Ron des Transistors und der Gate-Ladung Qg des Transistors. Ein niedrigeres FOM kann auf eine höhere Schaltleistung eines Transistors hinweisen. Ein niedriges FOM, insbesondere bei hohen Stehspannungen, ist eine charakteristische Eigenschaft von GaN-Transistoren, die in der Lage sind, bis zu 100 Volt mit einem FOM zu verarbeiten, das etwa zehnmal niedriger ist als das FOM eines Hochspannungs-MOSFETs.
  • Wie in der vorliegenden Anmeldung verwendet, bezieht sich ein Niederspannungsbauelement oder ein Niederspannungstransistor auf eine Halbleitertransistorvorrichtung bzw. -bauelement mit einer niedrigen Durchbruchspannung, die Gleichspannungen (z.B. typischerweise zwischen den Source- und Drain-Anschlüssen des Transistors oder zwei beliebigen der Drain-, Source- und Gate-Anschlüsse) von weniger als 10 Volt und typischerweise wesentlich weniger als 10 Volt, wie beispielsweise weniger als 3,3 - 5 Volt, widerstehen und sie blockieren kann. Einige exemplarische Niederspannungsbauelemente sind komplementäre Metall-Oxid-Halbleiter-(CMOS)-Transistoren.
  • Es kann wünschenswert sein, kleine MOSFET-Transistoren mit niedriger Durchbruchspannung zu verwenden, die eine Leistungszahl (FOM), beispielsweise durch das Produkt aus dem EIN-Widerstand Ron des Transistors und der Gate-Ladung Cg des Transistors gemessen, aufweisen können, die ähnlich oder besser (niedriger) als die FOM von Hochspannungstransistoren ist. Solche MOSFETs können eine optimale Nutzung der GaN-Eigenschaften ermöglichen und so sowohl die Leistung als auch die Kosten der Implementierung verbessern.
  • Es kann auch wünschenswert sein, die Regeneration (d.h. die Rekonstruktion oder Wiederherstellung) von Zeitsteuerungsinformationen nicht nur auf der Grundlage von Flanken eines Impulssignals, sondern auch auf der Grundlage eines Gleichspannungspegels des Impulssignals zuzulassen, um eine robustere Erfassung der Zeitsteuerungsinformationen im Vergleich mit herkömmlichen Implementierungen mit nichtgalvanischer Kopplung, die oben beschrieben wurden, zu ermöglichen. Dies kann die Regeneration des Zeitsteuerungssignals auch dann ermöglichen, wenn eine Flanke nicht erkannt wird, z.B. durch ein Schaltereignis, das während einer Erkennungsphase der Flanke eintritt, da der Pegel des Impulssignals nach dem Schaltereignis erfasst wird. Wie in den folgenden Abschnitten der vorliegenden Anmeldung beschrieben, kann eine Kopplung an den Pegelschieber gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung die Übertragung sowohl von Flankeninformationen als auch von DC-Pegelinformationen eines Pulssignals, das die Zeitsteuerungsinformationen darstellt, an den Pegelschieber ermöglichen.
  • Darüber hinaus kann durch die Implementierung einer Single-Chip-Silizium-On-Isolator-(SOI)-MOSFET-Lösung auf der Basis von Niederspannungs-MOSFETs zusätzliche Funktionalität hinzugefügt werden, die zusätzliche Bereiche betrifft, die dem Fachmann bekannt sind, wie z.B., aber nicht beschränkt auf, GaN-Gate-Spannungsüberlaufschutz, minimale Gate-Ansteuerungsanforderungen, Totzeitsteuerung, Temperaturstabilität, Verfolgung schwebender Knoten und Startspannung unter anderem.
  • Die vorliegende Anmeldung beschreibt eine Pegelschiebeschaltung, die in der Lage ist, Steuerspannungen oder analoge Signale bei relativ niedrigen Spannungen wie etwa 0 Volt bis 3,5/5 Volt zu treiben während auf Hochspannungen ???? „fliegen“ , die wesentlich höher sind als die Niederspannungen, wie etwa 12-100 Volt oder höher. Der Pegelschieber gemäß der vorliegenden Erfindung verwendet Transistoren niedriger Durchbruchspannung, die in Bezug auf eine fliegende Referenzspannung (12-100 Volt oder höher) arbeiten.
  • Der Pegelschieber gemäß der vorliegenden Erfindung verwendet eine parallele resistiv-kapazitive Kopplung, um Zeitsteuerungsinformationen von einer Niederspannungsschaltung zu empfangen, die in Bezug auf eine feste Referenzspannung arbeitet. Die parallele resistiv-kapazitive Kopplung ermöglicht die Übertragung von Flankeninformationen und Gleichsspannungspegelinformationen eines Impulssignals, das die Zeitsteuerungsinformationen vom Niederspannungskreis zur fliegenden Referenzspannung darstellt. Durch den Empfang von Flanken- und Gleichspannungspegelinformationen kann der Pegelschieber nach der vorliegenden Erfindung das Impulssignal vollständig regenerieren und damit die Hochspannungshalbleiterbauelemente robuster und effizienter steuern. Insbesondere kann der Betrieb des Pegelschiebers gemäß der vorliegenden Erfindung immun gegen eine verpasste (unerkannte) Flanke des Impulssignals sein, da die Steuerung der Hochspannungshalbleiterbauelemente im Falle einer solchen verpassten Flanke basierend auf Gleichspannungspegelinformationen des durch den Pegelschieber empfangenen Impulssignals über die parallele resistiv-kapazitive Kopplung bereitgestellt werden kann. Dies ermöglicht die Steuerung der Hochspannungshalbleiterbauelemente, ohne einen Zyklus (z.B. repräsentativ für die EIN/AUS-Zustände der Hochspannungsbauelemente) zu verpassen für einen erhöhten Schutz und einen effizienteren Betrieb der Hochspannungsbauelemente.
  • Die verschiedenen Ausführungsformen, die hierin vorgestellt werden, beschreiben die Niederspannungssteuerung von Hochspannungen, die von dem neuartigen Pegelschieber durchgeführt wird, der eine ordnungsgemäße Steuerung von Hochspannungsbauelementen unter Verwendung von Niederspannungstransistoren des Pegelschiebers ermöglicht, wobei die niedrige Durchbruchsspannung wesentlich kleiner als die Hochspannung ist und wobei die Steuerung auf Flankeninformationen und Gleichspannungspegelinformationen eines Impulssignals basiert, das über die parallelle resistiv-kapazitive Kopplung an den Pegelschieber übertragen wird.
  • Wie in der vorliegenden Anmeldung verwendet, bezieht sich eineHochspannungsbauelement oder ein Hochspannungstransistor auf eine Halbleitertransistorvorrichtung bzw. Halbleitertransistorbauelement, die Gleichspannungen (typischerweise zwischen den Source- und Drain-Anschlüssen des Transistors oder zwei beliebigen der Drain-, Source- und Gate-Anschlüsse) von mehr als 5-10 Volt und typischerweise wesentlich mehr als 5-10 Volt, wie beispielsweise mehr als 12-100 Volt, widerstehen und sie blockieren kann. Einige exemplarische Hochspannungsbauelemente sind vom Verarmungstyp GaN-Transistoren (d-GaN), vom Anreichungerungstyp GaN-Transistoren (e-GaN), gestapelte MOS-Transistoren und andere Hochspannungstransistoren, die einem Fachmann bekannt sind, wie Si-MOSFETs, hexagonale FETs (HEXFETs), LDMOS, Indiumphosphid (InP) usw., die auch Enhancement oder Depletion Modi (z.B. e-type oder d-type) und N oder Polarität sein können.
  • In der vorliegenden Anmeldung werden e-GaN-FET-Transistoren als exemplarische Hochspannungsbauelemente verwendet, um die verschiedenen Ausführungsformen der vorliegenden Anwendung zu beschreiben, weshalb eine solche exemplarische Verwendung nicht so ausgelegt werden sollte, dass sie den Umfang der Erfindung, wie hierin offenbart, einschränkt. Sofern nicht ausdrücklich als d-GaN bezeichnet, gelten die Begriffe GaN und e-GaN als hier synonym.
  • Der Fachmann kann erkennen, dass d-GaN-Bauelemente vom Verarmungstyp oder andere Arten von Hochspannungstransistoren wie Si-MOSFETs, HEXFETs, LDMOS, InP (und alle diese Beispiele können vom E-Typ oder d-Typ sein; und von N- oder P-Polarität) oder praktisch jedes Bauelement, das in der Lage ist, bei angelegten Hochspannungen ein- oder auszuschalten, mit der parallelen resistiv-kapazitiven Kopplung gemäß den Lehren der vorliegenden Offenbarung gesteuert werden können. Der Fachmann würde wissen, dass auch spezifische Designüberlegungen im Hinblick auf den Wunsch, einen bestimmten Typ eines Hochspannungstransistors zu steuern, erforderlich sein können, deren Beschreibung über den Rahmen der vorliegenden Offenbarung hinausgeht.
  • E-GaN-Bauelemente haben typische Schwellen- oder Einschaltspannungen von ca. +0,7 bis +3 Volt Gate-zu-Source-Spannung. Solche Bauelemente sind typischerweise in der Lage, 5 bis 200 Volt Drain-to-Source-SpannungVDS, auszuhalten und ermöglichen so Hochspannungsanwendungen, wie z.B. die Umwandlung einer DC/DC-Leistung von einer hohen Eingangsspannung in eine niedrige Ausgangsspannung. GaN-Transistoren werden in der vorliegenden Anmeldung als exemplarischer Ansatz für das Hochspannungsleistungsmanagement verwendet, da die bekannten vorteilhaften Eigenschaften von GaN-Transistoren, wie z.B. ein niedriger FOM-Wert, bekannt sind.
  • In dieser Beschreibung werden Ausführungsformen und Variationen des Pegelschiebers beschrieben, um Verwendungen und Umsetzungen des erfinderischen Konzepts zu veranschaulichen. Die illustrative Beschreibung ist so zu verstehen, dass sie Beispiele für das erfinderische Konzept darstellt, anstatt den Anwendungsbereich des Konzepts, wie hierin offenbart, einzuschränken.
  • Die verschiedenen Ausführungsformen der vorliegenden Erfindung können in Anwendungen eingesetzt werden, in denen eine effiziente und robuste Steuerung von Hochspannungsbauelementen mit Niederspannungstransistoren erwünscht ist. Obwohl der exemplarische Fall von DC/DC-Wandlern verwendet wird, um die verschiedenen Ausführungsformen des Pegelschiebers gemäß der vorliegenden Erfindung zu beschreiben, sollte ein solcher exemplarischer Fall nicht so ausgelegt werden, dass er den Umfang der Erfindung einschränkt, wie er hierin offenbart wird. Der Fachmann ist in der Lage, die Lehren gemäß der vorliegenden Offenbarung zu nutzen und diese auf spezifische Anwendungen anzuwenden, bei denen eine Niederspannungssteuerung von Hochspannungen erwünscht ist. Ein Beispiel für eine weitere Kategorie von möglichen Anwendungen ist der Bereich der Class-D-Audioverstärker.
  • 1 zeigt zwei gestapelte GaN-Transistoren, T1 und T2, die als Basis für gestapelte Hochspannungs-GaN-Transistoren verwendet werden können. Wie in der vorliegenden Anmeldung verwendet, können die Transistoren T1 und T2 jeweils als der Low-Side-(LS)-Transistor und der High-Side-(HS)-Transistor bezeichnet werden, und jedes Steuerelement, das der Steuerung des LS-Transistors und des HS-Transistors zugeordnet ist, kann ebenfalls als die Low-Side-(LS)-Steuerung und die High-Side-(HS)-Steuerung bezeichnet werden. In der vorliegenden Anmeldung dient die DC/DC-Wandlung als exemplarische Anwendung zur Steuerung von gestapelten Hochspannungstransistoren, deren Lehren auf andere Anwendungen angewendet werden können, bei denen gestapelte Transistoren Spannungen steuern, die größer sind als die inhärente Spannungsverarbeitungsfähigkeit herkömmlicher Steuerungsvorrichtungen sind (z.B. durch Verwendung von Niederspannungs-Steuertransistoren). Der Fachmann wird erkennen, dass der exemplarische DC/DC-Wandler mit dem gestapelten Transistor von 1 auf zwei gestapelte GaN-FETs T1 und T2 zurückgeht, dass aber das hierin offenbarte erfinderische Steuerungssystem auf eine Stapelhöhe von eins sowie auf größere Stapelhöhen von drei, vier oder beliebig vielen gestapelten Transistoren und auf jeden Hochspannungstransistor aus anderen Materialien und/oder Herstellungsverfahren angewendet werden kann.
  • 2 stellt eine Ausführungsform einer Gate-Treiberschaltung (210) dar, die zum Steuern der gestapelten GaN-Transistoren T1, T2 von 1 unter Verwendung von (ausschließlich) Niederdurchbruchsspannungstransistoren verwendet wird. Eine solche Schaltung nach dem Stand der Technik, wie sie in 2 dargestellt ist, kann beispielsweise für die Implementierung eines DC/DC-Wandlers verwendet werden. Die Eingangsspannung, VIN , ist in den 1 und 2, gezeigt ist und die auf den Drain des oberen Transistors T2 (High-Side-Transistors) des Stapels aufgebracht wird, kann, können so hoch sein wie die Spannungsfestigkeit der gewählten GaN-Transistoren T1 und T2 (z.B. 12 Volt - 100 Volt oder höher). Wie dem Fachmann bekannt, kann basierend auf der Eingangsspannung VIN eine niedrigere Spannung erzeugt werden, indem die Zeitdauer der EIN/AUS-Zustände der beiden Transistoren gesteuert wird. Eine solche Niederspannung kann beispielsweise durch Filtern einer Spannung am gemeinsamen Ausgangsknoten SW der beiden Transistoren T1 und T2 erhalten werden.
  • Wie in der Ausführungsform von 2 zu sehen ist, ist die Source des unteren GaN-Transistors T1 an eine Bezugsmasse, GND, gebunden und ist die Source des oberen GaN-Transistors T2 an den Drain von T1 gebunden, die zusammen einen Ausgangsknoten SW bilden.
  • Die in 2 dargestellte exemplarische Schaltung nach dem Stand der Technik verwendet Nieder(durchbruch)spannungstransistoren, um die hohe Eingangsspannung VIN in eine niedrigere Spannung umzuwandeln, die über den Ausgangsknoten SW erhalten wird. In einer exemplarischen Ausführungsform kann die VIN 100 Volt betragen und kann die über den Knoten SW erhaltene niedrigere Spannung (z.B. durch Filterung der Spannung am Knoten SW) etwa 0 Volt (z.B. 100 mV) betragen. Neben der Fähigkeit, mit Hochspannung umzugehen, ist es wichtig, dass der DC/DC-Wandler von 2 einen hohen Wirkungsgrad bei der Durchführung einer solchen Umwandlung zeigt und dies auch bei einer hohen Frequenz. Der Fachmann versteht leicht das Konzept des Wirkungsgrades in einer Leistungsumwandlungsanwendung sowie die gewünschte Hochfrequenzumwandlung, die den Einsatz kleinerer induktiver Komponenten in einem Filter (nicht dargestellt in 2) ermöglicht, der dem Ausgangsknoten SW zugeordnet ist. GaN-Bauelemente bieten einen hohen Wirkungsgrad aufgrund ihres niedrigen Ron, wie vorstehend erläutert, während sie aufgrund ihres niedrigen Cg gleichzeitig mit hoher Geschwindigkeit schalten.
  • Durch die Verwendung von Niederspannungstransistoren in der gesamten Steuerschaltung, wie beispielsweise MOSFETs, können kostengünstige, hochpräzise und hochvolumige CMOS-Fertigungstechniken die erforderliche Steuerschaltung bereitstellen (z.B. Gate-Treiber 210 von 2), während die durch die Hochspannungs-GaN-FET-Transistoren (T1, T2) bereitgestellten Leistungsvorteile erhalten bleiben, wodurch der Bedarf an exotischeren Hochspannungstransistoren in der Steuerschaltung entfällt. Solche Niederspannungs-MOSFETs (z.B. SOI-MOSFETs) in der Steuerschaltung können auch Einzelchipausführungen ermöglichen, bei denen zusätzliche Steuerungs- oder Signalverarbeitungsfunktionen in einen monolithisch integrierten Chip integriert werden können. Der Fachmann kann diese Integration zu schätzen wissen, da Einzelchip-Bauelemente (z.B. monolithische Integration) typischerweise die reproduzierbarsten, zuverlässigsten und kostengünstigsten Lösungen bieten, die in der Elektronikbranche möglich sind.
  • Die Gate-Treiberschaltung (210) der in 2 dargestellten herkömmlichen Ausführungsform steuert das Schalten des LS-Transistors und des HS-Transistors der in 1 dargestellten gestapelten Hochspannungstransistoren zwischen ihrem jeweiligen EIN- und AUS-Zustand, um eine gewünschte Spannung, basierend auf der Eingangsspannung VIN , am Knoten SW bereitzustellen. Die Gate-Treiberschaltung (210) steuert das Schalten des LS-Transistors T1 und des HS-Transistors T2, indem sie die Gatespannungen bereitstellt, die benötigt werden, um jeden der beiden Transistoren T1 und T2 EIN oder AUS zu schalten, typischerweise abwechselnd, wobei nur einer der beiden Transistoren gleichzeitig EIN (oder AUS) sein kann. Solche Gate-Spannungen können über eine Rückkopplungsschleife (nicht dargestellt) zwischen einer gefilterten Spannung basierend auf der Spannung am Knoten SW und dem Eingangsanschluss IN in die Gate-Treiberschaltung (210) erhalten werden. Der Fachmann weiß sehr wohl, dass ein Pulsbreitenmodulator (PWM), der durch die gefilterte Spannung gesteuert wird (z.B. am Knoten SW), in einer solchen Rückkopplungsschleife verwendet werden kann, um der Gate-Treiberschaltung (210) Niederspannungs-Zeitsteuerimpulse zur Verfügung zu stellen. Solche Niederspannungs-Zeitsteuerungsimpulse können dem gemeinsamen Eingangslogikblock (215) der Treiberschaltung (210) von 2 zugeführt und anschließend konditioniert und dem HS-Pegelschieber (225) und dem LS-Steuerblock (235) zugeführt werden, die beide Nieder(durchbruch)spannungstransistoren beinhalten.
  • Unter fortgesetzter Bezugnahme auf 2 wandelt der HS-Pegelschieber (225) die Niederspannungs-Zeitsteuerungsimpulse in einen Spannungspegel um, der ausreicht, um die Gate-Source-Spannung des HS-Transistors T2 der gestapelten Hochspannungstransistoren von 1 zu steuern, auch wenn sein Source-Knoten SW zwischen VIN und GND steigt und fällt. Wie in 2 zu sehen ist, wird die Kopplung zwischen dem Eingangslogikblock (215), der in Bezug auf eine feste Referenzspannung (z.B. GND) arbeitet, und dem HS-Pegelschieber, der in Bezug auf eine fliegende Referenzspannung (SW) arbeitet, über eine kapazitive Kopplung (220) erzielt. Die HS-Steuerschaltung (225, 255) arbeitet in Bezug auf eine fliegende Referenzspannung, d.h. die Schaltspannung (SW) am Ausgangsknoten des in 2 dargestellten DC/DC-Wandlers.
  • In einer typischen Implementierung und bei einer Einschaltsequenz kann die Gate-Treiberschaltung (210) der in 2 dargestellten Ausführungsform nach dem Stand der Technik zunächst entweder den High-Side-Transistor (T2) oder sowohl den High-Sideals auch den Low-Side-Transistor (T1, T2) ausschalten, um sicherzustellen, dass sich T1 und T2 in einem sicheren AUS-Zustand befinden, während sich alle anderen mit dem DC/DC-Wandler verbundenen Schaltungen beim Einschalten stabilisieren. Anschließend kann der Gate-Treiber (210) eine Gleichspannungsumwandlung (z.B. VIN in SW) steuern, indem er zunächst den Low-Side-(LS)-Transistor T1 einschaltet, indem er seine Gatespannung über seine Schwellenspannung treibt, während er den High-Side-(HS)-Transistor T2 AUS schaltet. Dadurch wird die Spannung am Knoten SW auf GND gebracht, da T1 leitend ist und sein VDS daher sehr nahe bei Null liegen kann. Da die Source von T2 nahe GND liegt, hält der HS-Transistor T2 auch die gesamte an seinem Drain anliegende VIN -Spannung ab (z.B. sein VDS = VIN).
  • Alternativ wird, wenn der Gate-Treiber (210) der in 2 dargestellten herkömmlichen Ausführungsform den LS-Transistor T1 AUS schaltet und den HS-Transistor T2 von 2 EIN schaltet, der Ausgangsknoten SW hoch in Richtung der Spannungs-VIN geladen. Da der HS-Transistor T2 leitend ist und der LS-Transistor T1 während der EIN-Periode (z.B. Dauer des EIN-Zustandes) des HS-Transistors T2 nicht leitend ist, wird der Ausgangsknoten SW eine Nennspannung gleich VIN aufweisen, außer während einer entsprechenden Lade- und Entladeperiode zu Beginn und Ende der EIN-Periode. Während der EIN-Periode von T2 bleibt die Gate-Spannung des HS-Transistors T2 positiv (z.B. durch eine Spannung gleich Vdd2, wie sie von der Vdd2 + SW-Versorgung an die HS-Transistor-T2-Steuerblöcke (225, 255) bereitgestellt wird), bezogen auf die Spannung am Ausgangsknoten SW, um den HS-Transistor T2 EIN und stark leitend zu halten (z.B. Vdd2 ≥ Vth von T2, wobei Vth die Schwellenspannung des HS-Transistors T2 ist), wodurch die Spannung am Knoten SW auf VIN gehalten wird. Der Fachmann wird erkennen, dass die kapazitive Kopplung (220) die VIN -Hochspannung absenkt, wodurch ein Aufprägen dieser Hochspannung auf die Niederspannungstransistoren der HS-Steuerschaltungen (225, 255) des in 2 dargestellten Gate-Treibers (210) vermieden werden kann.
  • Wie vorstehend besprochen, erlaubt die kapazitive Kopplung (220) an den in 2 dargestellten HS-Pegelschieber (225) nur die Übertragung von Flankeninformationen eines Impulssignals HX, das die an dem Eingangsanschluss IN der Gate-Treiberschaltung (210) bereitgestellten Zeitsteuerungsinformationen darstellt. 3A zeigt ein Zeitdiagramm, das eine Verarbeitung des Impulssignals HX darstellt, wobei eine Vorderflanke LE und eine Hinterflanke TE des Impulssignals HX dargestellt sind. Eine Flankenerkennungsschaltung innerhalb des HS-Pegelschiebers (225) erkennt die Flanken LE und TE und erzeugt ein entsprechendes Signal, das Flankenerkennungssignal. Das Flankenerkennungssignal wird an eine Verarbeitungsschaltung weitergeleitet, die daraus einen Gate-Steuerimpuls, T2 Gate Steuerung, bei einer Spannung erzeugt, die ausreicht, um dem EIN/AUS-Zustand des HS-Transistors T2 zu steuern. Aufgrund von Verzögerungen in der Verarbeitungsschaltung kann das erzeugte Signal T2-GateSteuerung Flanken aufweisen, die in Bezug auf Flanken des Flankenerkennungssignals, wie in 3A dargestellt, verzögert sind, wobei die Verarbeitungsverzögerung, LE-Verarbeitungsverzögerung, der erkannten LE-Flanke angezeigt wird.
  • Wie in 3B dargestellt, beinhaltet die Flankenerkennungsschaltung typischerweise einen Widerstand RTOP , der in Reihenschaltung mit der kapazitiven Kopplung (220) am Eingang steht. Der Widerstand RTOP wird verwendet, um einen Gleichspannungs-Vorspannungspegel (Vorspannung) an einem Eingang der nachfolgenden Flankenerkennungsschaltung einzustellen. Die kapazitive Kopplung (220) und der Widerstand RTOP bewirken daher eine Spannungspegeländerung basierend auf einer empfangenen Flanke des Impulssignals (z.B. HX), wie in 3B dargestellt. Die nachfolgende Flankenerkennungsschaltung wandelt dann die Flankeninformationen in Logik- und Zeitinformationen um, um den HS-Transistor T2 zu steuern. Aufgrund einer Verzögerung innerhalb der Verarbeitungsschaltung kann die Vorderflanke LE des Gate-Steuerimpulses um einen Betrag in der Nähe einer Impulsdauer des Impulssignals HX verzögert werden, so dass gleichzeitig mit einer Flankenerkennung der Hinterflanke TE des Impulssignals HX ein Hochspannungsschaltereignis am Knoten SW auftreten kann. Eine solche Gleichzeitigkeit des Hochspannungsschaltereignisses mit der Erkennung der Hinterflanke TE kann wiederum die Erkennungsschaltung negativ beeinflussen, so dass die Hinterflanke TE nicht erkannt wird und somit der Gate-Steuerimpuls, der den HS-Transistor T2 steuert, möglicherweise beschädigt wird. Eine solche Beschädigung kann einen verlängerten EIN-Zustand des HS-Transistors T2 induzieren, der einen EIN-Zustand des LS-Transistors T1 überlappt und dadurch Querströme (Shoot-Through-Ströme) durch die gestapelten Transistoren T1, T2 verursacht. Der Fachmann ist sich der mit dem Querstrom verbundenen negativen Auswirkungen bewusst, wie z.B. die Verringerung des Wirkungsgrades des Gleichstromwandlers, das potenzielle Risiko einer Beschädigung der zu treibenden Transistoren (T1, T2) und das potenzielle Risiko einer Beschädigung eines Netzteils, das die VIN -Spannung erzeugt, durch erhöhte Belastung.
  • Obwohl das in 3A dargestellte Zeitdiagramm ein potenzielles Flankenerkennungsproblem in Bezug auf eine Hinterflanke (TE) des Impulssignals HX zeigt, würde der Fachmann erkennen, dass dasselbe Problem bei der Erkennung entweder der Hinter- oder Vorderflanke des Impulssignals HX mit ähnlichen negativen Auswirkungen wie oben beschrieben auftreten kann.
  • Wie im Zeitdiagramm von 3C dargestellt, können auch beim Umschalten des Knotens SW von einer Niederspannung auf eine Hochspannung, unmittelbar nachdem der LS-Transistor T1 AUS geschaltet wurde, Flankenerkennungsprobleme auftreten. In diesem Fall treibt ein negativer Induktorstrom, der durch einen Induktor induziert wird, der Teil eines mit dem Knoten SW gekoppelten Filters ist, die Spannung am Knoten SW in Richtung der Hochspannung und verursacht ein Schaltereignis. Unter der Annahme, dass eine Totzeit, die den EIN-Zustand des HS-Transistors T2 und den EIN-Zustand des LS-Transistors T1 trennt, ungefähr gleich der Flankenverarbeitungszeit der Vorderflanke LE des HX-Signals ist, kann die Erkennung der LE-Flanke des HX-Signals gleichzeitig mit dem Schaltereignis erfolgen. Es ist zu beachten, dass die in den 3A und 3C dargestellten Zeitdiagramme lediglich helfen sollen, mögliche Flankenerkennungsprobleme in der kapazitiv gekoppelten HS-Pegelumsetzer des Standes der Technik im Hinblick auf die Nähe eines Schaltereignisses zu einem Flankenerkennungsereignis zu verstehen, ohne notwendigerweise eine Skalierung der Signalpegel und Zeitfolgen zu zeigen, einschließlich steigender und fallender Flanken der dargestellten Signale.
  • Basierend auf den oben genannten potenziellen Problemen mit dem kapazitiv gekoppelten HS-Pegelschieber, hauptsächlich aufgrund ????, dass dieser darauf beschränkt ist, nur Flankeninformationen eines Pulssignals zu empfangen, das für Zeitsteuerungsinformationen repräsentativ ist, stellen Ausführungsformen gemäß der vorliegenden Erfindung einen HS-Pegelschieber dar, der in der Lage ist, Flankeninformationen sowie DC-Pegelinformationen des Impulssignals zu empfangen und zu verarbeiten. Dies ermöglicht die Rekonstruktion des Impulssignals im Hochspannungsbereich, in dem der HS-Pegelschieber trotz fehlender Flanke arbeitet. Wenn ein Schaltereignis mit einer Flankenerkennungsphase so zusammenfällt, dass eine verpasste Flanke verursacht wird, kann der HS-Pegelschieber gemäß der vorliegenden Erfindung auf die DC-Pegelinformationen reagieren und ein entsprechendes HS-Gate-Steuerungssignal erzeugen, wodurch die ordnungsgemäße Funktionalität des DC/DC-Wandlers erhalten bleibt.
  • 4 zeigt ein Blockdiagramm einer Gate-Treiberschaltung (410) gemäß einer Ausführungsform der vorliegenden Erfindung, die zum Steuern des LS-Transistors T1 und des HS-Transistors T2 der gestapelten GaN-Hochspannungstransistoren von 1 verwendet werden kann. Im Gegensatz zur herkömmlichen Gate-Treiberschaltung (210) von 2, bei der eine kapazitive Kopplung (220) verwendet wird, um Flankeninformationen an den HS-Pegelschieber (225) zu übertragen und die Hochspannungs VIN abzubauen, verwendet der Gate-Treiber (410) gemäß der vorliegenden Erfindung eine parallele resistiv-kapazitive Kopplung, um sowohl Flanken- als auch DC-Pegelinformationen an den HS-Pegelschieber (425) zu übertragen, während er die Hochspannung VIN absenkt.
  • Wie in 4 zu sehen ist, wird das Impulssignal HX, das für die an dem Eingangsanschluss IN der Gate-Treiberschaltung (410) bereitgestellten und von dem gemeinsamen, im ersten (statischen) Spannungsbereich (GND, Vdd1) arbeitenden Eingangslogikblock (215) erzeugten Zeitsteuerungsinformationen repräsentativ ist, über die parallele resistiv-kapazitive Kopplung (420) an den im zweiten (fliegenden) Spannungsbereich (SW, Vdd2+SW) arbeitenden HS-Pegelschieber (425) übertragen. Die Gate-Treiberschaltung (410) gemäß der vorliegenden Erfindung behält daher über ihre HS-Steuerschaltung (420, 425, 455) und LS-Steuerschaltung (435) die Vorteile bei, die sich aus der Verwendung ausschließlich von Niederspannungstransistoren ergeben, während potenzielle Probleme im Zusammenhang mit der vorstehend in Bezug auf 2 diskutierten kapazitiven Koppelungskonfiguration nach dem Stand der Technik beseitigt werden. Wie in der vorliegenden Anmeldung verwendet, weisen eine „parallele resistiv-kapazitive“ Kopplung oder Netzwerk, wie zum Beispiel die parallele resistiv-kapazitive Kopplung (420) von 4, 5A, 5C, 6A, 6B, 7 und 9A, das parallel resistiv-kapazitive Netzwerk (RTOP , CTOP ) der 6A, 6B, 7 und 9A und das parallele resistiv-kapazitive Netzwerk (RBIAS, CBIAS) der 6A, 6B, 7 und 9A, gemäß den vorliegenden Lehren mindestens ein paralleles Widerstands-Kondensator-Netzwerk umfasst, das ein Netzwerk von einem oder mehreren in Reihe geschalteten Widerständen in einer parallelen Verbindung mit einem Netzwerk von einem oder mehreren in Reihe geschalteten Kondensatoren auf. Das Netzwerk aus einem oder mehreren in Reihe geschalteten Widerständen und das Netzwerk aus einem oder mehreren in Reihe geschalteten Kondensatoren können über mindestens zwei gemeinsame Knoten, die die Parallelschaltung definieren, miteinander gekoppelt werden.
  • Wie in 4 dargestellt, wird der LS-Steuerschaltung (435) ein Impulssignal LX, das ein komplementäres Signal zum HX-Eingangssignal und für die gleichen Zeitsteuerungsinformationen repräsentativ sein kann, bereitgestellt, um einen Gate-Steuerimpuls bei einer Spannung zu erzeugen, die für den EIN/AUS-Zustand des LS-Transistors T1 geeignet ist. Gemäß einer Ausführungsform der vorliegenden Erfindung kann die LS-Steuerschaltung (435) ähnlich (z.B. gleich) sein wie die Kombinationsschaltungen (425, 455), die zum Steuern des HS-Transistors T2 verwendet werden, um eine Verarbeitungszeitverzögerung des LX-Signals durch die LS-Steuerschaltung (435) bereitzustellen, die im Wesentlichen gleich einer ist, die dem HX-Signal durch die HS-Steuerschaltung (420, 425, 455) bereitgestellt wird. Weitere Implementierungsdetails des LS-Steuerstromkreises (435) können daher entfallen.
  • 5A zeigt eine exemplarische Ausführungsform gemäß der vorliegenden Erfindung der parallelen resistiv-kapazitiven Kopplung (420), umfassend einen Widerstand R20 in Parallelschaltung mit einem Kondensator C20, die zum Übertragen von Flankeninformationen und DC-Pegelinformationen des Eingangsimpulssignals Impuls verwendet werden. Die schnelle Ansprechzeit des Kondensators C20 überträgt genaue Flankeninformationen des Impulssignals Impuls an den HS-Pegelschieber (425), während der Widerstand R20 einen Übertragungsweg für die DC-Pegelinformationen des Impulssignals an den HS-Pegelschieber (425) bereitstellt. Wie bereits erwähnt, wird der Kondensator C20 zum Absenken der Hochspannungs-VIN verwendet und ermöglicht somit den sicheren Betrieb der Niederspannungstransistoren des HS-Pegelschiebers (425). Darüber hinaus senkt der Widerstand R20 die Hochspannung VIN und ermöglicht damit auch den sicheren Betrieb der Niederspannungstransistoren des HS-Pegelschiebers 425.
  • Die parallele resistiv-kapazitive Kopplung (420) wird durch ein paralleles resistiv-kapazitives Netzwerk ergänzt, das einen Widerstand RTOP und einen Kondensator CTOP umfasst, die ebenfalls parallel geschaltet sind, mit einem ersten gemeinsamen Knoten, der mit der fliegenden Versorgung Vdd2+SW gekoppelt ist, und einem zweiten gemeinsamen Knoten, der mit einem gemeinsamen Knoten der resistiv-kapazitiven Kopplung (420) gekoppelt ist, wo ein erfasster Impuls bereitgestellt wird.
  • Unter fortgesetzter Bezugnahme auf die parallele resistiv-kapazitive Kopplung gemäß der vorliegenden Erfindung, wie in 5A dargestellt, würde der Fachmann erkennen, dass die Kopplung zwischen der parallelen resistiv-kapazitiven Kopplung (420) und dem parallelen resistiv-kapazitiven Netzwerk (RTOP , CTOP ) einen kapazitiven Spannungsteiler (C20, CTOP ), der eine transiente (dynamische) Spannungsantwort zur Erzeugung von Flanken des erfassten Impulses erzeugt, und einen resistiven Spannungsteiler (R20, RTOP ), der eine statische Spannungsantwort zur Erzeugung eines Gleichspannungspegels des erfassten Impulses erzeugt, ausbildet. Gemäß einer Ausführungsform der vorliegenden Erfindung kann ein Kapazitätsverhältnis von CTOP/C20 umgekehrt proportional oder annähernd umgekehrt proportional zu einem Widerstandsverhältnis von RTOP/R20 sein, um einen sanften Übergang zwischen dem transienten und dem statischen Verhalten zu ermöglichen und dadurch einen erfassten Impuls ähnlich der Form des Eingangsimpulses (wie in 5B dargestellt) mit einer reduzierten Amplitude (Differenz zwischen Nieder- und Hochspannungspegel) zu erzeugen.
  • Der Fachmann würde erkennen, dass die monolithische Integration des Gate-Treibers (410) von 4, einschließlich der parallelen resistiv-kapazitiven Kopplung (420), Grenzen für die Stehspannung des Kondensators C20 setzen kann. Es kann daher wünschenswert sein, den einzelnen Kondensator (C20) durch eine Vielzahl von in Reihe geschalteten Kondensatoren zu ersetzen, um eine höhere kombinierte Stehspannung in einer integrierten Konfiguration zu ermöglichen, wie in 5C dargestellt. Bei der in 5C dargestellten Konfiguration kann die Gesamtkapazität der in Reihe geschalteten Kondensatoren (C201 , C202 , ....., C20n ) gemäß dem oben mit Bezug auf 5A beschriebenen Wert des Kondensators C20 gebildet werden. Außerdem kann der Gesamtwiderstand der in Reihe geschalteten Widerstände (R201 , R202 , ...., R20n ) entsprechend dem Wert des Widerstandes R20 gebildet werden. Der Fachmann würde erkennen, dass auch andere parallele resistiv-kapazitive Kopplungskonfigurationen basierend auf den in 5A und 5B dargestellten Konfigurationen möglich sind, wobei eine kapazitive Kopplung verwendet wird, um eine transiente Spannungsantwort zum Regenerieren von Flanken eines erfassten Impulses herzustellen, und eine resistive Kopplung verwendet wird, um eine statische Spannungsantwort zum Regenerieren eines Gleichspannungspegels des erfassten Impulses zu erzeugen. Wie hierin verwendet, bezieht sich die „äquivalente Kapazität“ der parallelen resistiv-kapazitiven Kopplung (420) auf die Gesamtkapazität der in Reihe geschalteten Kondensatoren (C201 , C202 , ...., C20n ) und kann durch einen einzelnen Kondensator C20 mit der äquivalenten Kapazität dargestellt werden, wie in 5A dargestellt.
  • Mit weiterem Bezug auf 5C ist zu beachten, dass die Nummern der Serienelemente von R20i und C20i zwar unterschiedlich sein können und dennoch eine funktionsfähige Konfiguration bereitstellen. In einigen Ausführungsformen sind jedoch aus Gründen der Robustheit und Zuverlässigkeit „schwebende“ Zwischenknoten der in Reihe geschalteten Kondensatoren C20i möglicherweise nicht erwünscht. Wenn es einen kapazitiven Knoten gibt, der nicht mit einem Widerstand verbunden ist, wäre die Gleichspannung an diesem kapazitiven Knoten von einem sehr kleinen und sehr variablen Leckstrom eines zugehörigen Kondensators abhängig. Dieser Leckstrom kann wiederum zu fehlangepasst Spannungsabfällen an den Kondensatoren C20i führen, wobei beispielsweise ein Kondensator einen großen Abfall und ein anderer Kondensator einen kleineren Abfall aufweisen kann. Die Nennspannung des Kondensators in Anbetracht des großen Spannungsabfalls ist daher auszusetzen.
  • Mit weiterem Bezug auf 5C würde der Fachmann verstehen, dass, da der Kondensator C20 die Spannung VIN oder eine Spannung im Wesentlichen gleich VIN absenkt, das Kapazitätsverhältnis CTOP/C20 groß genug sein sollte und daher auch das Widerstandsverhältnis R20/RTOP groß genug sein sollte, um die absolute Spannung des erfassten Impulses Impulserfassung zwischen dem Bereich fliegender Spannung (SW, Vdd2 + SW) unter allen Betriebsbedingungen aufrechtzuerhalten. Wenn beispielsweise in Bezug auf 5A der SW-Knoten von 0 Volt auf 100 Volt wechselt und Vdd2 gleich 5 Volt ist, dann sollte das Kapazitätsverhältnis CTOP/C20 größer als 105/5 = 21 sein. Die folgende Tabelle A zeigt die Amplitude (Spannung) des erfassten Impulssignals Impulserfassung für den Fall, dass das Kapazitätsverhältnis CTOP/C20 gleich 21 ist, der SW-Knoten von 0 Volt auf 100 Volt wechselt und Vdd2 gleich 5 Volt ist. Tabelle A
    Spannung Eingangspuls Spannung SW-Knoten Spannung Impulserkennung
    0 Volt 0 Volt 4,762 Volt
    5 Volt 0 Volt 5 Volt
    0 Volt 100 Volt 100 Volt
    5 Volt 100 Volt 100,238 Volt
  • Der HS-Pegelschieber nach der vorliegenden Erfindung ist in der Lage, Impulssignale mit niedriger Amplitude im Betrieb innerhalb des Bereichs fliegender Spannung (SW, Vdd2 + SW) präzise zu verarbeiten. Wie in der Tabelle des obigen Beispiels dargestellt, wird die absolute Spannung des erfassten Impulses exakt und ohne Spielraum zwischen dem Bereich fliegender Spannung (SW und Vdd2 + SW) gehalten. In der Praxis wird eine gewisse Aussteuerungsreserve abseits der Versorgungsschienen benötigt, was bedeutet, dass das tatsächliche CTOP/C20-Verhältnis größer als 21 wäre, um die Spannung des erfassten Impulses auf über 100 Volt zu bringen, wenn SW bei 100 Volt liegt. Eine zusätzliche Vorspannungsschaltung kann erforderlich sein, um die Spannung des erfassten Impulses unter 5 Volt zu senken, wenn SW bei 0 Volt liegt, was später beschrieben wird. Ein weiterer Vorteil des HS-Pegelschiebers nach der vorliegenden Erfindung ist seine Fähigkeit, die Impulssignale mit niedriger Amplitude bei hohen Anstiegsraten der fliegenden Referenzspannung SW, die im exemplarischen Fall von 0 Volt auf 100 Volt umschalten kann, präzise zu verarbeiten.
  • 6A stellt eine Ausführungsform gemäß der vorliegenden Erfindung eines HS-Pegelschiebers (425) mit der vorstehend beschriebenen parallelwiderstandskapazitiven Kopplung (420) dar, wobei ein fliegender Komparator COMP, der ausschließlich Niederspannungstransistoren umfasst, verwendet wird, um die durch die Kombination der parallelen, resistiv-kapazitiven Kopplung (420) und des zugehörigen parallelen, resistiv-kapazitiven Netzwerks (RTOP , CTOP ) erzeugten Impulssignale mit niedriger Amplitude präzise zu verarbeiten. Wie hierin verwendet, bezieht sich der Ausdruck „fliegender Komparator“ auf einen Komparator, der in einem Bereichs fliegender Spannung arbeitet, wie beispielsweise dem durch Schaltspannungen (SW, Vdd2+SW) definiertenBereichs fliegender Spannung, in dem SW von 0 Volt auf 100 Volt und umgekehrt umschalten kann, und ausschließlich Niederdurchbruchspannungstransistoren umfasst. Der Fachmann würde die Vorteile eines solchen fliegenden Komparators zu schätzen wissen, der bei der Steuerung der Hochspannungshalbleiterbauelemente (T1, T2) zusätzliche Präzision (z.B. Timing) und Flexibilität (z.B. großer Bereich des Ausgangs-Tastverhältnisses bei kurzen Impulsen) ermöglicht. Weitere Details zur Implementierung des fliegenden Komparators COMP gemäß der vorliegenden Erfindung sind in den folgenden Abschnitten aufgeführt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung kann der fliegende Komparator COMP mit einem Differenzsignal versehen werden, das durch Übertragen komplementärer Eingangsimpulse (IN_A, IN_B) durch entsprechende parallele resistiv-kapazitive Kopplungen (420) erhalten wird, wie in 6A dargestellt. Die komplementären Eingangsimpulse (IN_A, IN_B) können durch Verarbeitung des an dem Eingangsanschluss IN des in 4 dargestellten Gate-Treibers (410) bereitgestellten Eingangssignals erhalten werden, in diesem Fall ist das Eingangssignal HX = (IN_A, IN B). Alternativ kann das Eingangssignal HX ein einzelnes Signal sein und kann die Erzeugung der komplementären Eingangsimpulse (IN_A, IN_B) innerhalb einer separaten Schaltung erfolgen (nicht dargestellt). Der fliegende Komparator COMP gibt komplementäre Ausgangssignale (OUT_A, OUT B) mit ausreichend großen Amplitudenpegeln zur Weiterverarbeitung durch transistorgestützte Logikgatter (428) des HS-Pegelschiebers (425) aus.
  • Wie in 6A zu sehen ist, wird jeder der Eingangsimpulse (IN_A, IN_B) durch eine entsprechende parallele resistiv-kapazitive Kopplung (420) übertragen, die mit einem jeweiligen parallel resistiv-kapazitiven Netzwerk (RTOP , CTOP ) gekoppelt ist. Daher wird jeder dieser Eingangsimpulse einer gleichen Verarbeitung unterzogen, wie sie in Bezug auf die oben diskutierten 5A, 5B, 5C beschrieben ist. Wie in 6A zu sehen ist, sind gemeinsame Knoten zwischen jeder parallelen resistiv-kapazitiven Kopplung (420) und dem jeweiligen parallelen resistiv-kapazitiven Netzwerk (RTOP , CTOP ) mit den positiven/negativen Eingängen (auch als nicht-invertierende/invertierende Eingänge bezeichnet) des fliegenden Komparators COMP verbunden. Es ist zu beachten, dass die im statischen Spannungsbereich (GND, Vdd1) erzeugten Eingangsimpulse (IN_A, IN_B) zwischen einem niedrigen Spannungspegel (z.B. 0 Volt) und einem hohen (Schienen-)Spannungspegel (z.B. Vdd1) arbeiten können. Gemäß einer exemplarischen Ausführungsform kann Vdd1 in einem Bereich von 2,5 Volt bis 5 Volt liegen. Gemäß einer exemplarischen Ausführungsform kann Vdd2 in einem Bereich von 2,5 Volt bis 5 Volt liegen und kann die Schaltspannung am Knoten SW kann zwischen 0 Volt und 100 Volt wechseln. Es ist zu beachten, dass solche exemplarischen Spannungen nicht als Einschränkung des Umfangs der vorliegenden Erfindung angesehen werden sollten, da der Fachmann weiß, wie verschiedene Spannungen basierend auf festgelegten Designzielen und Parametern auszuwählen sind. So kann beispielsweise die Schaltspannung am Knoten SW auf eine beliebige Hochspannung von mehr als 12 Volt umschalten und kann die äquivalente Kapazität C20 einer entsprechenden parallelen, resitiv-kapazitiven Kopplung (420) bei Bedarf entsprechend angepasst werden.
  • Der Fachmann weiss genau, dass eine Eingangsstufe eines Komparators, wie beispielsweise der fliegende Komparators COMP von 6A, über einen bestimmten Bereich der Gleichtaktspannung seines differentiellen Eingangssignals arbeiten kann. Der Fachmann weiss genau, dass die Gleichtaktspannung der Gleichspannungspegel eines Eingangssignals zum Komparator in Bezug auf die Referenzspannung (z.B. Spannung am Knoten SW) ist. Daher sollte für den ordnungsgemäßen Betrieb des fliegenden Komparators COMP die Gleichtaktspannung des differentiellen Eingangs zum fliegenden Komparator COMP, wie sie von den gemeinsamen Knoten zwischen der parallelen resistiv-kapazitiven Kopplung (420) und dem parallel resistiv-kapazitiven Netzwerk (RTOP , CTOP ) bereitgestellt wird, unabhängig von einem Schaltpegel des Bereichs fliegender Spannung (SW, Vdd2+SW) innerhalb eines akzeptablen Betriebsspannungsbereichs des fliegenden Komparators COMP bleiben.
  • Daraus folgt, dass gemäß einer Ausführungsform der vorliegenden Erfindung das Kapazitätsverhältnis CTOP/C20 und das Widerstandsverhältnis RTOP/R20 konfiguriert sind, um den positiven/negativen Eingängen des fliegenden Komparators COMP basierend auf den Eingangsimpulsen (IN_A, IN_B) erfasste Impulse mit Spannungspegeln bereitzustellen, die innerhalb des zulässigen Betriebsspannungsbereichs des fliegenden Komparators COMP liegen. Da die Verhältnisse auch die Amplitude des differentiellen Eingangssignals zum fliegenden Komparator beeinflussen, können gemäß einigen exemplarischen Ausführungsformen der vorliegenden Erfindung solche Verhältnisse konfiguriert werden, um Gleichtaktspannungspegel des differentiellen Eingangssignals bereitzustellen, die innerhalb des zulässigen Betriebsspannungsbereichs des fliegenden Komparators liegen, während gleichzeitig eine möglichst große Amplitude des differentiellen Eingangssignals zum fliegenden Komparator bereitgestellt wird. Der Fachmann würde erkennen, dass die Auswahl der Verhältnisse auf der Grundlage des Hochspannungspegels des Bereichs fliegender Spannung (SW, Vdd2+SW), z.B. (100 Volt, 105 Volt), sowohl Bedingungen für den Gleichtaktspannungsbereich als auch die Amplitude des differenziellen Signals für den Niederspannungspegel des Bereichs fliegender Spannung (z.B. 0 Volt, 5 Volt) erfüllen würde. Die Kapazitäten von CTOP und C20 können auch im Hinblick auf jede parasitäre Kapazität angepasst werden, die in einem endgültigen Layout des Pegelschiebers gemäß den vorliegenden Lehren vorhanden sein kann. In diesem Fall können, wie vorstehend erwähnt, die Verhältnisse CTOP/C20 und RTOP/R20 so gewählt werden, dass sie angesichts der parasitären Kapazität etwa umgekehrt proportional sind. Es sei darauf hingewiesen, dass eine solche Beziehung umgekehrter Proportionalität nicht exakt sein muss, sondern als Annäherung betrachtet werden muss.
  • Der Fachmann würde auch erkennen, dass die Auswahl der Verhältnisse für einen bestimmten Hochspannungspegel des Bereichs fliegender Spannung (SW, Vdd2+SW), z.B. (100 Volt, 105 Volt), um Gleichtaktspannungspegel des differenziellen Eingangssignals bereitzustellen, die innerhalb des zulässigen Betriebsspannungsbereichs des fliegenden Komparators COMP liegen, solche ausgewählten Verhältnisse auch den Anforderungen des fliegenden Komparators an den Betriebsspannungsbereich für niedrigere Hochspannungspegel, wie z.B. (50 Volt, 55 Volt), entsprechen würden. In solchen Fällen, in denen niedrigere Hochspannungspegel vorgesehen sind, kann es wünschenswert, aber nicht notwendig sein, die Amplitude des differentiellen Eingangssignals zum fliegenden Komparator zu erhöhen. Gemäß einer Ausführungsform der vorliegenden Erfindung kann eine solche erhöhte Amplitude des differentiellen Eingangssignals über Ladungspumpenschaltungen (215a, 215b) bereitgestellt werden, die den Spannungspegel der komplementären Eingangsimpulse (IN_A, IN_B) erhöhen, wie in 6B dargestellt.
  • Die programmierbaren Ladungspumpenschaltungen (215a, 215b) können auch verwendet werden, um die Spannungspegel der komplementären Eingänge (IN_A, IN_B) programmgesteuert entsprechend den unterschiedlichen Werten des Hochspannungspegels des Bereichs fliegender Spannung (SW, Vdd2+SW) anzupassen. Dies kann den Betrieb bei höheren Hochspannungspegeln (z.B. 200-300 Volt und höher) ermöglichen, indem eine Amplitudenreduktion des differentiellen Eingangssignals zum fliegenden Komparator aufgrund eines erforderlichen höheren Kapazitätsverhältnisses CTOP/C20 mit einer Erhöhung der Amplitude der Eingangsimpulse (IN_A, IN_B) kompensiert wird, wodurch eine Amplitude des differentiellen Eingangssignals auf einem für den fliegenden Komparator COMP erkennbaren Pegel effektiv bereitgestellt wird. Es ist zu beachten, dass, obwohl 6B die Ladungspumpenschaltungen (215a, 215b) als Teil des gemeinsamen Eingangslogikblocks (215) darstellt, eine solche exemplarische Aufteilung nicht als Einschränkung des Umfangs der vorliegenden Erfindung angesehen werden sollte, da der Fachmann erkennen würde, dass die Ladungspumpen (215a, 215b) auch Teil der HS-Steuerungsschaltung (420, 425, 455) sein können, wie in 6C dargestellt. Im Allgemeinen würde der Fachmann wissen, wie man die in der vorliegenden Anmeldung diskutierten Schaltungen auf der Grundlage spezifischer Anwendungen und Konfektionierung aufteilt. Daher sollte die in den verschiedenen Figuren der vorliegenden Anmeldung dargestellte Aufteilung nicht als Einschränkung des Umfangs der vorliegenden Erfindung angesehen werden.
  • Mit weiterem Bezug auf den HS-Pegelschieber (425) gemäß der vorliegenden Erfindung der in 6A dargestellt ist, werden Vorspannungspunkte (z.B. Spannungen) einer Eingangsstufe des fliegenden Komparators COMP durch ein paralleles resistiv-kapazitives Netzwerk (RBIAS , CBIAS ) bereitgestellt, das mit den positiven/negativen Eingängen des fliegenden Komparators COMP gekoppelt ist. Die schnelle Reaktionszeit des Kondensators CBIAS ermöglicht eine schnelle Verfolgung der Vorspannungspunkte als Reaktion auf ein Flugereignis des Bereichs fliegender Spannung (SW, Vdd2+SW), während der Widerstand RBIAS die Aufrechterhaltung der Vorspannungspunkte basierend auf festgelegten Spannungspegeln des Bereichs fliegender Spannung (SW, Vdd2+SW) ermöglicht. Der Fachmann würde erkennen, dass solche Vorspannpunkte an den positiven/negativen Eingängen des fliegenden Komparators COMP Spannungspegel herstellen, die im Betriebsspannungsbereich des oben beschriebenen fliegenden Komparators COMP bleiben.
  • Weitere Details des HS-Pegelschiebers (425) gemäß der vorliegenden Erfindung sind in 7 dargestellt. Insbesondere stellt 7 innere Schaltungsblöcke des fliegenden Komparator COMP dar, dem Fachmann bekannt sind. Wie in 7 zu sehen ist, können solche inneren Schaltungsblöcke eine Eingangsstufe und eine Ausgangsstufe beinhalten. Die Eingangsstufe umfasst Transistoren (M1, M2, M3) und eine Lastschaltung zum Bereitstellen einer Last (z.B. passiv, aktiv) für das differentielle Eingangssignal und ist mit den positiven/negativen Eingangsanschlüssen (bezeichnet +, - in 7) des Komparators COMP zum Empfangen des differentiellen Eingangssignals (z.B. über die Transistoren M1, M2) gekoppelt. Die Ausgangsstufe wird als Ausgangsstufe A mit Transistoren (M4, M6) und eine Ausgangsstufe B mit Transistoren (M7, M8) dargestellt, wobei die Ausgangsstufe A und die Ausgangsstufe B mit den jeweiligen Ausgangsanschlüssen des Komparators COMP gekoppelt sind, um die komplementären Ausgangssignale (OUT_A, OUT_B) über Transistoren (M4, M7) auszugeben. Andere Transistoren, wie z.B. Transistoren (M3, M5, M6, M8) können beispielsweise verwendet werden, um den verschiedenen inneren Schaltungsblöcken (z.B. der Eingangsstufe und der Ausgangsstufe) eine Stromvorspannung zuzuführen. Es ist zu beachten, dass das Innenleben eines Komparators dem Fachmann gut bekannt ist und nicht im Bereich der vorliegenden Erfindung liegt.
  • Mit weiterem Bezug auf 7 sind die verschiedenen Transistoren (z.B. M1-M7), die gemäß der vorliegenden Erfindung in den inneren Schaltungsblöcken des fliegenden Komparators verwendet werden, ausschließlich Niederspannungstransistoren, die beispielsweise der Niederspannung Vdd2 (z.B. 2,5 Volt bis 5 Volt) widerstehen können. Der Fachmann weiss genau, dass ein analoger Komparator, wie etwa der fliegende Komparator COMP, Stromvorspannungsschaltungen umfasst, die Bedingungen schaffen, unter denen Niederspannungstransistoren des fliegenden Komparators COMP hochohmige Knoten (z.B. Gate, Drain, Source) in Bezug auf die Versorgungsspannung aufweisen können. Einige dieser Transistoren können auch Knoten mit niedriger Impedanz in Bezug auf die Versorgungsspannung aufweisen.
  • Daher und unter Bezugnahme auf 8A, würde in einem Fall, in dem die Versorgungsspannung von einer ersten Spannung (z.B. Vdd2 = 5 Volt) auf eine zweite Spannung (z.B. Vdd2 + SW = 105 Volt) in einer Zeit (z.B. 1 ns), die kürzer als eine Spannungsreaktionszeit eines hochohmigen Knotens eines Niederspannungstransistors M81 ist, die Spannung am hochohmigen Knoten die Spannung an einem niederohmigen Knoten (mit einer schnellen Spannungsantwortzeit, die beispielsweise über eine kapazitive Kopplung an die fliegende Spannung erhalten wird) verzögern. Die Verzögerung in der Spannung zwischen den beiden Knoten kann daher einen Spannungsabfall über den beiden Knoten des Transistors verursachen, der wesentlich größer ist als eine Widerstands- (z.B. DurchbruchSpannung des Transistors, wodurch auf einen Gate-Durchbruch (TDDB) oder eine Injektion von Ladungsträgern mit hoher kinetischer Energie (Hot Carrier Injection HCI) bezogene Zuverlässigkeitsprobleme des Transistors M81 verursacht werden. Daraus folgt, dass gemäß einer Ausführungsform der vorliegenden Erfindung Klemmen, die ausschließlich Niederspannungstransistoren umfassen, strategisch über solche niederohmigen und hochohmigen Knoten von Bauelementen innerhalb des fliegenden Komparators COMP der vorliegenden Erfindung verwendet werden, wodurch ein sicherer Betrieb der Niederspannungsbauelementen trotz einer hohen Anstiegsrate der fliegenden Versorgung ermöglicht wird. Dies ist in 8B dargestellt. Diese Klemmen können entweder an eine obere lokale Versorgungsschiene (z.B. Vdd2 + SW), als obere Klemmen bezeichnet, oder an eine untere lokale Versorgungsschiene (z.B. SW), als untere Klemmen bezeichnet, gekoppelt werden.
  • Unter Bezugnahme auf 8B fungiert ein Niederspannungstransistor M82 als Klemme gemäß der vorliegenden Erfindung, um den Hochimpedanzknoten des Niederspannungstransistors M81 auf die fliegende Spannung (Vdd2 + SW) zu ziehen, wenn eine Spannungsdifferenz zwischen dem Hochimpedanzknoten und dem Niederimpedanzknoten des Transistors M81 ausreichend niedrig oder negativ wird (während er innerhalb einer Stehspannung des Transistors bleibt), um den Klemmtransistor M82 anzusteuern. Es ist zu beachten, dass der Niederspannungstransistor M81 jeder beliebige Niederspannungstransistor innerhalb des fliegenden Komparators COMP sein kann, der eine Kombination aus hochohmigen und niederohmigen Knoten in Bezug auf die fliegende Spannung aufweist. Mit anderen Worten, das Klemmen gemäß der vorliegenden Erfindung kann für andere Knoten als Knoten, die der Eingangsstufe des in 7 dargestellten fliegenden Komparators zugeordnet sind, vorgesehen sein. Der Fachmann würde die Vorteile der Verwendung von Niederspannungstransistoren (z.B. M82) zur Bereitstellung einer Klemmfunktion gemäß der vorliegenden Erfindung schätzen und somit keine Hochspannungsbauelemente, wie z.B. Hochspannungsgleichrichter, wie sie in der Technik bekannt sind, benötigen. Es ist auch zu beachten, dass der niederohmige Knoten des Transistors M81, der eine Gate-Kapazität Cg aufweist, nur bei einem schnellen Übergang der Schaltspannung SW als niederohmig angesehen werden kann. Auch der hochohmige Knoten des Transistors M81 kann nur dann als hochohmig angesehen werden, wenn die Spannung an diesem Knoten abnimmt, um den Transistor M81 AUS zu schalten (z.B. Vgs > Vth ), andernfalls ist dieser Knoten ein niederohmiger Knoten (z.B. Vgs < Vth ).
  • Gemäß einigen exemplarischen Ausführungsformen kann die Niederspannung Vdd2 des Bereichs fliegender Spannung (SW, Vdd2+SW) größer sein als die Spannungsfestigkeit der im HS-Pegelschieber (425) verwendeten Niederspannungstransistoren gemäß den vorliegenden Lehren. Gemäß einem nicht einschränkenden exemplarischen Fall kann die Spannungsfestigkeit der Niederspannungstransistoren 2,5 Volt und kann die Spannung Vdd2 etwa 5 Volt betragen. Dementsprechend können zum Schutz der Niederspannungstransistoren des fliegenden Komparators COMP und anderer Schaltungen innerhalb des HS-Pegelschiebers (425) Kaskodentransistorkonfigurationen, wie sie dem Fachmann bekannt sind, verwendet werden, um die Spannung Vdd2 auf mehr als einen Niederspannungstransistor zu verteilen, so dass kein Transistor einer höheren Spannung als seiner Spannungsfestigkeit ausgesetzt wird. Dies ist in 9A dargestellt, wobei die (differentielle) Eingangsstufe des fliegenden Komparators COMP eine (differentielle) Kaskodenstufe mit Transistoren (M11, M12) umfasst, die die Spannung Vdd2 weiter auf die Transistoren des fliegenden Komparators COMP aufteilt, so dass kein Transistor einer höheren Spannung als seiner Spannungsfestigkeit ausgesetzt wird. Wie in 9A dargestellt, kann ein separates paralleles resistiv-kapazitives Netzwerk (RBIAS , CBIAS ) für Vorspannungstransistoren der Kaskadenstufe vorgesehen werden.
  • Eine weitere Spannungsbegrenzung über zwei beliebige Knoten der im fliegenden Komparator COMP und anderen Schaltungen innerhalb des HS-Pegelschiebers (425) verwendeten Niederspannungstransistoren gemäß den vorliegenden Lehren kann durch Vorspannen zugehöriger interner Transistoren über eine Mittelschiene Flugvorspannung VMID basierend auf dem Bereich fliegender Spannung (SW, Vdd2+SW) erfolgen. Die fliegende Vorspannung der MittelschieneVMID kann so konfiguriert werden, dass sie auf einem Spannungspegel ½ * Vdd2 über der am Knoten SW bereitgestellten fliegende Referenzspannung liegt. Wenn beispielsweise die fliegende Referenzspannung am Knoten SW von 0 Volt auf 100 Volt fliegt und Vdd2 gleich 5 Volt ist, dann fliegt die fliegende Vorspannung der Mittelschiene VMID von 2,5 Volt auf 102,5 Volt. Wie in 9A dargestellt, werden Transistoren (M13, M14, M16, M17, M18) mit der fliegende Vorspannung der MittelschieneVMID vorgespannt, die dem fliegenden Komparator COMP zur Verfügung gestellt wird.
  • 9A zeigt die fliegende Vorspannung der Mittelschiene VMID, die den Gates der internen Niederspannungstransistoren des fliegenden Komparators COMP zugeführt wird, um den Spannungsabfall über zwei beliebige Knoten der Niederspannungstransistoren auf die zugehörige Spannungsfestigkeit der Transistoren (z.B. 2,5 Volt) zu begrenzen, während der fliegende Komparator COMP aus dem Bereich der fliegenden Spannung (SW, Vdd2+SW) betrieben wird, wobei Vdd2 größer als die Stehspannung ist (z.B. Vdd2 = 5 Volt). Wie in 9A zu sehen ist, können durch Vorspannen der Ausgangsstufe des fliegenden Komparators COMP mit der Mittelschienen-Vorspannung VMID komplementäre Ausgangssignale (OUT_2A, OUT_2B) innerhalb der Pegel SW und ½ * Vdd2 betrieben werden. Ebenso stellt 9B ein Logikgatter (900) dar, das im Bereich fliegender Spannung (SW, Vdd2+SW) arbeitet und Niederspannungstransistoren M91-M94 mit einer Spannungsfestigkeit von (½ * Vdd2) umfasst, wobei die fliegende Spannung der Mittelschienen VMID die Transistoren M92, M93 so vorspannt, dass sie die Spannung über zwei beliebige Knoten der Transistoren M91-M94 unabhängig von einer Ausgangszustandsbedingung an dem Ausgangsanschluss OUT außerhalb des Logikgates (900) begrenzt.
  • Unter weiterer Bezugnahme auf das Logikgatter (900) von 9B würde der Fachmann erkennen, dass die Transistoren M91, M92 als ein Logikwechselrichter mit einem Eingang IN1 , der innerhalb des Bereichs der fliegenden Spannung (SW+ ½* Vdd2, SW+Vdd2) arbeitet und die Transistoren M93, M94 als ein Logikwechselrichter mit einem Eingang, der IN2 innerhalb des Betriebsspannungsbereichs (SW, SW+ ½* Vdd2) arbeitet, betrachtet werden können. Wie in 9B zu sehen ist, befindet sich der Ausgangszustand an dem OUT-Anschluss in einem hohen Zustand mit einem entsprechenden Spannungspegel von Vdd2 + SW, wenn beide Eingänge IN1 , IN2 in ihrem niedrigen Zustand sind, und befindet sich der Ausgangszustand an dem OUT-Anschluss in einem niedrigen Zustand mit einem entsprechenden Spannungspegel von SW, wenn beide Eingänge IN1 , IN2 in ihrem hohen Zustand sind. Der Fachmann würde erkennen, dass für eine Kombination von Eingangslogikzuständen (IN1 , IN2) = (High, Low) ein Spannungspegel am OUT-Anschluss bei SW+ ½*Vdd2 liegen kann.
  • Es liegt in der Fähigkeit des Fachmanns, auf der Grundlage der vorstehend erläuterten exemplarischen Logikwechselrichter von 9B Logikgatter mit unterschiedlichen Funktionalitäten (AND, NAND, NOR, OR, etc.) zu entwerfen, die entweder auf Bereichen fliegender Spannung von (SW+ ½* Vdd2, SW+Vdd2) oder (SW, SW+ ½* Vdd2) betrieben werden, wobei die fliegende Spannung der Mittelschiene VMID verwendet wird, um Transistoren mit einer Spannungsfestigkeit von weniger als der Vdd2-Spannung vorzuspannen. Daraus folgt, dass die Logikgatter (428) des in 6A dargestellten HS-Pegelschiebers (425) so ausgelegt sein können, dass sie entweder auf Bereichen fliegender Spannung von (SW+ ½* Vdd2, SW+Vdd2) oder (SW, SW+ ½* Vdd2) betrieben werden können. Gemäß einigen exemplarischen Ausführungsformen können separate Pegelschieber verwendet werden, um die Logikschienen zu verschieben. Diese Art von Pegelschiebern, die eine feste Spannungsverschiebung aufweisen (z.B. 0-2,5V bis 2,5-5V), sind dem Fachmann bekannt.
  • Der fliegende Komparator COMP verfügt über komplementäre Ausgangssignale (OUT_A, OUT_B), die hochohmig sind. Während eines schnellen fliegenden SW-Ereignisses kommen diese beiden Ausgänge im Allgemeinen zusammen (d.h. erreichen einen im Wesentlichen gleichen Wert, während der Bereich fliegender Spannung fliegt). Wenn beispielsweise OUT_A = logisch 0 und OUT_B = logisch 1 ist, würde, wenn SW hoch fliegt (d.h. von 0 Volt auf 100 Volt umschaltet) dies dazu führen, dass die OUT_B von logisch 1 auf logisch 0 fällt und eine untere Klemme während der Schalttransiente aktiviert. Umgekehrt würde, wenn SWniedrig fliegt (d.h. von 100 Volt auf 0 Volt umschaltet) dazu führen, dass OUT_A von logisch 0 auf logisch 1 übergeht und während des Schalttransienten eine obere Klemme aktiviert. Effektiv ist während des fliegenden SW-Ereignisses OUT_A - OUT B = 0, wie im Zeitdiagramm von 10A dargestellt. Dadurch kann wiederum ein Schaltereignis am Schaltknoten SW über das Differenzsignal identifiziert, was es ermöglicht, während einer Verarbeitungsphase durch die Logikgatter (428 von 6A) des Ausgangssignals OUT danach zu handeln. Mit anderen Worten, das Klemmen der hochohmigen Knoten des fliegenden Komparators COMP zusammen mit der Logikschaltung um eine Verriegelung herum nach den vorliegenden Lehren erzeugt einen filterartigen Block, der unerwünschte Störungen während eines Schaltereignisses beseitigt.
  • Daraus folgt, dass durch die Gestaltung einer Logik, die konfiguriert ist, nur auf Werte des Differenzsignals OUT_A - OUT_B ungleich Null zu wirken (und somit Nullwerte abzulehnen), ein Ausgangssignal OUT des HS-Pegelschiebers (425) gemäß der vorliegenden Erfindung bereitgestellt werden kann, das gegen jegliche Auswirkungen von Schaltereignissen am Schaltknoten SW immun ist. Eine solche exemplarische Logikschaltung ist in 10B dargestellt, wobei ein SR-(Set-Reset)-Latch bzw. Halteglied oder Verriegelung (130) verwendet wird, um nur auf nicht verschwindende Werte des Differenzsignals OUT_A - OUT_B einzuwirken. Der Fachmann ist sich des Prinzips der Funktionsweise und Funktion der Verriegelung (130) bewusst, einschließlich ihrer beiden stabilen Ausgangszustände, die über komplementäre Eingangspegel zur SR-Verriegelung (130) ausgewählt werden. Hilfslogikgatter, einschließlich Wechselrichtergatter (110, 115), NAND-Gatter (120, 125) und UND-Gatter (140) ergänzen die SR-Verriegelung (130), um eine gewünschte Funktionalität der Logikgatterschaltung (428) gemäß dem Zeitdiagramm von 10A bereitzustellen. Es ist zu beachten, dass die in 10B dargestellten Logikgatter ausschließlich Niederspannungstransistoren mit einer Spannungsfestigkeit (z.B. ½ * Vdd2) aufweisen können, die kleiner als die Spannung Vdd2 (z.B. 5 Volt) ist. Daher können solche Logikgatter, wie vorstehend mit Bezug auf 9B beschrieben, über eines von (SW, ½ * Vdd2 + SW) oder (½ * Vdd2 + SW, Vdd2 + SW) betrieben werden.
  • Gemäß einer exemplarischen Ausführungsform der vorliegenden Erfindung können die in 10B dargestellten Logikgatter über (SW, ½ * Vdd2 + SW) arbeiten. Wie im entsprechenden Zeitdiagramm von 10A zu sehen ist, tritt bei einer Mittelspannung zwischen 0 Volt und 2,5 Volt (z.B. 1,25 Volt) des Differenzsignals OUT_A - OUT_B ein Auslösepunkt der Logikgatter für die Hinterflanke des OUT-Signals bei einer Mittelspannung zwischen -2,5 Volt und 0 Volt (z.B. -1,25 Volt) des Differenzsignals OUT_A - OUT_B auf. Diese große Hysterese (+1,25 - (-1,25) = 2,5 Volt), die durch die Auslösepunkte bereitgestellt wird, ermöglicht einen robusten Aufbau der Logik-Gatterschaltung (428) gemäß der vorliegenden Erfindung.
  • Es ist zu beachten, dass das Zeitdiagramm von 10A als eine vereinfachte Darstellung der Funktion der Logikschaltung (428) von 10B basierend auf dem Differenzsignal OUT_A - OUT_B betrachtet werden kann, was grob einer Hysterese von 2,5 Volt entspricht, um zu verhindern, dass die Schaltung während eines fliegenden Ereignisses falsch auslöst. Wie in 10A dargestellt, kann beispielsweise ein steigender Flankenübergang des Differenzsignals OUT_A - OUT_B von -2,5 Volt auf +2,5 Volt die Logikschaltung (428) bei +1,25 Volt auslösen. Außerdem kann ein fallender Flankenübergang des Differenzsignals OUT_A - OUT_B von +2,5 Volt bis -2,5 Volt die Logikschaltung (428) bei -1,25 Volt auslösen (was eine Hysterese von +1,25 - (-1,25) = 2,5 Volt ergibt). Andererseits kann, wie in 10A zu sehen ist, jede Störung aufgrund eines fliegenden Ereignisses dazu führen, dass das Differenzsignal OUT_A - OUT_B auf 0 Volt geht, was nicht ausreicht, um die in der Schaltung (428) verwendete Logik auszulösen. Um zu erklären, wie das funktioniert, seien 10B betrachtet. OUT_A und OUT_B sind komplementäre Signale. Das NAND-Gatter (120) ist mit OUT_A und /OUT_B verbunden, und deshalb gibt das NAND-Gatter (120) einen niedrigen Logikpegel aus und setzt den Ausgang des SR-Latches (130) auf High, wenn OUT_A High und OUT_B Low ist. Das NAND-Gatter (125) ist mit /OUT_A und OUT_B verbunden, und deshalb gibt das NAND-Gatter (125) einen niedrigen Logikpegel aus, um den Ausgang des SR-Latches (130) auf Low zurückzusetzen, wenn OUT_A niedrig und OUT_B High ist. Tatsächlich braucht es zwei Übergänge, damit das SR-Latch (130) den Zustand ändert: Mit anderen Worten, sowohl OUT_A als auch OUT_B müssen den Zustand ändern, um den Ausgangszustand des SR-Latches (130) zu ändern. Da jedes fliegende Ereignis nur einen der Ausgänge OUT_A und OUT_B zum Zustandswechsel veranlassen würde, darf dieses fliegende Ereignis nicht dazu führen, dass der SR-Latch (130) den Zustand ändert.
  • Gemäß einer nicht einschränkenden Ausführungsform der vorliegenden Erfindung kann das Ausgangssignal OUT des HS-Pegelschiebers (425) durch ein Freigabesignal Enable out, wie in 10B dargestellt, angesteuert werden. Der Fachmann würde erkennen, dass die Logikgatterschaltung (428) ein differentielles Eingangssignal (OUT_A, OUT_B) in ein einseitiges Ausgangssignal OUT übersetzt.
  • Gemäß einer exemplarischen Ausführungsform der vorliegenden Erfindung kann das in 10B dargestellte Ausgangssignal OUT gepuffert und dem in 9B dargestellten Eingang IN2 zugeführt werden. Das Ausgangssignal OUT kann auch einem Pegelschieber zugeführt werden, der seinen Logikpegel von (0, ½ * Vdd2) nach (½ * Vdd2, Vdd2) verschiebt. Der Ausgang des Pegelschiebers kann dann dem in 9B dargestellten Eingang IN1 zugeführt werden.
  • In Bezug auf die Gate-Treiberschaltung von 4 ist es für einen effizienten und zuverlässigen Betrieb einer solchen Gleichspannungsumwandlungsschaltung wünschenswert, dass der Low-Side-Transistor T1 und der High-Side-Transistor T2 nicht gleichzeitig eingeschaltet sind, andernfalls kann ein Kurzschluss zwischen VIN und GND bestehen (der den Querstrom verursacht), wodurch Strom verschwendet wird und die Schaltung und die Transistorbauelemente T1 und T2 möglicherweise beschädigt werden. Aufgrund der oben beschriebenen Differenz in der Laufzeitverzögerung zwischen dem niederseitigen Steuerweg und dem hochseitigen Steuerweg, die oft durch Layout, Fertigung oder andere Variationen verursacht wird, kann ein EIN-Steuersignal (z.B. eine Flanke des von der LS-Steuerschaltung 435 ausgegebenen Signals) an T1 ankommen, bevor sein komplementäres AUS-Signal (z.B. eine Flanke eines von der HS-Steuerschaltung 420, 425, 455 ausgegebenen Signals) an T2 ankommt, wodurch eine Überlappungszeit entsteht, während der beide Transistoren T1 und T1 EIN sind. Während der Überlappungszeit sind beide Transistoren EIN, was zu den oben genannten Problemen führt.
  • Daraus folgt, dass gemäß einer Ausführungsform der vorliegenden Erfindung die Gate-Treiberschaltung (410) von 4 mit einem Totzeitsteuerelement ausgestattet ist, um eine Totzeitsteuerung wie vorstehend beschrieben bereitzustellen. Ein solches Totzeitsteuerungselement kann Teil des in 4 dargestellten gemeinsamen Eingangslogikblocks (215) sein und zwischen der Niederspannungsversorgung Vdd1 und dem Bezugspotential GND arbeiten. Daher umfasst das Totzeitsteuerelement gemäß den verschiedenen Ausführungsformen der vorliegenden Erfindung Niederspannungstransistoren, die innerhalb ihrer Durchbruchspannungen arbeiten.
  • 11 zeigt weitere Details eines gemeinsamen Eingangslogikblocks (1015), der das Totzeitsteuerelement (1025) umfasst, das zwischen dem Eingangspuffer (1026) und dem Logikblock (1027) angeordnet ist. Ein solcher gemeinsamer Eingangslogikblock kann der in 4 dargestellte Block (215) sein. Wie in 11 zu sehen ist, wird das Eingangssignal IN dem Eingangspuffer (1026) zugeführt, der dem Totzeitsteuerelement (1025) eine gepufferte Version des Eingangssignals DT_IN zur Totzeiteinstellung bereitstellt. Das Totzeitsteuerungselement (1025) wiederum passt die Flanken des Signals DT_IN an, um ein niederseitiges Totzeit-Einstellsignal DT_LX und ein hochseitiges Totzeit-Einstellsignal DT_HX basierend auf den Steuersignalen CNTL bereitzustellen. Die totzeitangepassten Signale werden dann dem Logikblock (1027) zugeführt, der das Signal LX erzeugt, das dem Signal DT_LX entspricht, um eine Zeitsteuerung des niederseitigen Transistors T1 und das Signal HX, das dem Signal DT_HX entspricht, um eine Zeitsteuerung des hochseitigen Transistors T2 bereitzustellen. Das Totzeitsteuerelement (1025) sowie verschiedene Funktionen des Logikblocks (1027) werden über die dem Logikblock (1027) bereitgestellten Steuersignale CNTL gesteuert. Gemäß einer exemplarischen Ausführungsform der vorliegenden Erfindung übergibt oder blockiert der Logikblock (1027) unter Steuerung der Steuersignale CNTL die von dem Totzeitsteuerelement (1025) erzeugten Signale DT_LX- und DT_HX zu/von einer nächsten Stufe der Verarbeitungsblöcke der Gate-Treiberschaltung (1010), wie in 10 dargestellt. Der Fachmann wird erkennen, dass für andere Operationen der Gate-Treiberschaltung (410) von 4 auf Systemebene andere Logikfunktionen und entsprechende Signale erforderlich sein können, die aus Gründen der Übersichtlichkeit in der Funktionsbeschreibung des Totzeitsteuerelements in 4 und 11 nicht dargestellt sind.
  • Wie in 11 zu sehen ist, und gemäß einigen Ausführungsformen der vorliegenden Erfindung erzeugt die Totzeitsteuerschaltung (1025) einen differenziellen Ausgang mit der gewünschten Totzeit basierend auf dem einseitigen Eingangssignal DT_IN. Gemäß der in 11 dargestellten exemplarischen Ausführungsform kann das Totzeitsteuerungselement (1025) eine feste oder programmierbare Zeitsteuerschaltung verwenden, die unabhängig voneinander zeitjustierte Signale DT_HX und DT_LX erzeugen kann.
  • Wie vorstehend erläutert, ist es, da VIN eine hohe Spannung sein kann, z.B. 10 - 100V und höher, und ein EIN-Widerstand RON jedes der GaN-FETs (T1, T2) niedrig ist, z.B. 1Ω < um die Transistoren T1 und T2 nicht zu beschädigen, ist es wünschenswert, dass diese Transistoren nicht gleichzeitig ON (leitend) sind, oder gleichwertig, dass die Signale HS_out- und LS_out nicht gleichzeitig hoch sind, wie in 12A dargestellt, unter der Annahme, dass die beiden Transistoren T1 und T2 auf dem hohen Pegel der Steuersignale HS_out und LS_out ON geschaltet werden. Wenn beide Transistoren, T1 und T2 gleichzeitig ON sind, führt dies zu sehr großen Querströmen in den Transistoren. Dies kann den unerwünschten Effekt haben, dass die Effizienz der in 4 dargestellten Schaltung drastisch reduziert wird und T1 und T2 möglicherweise beschädigt werden. Wie bereits erwähnt, kann eine sorgfältige Steuerung der Zeitabstimmung (z.B. relative Flankenpositionen) von Signalen LS out- und HS_out einen solchen unerwünschten Effekt verhindern. Für andere oben erwähnte Anwendungen, wie beispielsweise Class-D-Audioverstärker kann, wenn beide Transistoren T1 und T2 entweder EIN oder AUS sind, dies zu Signalverzerrungen führen, die ein wesentliches Kennzeichen von Audioverstärkern sind.
  • 12A zeigt die zeitliche Beziehung zwischen dem hochseitigen Steuersignal HS_out und dem niederseitigen Steuersignal LS_out. Wie vorstehend erläutert, kann diese Zeitabstimmung durch die Totzeitsteuerungsschaltung entsprechend der vorliegenden Erfindung angepasst werden. Wie in 12A zu sehen ist, ist das Signal HS_out während eines Zeitintervalls T2ON hoch, was einem EIN-Zustand des High-Side-Transistors T2 entspricht, und niedrig während eines Zeitintervalls T2OFF , was einem AUS-Zustand des High-Side-Transistors T2 entspricht. Ebenso ist das Signal LS_out während eines Zeitintervalls T1ON hoch, was einem EIN-Zustand des Low-Side-Transistors T1 entspricht, und niedrig während eines Zeitintervalls T1OFF , was einem AUS-Zustand des Low-Side-Transistors T1 entspricht.
  • Mit weiterem Bezug auf die zeitliche Beziehung von 12A ist zu erkennen, dass die Zeitintervalle T2ON und T1ON durch liegende Zeitintervalle tDLH und tDHL ungleich Null getrennt sind. Solche Zeitintervalle ungleich Null definieren jeweils eine positive Totzeit zwischen den Zeitsteuerungen der High-Side- und der Low-Side-Transistoren T2 und T1. Das heißt, unter der Annahme, dass beide Transistoren T1 und T2 die gleiche Einschaltzeit und die gleiche Ausschaltzeit haben, werden sich ihre EIN-Zustände nicht überschneiden, ähnlich dem Zeitdiagramm der zugehörigen Steuersignale, das in 12A dargestellt ist. Es ist zu beachten, dass das Totzeitsteuerelement nach der vorliegenden Erfindung positive und negative (nachfolgend beschriebene) Totzeiten erzeugen kann, wobei die Zeitintervalle tDLH und tDHL nicht unbedingt gleichwertig sind.
  • 12B zeigt die zeitliche Beziehung zwischen dem hochseitigen Steuersignal HS_out und dem niederseitigen Steuersignal LS out für eine positive Totzeit (d. h. tDLH und tDHL sind beide positiv). Gemäß einer Konvention der vorliegenden Anmeldung wird eine positive Totzeit durch ein positives Zeitintervall tDLH und/oder ein positives Zeitintervall tDHL definiert, wobei solche Zeitintervalle gemessen werden als die Differenz in der Zeitposition eines Einschaltübergangs (z.B. zu Zeiten t2 , t4 ) eines Steuersignals und eines Ausschaltübergangs (z.B. zu Zeiten t1 und t3 ) des alternativen Steuersignals. Dementsprechend ist tDHL das Zeitintervall zwischen dem steigenden Übergang des niederseitigen Steuersignals LS out (zum Zeitpunkt t4) und dem fallenden Übergang des hochseitigen Steuersignals HS_out (zum Zeitpunkt t3), also tDHL = (t4 - t3 ). Ebenso ist tDLH das Zeitintervall zwischen dem steigenden Übergang des hochseitigen Steuersignals HS_out (zum Zeitpunkt t2 ) und dem fallenden Übergang des niederseitigen Steuersignals LS_out (zum Zeitpunkt t1 ), also tDLH = (t2 - t1).
  • Unter Verwendung der obigen Konvention zeigt das Zeitdiagramm von 12B sowohl für den High-Side- als auch für den Low-Side-Pfad eine positive Totzeit, während das Zeitdiagramm von 12C eine negative Totzeit für beide Pfade darstellt. Wie bereits erwähnt, kann die positive Totzeit an LS out (steigender Übergang von LS out kommt nach fallendem Übergang HS_out) und HS_out (steigender Übergang von HS_out kommt nach fallendem Übergang von LS_out) eine bevorzugte Bedingung für den Betrieb der Hochspannungstransistoren T1 und T2 sein. In einigen Fällen, in denen beispielsweise der High-Side- und der Low-Side-Pfad einen festen Verzögerungsversatz zwischen ihnen aufweisen oder die Transistoren T1 und T2 unterschiedliche Eigenschaften aufweisen, kann es wünschenswert sein, eine negative Totzeit bei einem oder beiden der Signale LS_out und HS_out bereitzustellen. Dementsprechend ermöglicht die Totzeitsteuerung nach der vorliegenden Erfindung sowohl positive als auch negative Totzeiten. Da die Hauptnutzung typischerweise mit einer positiven Totzeit erfolgt, sind die folgenden Beschreibungen, sofern nicht anders angegeben, als positive Totzeit zu verstehen.
  • Um die grundsätzliche Funktionsweise des Totzeitsteuergeräts der vorliegenden Erfindung zu verdeutlichen, wird davon ausgegangen, dass die Low-Side- und High-Side-Pfade gleiche Laufzeitverzögerungen aufweisen, was bedeutet, dass die Totzeit zwischen den in 11 (und 4) dargestellten Signalen DT_HX und DT_LX der Totzeit zwischen den in 10 dargestellten Signalen HS_out und LS_out entspricht. Im Falle ungleicher Ausbreitungsverzögerungen zwischen dem High-Side- und dem Low-Side-Pfad kann die Einstellfunktion der Totzeitsteuerungsschaltung der vorliegenden Erfindung genutzt werden, um einen Unterschied in den Ausbreitungsverzögerungen weiter auszugleichen.
  • Wie vorstehend beschrieben, ist der DC-Ausgang der Gesamtschaltung von 4, der nach dem Filtern (z.B. durch einen Tiefpassfilter) erhalten wird, proportional zum Tastverhältnis am gemeinsamen Ausgangsknoten SW, so dass das Tastverhältnis des hochseitigen Totzeitsignals DT_HX im Wesentlichen gleich dem Tastverhältnis des Eingangssignals IN (also von DT_IN) ist. Damit das High-Side-Signal DT_HX das gleiche Tastverhältnis des Eingangssignals IN aufweist, sind die Zeitintervalle tDHSR und tDHSF , wie nachstehend in 13 definiert, im Wesentlichen gleich. Um die grundlegende Beschreibung der Schaltung zu vereinfachen und gleichzeitig die gewünschte DC-Ausgangsspannung und damit ein entsprechendes gewünschtes Tastverhältnis am gemeinsamen Ausgangsknoten SW beizubehalten, werden die Totzeiteinstellungen auf die niederseitige Schaltung beschränkt, während die hochseitige Schaltung auf das gewünschte Tastverhältnis eingestellt wird. Mit anderen Worten, unter Steuerung des Totzeitsteuerelement (1025) der Gate-Treiberschaltung (410) ist der High-Side-Transistor T2 für eine gleiche Zeitdauer (T2ON von 12A später beschrieben) EIN wie eine Einschaltzeit eines Ausgangs eines Pulsbreitenmodulators, die das durchschnittliche EIN/AUS-Verhältnis des Signals am gemeinsamen Ausgangsknoten SW darstellt, das durch das Eingangssignal IN zur Gate-Treiberschaltung (410) dargestellt wird.
  • 13 zeigt die relative Zeitabstimmung der Totzeitsteuerelementsignale gemäß einer Ausführungsform der vorliegenden Erfindung. Diese Signale beinhalten das Eingangssignal für das Totzeitsteuerelement DT_IN, sein hochseitiges Ausgangssignal DT_HX und sein niederseitiges Ausgangssignal DT_LX. Wie vorstehend erwähnt, sollte das Tastverhältnis, wie es durch die Einschaltdauer des HS-Transistors T2 festgelegt ist, dem Tastverhältnis von DT_IN entsprechen, um die richtige Ausgangsgleichspannung zu gewährleisten. Das in 13 dargestellte Zeitdiagramm des Totzeitsteuerelements stellt sicher, dass nicht beide Transistoren gleichzeitig ON sind, sondern eine gewünschte DC-Ausgangsspannung liefern, die durch das Tastverhältnis des Eingangssignals IN und damit des Eingangssignals zum Totzeitsteuerelement DT_IN definiert ist.
  • Wie im Zeitdiagramm in 13 dargestellt, wird die steigende Flanke von DT_LX in Bezug auf die fallende Flanke von DT_HX um ein Zeitintervall der Länge tDHL verzögert, während die fallende Flanke von DT_LX in Bezug auf die steigende Flanke von DT_HX um ein Zeitintervall der Länge tDLH vorgerückt wird. Dadurch wird ein gewünschter Betrieb gewährleistet, bei dem keine Überlappung zwischen einem EIN-Zustand des HS-Steuersignals und einem EIN-Zustand des LS-Steuersignals vorliegt. Ein solcher gewünschter Betrieb in der exemplarischen Ausführungsform, die durch das zugehörige Zeitdiagramm von 13 dargestellt ist, stellt positive Totzeiten (tDHL , tDLH ) an beiden Übergängen des High-Side-Steuersignals bereit. Wie vorstehend erwähnt, kann der Wunsch bestehen, eine negative Totzeit zu erzeugen, wobei der Fachmann erkennen wird, dass die steigenden und fallenden Flanken entgegengesetzt zu den hierin beschriebenen Richtungen für die unter Bezugnahme auf 13 hierin beschriebene positive Totzeitregelung eingestellt werden.
  • Nachdem die Gesamtfunktion der Totzeitsteuerung gemäß einigen Ausführungsformen der vorliegenden Erfindung beschrieben wurde, wird nun eine exemplarische Ausführungsform ausführlich beschrieben. Basierend auf dem in 13 dargestellten Zeitdiagramm wird der Fachmann erkennen, dass das Totzeit-Einstellsignal DT_HX beispielsweise durch unabhängiges Verzögern der vorderen (steigenden) und hinteren (fallenden) Flanken von positiven Impulsen des DT_IN-Signals erhalten werden kann und dass das Totzeit-Einstellsignal DT_LX beispielsweise durch unabhängiges Verzögern der vorderen und hinteren Flanken der positiven Impulse des DT_IN-Signals und anschließendem Invertieren des erhaltenen verzögerten Signals erhalten werden kann. Ebenso können gleiche Verzögerungsvorgänge an den vorderen (fallenden) und hinteren (steigenden) Flanken von negativen Impulsen des DT_IN-Signals durchgeführt werden, um die hinsichtlich der Totzeit eingestellten Signale DT_HX und DT_LX zu erhalten.
  • 14A und 14B zeigen eine grundlegende oder Basis-Flankenverzögerungsschaltung (1410) gemäß einer Ausführungsform der vorliegenden Erfindung, die verwendet werden kann, um die hinsichtlich der Totzeit eingestellten Signale DT_HX und DT_LX basierend auf dem DT_IN-Signal zu erzeugen. 14A zeigt einen positiven Impuls, POS_IN, verarbeitet von der Basis-Flankenverzögerungsschaltung (1410) und 14B zeigt einen negativen Impuls, NEG_IN, verarbeitet von der Basis-Flankenverzögerungsschaltung (1410). Wie in 14A zu sehen ist, nimmt die Schaltung (1410) den positiven Impuls POS_IN und gibt einen positiven Impuls POS_INTE aus, der dem positiven Impuls POS_IN entspricht, mit einer verzögerten Zeitabstimmung der Hinterflanke und einer im Wesentlichen gleichen Zeitabstimmung der Vorderflanke. Ebenso nimmt, wie in 14B zu sehen ist, die Schaltung (1410) den negativen Impuls NEG_IN und gibt einen negativen Impuls NEG_INLE aus, der dem negativen Impuls NEG IN entspricht, mit einer verzögerten Zeitabstimmung der Vorderflanke und einer im Wesentlichen gleichen Zeitabstimmung der Hinterflanke.
  • Die Basis-Flankenverzögerungsschaltung (1410) erreicht eine Verzögerung der abfallenden Flanke eines positiven Impulseingangs zur Schaltung und eine Verzögerung der Vorderflanke eines negativen Impulseingangs zur Schaltung, während die Polarität (positiv oder negativ) des Impulseingangs zur Schaltung beibehalten wird. Daraus folgt, dass einer Kaskadierung (Reihenschaltung) einer Vielzahl solcher Schaltungen zu einem Ausgangsimpuls mit der gleichen Polarität wie ein Eingangsimpuls und der Verzögerung einer gleichen Vorder- und/oder Hinterflanke des Eingangsimpulses führt. Die Basis-Flankenverzögerungsschaltung (1410) umfasst einen Transistor M00, der als Umgehungsschalter mit einem EIN- und einem AUS-Zustand arbeitet. Eine fallende Flanke eines Eingangsimpulssignals, das am Gate des Transistors M00 bereitgestellt wird, schaltet den Transistor M00 AUS, und eine steigende Flanke des Eingangsimpulssignals schaltet den Transistor EIN.
  • Unter Berücksichtigung des positiven Impulssignals POS_IN, wie in 14A dargestellt, wird der Transistor M00 zu einem Zeitpunkt vor der führenden (steigenden) Flanke, da sich das Signal auf einem niedrigen Pegel befindet, AUS geschaltet und somit der Kondensator C0 vollständig geladen, wobei die Spannung am Knoten A, dem Eingang des Wechselrichters H01, über dem Triggerpunkt des Wechselrichters gehalten wird, und somit der Ausgang des Wechselrichters H01 auf einem niedrigen Pegel liegt (d.h. nach dem Eingangsimpulssignal, POS_IN). Wenn die Vorderflanke des positiven Impulssignals POS_IN ankommt, schaltet sich der Transistor M00 EIN, schließt den Kondensator C0 kurz und bewirkt, dass der Ausgang des Wechselrichters H01 in einen hohen Zustand übergeht (wiederum nach dem Eingangsimpulssignal POS IN). Wenn die abfallende Flanke des Eingangsimpulssignals POS_IN ankommt, schaltet der Transistor M00 AUS und leitet den Strom von der Stromquelle 10 in den Kondensator C0 um, wodurch der Kondensator am Knoten A geladen wird. Sobald die Spannung am Kondensator C0 den Auslösepunkt des Wechselrichters H01 erreicht hat, der im Zeitdiagramm von 14A als Zeitverzögerung von tTE dargestellt ist, schaltet der Wechselrichter H01 seinen Ausgangszustand (Spannung) um und bewirkt dadurch einen Übergang der Hinterflanke des Impulses POS_IN um die Zeitverzögerung, tTE . Der Fachmann würde deutlich verstehen, dass die Zeitverzögerung tTE durch das Verhältnis des Kondensators C0 zum Strom 10 und den Auslösepunkt des Wechselrichters H01 bestimmt wird. Dementsprechend behält der Ausgangsimpuls POS_INTE, wie in 14A dargestellt, die Polarität des Eingangsimpulses POS_IN bei und wird in Bezug auf den Eingangsimpuls POS_IN um die in seiner Hinterflanke induzierte Zeitverzögerung tTE verlängert.
  • Wie in 14B zu sehen ist, schaltet die führende (fallende) Flanke des negativen Impulssignals, NEG_IN, den Transistor M00 AUS und leitet den Strom von der Stromquelle 10 in den Kondensator C0 um, wodurch der Kondensator am Knoten A geladen wird. Sobald die Spannung am Kondensator C0 den Auslösepunkt des Wechselrichters H01 erreicht hat, der im Zeitdiagramm von 14B als Zeitverzögerung von tLE dargestellt ist, schaltet der Wechselrichter H01 seinen Ausgangszustand (Spannung) um und bewirkt dadurch einen Übergang der Vorderflanke des Impulses NEG_IN um die Zeitverzögerung tLE . Der Fachmann würde deutlich verstehen, dass die Zeitverzögerung tLE durch das Verhältnis des Kondensators C0 zum Strom 10 und den Auslösepunkt des Wechselrichters H01 bestimmt wird. Sobald die hintere (steigende) Flanke des Impulses NEG_IN ankommt, wird der Transistor M00 EIN geschaltet, wodurch der Kondensator C0 kurzgeschlossen wird und der Strom aus der Stromquelle 10 sinkt. Dadurch wird die verbleibende Schaltung gezwungen, die hintere Flanke ohne zusätzliche Verzögerung durchgelassen, wie im Zeitdiagramm von 14B dargestellt. Dementsprechend behält der Ausgangsimpuls NEG_INLE , wie in 14B dargestellt, die Polarität des Eingangsimpulses NEG_IN bei und wird gegenüber dem Eingangsimpuls NEG_IN um die in seiner Eintrittsflanke induzierte Zeitverzögerung tLE verkürzt.
  • Mit weiterem Bezug auf die Basis-Flankenverzögerungsschaltung (1410) wird darauf hingewiesen, dass die Betriebsbedingungen (z.B. Schwellenspannung und Temperaturempfindlichkeit) der Transistoren der Stromquelle 10 und des Transistors M00 die Transistoren des Wechselrichters H01 verfolgen sollten, um eine korrekte Zeitsteuerung zu gewährleisten. Der Fachmann würde es zu schätzen wissen, dass die Basis-Flankenverzögerungsschaltung (1410) nach den vorliegenden Lehren nur Hochgeschwindigkeitsschaltungselemente einschließlich Transistoren, Wechselrichter und Kondensatoren umfasst und frei von Vorwiderständen ist, die die Leistung negativ beeinflussen können (z.B. Geschwindigkeit). Totzeitregler, wie sie in der Technik bekannt sind, verlassen sich auf Operationsverstärker oder Komparatoren, die langsam sind, zusätzliche Verzögerungen verursachen und im Vergleich mit einem Wechselrichter niedrige Anstiegsraten (auch bekannt als lange Übergangszeiten) aufweisen. Durch die Verwendung der Basis-Flankenverzögerungsschaltung (1410) zum Erzeugen der zeitangepassten Signale DT_HX und DT_LX (z.B. gemäß 13) können Übergänge mit hoher Anstiegsrate, die zu genauen Verzögerungen der Vorder- und Hinterflanken führen, bereitgestellt werden, die beide wichtige Merkmale sind, wie im Folgenden erläutert.
  • 15A und 15B zeigen, dass die Kopplung eines oder mehrerer Wechselrichter an einen Eingang und/oder Ausgang der Basis-Flankenverzögerungsschaltung (1410) der Basis-Flankenverzögerungsschaltung (1410) weitere Flexibilität verleihen kann und den Betrieb nicht auf die Verzögerung der Vorderflanke für ein negatives Eingangsimpulssignal, die Verzögerung der Hinterflanke für ein positives Eingangsimpulssignal und die gleiche Polarität der Ein- und Ausgangsimpulse beschränkt.
  • Wie beispielsweise in der kombinierten Schaltung von 15A dargestellt, kann eine Anstiegsflankenverzögerung eines positiven Eingangsimpulssignals, POS_IN, durch Umkehrung der positiven Polarität des Eingangssignals über einen mit dem Eingang der Basis-Flankenverzögerungsschaltung (1410) gekoppelten Wechselrichter H02 erreicht werden. Wie in 15A dargestellt, kehrt der Wechselrichter H02 die positive Polarität des Eingangssignals POS_IN um, indem er daraus ein negatives Impulssignal /POS_IN erzeugt, also die invertierte Version des positiven Eingangsimpulssignals POS_IN. Dementsprechend verzögert die Basis-Flankenverzögerungsschaltung (1410) die Vorderflanke des invertierten Signals /POS IN, die der Vorderflanke des positiven Eingangsimpulssignals POS_IN entspricht, wie im Zeitdiagramm von 15A (basierend auf dem Zeitdiagramm von 14B) dargestellt. Je nach Wunsch kann ein mit dem Ausgang der Basis-Flankenverzögerungsschaltung (1410) gekoppelter Wechselrichter H03 zur Wiederherstellung der Polarität des positiven Eingangsimpulssignals POS_IN verwendet werden. Dementsprechend ermöglicht der Wechselrichter H02 die Verzögerung der Vorderflanke eines positiven Eingangsimpulssignals an die Basisverzögerungsschaltung (1410), und ermöglicht der Wechselrichter H03 eine gleiche positive Impulspolarität an einem Eingang und Ausgang der kombinierten Schaltung.
  • Ebenso kann, wie in 15B und dem entsprechenden Zeitdiagramm zu sehen ist, dieselbe kombinierte Schaltung wie in 15A verwendet werden, um eine Verzögerung der hinteren Flanke eines negativen Eingangsimpulssignals, NEG_IN, bereitzustellen. Es ist zu beachten, dass der Wechselrichter H03 lediglich zur Wiederherstellung der Polarität des Eingangsimpulssignals verwendet wird und in einigen Anwendungen möglicherweise nicht erforderlich ist.
  • Basierend auf dem oben Gesagten wird dem Fachmann klar, dass eine beliebige einer Hinterflanke oder einer Vorderflanke eines positiven Impulssignals oder eines negativen Impulssignals durch eine Kombination der Basis-Flankenverzögerungsschaltung (1410) mit einem oder mehreren an deren Eingang und/oder Ausgang gekoppelten Wechselrichtern eingestellt werden kann.
  • Da die Basis-Flankenverzögerungsschaltung (1410) die Polarität des Eingangsimpulssignals beibehält und da bei gleicher Eingangsimpulspolarität die gleiche Flanke durch die Basis-Flankenverzögerungsschaltung (1410) verzögert wird, führt die Kaskadierung (Reihenschaltung) einer Vielzahl solcher Schaltungen (1410) zur Addition einer gleichen Flankenverzögerung. Durch Einsetzen eines Wechselrichters vor einer der kaskadierten Basis-Flankenverzögerungsschaltungen (1410) wird jedoch die Polarität des Signals umgekehrt und somit eine andere Flanke des Signals verzögert. Dies wird in den exemplarischen Totzeitsteuerschaltungen (1600A, 1600B) der 16A, 16B dargestellt, wobei jedes der zeitangepassten Signale, DT_HX und DT_LX, unabhängig voneinander gemäß einem separaten Verarbeitungspfad erzeugt wird, der eine Anzahl von kaskadierten Basis-Flankenverzögerungsschaltungen (1410) umfasst.
  • Mit weiterem Bezug auf 16A umfasst ein Verarbeitungspfad des zeitangepassten Signals DT_HX zwei in Reihe geschaltete grundlegende Basis-Flankenverzögerungsschaltungen (1410a, 1410b). Eine hintere Flanke eines positiven Impulses des Signals DT_IN kann von der Schaltung (1410a) gemäß der obigen Beschreibung unter Bezugnahme auf 14A eingestellt (verzögert) werden. Der Wechselrichter H12 invertiert den Ausgang der Schaltung (1410a) und vertauscht damit die Polarität des Signals an die Schaltung (1410b). Die Schaltung (1410b) wiederum passt die Vorderflanke des positiven Impulses des Signals DT_IN gemäß der obigen Beschreibung unter Bezugnahme auf 14B und 15A an (verzögert sie). Der Wechselrichter H32 kann verwendet werden, um die Polarität des positiven Impulses des Signals DT_IN wiederherzustellen.
  • Unter fortgesetzter Bezugnahme auf 16A umfasst ein Verarbeitungspfad des zeitangepassten Signals DT_LX zwei in Reihe geschaltete Basis-Flankenverzögerungsschaltungen (1410c, 1410d). Eine hintere Flanke des positiven Impulses des Signals DT_IN kann von der Schaltung (1410c) gemäß der obigen Beschreibung unter Bezugnahme auf 14A eingestellt (verzögert) werden. Da das Signal zur nächsten Schaltung (1410d) nicht invertiert wird, kann die Schaltung (1410d) eine weitere Verzögerung auf die gleiche Hinterflanke des positiven Impulses des Signals DT_IN anwenden. Dadurch kann der Betrag der Verzögerung der hinteren Flanke des verarbeiteten Ausgangssignals (DT_LX) auf einen Betrag erweitert werden, der die Fähigkeit einer einzelnen grundlegenden Flankenverzögerungsschaltung übersteigt. Bei Bedarf kann der Wechselrichter H22 verwendet werden, um den Ausgang der Schaltung (1410a) zu invertieren und somit eine gewünschte Polarität des Ausgangssignals DT_LX bereitzustellen. Der Fachmann würde deutlich verstehen, dass die gleiche Schaltung, die in 16A dargestellt ist, in Bezug auf jeden des positiven Impulses (eine steigende Vorderflanke gefolgt von einer fallenden Hinterflanke) und des negativen Impulses (eine fallende Vorderflanke gefolgt von einer steigenden Hinterflanke) des Signals DT_IN (Rechteckwelle) beschrieben werden kann, mit dem gleichen Ergebnis in den Ausgangswellenformen von DT_HX und DT_LX.
  • 16B stellt eine generische Implementierung (1600B) einer Totzeitregelsteuerschaltung gemäß einer Ausführungsform der vorliegenden Erfindung dar, basierend auf einer kaskadierten Kombination aus einem oder mehreren Basis-Flankenverzögerungsschaltungen (1410) und einem oder mehreren Wechselrichtern. Wie in 16B zu sehen ist, umfasst ein Verarbeitungspfad des zeitangepassten Signals DT_HX eine oder mehrere in Reihe geschaltete Basis-Flankenverzögerungsschaltungen (1410a1, ...., 1410am) zum Einstellen einer Hinterflanke eines positiven Impulses des Signals DT_IN und eine oder mehrere in Reihe geschaltete Basis-Flankenverzögerungsschaltungen (1410b1, ...., 1410bn), die zum Einstellen einer Vorderflanke des positiven Impulses des Signals DT_IN bei Vorhandensein eines optionalen Wechselrichters H0a verwendet werden können. Ein weiterer optionaler Wechselrichter H0b kann verwendet werden, um entweder die Polarität des Ausgangssignals DT_HX wiederherzustellen oder seine Polarität auf eine gewünschte Polarität umzuschalten. Ebenso umfasst ein Verarbeitungspfad des zeitangepassten Signals DT_LX eine oder mehrere in Reihe geschaltete Basis-Flankenverzögerungsschaltungen (1410c1, ...., 1410ap) zum Einstellen einer Hinterflanke eines positiven Impulses des Signals DT_IN und eine oder mehrere in Reihe geschaltete Basis-Flankenverzögerungsschaltungen (1410d1, ...., 1410dq), die zum Einstellen einer Vorderflanke des positiven Impulses des Signals DT_IN bei Vorhandensein eines optionalen Wechselrichters H0c verwendet werden können. Mit einem weiteren optionalen Wechselrichter H0d kann entweder die Polarität des Ausgangssignals DT_LX wiederhergestellt oder die Polarität auf eine gewünschte Polarität umgeschaltet werden. Darüber hinaus können, wie in 16B dargestellt, optionale Wechselrichter Ha1, Hc1 an einem Eingang jedes der beiden Verarbeitungspfade verwendet werden, um den Eingang in jeden der beiden Verarbeitungspfade weiter zu invertieren und somit eine Reihenfolge der Verarbeitung der Vorder- und Hinterflanken des Eingangssignals durch die beiden Verarbeitungspfade festzulegen (z.B. Prozess in Bezug auf negative Impulse).
  • 17A zeigt eine konfigurierbare Flankenverzögerungsschaltung (1710A) gemäß einer Ausführungsform der vorliegenden Erfindung, die auf der Basis-Flankenverzögerungsschaltung (1410) basiert, mit zusätzlicher Flexibilität, um einen Eingang zur Basis-Flankenverzögerungsschaltung selektiv zu invertieren. Wie in 17A zu sehen ist, werden ein Eingangsimpuls, PULSE_IN, zur konfigurierbaren Flankenverzögerungsschaltung (1710A) und eine invertierte Version des Eingangsimpulses, /PULSE_IN, die über einen Wechselrichter, H02, invertiert ist, selektiv über einen Schalter, SW01, zum Eingang der grundlegenden Flankenverzögerungsschaltung (1410) geleitet. Dies wiederum ermöglicht den Betrieb der konfigurierbaren Flankenverzögerungsschaltung (1710A) gemäß dem Betrieb einer der oben in Bezug auf die 14A, 14B, 15A und 15B beschriebenen Konfigurationen. Mit anderen Worten, die konfigurierbare Flankenverzögerungsschaltung (1710) kann selektiv eine Vorder- oder Hinterflanke eines beliebigen positiven oder negativen Polaritätsimpulses verzögern.
  • 17B zeigt eine alternative Ausführungsform einer konfigurierbaren Flankenverzögerungsschaltung (1710B), basierend auf der vorstehend in Bezug auf 17A beschriebenen Konfiguration (1710A), mit zusätzlicher Flexibilität in Bezug auf die Konfiguration (1710A) von 17A, um einen Ausgangsimpuls, PULSE_OUT, der konfigurierbaren Flankenverzögerungsschaltung (1710B) selektiv zu invertieren. Wie in 17B zu sehen ist, wird der Ausgangsimpuls, PULSE_OUT, durch einen Schalter (z.B. einpolig, zweistufig), SW02, von einem Ausgangsimpuls zur Basis-Flankenverzögerungsschaltung (1410) und einer invertierten Version dieses Ausgangsimpulses, die über einen Wechselrichter, H03, invertiert ist, ausgewählt. Der Wechselrichter H03 kann selektiv verwendet werden, um den Betrieb des oben mit Bezug auf die 15A und 15B beschriebenen Wechselrichters H03 zu ermöglichen. Der Fachmann würde klar verstehen, dass die Hinzufügung der Wechselrichter H02, H03 in einen Flankenverarbeitungspfad, wie er in den Konfigurationen 1710A, 1710B sowie den oben in Bezug auf die 15A, 15B, 16A und 16B beschriebenen vorgesehen ist eine leichte zusätzliche Verzögerung der Flanken einführen kann, aber keinen Einfluss auf die relative Zeitabstimmung von zwei parallelen Verarbeitungspfaden (z.B. HS- und LS-Pfade) hat.
  • 18A stellt eine exemplarische Totzeitsteuerschaltung (1800A) gemäß einer Ausführungsform der vorliegenden Erfindung basierend auf den konfigurierbaren Flankenverzögerungsschaltungen (1710A) und/oder (1710B) dar, wobei die Flankenzeitverarbeitung für jedes der bezüglich der Totzeit eingestellten Signale DT_HX und DT_LX auf zwei in Reihe geschalteten (kaskadierten) Schaltungen (1710A) oder (1710B) basiert, die in der Abbildung mit (1710A/B) bezeichnet sind. Basierend auf der obigen Beschreibung mit Bezug auf die 14A-17B würde der Fachmann Flexibilität bei der zeitlichen Einstellung der Flanken, die das Totzeitsteuerungselement (1800A) bereitstellt, schätzen. Insbesondere durch Steuern der Konfiguration (z.B. über die Schalter SW01 und SW02) jeder der beiden in Reihe geschalteten konfigurierbaren Flankenverzögerungsschaltungen (1710A/B) kann jede der Vorder- und Hinterflanken des Eingangssignals, DT_IN, eingestellt werden, und jede Polarität des ausgegebenen eingestellten Signals (DT_HX, DT_LX) kann in Bezug auf die Polarität des Eingangssignals erhalten werden. Durch entsprechende Einstellung der Schalter (SW01, SW02) im Verarbeitungspfad jedes der Signale DT_HX und DT_LX kann beispielsweise die Konfiguration (1600A) von 16A erreicht werden. Andere Einstellungen der Schalter können bei Bedarf unterschiedliche Konfigurationen ermöglichen. Darüber hinaus kann durch Kaskadierung einer Vielzahl von konfigurierbaren Flankenverzögerungsschaltungen (1710A/B), wie in 18B dargestellt, eine weitere Verzögerung einer oder beider der fallenden und steigenden Flanken über die Fähigkeit einer einzelnen konfigurierbaren Flankenverzögerungsschaltung (1710A/B) hinaus bereitgestellt werden. Insbesondere kann jede Konfiguration, die auf einer Variation der vorstehend mit Bezug auf 16B beschriebenen Konfiguration (1600B) basiert, bereitgestellt werden.
  • Der Fachmann würde die Flexibilität bei der Steuerung der Flanken-Zeitabstimmung sowie der Signalpolarität durch die konfigurierbare Flankenverzögerungsschaltung (1710A) und (1710B) sehr zu schätzen wissen. Gemäß einer Ausführungsform der vorliegenden Erfindung kann eine solche konfigurierbare Flankenverzögerungsschaltung als Baustein eines in 18C dargestellten Flankenzeitsteuerungselement (1800C) verwendet werden, die in jeder Anwendung eingesetzt werden kann, in der eine präzise Steuerung der Flanken eines Rechtecksignals erwünscht ist. Die Bedienung und Konfiguration eines solchen Flankenzeitsteuerungselements sollte einem Fachmann auf der Grundlage der obigen Beschreibung klar sein. Das Flankenzeitsteuerungselement (1800C) kann flanken- und polaritätsangepasste Ausgangssignale, PULSE_OUT1, ...., PULSE_OUTn, basierend auf einem einzigen Eingangssignal, PULSE_IN, erzeugen. Wie vorstehend beschrieben, kann entweder eine oder beide der fallenden und steigenden Flanken jedes der Ausgangssignale PULSE_OUT1, ...., PULSE_OUTn sowie die jeweiligen Polaritäten in Bezug auf das Eingangssignal PULSE_IN unabhängig voneinander eingestellt werden.
  • Es wird darauf hingewiesen, dass jeder Totzeitsteuerschaltung nach den vorliegenden Lehren sicherstellen muss, dass, wie z.B. in 12A dargestellt, die HS- und LS-Ausgänge invertiert polarisiert sind, so dass sichergestellt ist, dass HS- und LS-Bauelemente T1, T2 nicht absichtlich gleichzeitig eingeschaltet sind. Darüber hinaus können alle vier Flanken (HS steigend, HS fallend, LS steigend und LS fallend) verzögert werden, indem die Größe jeder der Stromquellen (z.B. 10 der 14A, 14B) angepasst wird, von denen jede von einem beliebigen Wert sein kann (d.h. jede der Stromquellen kann separate Größen aufweisen). Dies ermöglicht es, sicherzustellen, dass die verschiedenen Zeitsignale relativ zueinander eingestellt werden können, und insbesondere können sie so eingestellt werden, dass sie die relative Zeitabstimmung zwischen ihnen erhöhen oder verringern.
  • So kann beispielsweise die HS-Anstiegsflanke gegenüber der LS-Abfallflanke verzögert werden, um eine zeitliche Überschneidung sicher zu vermeiden, was zu einem so genannten Durchschuss- oder Querstrom führt, der Energie verschwendet und andere Bauelemente beschädigen kann. Da die Zeitabstimmung in den Endstufen eines Gesamtsystems durch Faktoren beeinflusst werden kann, die über die Totzeitsteuerschaltung hinausgehen, wie z.B. Leiterplattenverzögerungen oder sogar Verbindungen zwischen den Leiterplatten, kann es notwendig sein, ein HS-Signal zu veranlassen, ein LS-Signal am Ausgang des Totzeitsteuerelements zu überlappen, um andere Systemverzögerungen zu kompensieren. Die Möglichkeit, die Zeitabstimmung aller vier Flanken einzustellen und entweder eine positive oder negative Überlappung der paarweisen Flanken zu erzeugen, ist eine einzigartige Fähigkeit der vorliegenden Erfindung.
  • Mit Bezug auf die Basis-Flankenverzögerungsschaltung (1410), die in den 14A und 14B gezeigt ist, kann gemäß einer exemplarischen Ausführungsform der vorliegenden Erfindung eine zeitliche Anpassung (z.B. Verzögerung) einer Flanke erreicht werden, indem der Wert (Größe) der Stromquelle 10 mit Komponenten eingestellt wird, die entweder auf dem Chip oder außerhalb des Chips ausgebildet sind. So kann beispielsweise eine stromgespiegelte Stromquelle (Strom DAC) eine programmierbare Möglichkeit sein, die Stromquelle 10 einzustellen. In einem solchen Beispiel kann die digitale Programmierung, möglicherweise einschließlich Sicherungen, zur Programmierung des Strom-DAC verwendet werden. Ein Vorteil dieses Ansatzes ist die Bereitstellung einer programmierbaren Zeitabstimmungseinstellung auf der Basis von Komponenten, die sich zusammen mit der Totzeitsteuerschaltung vollständig auf dem gleichen Chip befinden. Die Einstellung des Wertes der Stromquelle kann über die Steuersignale CNTL erfolgen, wie in der oben beschriebenen 11 dargestellt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung kann eine Größe der Stromquelle 10 der Basis-Flankenverzögerungsschaltung (1410) auch durch Einstellen einer Komponente außerhalb des Chips wie beispielsweise eines Widerstandes (z.B. Widerstand R von 19, der später beschrieben wird) geändert werden. In diesem Fall kann der Widerstandswert für eine bestimmte Anwendung gewählt und bei der Leiterplattenmontage geändert werden. Ein Vorteil dieses Ansatzes ist es, die Notwendigkeit einer Programmierung auf dem Chip zu vermeiden, und es ist in der Regel eine sehr kostengünstige und genaue Lösung.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung kann die Zeitabstimmungseinstellung auch durch Ersetzen des auf dem Chipausgebildeten Kondensators C00 der Basis-Flankenverzögerungsschaltung (1410) erreicht werden, der in den 14A und 14B als fester Kondensator dargestellt ist durch digital abstimmbare Kondensatoren, was programmierbare Lösungen außerhalb des Chips anbietet. Alternativ kann der Kondensator C00 auch außerhalb des Chips gelegen sein und auf Leiterplattenpegel eingestellt werden, wie bei den oben beschriebenen Stromquellenwiderständen. Ein exemplarischer digital abstimmbarer Kondensator ist in der obigen Referenz U.S. Patent Nr. 9,024,700 B2 beschrieben, dessen Offenbarung hierin durch Bezugnahme in seiner Gesamtheit aufgenommen ist.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung kann die Einstellung eines Totzeitsteuerungselement (1400A, 1400B, 1600A, 1600B) oder eines vorstehend beschriebenen Flankenzeitabstimmungssteuerungselement (1800C) bezüglich der Zeitabstimmung durch inkrementelle Einstellung der Flanken basierend auf einer Vielzahl von kaskadierten Basis-Flankenverzögerungsschaltungen (1410) und/oder konfigurierbaren Flankenverzögerungsschaltungen (1710A, 1710B) bereitgestellt wird, wobei jede dieser Schaltungen eine gleiche oder unterschiedliche Einstellung der Zeitabstimmung durchführen kann. So können beispielsweise Grob- und Feineinstellungen nach einem Wägeschema der Zeitabstimmungseinstellungen, die durch jede der einzelnen Verzögerungsschaltungen (1410, 1710A, 1710B) bereitgestellt wird, vorgenommen werden, wobei individuelle Zeitabstimmungseinstellungen über eines der oben beschriebenen Verfahren (z.B. Widerstand, Kondensator, Stromquelle) vorgenommen werden können.
  • Der Fachmann würde die zahlreichen Vorteile der Flankenverzögerungsschaltungen nach den vorliegenden Lehren einschließlich sehr zu schätzen wissen:
  • Wirkungsgrad: Bei sehr steilen Anstiegs- und Abfallzeiten können durch den Einsatz von Wechselrichtern anstelle von Komparatoren oder Operationsverstärkern die Ein- und Ausschaltzeit sehr genau eingestellt werden. Darüber hinaus verbessert die genaue Eliminierung des Querstroms auch den Wirkungsgrad;
  • Geringe Verzerrung: Eine genaue Zeitsteuerung am letzten Ausgang, z.B. ein Klasse-D-Verstärker, sorgt für eine genaue, unverzerrte Wiedergabe des Ausgangstreibersignals, wie es das Eingangssignal vorsieht;
  • Hohe Geschwindigkeit: Hochgeschwindigkeitsflanken, wiederum durch den Wegfall von Operationsverstärkern und Komparatoren, ermöglichen eine Hochgeschwindigkeitssteuerung, die wiederum sehr kurze Ausgangsimpulse ermöglicht. Dies kann sowohl Hochgeschwindigkeits-Impulseingänge als auch sehr kurze Impulse ermöglichen;
  • Flexibilität: Alle Zeitflanken können eingestellt werden, was bewirkt, dass sich HS- und LS-Signale sowohl positiv als auch negativ überlappen. Diese Flanken können entweder mit Programmierbarkeit auf dem Chip oder mit Anordnung von Komponenten außerhalb des Chips eingestellt werden. Verschiedene Anwendungen können von diesen Programmier- und Anpassungsoptionen profitieren, und ein einzelner Chip kann für mehrere verschiedene Anwendungen verwendet werden (d.h. dafür programmiert), wodurch Bestands- und Anschaffungskosten eingespart werden;
  • Zuverlässigkeit: Mit einer präzisen Zeitsteuerung und Reduzierung der Querströme arbeiten die Ausgabevorrichtungen mit einem geringeren Schadensrisiko. Darüber hinaus reduziert ein erhöhter Wirkungsgrad die Betriebstemperaturen und verbessert so die Zuverlässigkeit.
  • Niedrige Kosten: Flexibilität, Zuverlässigkeit, Effizienz und Ein-Chip-Implementierung mit der Option von Komponentenaußerhalb des Chips tragen zu niedrigeren Kosten bei.
  • Wie dem Fachmann bekannt ist und vorstehend erläutert wurde, kann ein mit einem Wechselrichter wie beispielsweise der Wechselrichter, der in einer der vorstehend beschriebenen Ausführungsformen mit Bezug auf die 14A-18C verwendet wird, verbundener Auslösepunkt, der Wechselrichter-Auslösepunkt, sich mit einem Verfahren (P) zur Herstellung des Wechselrichters sowie mit einer an den Wechselrichter angelegten Spannung (V) (z.B. Vorspannung, Versorgung) und einer Betriebstemperatur (T) des Wechselrichters ändern. Solche „PVT“-Eigenschaften des Wechselrichters können daher den Betrieb der in den 14A-18C dargestellten Flankenverzögerungsschaltungen beeinträchtigen. Daraus folgt, dass die Stromquelle 10 gemäß einer Ausführungsform der vorliegenden Erfindung einen Ausgangsstrom aufweist, der proportional zum Auslösepunkt des Wechselrichters ist (z.B. H01, H02, H03). Es kann davon ausgegangen werden, dass bei gleichem Herstellungsprozess solcher Wechselrichter die entsprechenden Auslösepunkte als eine Funktion von PVT gleich bleiben, da diese Wechselrichter eine gleiche Vor-/Versorgungsspannung (z.B. Vdd1) aufweisen und in sehr enger räumlicher Nähe zueinander angeordnet sind und damit einer gleichen lokalen Temperatur ausgesetzt sind.
  • 19 zeigt eine Stromquellenschaltung 1900 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung, die als Stromquelle 10 verwendet werden kann und der Flankenverzögerungsschaltung gemäß den vorliegenden Lehren einen Strom zur Verfügung stellen kann, der in Bezug auf PVT, das eine Verschiebung des Auslösepunktes der Wechselrichterschaltungen (H01-H03) verursacht, kompensiert ist.
  • In 19 ist eine exemplarische Schaltung dargestellt, die sicherstellt, dass die Stromquelle 10 proportional zum Wechselrichter-Auslösepunkt ist, was bewirkt, dass der Einfluss eines variablen Auslösepunktes auf die Zeitverzögerung, wie vorstehend beschrieben, um die proportional eingestellte Strommenge in der Stromquelle 10 aufgehoben wird. Die in 19 dargestellte exemplarische Schaltung erreicht dies durch die Verwendung einer Stromspiegelungsschaltung (1710a) (bestehend aus einer Referenzstromast, der mit dem Transistor M09 in Reihe verbunden ist, und einem gespiegelten Ausgangsast 10), die einen durch den Transistor M09 und einen Widerstand, R, der ein externer Widerstand bezüglich der Schaltung (1900) sein kann, fließenden Strom spiegelt. Der Fachmann wird erkennen, dass dieser Strom gleich dem Vtrip des aus M04 und M05 ausgebildeten Wechselrichtersgeteilt durch den Widerstand R ist. Da der Wechselrichter (M04, M05) repräsentativ für die Wechselrichter (H01-H03) ist, die in den exemplarischen Flankenverzögerungsschaltungen nach den vorliegenden Lehren verwendet werden, variiert sein Auslösepunkt ebenso wie der (folgt dem) Auslösepunkt solcher Wechselrichter.
  • Genauer gesagt, ist es allgemein bekannt, dass der in 19 dargestellte vorgespannte Wechselrichter, der aus den Transistoren M04 und M05 ausgebildet ist und den gemeinsamen Drain-Knoten der Transistoren mit dem gemeinsamen Gate-Knoten der Transistoren verbindet, an seinem Auslösepunkt arbeitet (da der Wechselrichter bei oder in der Nähe seiner Auslöseunktspannung vorgespannt ist), wobei die letztgenannte Auslösepunktspannung wie oben beschrieben proportional zu PVT ist. Diese Spannung dient als Referenzspannung für den Operationsverstärker OP1, der seine getriebene Spannung aus der Spannung am externen Widerstand R bezieht. Aufgrund dieser Rückkopplung zwingt der Operationsverstärker OP1 die Spannung am Widerstand R dazu, der Auslösespannung des Wechselrichters (M4, M5) zu folgen, und zwingt dadurch den Strom durch den Widerstand dazu, den PVT zu verfolgen. Der in 19 dargestellte bekannte Stromspiegel (1710a) zwingt den Strom 10 dazu, sich an den Strom durch den Widerstand R anzupassen, und zwingt dadurch den Strom 10, PVT zu folgen.
  • Der Fachmann versteht leicht, dass die verschiedenen Lehren der vorliegenden Offenbarung auf mehrere Halbleitermaterialien und Bauelementstrukturen zutreffen können. Der Einfachheit halber beinhalten die hierin zur Veranschaulichung vorgestellten Ausführungsformen und Beispiele nur GaN-FETs als die von der Gate-Treiberschaltung (z.B. HS-Pegelschieber) gemäß den verschiedenen Ausführungsformen der vorliegenden Erfindung gesteuerten Hochspannungsbauelemente und SOI-MOSFETs für die in der Gate-Treiberschaltung (z.B. HS-Pegelschieber) verwendeten Niederspannungssteuerelemente. Der Fachmann kann die Lehren entsprechend den verschiedenen Ausführungsformen der vorliegenden Offenbarung nutzen, um Pegelschieber und Steuerungen unter Verwendung von anderen Arten von Niederspannungstransistoren (z.B. Nicht-SOI-MOSFETs) und zur Verbindung mit anderen Arten von Hochspannungstransistoren (z.B. Nicht-GaN-FETs) abzuleiten.
  • Wie in den vorangegangenen Abschnitten der vorliegenden Anmeldung erwähnt, können die Pegelschieber (z.B. HS-Pegelschieber (425)) gemäß den verschiedenen dargestellten Ausführungsformen sowie die Gate-Treiberschaltung (410) ganz oder teilweise in einer integrierten Schaltung basierend auf verschiedenen Technologien, insbesondere in CMOS oder SOI CMOS, hergestellt werden. Auch hier gilt, wie bereits erwähnt, dass CMOS-Technologien, ob Massiv-(Bulk)-Si oder SOI, einen hohen Grad an Integration, einfache Fertigung und damit verbundene niedrige Kosten aufweisen. Darüber hinaus können Niederspannungstransistoren (z.B. Standard-CMOS-Transistoren), wie bereits erwähnt, eine Geschwindigkeit und Leistung aufweisen, die GaN-Schaltungen (z.B. mit Hochspannungs-GaN-FET-Transistoren) in einer Weise ansteuern können, die vom niedrigen FOM der GaN-Transistoren profitiert.
  • Während jedoch kein Transistor in dem Strompegelschieber (z.B. HS-Pegelschieber (425)) einer Hochspannung über den Transistor (z.B. über dessen Drain und Source) standhält, schwebt die oben beschriebene Gesamtschaltung (z.B. Pegelschieber) auf Hochspannung (z.B. mit Spannung am Knoten SW) und somit ist die gesamte Schaltung von GND isoliert und widersteht dem hohen Spannungsabfall von VIN zu GND.
  • Die 20A, 20B und 20C stellen Querschnitte der drei oben aufgeführten grundlegenden CMOS-Halbleitertechnologien dar, insbesondere SOS, SOI und Massiv-(Bulk)-Si. Der Fachmann erkennt leicht, dass jeder dieser Querschnitte einen einzelnen P- und einen einzelnen N-Transistor zeigt und dass nur die grundlegenden Merkmale der Transistoren dargestellt sind, z.B. ihre Source S, ihr Drain D und ihr Gate G.
  • Die Querschnittsdarstellungen in den 20A, 20B und 20C der beiden Transistortypen können vom Fachmann so verstanden werden, dass sie eine beliebige Anordnung von Transistorschaltungen darstellen. In jeder der dargestellten CMOS-Versionen sind die Transistoren, sowohl vom Typ P als auch vom Typ N, Niederspannungstransistoren, wie sie im Pegelschieber (z.B. HS-Pegelschieber 425) der vorliegenden Erfindung verwendet werden, z.B. sind sie in der Lage, niedrige Source-Drain-Spannungen von nur z.B. 5 Volt oder weniger zu verarbeiten.
  • 20A zeigt eine exemplarische Silizium-auf-Saphir-(SOS)-Struktur, die zwei Niederspannungstransistorbauelemente (2110a, P-Typ) und (2120a, N-Typ) umfasst, die jeweils einen Gate-Anschluss (G), einen Drain-Anschluss (D) und einen Source-Anschluss (S) umfassen, deren P+- und N+-Drain- und -Source-Bereiche innerhalb einer dünnen Si-Schicht (2115) ausgebildet sind, die auf einem Saphir (Al2O3)-Substrat (2125) hergestellt wurde. Während die Niederspannungstransistoren (2110a) und (2110b) in 11A nur Niederspannung, etwa bis zu 5V (zwischen zwei beliebigen S-, D-, G-Anschlüssen) aushalten können, kann eine gesamte Transistorschaltung der in 20A dargestellten SOS-Struktur von 0 - VIN Volt in Bezug bezüglich GND schweben. Gemäß einer Ausführungsform der vorliegenden Erfindung kann die Rückseite der in 20A dargestellten SOS-Struktur, bezeichnet als Rückseite, mit einer Gleichspannung, wie beispielsweise 0V (GND), verbunden sein oder nicht verbunden bleiben (schweben). Im Falle der Pegelschieber (z.B. HS-Pegelschieber (425,) nach den vorliegenden Lehren, liegt die Referenzspannung für die Pegelschieberschaltung (z.B. High Side) auf Vss-Pegel (z.B. gebunden an den gemeinsamen Knoten SW), der entweder 0 V (z.B. wenn der LS-GaN-FET T1 EIN ist) oder bis zu einem Spannungspegel von VIN (z.B. wenn der HS-GaN-FET T2 EIN ist) beträgt. Daher können die in 20A dargestellten Niederspannungstransistoren (2110a) und (2110b), wie der Fachmann erkennen kann, mit einer Hochspannung (z.B. gleich oder größer als VIN , wie etwa VIN+Vdd2, wie in 4 dargestellt) bezüglich GND betrieben werden, ohne jemals mit einer Hochspannung umgehen zu müssen, die über sie angelegt ist (z.B. über eine entsprechende Source und Drain). Stattdessen weist das Saphirsubstrat den hohen Spannungsabfall (z.B. VIN+Vdd2) über seine gesamte Dicke auf. In einer typischen Ausführungsform kann das Saphirsubstrat (2125) ein oder mehrere 10 bis 100 Mikrometer dick sein, und daher liegt das durch diese Hochspannung erzeugte elektrische Feld weit unter der bekannten Durchschlagsfestigkeit des Saphirs.
  • 20B zeigt eine exemplarische Silizium-auf-Isolator-(SOI)-Transistorstruktur mit zwei Niederspannungstransistorbauelementen (2110b, P-Typ) und (2120b, N-Typ), die jeweils einen Gate-Anschluss (G), einen Drain-Anschluss (D) und einen Source-Anschluss (S) aufweisen, wobei eine dünne Si-Schicht (2115), die die P+- und N+-Source und Drain-Bereiche der Transistoren vom P-Typ und N-Typ umfasst, auf einer vergrabenen Siliziumdioxidschicht (2130) und im weiteren auf einem Si-Substrat (2140 ausgebildet ist). Wie bei der SOS-Struktur von 20A kann die gesamte Transistorstruktur von 0 - VIN Volt gegenüber GND schweben, während die Niederspannungstransistoren (2110b) und (2120b) der in 20B dargestellten Struktur nur bis zu beispielsweise 5V (zwischen zwei beliebigen S-, D-, G-Klemmen) widerstehen können. Gemäß einer Ausführungsform der vorliegenden Erfindung kann die Rückseite der in 20B dargestellten SOI-Struktur, bezeichnet als Rückseite, mit einer Gleichspannung, wie beispielsweise 0V (GND), verbunden sein oder nicht verbunden (schwebend) bleiben. Im Falle der Pegelschieber (z.B. HS-Pegelschieber (425) nach den vorliegenden Lehren) liegt die Referenzspannung für die Pegelschieberschaltung (z.B. High Side) auf Vss-Spannungspegel, das entweder 0 V (z.B. wenn der LS-GaN-FET T1 eingeschaltet ist) bis zu einem Spannungspegel von VIN (z.B. wenn der HS-GaN-FET T2 eingeschaltet ist) beträgt. Daher können, wie der Fachmann erkennen kann, die in 20B dargestellten Niederspannungstransistoren (2110b) und (2120b) mit einer Hochspannung (z.B. gleich oder größer als VIN , wie etwa VIN+Vdd2, wie in 4 dargestellt) bezüglich GND betrieben werden, ohne dass jemals die Hochspannung über sie angelegt wird (d.h. über zwei beliebige Komponentenanschlüsse S, D, G). Stattdessen hat die vergrabene Siliziumdioxidschicht den hohen Spannungsabfall über ihre Dicke. Diese vergrabene Siliziumdioxidschicht ist deutlich dünner als das Saphirsubstrat in der in 20A dargestellten SOS-Ausführung.
  • In einer typischen SOI-Ausführung können die Si-Schicht (2115) und die vergrabene Siliziumdioxidschicht (2130) typischerweise 0,1 - 1,0 Mikrometer dick sein und können das Si-Substrat (2140) unterhalb der Si-Schicht (2115) und die vergrabene Siliziumdioxidschicht (2130) typischerweise ein oder mehrere 10 - 100 Mikrometer dick sein. Daher kann das elektrische Feld innerhalb der vergrabenen Siliziumdioxidschicht (2130) typischerweise höher sein als im in 20A dargestellten Fall des Saphirsubstrats (da das Saphirsubstrat typischerweise viel dicker ist als die Siliziumdioxidschicht und daher einer viel höheren VIN -Spannung standhalten kann). In einer richtig konstruierten Ausführungsform ist die vergrabene Siliziumdioxidschicht (2130) dick genug, um einem maximalen auf der GND-Ebene des Si-Substrats (2140) aufgebrachten elektrischen Feld, das einer Spannung VIN zugeordnet ist, zuzüglich aller Rauschspitzen, die auf die Spannung VIN aufgeprägt werden können, standzuhalten . Es ist zu beachten, dass die Widerstandsfähigkeit gegen große elektrische Felder nicht das einzige Problem für die dünne Siliziumdioxidschicht ist. Die untere Si-Schicht zusammen mit der dünnen Siliziumdioxidschicht kann ein Rückseiten-Gate oder Backgate zu den NMOS- und PMOS-Transistoren bilden. Wenn sowohl NMOS- als auch PMOS-Transistoren zu einer Hochspannung wie 100V fliegen, würde das Backgate des PMOS-Bauelements eingeschaltet, ähnlich wie das obere Gate den Kanal des PMOS durch das Gate-Oxid einschaltet. Der NMOS ist in diesem Fall nicht betroffen, aber der PMOS kann in diesem Fall nicht abgeschaltet werden. Die Schwellenspannung dieses Backgates ist typischerweise höher als die des oberen Gates, etwa um das Verhältnis der Dicke der vergrabenen Siliziumdiodenschicht zur Dicke des Gate-Oxids. Einige Gegenmaßnahmen gegen einen solchen Backgate-Effekt können die Einführung von S-Kontakten in die SOI-Transistorstruktur von 20B sein, wie sie beispielsweise in den oben genannten US-Patentanmeldungen Nr. 14/964,412 und 15/488,367 beschrieben sind, deren Offenbarungen hierin durch Bezugnahme in ihrer Gesamtheit aufgenommen sind.
  • 20C zeigt eine exemplarische Bulk-Si-Transistorstruktur mit zwei Niederspannungstransistoren (2110c, P-Typ) und (2120c, N-Typ), die jeweils einen Gate-Anschluss (G), einen Drain-Anschluss (D) und einen Source-Anschluss (S) aufweisen. Der Fachmann weiß leicht, dass eine solche Struktur über ihre gesamte Dicke zumindest halbleitend ist. Da Si ein guter Leiter im Vergleich mit Isolatoren wie Siliziumdioxid oder Saphir ist, muss die Hochspannung VIN über entsprechende negativ vorgespannte Dioden einer solchen massiven Si-Struktur abgebaut werden, welche eine hohe Abstandsspannung aufweisen, um eine Isolierung des geerdeten Si-Substrats zu gewährleisten. In der in 20C dargestellten exemplarischen Struktur wird die Hochspannung, VIN , über die Diode, die aus den unteren N-Mulden (N-WELL-1 und N-WELL-2) und dem p-Substrat gebildet wird, abgebaut. Dies ist in 20C für den typischen Fall, dass VIN positiv ist, dargestellt, wobei N-WELL1 und N-WELL2 über einen zugehörigen Anschluss (2112) mit dem Knoten SW verbunden sind, der von 0 (GND) bis VIN schwingt. Der Fachmann weiß sehr wohl, dass für den Fall, dass VIN negativ ist, die Polaritäten der in 20C dargestellten Strukturen umgekehrt werden können (z.B. alle P-Strukturen zu N-Strukturen und umgekehrt, einschließlich der Umkehrung des p-Si-Substrats zu einem n-Si-Substrat), um dem auf seiner Rückseite geerdeten (z.B. mit GND verbundenen) p-Bulk-Si-Substrat zu ermöglichen, einen großen negativen Spannungsabfall (VIN < 0V)handzuhaben. In diesem Fall, wenn die VIN negativ ist, kann der Knoten SW mit P-WELLS verbunden werden, die innerhalb des n-Si-Substrats vorgesehen sind (Verbindung in 20C nicht dargestellt). Der Fachmann weiß sehr wohl, dass andere Muldenstrukturen in einer Si-Struktur verwendet werden können, solange solche Mulden eine Hochspannungsfestigkeit bieten, die gleich oder größer als VIN ist (z.B. VIN+Vdd2, wie in 4 dargestellt). Auch hier gilt: Während die Niederspannungstransistoren in der in 20C dargestellten Struktur nur bis z.B. 5V aushalten, können die N-Mulden von 0 - VIN Volt bezüglich GND schweben. Es ist zu beachten, dass die verschiedenen Strukturen und Mulden, die in 20C maßstabsgetreu sind, nicht skalierbar sind, einschließlich des horizontalen Abstands zwischen den beiden N-Mulden, der groß genug sein muss, um eine seitliche Isolierung zwischen den Mulden zu gewährleisten.
  • Im Gegensatz zu Isolatoren wie Siliziumdioxid oder Saphir können Dioden in Si-Massivstrukturen den Strom nur in eine Richtung blockieren, daher kann die in dargestellte exemplarische Transistorstruktur, die in einem Pegelschieber (z.B. HS-Pegelschieber (425) gemäß den verschiedenen Ausführungsformen der vorliegenden Offenbarung) verwendet wird, für Fälle funktionieren, in denen VIN > 0V (= GND) oder, unter Verwendung einer alternativen Muldenstruktur (z.B. Strukturen umgekehrter Polarität), für Fälle, in denen VIN < 0V. Die in den 20A und 20B dargestellten Transistorstrukturen auf Isolatorbasis können sowohl positive als auch negative Werte von VIN verarbeiten und können daher in einem Pegelschieber gemäß den verschiedenen Ausführungsformen der vorliegenden Erfindung verwendet werden, bei der VIN entweder positive oder negative Werte annimmt. Da Bulk-Si-Strukturen jedoch billiger sein können, ist es wertvoll zu beachten, dass die isolatorbasierten Lösungen zwar eine höhere Leistung oder Flexibilität aufweisen können, die Bulk-Si-Lösung aber geringere Kosten aufweisen kann.
  • 21 ist ein Prozessdiagramm (2100), das verschiedene Schritte eines Verfahrens zum Steuern eines Hochspannungsbauelements gemäß einer Ausführungsform der vorliegenden Erfindung zeigt, das in der Lage ist, einer Spannung zu widerstehen, die höher als eine erste Spannung ist, wobei Niederspannungsbauelemente in der Lage sind, einer Spannung zu widerstehen, die gleich oder niedriger als eine zweite Spannung ist, wobei die erste Spannung wesentlich höher als die zweite Spannung ist. Wie im Prozessdiagramm (2100) zu sehen ist, umfasst das Verfahren: Bereitstellen einer Vielzahl von Niederspannungsbauelementen, die konfiguriert sind, um einer Spannung zu widerstehen, die gleich oder niedriger als die zweite Spannung ist, in Schritt (2110); Betreiben der Vielzahl von Niederspannungsbauelementen zwischen einer ersten Schaltspannung (SW) und einer zweiten Schaltspannung (Vdd2+SW), wobei die erste Schaltspannung zwischen einer Referenzspannung (GND) und der ersten Spannung umschaltet, und die zweite Schaltspannung im Wesentlichen einer Summe aus der ersten Schaltspannung und der zweiten Spannung entspricht (in Schritt 2120); Erzeugen von zwei komplementären Impulssignalen basierend auf einem Eingangssignal, wobei die beiden komplementären Impulssignale ein erstes Eingangszeitsteuerungsimpulssignal und ein zweites Eingangszeitsteuerungsimpulssignal umfassen, das eine invertierte Version des ersten Eingangszeitsteuerungsimpulssignals ist, in Schritt (2130); Koppeln des ersten und des zweiten Eingangszeitsteuerungsimpulssignals an die Vielzahl von Niederspannungsbauelementen über jeweils eine erste und zweite parallele resistiv-kapazitive Kopplung, in Schritt (2140); auf der Grundlage der Kopplung: Übertragen von Flankeninformationen und DC-Pegelinformationen der ersten und zweiten Eingangszeitsteuerungsimpulssignale an die Niederspannungsbauelementen, in Schritt (2150); auf der Grundlage des Betreibens und Übertragens: Erzeugen, über die Vielzahl von Niederspannungsbauelementen, eines Ausgangszeitsteuerungssignals bei einer Spannung, die höher ist als die erste Schaltspannung, in Schritt (2160); und auf der Grundlage des Erzeugens: Steuern des Hochspannungsbauelements, in dem letzten Schritt (2170).
  • Mit dieser Halbleiterbeschreibung wurde eine innovative Vorrichtung zum Vorspannen und Treiben von Hochspannungshalbleiterbauelementn unter Verwendung von nur Nieder(durchbruch)spannungstransistoren vorgestellt. Nachteile des Standes der Technik im Zusammenhang mit dem Verlust von Zeitinformationen aufgrund von Hochspannungs-Schaltereignissen wurden durch die Einbeziehung einer parallelen resistiv-kapazitiven Kopplung behoben, die Flankeninformationen und Gleichspannungspegelinformationen eines Impulssignals, das für Zeitsteuerungsinformationen für die Hochspannungshalbleiterbauelemente von einem (statischen) Spannungsbereich in einen fliegenden Spannungsbereich repräsentativ ist, weiterleiten kann. Ein innovativer fliegender Komparator mit Klemmung, der über Niederspannungstransistoren bereitgestellt wird, bildet zusammen mit einer Logikschaltung um eine Verriegelung herum nach den vorliegenden Lehren einen filterartigen Block, der unerwünschte Störungen während eines Schaltereignisses beseitigt.
  • Zu den Anwendungen, die die neuartigen Vorrichtungen und Systeme verschiedener Ausführungsformen beinhalten können, gehören elektronische Schaltungen, die in Automobilen, Batteriesystemen, Solarstromsystemen, Hochspannungs-Audiosystemen, Hochgeschwindigkeits-Computern, Kommunikations- und Signalverarbeitungsschaltungen, Modems, Einzel- oder Mehrprozessormodulen, einzelne oder mehrfache eingebettete Prozessoren, Datenumschaltern und anwendungsspezifischen Modulen, einschließlich Multilayer- und Multichip-Modulen. Solche Bauelemente und Systeme können ferner als Unterkomponenten in eine Vielzahl von elektronischen Systemen eingebaut werden, wie Fernseher, Mobiltelefone, PCs (z.B. Laptops, Desktop-Computer, Handheld-Computer, Tablet-Computer usw.), Arbeitsstationen, Radiogeräte, Video-Abspielgeräte, Audio-Abspielgeräte (z.B. MP3-Player), Fahrzeuge, medizinische Geräte (z.B. Herzmonitor, Blutdruckmesser usw.) und andere. Einige Ausführungsformen können eine Reihe von Verfahren beinhalten.
  • Der Begriff „MOSFET“, wie er in dieser Anmeldung verwendet wird, bezeichnet jeden Feldeffekttransistor (FET) mit isoliertem Gate, der eine Struktur mit einem Metall oder einem metallähnlichen oder quasimetallischen Material, einen Isolator und einenHalbleiter umfasst. Die Begriffe „Metall“ oder „metallähnlich“ bzw. „quasimetallisch) beinhalten mindestens ein elektrisch leitfähiges Material (wie Aluminium, Kupfer oder anderes Metall, oder hoch dotiertes Polysilizium, Graphen oder einen anderen elektrischen Leiter), „Isolator“ beinhaltet mindestens ein isolierendes Material (wie Siliziumoxid oder ein anderes dielektrisches Material) und „Halbleiter“ beinhaltet mindestens ein Halbleitermaterial.
  • Wie der Fachmann leicht erkennen kann, können verschiedene Ausführungsformen der Erfindung umgesetzt werden, um einer Vielzahl von Spezifikationen gerecht zu werden. Sofern vorstehend nicht anders angegeben, ist die Auswahl geeigneter Komponentenwerte eine Frage der Designwahl, und verschiedene Ausführungsformen der Erfindung können in jeder geeigneten IC-Technologie (einschließlich, aber nicht beschränkt auf MOSFET-Strukturen) oder in hybriden oder diskreten Schaltungsformen implementiert werden. Ausführungsformen von integrierten Schaltungen können mit beliebigen geeigneten Substraten und Verfahren hergestellt werden, einschließlich, aber nicht beschränkt auf Standard-Massivsilizium, Silizium auf Isolator (SOI) und Silizium auf Saphir (SOS). Sofern vorstehend nicht anders angegeben, kann die Erfindung in anderen Transistor-Technologien wie bipolaren, GaAs-HBT, GaN-HEMT, GaAs-pHEMT und MESFET-Technologien eingesetzt werden. Die oben beschriebenen erfinderischen Konzepte sind jedoch besonders nützlich bei einem SOI-basierten Fertigungsprozess (einschließlich SOS) und bei Fertigungsprozessen mit ähnlichen Eigenschaften. Die Herstellung in CMOS auf SOI oder SOS ermöglicht einen niedrigen Stromverbrauch, die Fähigkeit, Hochleistungssignalen während des Betriebs aufgrund von FET-Stapelung standzuhalten, eine gute Linearität und den Hochfrequenzbetrieb (d.h. Funkfrequenzen bis zu 50 GHz und darüber). Die monolithische IC-Implementierung ist besonders nützlich, da parasitäre Kapazitäten im Allgemeinen durch sorgfältiges Design niedrig gehalten werden können (oder zumindest einheitlich über alle Einheiten hinweg, so dass sie kompensiert werden können).
  • In Abhängigkeit von einer bestimmten Spezifikation und/oder Implementierungstechnologie (z.B. NMOS, PMOS oder CMOS und Transistor-Bauelemente vom Anreicherungstyp bzw. Enhancement-Mode oder Verarmungstyp bzw. Depletion-Mode) können die Spannungspegel angepasst oder die Polaritäten von Spannungs- und/oder Logiksignalen umgekehrt werden. Die Fähigkeiten der Komponenten in Bezug auf Spannung, Strom und Belastbarkeit können bei Bedarf angepasst werden, z.B. durch Anpassung der Bauelementegrößen, serielles „Stapeln“ von Komponenten (insbesondere FETs), um höheren Spannungen standzuhalten, und/oder durch die paralleles Verwendung mehrerer Komponenten, um höhere Ströme zu bewältigen. Es können zusätzliche Schaltungskomponenten hinzugefügt werden, um die Fähigkeiten der offenbarten Schaltungen zu verbessern und/oder zusätzliche Funktionen bereitzustellen, ohne die Funktionalität der offenbarten Schaltungen wesentlich zu verändern.
  • Eine Reihe von Ausführungsformen gemäß der vorliegenden Erfindung wurden beschrieben. Es ist zu verstehen, dass verschiedene Änderungen vorgenommen werden können, ohne vom Sinn und Umfang solcher Ausführungsformen abzuweichen. So können beispielsweise einige der oben beschriebenen Schritte unabhängig von der Reihenfolge sein und somit in einer anderen Reihenfolge als der beschriebenen durchgeführt werden. Darüber hinaus können einige der oben beschriebenen Schritte optional sein. Verschiedene, in Bezug auf die oben genannten Verfahren beschriebene Aktivitäten können repetitiv, seriell oder parallel ausgeführt werden.
  • Es ist zu verstehen, dass die vorstehende Beschreibung den Umfang der Erfindung, der durch den Umfang der folgenden Ansprüche definiert ist, veranschaulichen und nicht einschränken soll, und dass andere Ausführungsformen im Rahmen der Ansprüche liegen. (Beachte, dass die in Klammern gesetzten Bezeichnungen für Anspruchselemente der Einfachheit halber auf solche Elemente verweisen und an sich keine besondere erforderliche Reihenfolge oder Aufzählung von Elementen angeben; ferner können diese Bezeichnungen in abhängigen Ansprüchen als Verweise auf zusätzliche Elemente wiederverwendet werden, ohne als Beginn einer widersprüchlichen Bezeichnungsabfolge angesehen zu werden).
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 15627196 [0001]
    • US 9484897 [0002]
    • US 5416043 [0002]
    • US 5600169 [0002]
    • US 14964412 [0002, 0126]
    • US 15488367 [0002, 0126]
    • US 9024700 B2 [0002, 0106]

Claims (74)

  1. Steuerschaltung, die konfiguriert ist, um ein Hochspannungsbauelement zu steuern, das in der Lage ist, einer Spannung zu widerstehen, die höher als eine erste Spannung (VIN) ist, wobei die Steuerschaltung umfasst: Niederspannungstransistorbauelemente, die konfiguriert sind, um zwischen einer ersten Schaltspannung (SW) und einer zweiten Schaltspannung (Vdd2+SW) zu arbeiten; einen ersten Anschluss, der konfiguriert ist, um die erste Schaltspannung zu führen, wobei die erste Schaltspannung zwischen einer Referenzspannung und der ersten Spannung umschaltet; einen zweiten Anschluss, der konfiguriert ist, um die zweite Schaltspannung als Funktion der ersten Schaltspannung zu tragen, wobei die zweite Schaltspannung im Wesentlichen einer Summe aus der ersten Schaltspannung und einer zweiten Spannung (Vdd2) entspricht, die wesentlich niedriger als die erste Spannung ist; Eingangsknoten, die konfiguriert sind, um Eingangs-Zeitsteuerungs-Impulssignale zu empfangen; eine parallele resistiv-kapazitive Kopplung, die mit den Eingangsknoten gekoppelt ist und konfiguriert ist, um die Eingangs-Zeitsteuerungs-Impulssignale zu empfangen und Flankeninformationen und DC-Pegelinformationen der Eingangs-Zeitsteuerungs-Impulssignale an die Niederspannungstransistorbauelemente zu übertragen; und einen Ausgangsknoten, der konfiguriert ist, um ein Ausgangs-Zeitsteuerungssignal bei einer Spannung bereitzustellen, die höher als die erste Schaltspannung zum Steuern des Hochspannungsbauelements ist, wobei das Ausgangs-Zeitsteuerungssignal auf den übertragenen Flankeninformationen und Gleichstrompegelinformationen der Eingangs-Zeitsteuerungs-Impulssignale durch die parallele resistiv-kapazitive Kopplung basiert.
  2. Steuerschaltung nach Anspruch 1, wobei die erste Spannung gleich oder höher als 10 Volt und die zweite Spannung gleich oder niedriger als 5 Volt ist.
  3. Steuerschaltung nach Anspruch 1, wobei die erste Spannung gleich oder höher als 25 Volt und die zweite Spannung gleich oder niedriger als 2,5 Volt ist.
  4. Steuerschaltung nach Anspruch 1, wobei die Niederspannungstransistorbauelemente konfiguriert sind, um einer Spannung standzuhalten, die gleich oder niedriger als die zweite Spannung ist.
  5. Steuerschaltung nach Anspruch 1, wobei die Eingangsknoten zwei Eingangsknoten umfassen, die jeweils konfiguriert sind, um Flankeninformationen und DC-Pegelinformationen der Eingangs-Zeitsteueungs-Iimpulssignale zu empfangen, wobei die Eingangs-Zeitsteuerungs-Impulssignale zwei komplementäre Eingangs-Zeitsteuerungs-Impulssignale umfassen.
  6. Steuerschaltung nach Anspruch 5, wobei: die parallele resistiv-kapazitive Kopplung zwei parallele resistiv-kapazitive Kopplungen umfasst, die jeweils gekoppelt sind an: i) einen jeweiligen der beiden Eingangsknoten zum Empfangen eines entsprechenden der beiden komplementären Eingangs-Zeitsteuerungs-Impulssignale, und ii) einen jeweiligen von zwei gemeinsamen Knoten, die mit den Niederspannungstransistorbauelementen gekoppelt sind, um Flankeninformationen und DC-Pegelinformationen des jeweiligen der beiden komplementären Eingangs-Zeitsteuerungs-Impulssignale an die Niederspannungstransistorbauelemente zu übertragen, und jede parallele resistiv-kapazitive Kopplung einen resistiven Leitungsweg mit einem oder mehreren in Reihe geschalteten Widerständen und einen kapazitiven Leitungsweg mit einem oder mehreren in Reihe geschalteten Kondensatoren umfasst.
  7. Steuerschaltung nach Anspruch 6, wobei die Steuerschaltung ferner für jeden Knoten der beiden gemeinsamen Knoten umfasst: einen Kondensator, der zwischen den Knoten und die zweiten Schaltspannung gekoppelt ist; und einen Widerstand, der zwischen den Knoten und die zweiten Schaltspannung gekoppelt ist.
  8. Steuerschaltung nach Anspruch 7, wobei für jeden Knoten der beiden gemeinsamen Knoten ein Kapazitätsverhältnis einer Kapazität des Kondensators zu einer äquivalenten Kapazität der in Reihe geschalteten Kondensatoren der jeweiligen parallelen resistiv-kapazitiven Kopplung etwa umgekehrt proportional zu einem Widerstandsverhältnis eines Widerstandswerts des Widerstands zu einem äquivalenten Widerstandswert der in Reihe geschalteten Widerstände der jeweiligen parallelen resistiv-kapazitiven Kopplung ist.
  9. Steuerschaltung nach Anspruch 8, wobei eine kapazitive Spannungsteilung, die an jedem gemeinsamen Knoten der beiden gemeinsamen Knoten durch den Kondensator und die in Reihe geschalteten Kondensatoren der jeweiligen parallelen resistiv-kapazitiven Kopplung bereitgestellt ist, konfiguriert ist, um eine Spannung abzubauen, die im Wesentlichen gleich der ersten Spannung über die in Reihe geschalteten Kondensatoren ist.
  10. Steuerschaltung nach Anspruch 8, wobei eine Vielzahl von Transistorbauelementen der Niederspannungstransistorbauelemente konfiguriert sind, um als fliegender Komparator zu arbeiten, wobei der fliegende Komparator differentielle Eingangsknoten, die mit den beiden gemeinsamen Knoten gekoppelt sind, und komplementäre Ausgangsknoten umfasst.
  11. Steuerschaltung nach Anspruch 10, wobei die Steuerschaltung ferner für jeden differentiellen Eingangsknoten der differentiellen Eingangsknoten ein paralleles resistivkapazitives Vorspannungsnetzwerk umfasst, das zwischen den differentiellen Eingangsknoten und die erste Schaltspannung gekoppelt ist, wobei das parallele resistiv-kapazitive Vorspannungsnetzwerk konfiguriert ist, um eine Vorspannung für Niederspannungstransistorbauelemente einer Eingangsstufe des fliegenden Komparators bereitzustellen.
  12. Steuerschaltung nach Anspruch 11, wobei das parallele resistiv-kapazitive Vorspannungsnetzwerk eine Parallelschaltung eines Kondensators und eines Widerstands umfasst.
  13. Steuerschaltung nach Anspruch 11, wobei das Kapazitätsverhältnis ferner konfiguriert ist, um eine Gleichtaktspannung an jedem differenziellen Eingangsknoten bereitzustellen, der sich in einem Betriebsspannungsbereich des fliegenden Komparators befindet, unabhängig von einem Schaltspannungspegel der ersten Schaltspannung.
  14. Steuerschaltung nach Anspruch 13, wobei das kapazitive Verhältnis auf der ersten Spannung basiert.
  15. Steuerschaltung nach Anspruch 14, ferner umfassend zwei Ladungspumpenschaltungen, die konfiguriert sind, um die beiden komplementären Eingangs-Zeitsteuerungs-Impulssignale jeweils zu verstärken, um eine Amplitude eines Differenzsignals an den differentiellen Eingangsknoten zu erhöhen.
  16. Steuerschaltung nach Anspruch 15, wobei die von den beiden Ladungspumpenschaltungen bereitgestellte Verstärkung steuerbar ist und auf einem Pegel der ersten Spannung basiert.
  17. Steuerschaltung nach Anspruch 11, wobei eine Vielzahl von Transistorenbauelementen der Niederspannungstransistorbauelemente als Klemmschaltungen konfiguriert sind, um eine momentane Spannung über Knoten von Niederspannungstransistorbauelementen des fliegenden Komparators während eines Schaltereignisses der ersten Schaltspannung zu begrenzen.
  18. Steuerschaltung nach Anspruch 17, wobei die Klemmschaltungen ferner konfiguriert sind, um Ausgangsspannungen an den komplementären Ausgangsknoten des fliegenden Komparators während des Schaltereignisses auf einen im Wesentlichen gleichen Spannungswert zu zwingen.
  19. Steuerschaltung nach Anspruch 18, wobei eine Vielzahl von Transistorbauelementen der Niederspannungstransistorbauelemente konfiguriert sind, um als Logikgatter zu arbeiten, die eine Spannungsdifferenz an den komplementären Ausgangsknoten des fliegenden Komparators in eine einzige Spannung übersetzen.
  20. Steuerschaltung nach Anspruch 19, wobei die Logikgatter eine Setzen-Rücksetzen-(RS)-Verriegelungsschaltung umfassen, die auf eine Spannungsdifferenz ungleich Null wirkt und eine Spannungsdifferenz gleich Null ablehnt.
  21. Steuerschaltung nach Anspruch 20, wobei: die Niederspannungsbauelemente konfiguriert sind, um einer Spannung standzuhalten, die niedriger als die zweite Spannung ist, und eine Mittelschienen-Schaltvorspannung, die im Wesentlichen gleich einer Summe aus der ersten Schaltspannung und der Hälfte der zweiten Spannung ist, konfiguriert ist, um Transistoren der Vielzahl von Transistorbauelementen des fliegenden Komparators und der Logikgatter mit Vorspannung zu versorgen.
  22. Steuerschaltung nach Anspruch 21, wobei: die Spannungen an den komplementären Ausgangsknoten des fliegenden Komparators innerhalb eines durch die erste Schaltspannung und die Mittelschienen-Schaltvorspannung definierten Bereichs liegen, und die Logikgatter konfiguriert sind, um zwischen einer von: a) der ersten Schaltspannung und der Mittelschienen-Schaltvorspannung, und b) der Mittelschienen-Schaltvorspannung und der zweiten Schaltspannung zu arbeiten.
  23. Steuerschaltung nach Anspruch 1, wobei die Niederspannungstransistorbauelemente eines von: a) einer Silizium-auf-Saphir-(SOS)-Transistorstruktur, b) einer Silizium-auf-Isolator-(SOI)-Transistorstruktur und c) einer Massiv-Silizium-(Si)-Transistorstruktur umfassen.
  24. Steuerschaltung nach Anspruch 23, wobei a) ein Saphirsubstrat mit einer Dicke umfasst, die so gewählt ist, dass das Saphirsubstrat einem Spannungsabfall standhält, der gleich oder größer als die zweite Schaltspannung ist.
  25. Steuerschaltung nach Anspruch 24, wobei eine Dicke des Saphirsubstrats in einem Bereich von einem oder mehreren 10 bis 100 Mikrometern liegt.
  26. Steuerschaltung nach Anspruch 23, wobei b) eine vergrabene Siliziumdioxidschicht umfasst, deren Siliziumdioxiddicke einem Spannungsabfall standhält, der gleich oder größer als die zweite Schaltspannung ist.
  27. Steuerschaltung nach Anspruch 26, wobei die Siliziumdioxiddicke der vergrabenen Siliziumdioxidschicht 0,1 - 1,0 Mikrometer beträgt.
  28. Steuerschaltung nach Anspruch 23, wobei c) umfasst: ein P-Silizium(p-Si)-Substrat; eine in das Si-Substrat eingebettete N- Muldenstruktur; und einen Mulden-Anschluss, der mit der N-Muldenstruktur verbunden ist, wobei der Muldenanschluss während des Betriebs konfiguriert ist, um die zweite Schaltspannung zu führen.
  29. Steuerschaltung nach Anspruch 28, wobei das Siliziumsubstrat einen Substratanschluss umfasst, der während des Betriebs konfiguriert ist, um die Referenzspannung zu führen.
  30. Steuerschaltung nach Anspruch 28, wobei die N-Muldenstruktur konfiguriert ist, um in Kombination mit dem Si-Substrat eine umgekehrt vorgespannte N-Muldendiode zu erzeugen, die in der Lage ist, einem Spannungsabfall standzuhalten, der gleich oder größer als die zweite Schaltspannung ist.
  31. Hochspannungsschaltvorrichtung, umfassend die Steuerschaltung nach Anspruch 1.
  32. Hochspannungsschaltvorrichtung nach Anspruch 31, ferner umfassend ein Hochspannungstransistorbauelement, die während des Betriebs konfiguriert ist, um der ersten Spannung standhalten zu können, wobei der Betrieb des Hochspannungstransistorbauelements durch die Steuerschaltung gesteuert wird.
  33. Hochspannungsschaltvorrichtung nach Anspruch 32, wobei der Betrieb des Hochspannungstransistorbauelements die Steuerung des Hochspannungstransistorbauelements umfasst, um in einer von zwei Betriebsarten zu arbeiten; einer EIN-Betriebsart, die einen Leitungsweg zur ersten Spannung bereitstellt, und einer AUS-Betriebsart, die den Leitungsweg entfernt.
  34. Hochspannungs-Schaltvorrichtung nach Anspruch 33, wobei der Leitungsweg ein Leitungsweg zwischen einem Drain-Anschluss und einem Source-Anschluss des Hochspannungstransistorbauelements ist.
  35. Hochspannungsschaltvorrichtung nach Anspruch 34, wobei die Steuerung des Bauelements über eine Verbindung des Gate-Anschlusses des Hochspannungstransistorbauelements mit dem Ausgangsknoten der Steuerschaltung erfolgt.
  36. Hochspannungsschaltvorrichtung nach Anspruch 35, wobei der erste Anschluss der Steuerschaltung mit dem Source-Anschluss des Hochspannungstransistorbauelements verbunden ist.
  37. Hochspannungsschaltvorrichtung nach Anspruch 36, wobei während der EIN-Betriebsart eine Spannung eines Signals am Source-Anschluss des Hochspannungstransistorbauelements im Wesentlichen gleich der ersten Spannung ist, und während der AUS-Betriebsart eine Spannung des Signals am Source-Anschluss des Hochspannungstransistorbauelements im Wesentlichen gleich der Referenzspannung ist.
  38. Hochspannungsschaltvorrichtung nach Anspruch 37, wobei das Zeitsteuerungssignal am Ausgangsknoten der Steuerschaltung, die dem Gate-Anschluss des Hochspannungstransistorbauelements zugeführt wird, konfiguriert ist, um eine durchschnittliche Spannung basierend auf einem Tastverhältnis des Signals am Source-Anschluss des Hochspannungstransistorbauelements zu steuern.
  39. Hochspannungsschaltvorrichtung nach Anspruch 38, wobei die Eingangs-Zeitsteuerungs-Impulssignale an den Eingangsknoten der Steuerschaltung auf der durchschnittlichen Spannung basieren.
  40. DC/DC-Wandler zur Umwandlung einer hohen Gleichspannung in eine niedrige Gleichspannung, umfassend die Hochspannungsschaltvorrichtung nach Anspruch 39.
  41. Verfahren zum Steuern eines Hochspannungsbauelements, das in der Lage ist, einer Spannung standzuhalten, die höher als eine erste Spannung (VIN) ist, mit Niederspannungsbauelementen, die in der Lage sind, einer Spannung zu widerstehen, die gleich oder niedriger als eine zweite Spannung (Vdd2) ist, wobei die erste Spannung wesentlich höher als die zweite Spannung ist, wobei das Verfahren umfasst: Bereitstellen einer Vielzahl von Niederspannungsbauelementen, die konfiguriert sind, um einer Spannung standzuhalten, die gleich oder niedriger als die zweite Spannung ist; Betreiben der Vielzahl von Niederspannungsbauelementen zwischen einer ersten Schaltspannung (SW) und einer zweiten Schaltspannung (Vdd2+SW), wobei die erste Schaltspannung zwischen einer Referenzspannung (GND) und der ersten Spannung schaltet und die zweite Schaltspannung im Wesentlichen einer Summe aus der ersten Schaltspannung und der zweiten Spannung entspricht; Erzeugen von zwei komplementären Impulssignalen basierend auf einem Eingangssignal, wobei die beiden komplementären Impulssignale ein erstes Eingangs-Zeitsteuerungs-Impulssignal und ein zweites Eingangs-Zeitsteuerungs-Impulssignal umfassen, das eine invertierte Version des ersten Eingangs-Zeitsteuerungs-Impulssignals ist; Koppeln der ersten und zweiten Eingangs-Zeitsteuerungs-Impulssignale an die Vielzahl von Niederspannungsbauelementen über jeweils eine erste und zweite parallele resistiv-kapazitive Kopplung; basierend auf der Kopplung: Übertragen von Flankeninformationen und DC-Pegelinformationen der ersten und zweiten Eingangs-Zeitsteuerungs-Impulssignale an die Niederspannungsbauelemente; basierend auf dem Betreiben und Übertragen: Erzeugen, über die Vielzahl von Niederspannungsbauelementen, eines Ausgangs-Zeitsteuerungssignals bei einer Spannung, die höher als die erste Schaltspannung ist; und basierend auf der Erzeugung: Steuerung des Hochspannungsbauelements.
  42. Verfahren nach Anspruch 41, wobei das Erzeugen des Ausgangszeitsteuerungssignals umfasst: Regenerieren einer Version der beiden komplementären Impulssignale basierend auf der Übertragung; Verwenden von Klemmen, um eine regenerierte Version der beiden komplementären Impulssignale während eines Schaltereignisses der ersten Schaltspannung auf einen im Wesentlichen gleichen Spannungswert zu zwingen; Erzeugen eines Differenzsignals der regenerierten Version der beiden komplementären Signale, wobei das Differenzsignal nur während des Schaltereignisses Null ist; und Erzeugen der Ausgangs-Zeitsteuerungssignale basierend auf Werten ungleich Null des Differenzsignals.
  43. Verfahren nach Anspruch 42, wobei das Regenerieren umfasst: Koppeln der ersten und zweiten parallelen resistiv-kapazitiven Kopplungen über einen jeweiligen ersten und zweiten gemeinsamen Knoten mit jeweils einem ersten und zweiten parallelen resistiv-kapazitiven Netzwerk; Koppeln eines Anschlussknotens des ersten und zweiten parallelen resistiv-kapazitiven Netzwerks mit der zweiten Schaltspannung; und basierend auf der Kopplung: Erhalten einer Version mit geringerer Amplitude der ersten und zweiten Eingangs-Zeitsteuerungs-Impulssignale jeweils an den ersten und zweiten gemeinsamen Knoten, wobei ein Kapazitätsverhältnis einer Kapazität eines ersten/zweiten parallelen resistiv-kapazitiven Netzwerks zu einer äquivalenten Kapazität der ersten/zweiten parallelen resistiv-kapazitiven Kopplung etwa umgekehrt proportional zu einem Widerstandsverhältnis eines Widerstandswerts des ersten/zweiten parallelen resistiv-kapazitiven Netzwerks zu einem Widerstandswert der ersten/zweiten parallelen resistiv-kapazitiven Kopplung ist.
  44. Verfahren nach Anspruch 43, ferner umfassend: Verstärken der ersten und zweiten Eingangs-Zeitsteuerungs-Impulssignale durch Ladungspumpenschaltungen; und basierend auf dem Verstärken: Erhöhen einer Amplitude der Version mit geringerer Amplitude der ersten und zweiten Eingangs-Zeitsteuerungs-Impulssignale an den ersten und zweiten gemeinsamen Knoten.
  45. DC/DC-Wandler zum Umwandeln einer ersten Spannung (VIN) in einen Niederspannungsausgang, wobei der DC/DC-Wandler umfasst: einen Transistorstapel, der einen High-Side-Transistor und einen Low-Side-Transistor in Reihenschaltung umfasst, wobei der High-Side-Transistor und der Low-Side-Transistor einer Spannung standhalten können, die höher als die erste Spannung ist; einen Versorgungsanschluss, der mit einem Drain des High-Side-Transistors verbunden ist, der während des Betriebs zum Empfangen der ersten Spannung konfiguriert ist; einen Referenzanschluss, der mit einer Source des Low-Side-Transistors verbunden ist, der während des Betriebs konfiguriert ist, um ein Referenzpotential (GND) zu empfangen; einen Ausgangsschaltanschluss, der mit einer Source des High-Side-Transistors und einem Drain des Low-Side-Transistors verbunden ist, der während des Betriebs konfiguriert ist, um eine erste Schaltspannung (SW) bereitzustellen, die zwischen der ersten Spannung und dem Bezugspotential umschaltet; und eine High-Side-Steuerschaltung, die mit dem Transistorstapel gekoppelt und konfiguriert ist, um zwischen der ersten Schaltspannung und einer zweiten Schaltspannung (Vdd2+SW) zu arbeiten, wobei die High-Side-Steuerschaltung umfasst: i) eine Vielzahl von Niederspannungstransistoren, die in der Lage sind, einer Spannung standzuhalten, die gleich oder niedriger als eine zweite Spannung (Vdd2) ist, die wesentlich niedriger als die erste Spannung ist; ii) einen High-Side-Referenzanschluss, der mit dem Ausgangsschaltanschluss verbunden ist, um die erste Schaltspannung bereitzustellen; iii) einen High-Side-Versorgungsanschluss, der während des Betriebs konfiguriert ist, um die zweite Schaltspannung bereitzustellen, wobei die zweite Schaltspannung im Wesentlichen gleich einer Summe aus der ersten Schaltspannung und der zweiten Spannung ist; iv) einen High-Side-Eingangsanschluss, der während des Betriebs konfiguriert ist, um ein erstes und ein zweites Eingangs-Zeitsteuerungs-Impulssignal zum Steuern des High-Side-Transistors zu empfangen; v) erste und zweite parallele resistiv-kapazitive Kopplungen, die mit dem High-SideEingangsanschluss gekoppelt sind, die während des Betriebs konfiguriert sind, um Flankeninformationen und DC-Pegelinformationen der ersten und zweiten Eingangs-Zeitsteuerungssignale an die Vielzahl von Niederspannungstransistoren zu übertragen; und vi) einen High-Side-Ausgangstransistor der Vielzahl von Niederspannungstransistoren, der während des Betriebs konfiguriert ist, um ein High-Side-Steuerungsssignal basierend auf den übertragenen Flankeninformationen und DC-Pegelinformationen bei einer Spannung, die höher als die erste Schaltspannung ist, bereitzustellen, wobei das High-Side-Steuersignal ein Tastverhältnis der ersten Schaltspannung an dem Ausgangsschaltanschluss steuert.
  46. DC/DC-Wandler nach Anspruch 45, wobei jede der ersten und zweiten parallelen resistiv-kapazitiven Kopplungen einen resistiven Leitungspfad mit einem oder mehreren in Reihe geschalteten Widerständen und einen kapazitiven Leitungspfad mit einem oder mehreren in Reihe geschalteten Kondensatoren umfasst.
  47. DC/DC-Wandler nach Anspruch 45, wobei der untere Spannungsausgang proportional zum Mittelwert der ersten Schaltspannung ist.
  48. DC/DC-Wandler nach Anspruch 45, ferner umfassend eine Low-Side-Steuerschaltung, die während des Betriebs konfiguriert ist, um ein Low-Side-Steuerungssignal für den Low-Side-Transistor basierend auf dem ersten und zweiten Eingangs-Zeitsteuerungssignal bereitzustellen.
  49. DC/DC-Wandler nach Anspruch 48, wobei das High-Side-Steuersignal und das Low-Side-Steuersignal während des Betriebs konfiguriert sind, um die Leitung des High-Side-Transistors und die Leitung des Low-Side-Transistors abwechselnd herbeizuführen.
  50. DC/DC-Wandler nach Anspruch 49, wobei eine Ausbreitungsverzögerung der ersten und zweiten Eingangs-Zeitsteuerungs-Impulssignale durch die High-Side-Steuerschaltung im Wesentlichen gleich einer Ausbreitungsverzögerung der ersten und zweiten Eingangs-Zeitsteuerungs-Impulssignale durch die Low-Side-Steuerschaltung ist.
  51. DC/DC-Wandler nach Anspruch 50, wobei eine Signaldämpfung der ersten und zweiten Eingangs-Zeitsteuerungs-Impulssignale durch die High-Side-Steuerschaltung im Wesentlichen gleich einer Signaldämpfung der ersten und zweiten Eingangs-Zeitsteuerungs-Impulssignale durch die Low-Side-Steuerschaltung ist.
  52. Zeitsteuerschaltung, die konfiguriert ist, um die Zeitabstimmung von Flanken eines Eingangs-Rechtecksignals zu steuern, wobei die Zeitsteuerschaltung umfasst: einen ersten Verarbeitungspfad, der eine erste Vielzahl einer gleichen konfigurierbaren Flankenverzögerungsschaltung umfasst, die in Reihenschaltung angeordnet ist, wobei der erste Verarbeitungspfad konfiguriert ist, um selektiv eine oder beide einer steigenden Flanke und einer fallenden Flanke des Eingangsrechtecksignals zu verzögern; und einen zweiten Verarbeitungspfad, der eine zweite Vielzahl der konfigurierbaren Flankenverzögerungsschaltung umfasst, die in Reihenschaltung angeordnet ist, wobei der zweite Verarbeitungspfad konfiguriert ist, um eine oder beide der steigenden Flanke und der fallenden Flanke des Eingangsrechtecksignals unabhängig vom ersten Verarbeitungspfad selektiv zu verzögern; wobei die konfigurierbare Flankenverzögerungsschaltung konfiguriert ist, um eine Flankenverzögerung für eine der steigenden Flanken und der fallenden Flanke basierend auf einem EIN- oder AUS-Zustand eines Eingangsschalters der konfigurierbaren Flankenverzögerungsschaltung selektiv bereitzustellen, und wobei die Flankenverzögerung auf einer Ladezeit eines Kondensators durch eine Stromquelle basiert, um eine Auslösespannung eines Wechselrichters zu erreichen.
  53. Zeitsteuerungsschaltung nach Anspruch 52, wobei die Stromquelle eine Steuerschaltung umfasst, die konfiguriert ist, um eine Größe eines Ausgangsstroms der Stromquelle basierend auf einer Variation der Auslösespannung des Wechselrichters einzustellen.
  54. Zeitsteuerschaltung nach Anspruch 53, wobei die Variation der Auslösespannung auf einem oder mehreren von a) einem Herstellungsverfahren des Wechselrichters, b) einer Spannungsversorgung des Wechselrichters und c) einer Betriebstemperatur des Wechselrichters basiert.
  55. Zeitsteuerschaltung nach Anspruch 53, wobei die Größe des Ausgangsstroms durch einen Referenzwiderstand gesteuert wird.
  56. Zeitsteuerungsschaltung nach Anspruch 53, wobei die Steuerschaltung umfasst: einen Operationsverstärker; einen Stromspiegel; einen Referenzwechselrichter mit den gleichen Eigenschaften wie der Wechselrichter der konfigurierbaren Flankenverzögerungsschaltung, wobei der Referenzwechselrichter mit einem ersten Eingang des Operationsverstärkers gekoppelt ist; einen Transistor, wobei ein Gate des Transistors mit einem Ausgang des Operationsverstärkers, eine Source des Transistors, die mit einem zweiten Eingang des Operationsverstärkers verbunden ist, und einem Drain des Transistors, der mit einem Referenzstromast des Stromspiegels verbunden ist, verbunden ist; und der Referenzwiderstand, der zwischen der Source des Transistors und einer Bezugsmasse geschaltet ist.
  57. Zeitsteuerschaltung nach Anspruch 56, wobei der Referenzwechselrichter zwei in Reihe geschaltete Transistoren umfasst, wobei Gates und Drains der in Reihe geschalteten Transistoren mit dem ersten Eingang des Operationsverstärkers verbunden sind.
  58. Zeitsteuerungsschaltung nach Anspruch 52, wobei die konfigurierbare Flankenverzögerungsschaltung ferner einen Eingangstransistor umfasst, der konfiguriert ist, um an einem Gateknoten des Eingangstransistors eines des Eingangsrechtecksignals und einer invertierten Version des Eingangsrechtecksignals basierend auf dem EIN- oder AUS-Zustand des Eingangsschalters selektiv zu empfangen.
  59. Zeitsteuerungsschaltung nach Anspruch 58, wobei: ein Gate-Knoten des Eingangstransistors mit einem gemeinsamen Anschluss des Eingangsschalters gekoppelt ist, ein Drain-Knoten des Eingangstransistors mit der Stromquelle, einem ersten Anschluss des Kondensators und einem Eingang des Wechselrichters gekoppelt ist, und ein Source-Knoten des Eingangstransistors und ein zweiter Anschluss des Kondensators mit einer Bezugsmasse gekoppelt sind.
  60. Zeitsteuerungsschaltung nach Anspruch 59, wobei: die konfigurierbare Flankenverzögerungsschaltung ferner einen Eingangswechselrichter umfasst, ein erster Schaltanschluss des Eingangsschalters mit einem Ausgang des Eingangswechselrichters gekoppelt ist, ein zweiter Schaltanschluss des Eingangsschalters mit einem Eingang des Eingangswechselrichters gekoppelt ist, und der Eingang des Wechselrichters konfiguriert ist, um eines der Eingangsrechtecksignale und die invertierte Version des Eingangsrechtecksignals zu empfangen.
  61. Zeitsteuerungsschaltung nach Anspruch 60, wobei die konfigurierbare Flankenverzögerungsschaltung ferner einen Ausgangswechselrichter und einen Ausgangsschalter umfasst, der Ausgangsschalter konfiguriert ist, um an einem gemeinsamen Anschluss des Ausgangsschalters eines von einem Signal an einem Ausgang des Wechselrichters und einer invertierten Version des Signals an einem Ausgang des Ausgangswechselrichters selektiv auszugeben, basierend auf einem EIN- und AUS-Zustand des Ausgangsschalters, der unabhängig vom EIN- und AUS-Zustand des Eingangsschalters ist.
  62. Zeitsteuerungsschaltung nach Anspruch 61, wobei ein erster Schaltanschluss des Ausgangsschalters mit dem Ausgang des Wechselrichters gekoppelt ist, und ein zweiter Anschluss des Ausgangsschalters mit dem Ausgang des Ausgangswechselrichters gekoppelt ist.
  63. Zeitsteuerungsschaltung nach Anspruch 62, wobei die Reihenschaltung der ersten und zweiten Vielzahl der gleichen konfigurierbaren Flankenverzögerungsschaltung über die Verbindung des gemeinsamen Anschlusses des Ausgangsschalters einer ersten konfigurierbaren Flankenverzögerungsschaltung mit dem zweiten Schaltanschluss des Eingangsschalters einer zweiten konfigurierbaren Flankenverzögerungsschaltung vorgesehen ist.
  64. Zeitsteuerschaltung nach Anspruch 52, wobei eine Kapazität des Kondensators konfigurierbar ist.
  65. Zeitsteuerschaltung nach Anspruch 64, wobei der Kondensator ein digital abstimmbarer Kondensator ist.
  66. Die Zeitsteuerungsschaltung nach Anspruch 52, wobei für jeden der ersten und zweiten Verarbeitungspfade: eine Verzögerung nur einer der steigenden Flanke und der fallenden Flanke durch Konfigurieren des Eingangsschalters jeder konfigurierbaren Flankenverzögerungsschaltung des ersten und zweiten Verarbeitungspfades in einen gleichen Zustand bereitgestellt wird, eine Verzögerung sowohl der steigenden als auch der fallenden Flanke durch Konfigurieren des Eingangsschalters von mindestens zwei konfigurierbaren Flankenverzögerungsschaltungen in verschiedene Zustände bereitgestellt wird.
  67. Zeitsteuerungsschaltung nach Anspruch 52, ferner umfassend einen oder mehrere zusätzliche Verarbeitungspfade, die jeweils eine Vielzahl der konfigurierbaren Flankenverzögerungsschaltung umfassen, die in Reihenschaltung angeordnet sind, wobei jeder der zusätzlichen Verarbeitungspfade konfiguriert ist, um eine oder beide der steigenden Flanke und der fallenden Flanke des Eingangsrechtecksignals unabhängig von jedem anderen Verarbeitungspfad selektiv zu verzögern.
  68. Schaltungsanordnung, die konfiguriert ist, um Zeitinformationen für die Steuerung eines High-Side-(HS)-Bauelements und eines Low-Side-(LS)- Bauelements bereitzustellen, die in einem Hochspannungsbereich arbeiten, wobei die Schaltungsanordnung umfasst: eine Zeitsteuerungsschaltung, die in einem Niederspannungsbereich arbeitet und konfiguriert ist, um die Zeitabstimmung von Flanken eines Eingangs-Rechtecksignals zu steuern, wobei die Zeitsteuerungsschaltung umfasst: i) einen ersten Verarbeitungspfad zum Bereitstellen von Zeitinformationen des HS-Bauelements, umfassend eine erste Vielzahl einer gleichen konfigurierbaren Flankenverzögerungsschaltung, die in Reihenschaltung angeordnet ist, wobei der erste Verarbeitungspfad konfiguriert ist, um eine oder beide einer steigenden Flanke und einer fallenden Flanke des Eingangsrechtecksignals selektiv zu verzögern; und ii) einen zweiten Verarbeitungspfad, um Zeitinformation des LS-Bauelements bereitzustellen, umfassend eine zweite Vielzahl der konfigurierbaren Flankenverzögerungsschaltung, die in Reihenschaltung angeordnet ist, wobei der zweite Verarbeitungspfad konfiguriert ist, um eine oder beide der steigenden Flanke und der fallenden Flanke des Eingangsrechtecksignals unabhängig vom ersten Verarbeitungspfad selektiv zu verzögern; wobei die konfigurierbare Flankenverzögerungsschaltung konfiguriert ist, um eine Flankenverzögerung für eine der steigenden Flanke und der fallenden Flanke basierend auf einem EIN- oder AUS-Zustand eines Eingangsschalters der konfigurierbaren Flankenverzögerungsschaltung selektiv bereitzustellen, wobei die Flankenverzögerung auf einer Ladezeit eines Kondensators durch eine Stromquelle basiert, um eine Auslösespannung eines Wechselrichters zu erreichen, wobei alle Transistorbauelemente der Zeitsteuerungsschaltung jeweils konfiguriert sind, um einer Spannung standzuhalten, die wesentlich kleiner als eine Hochspannung des Hochspannungsbereichs ist.
  69. Schaltungsanordnung nach Anspruch 68, wobei die konfigurierbare Flankenverzögerungsschaltung ferner einen Eingangstransistor umfasst, der konfiguriert ist, um an einem Gateknoten des Eingangstransistors eines des Eingangsrechtecksignals und einer invertierten Version des Eingangsrechtecksignals basierend auf dem EIN- oder AUS-Zustand des Eingangsschalters selektiv zu empfangen.
  70. Schaltungsanordnung nach Anspruch 69, wobei: ein Gate-Knoten des Eingangstransistors mit einem gemeinsamen Anschluss des Eingangsschalters gekoppelt ist, ein Drain-Knoten des Eingangstransistors mit der Stromquelle, einem ersten Anschluss des Kondensators und einem Eingang des Wechselrichters gekoppelt ist, und ein Source-Knoten des Eingangstransistors und ein zweiter Anschluss des Kondensators mit einer Bezugsmasse gekoppelt sind.
  71. Schaltungsanordnung nach Anspruch 70, wobei: die konfigurierbare Flankenverzögerungsschaltung ferner einen Eingangswechselrichter umfasst, ein erster Schaltanschluss des Eingangsschalters mit einem Ausgang des Eingangswechselrichters gekoppelt ist, ein zweiter Schaltanschluss des Eingangsschalters mit einem Eingang des Eingangswechselrichters gekoppelt ist, und der Eingang des Wechselrichters konfiguriert ist, um eines des Eingangsrechtecksignals und der invertierten Version des Eingangsrechtecksignals zu empfangen.
  72. Schaltungsanordnung nach Anspruch 71, wobei die konfigurierbare Flankenverzögerungsschaltung ferner einen Ausgangswechselrichter und einen Ausgangsschalter umfasst, der Ausgangsschalter konfiguriert ist, um an einem gemeinsamen Anschluss des Ausgangsschalters eines von einem Signal an einem Ausgang des Wechselrichters und einer invertierten Version des Signals an einem Ausgang des Ausgangswechselrichters selektiv auszugeben, basierend auf einem EIN- und AUS-Zustand des Ausgangsschalters, der unabhängig vom EIN- und AUS-Zustand des Eingangsschalters ist.
  73. Schaltungsanordnung nach Anspruch 72, wobei ein erster Schaltanschluss des Ausgangsschalters mit dem Ausgang des Wechselrichters gekoppelt ist, und ein zweiter Anschluss des Ausgangsschalters mit dem Ausgang des Ausgangswechselrichters gekoppelt ist.
  74. Schaltungsanordnung nach Anspruch 73, wobei die Reihenschaltung der ersten und zweiten Vielzahl der gleichen konfigurierbaren Flankenverzögerungsschaltung über die Verbindung des gemeinsamen Anschlusses des Ausgangsschalters einer ersten konfigurierbaren Flankenverzögerungsschaltung mit dem zweiten Schaltanschluss des Eingangsschalters einer zweiten konfigurierbaren Flankenverzögerungsschaltung erfolgt.
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