JP4113447B2 - ジッタ付加回路及び方法並びにパルス列生成回路及び方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、基準パルス列の各パルスのエッジに対してジッタを付加して出力できるジッタ付加回路及び方法並びにパルス列生成回路及び方法に関し、所望のジッタ量を正確に付加してパルスを出力できるジッタ付加回路及び方法並びにパルス列生成回路及び方法に関する。
【０００２】
【従来の技術】
【特許文献１】
特開平７−９５０２２号公報
【特許文献２】
特開平６−１１２７８５号公報
【特許文献３】
特開昭５１−７８６２４号公報
【特許文献４】
特開平６−１０４７０８号公報
【特許文献５】
特公平７−９７１３０号公報
【０００３】
デジタル信号処理が行われる回路においては、入力される複数のパルスの列（以下、パルス列と呼ぶ）が常に理想的な状態とは限らず、外部からのノイズなどによって、ジッタが生じてしまう場合もある。そこで、パルス列中のパルスにある程度のジッタが含まれていても、正常に動作できるように回路を設計しておく必要がある。そして回路の試作段階では、ジッタを含んだパルス列を実際に試作回路に流し、ジッタを含むパルス列が入力されても回路が正常に動作するか否かを検証しておくことも必要である。こうした試験をジッタ耐性試験と呼ぶ。
【０００４】
ジッタ耐性試験を行うには、ジッタを含んだ試験信号（パルス列）を用意する必要がある。この試験信号は、被試験デジタル回路に通常供給される正常なパルス列を基準（この意味で以下では基準パルス列と呼ぶ）として、これにジッタを付加して生成できれば、正常な信号と対比しながら試験できる点で効果的である。このとき、エッジにジッタを付加するには、具体的には、基準となるパルスのエッジに遅延を付加し、更にその遅延時間を連続的に可変させれば良い。
【０００５】
回路に入力されるパルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の遅延時間を可変させる技術については、例えば、特開平７−９５０２２号公報（特許文献１）に開示されており、図２はそのブロック図を示している。バッファ１は、入力パルス列を受けて非反転及び反転出力し、これら出力を遅延回路２及び３に夫々供給する。遅延回路２及び３での遅延時間は、第１及び第２遅延設定信号を受けて夫々独立に設定可能となっている。アンド・ゲート４は、遅延回路２の出力とバッファ１の非反転出力を受けて、これらの論理積をＳＲフリップフロップ６のＳ入力端子に供給する。また、アンド・ゲート５は、遅延回路３の出力とバッファ１の反転出力を受けて、これらの論理積をＳＲフリップフロップ６のＲ入力端子に供給する。よって、ＳＲフリップフロップ６の出力パルスの立ち上がりエッジのタイミングは、ＳＲフリップフロップ６のＳ入力端子への入力信号によって定まり、一方、立ち下がりエッジのタイミングはＲ入力端子への入力信号によって定まる。
【０００６】
図３は、図２に示す従来例のタイミング・チャートである。この図からわかるように、図２に示す従来例では、アンド・ゲート４の出力が、入力パルスが立ち上がる時点ｔ１に対してｔｄ１だけ遅延した時点で立ち上がり、これによってＳＲフリップフロップ６の出力の立ち上がりエッジを定めていることがわかる。また、アンド・ゲート５の出力が入力パルスの立ち下がる時点ｔ２に対してｔｄ２だけ遅延した時点で立ち上がり、これによってＳＲフリップフロップ６の出力の立ち下がりエッジを定めていることがわかる。これらの遅延時間ｔｄ１及びｔｄ２は、第１及び第２遅延設定信号によって夫々独立に設定される。
【０００７】
特許文献１の図３には、遅延回路２及び３の具体的な実施例として、ランプ波形を可変の基準電圧と比較することにより、遅延時間を変化させるアナログ的方法が開示されている。このとき、遅延回路における遅延時間は、ユーザが設定した通り正確で入力パルス列の幅広い周波数に対応可能であることが望ましい。しかし、このアナログ的方法では、特に高周波においてランプ波形を線形に形成するのは困難なため、高周波において所望通りの正確な遅延量を得るのは困難である。また、比較器におけるランダム・ジッタのため、小さな遅延量を正確に得るのが難しいという問題もある。
【０００８】
一方、特許文献１の図４には、複数段の遅延回路を選択的に接続することにより遅延時間を変化させるデジタル的方法が開示されている。このデジタル的方法では、各遅延回路の遅延時間を固定にすることで、入力パルス列の幅広い周波数に対して、正確な遅延時間を設定可能になる。また、各遅延回路の遅延時間を短くする一方、縦列接続する段数を多くすれば、遅延時間も比較的細かく且つ短い時間から長い時間まで幅広く設定可能になる。図９は、このデジタル遅延回路の等価回路のブロック図である。ここでは、遅延線ＤＬと結線ＳＬの対を４個縦列に並べ、これらを選択的に接続できる構造となっている。４個の遅延線ＤＬには、それぞれ固有の遅延時間があり、結線ＳＬでは遅延時間は生じない。そして、スイッチＳＷでいくつの遅延線ＤＬを接続するかによって、遅延時間を変化させることができる。
【０００９】
なお、これらの技術は、特開平６−１１２７８５号公報（特許文献２）にも同様なものが記載されている。また、ランプ波形を可変の基準電圧と比較することで遅延時間を変化させるアナログ的手法に関しては、更に出願日が前の特開昭５１−７８６２４号公報（特許文献３）及び特開平６−１０４７０８号公報（特許文献４）にも記載されている。
【００１０】
ところで、基準となるパルス列には、ＩＣパッケージなどが実際に出力するものを用いても良いが、この場合だと多数種類のパルス列を得ようとすれば、それだけ多数のＩＣパッケージを用意しなければならず、不便である。そこで、メモリに必要とするパルス列のデータを書き込んでおき、このデータからパルス列を生成する装置が開発されている。こうした装置は、例えば、特公平７−９７１３０号公報などに記載されている。
【００１１】
【発明が解決しようとする課題】
図９に示すようなデジタル遅延回路では、遅延時間を正確に設定可能なものの、設定する遅延時間をダイナミックに変化させた場合に次の問題が生じる。即ち、もし大きな遅延時間を設定した後に続けて小さな遅延時間を設定した場合、先に入力されたパルスが複数段ある遅延線ＤＬのどれかに残っていて、後から入力されたパルスが先に最後の遅延線の出力端子に達してしまい、入力パルスの順番が入れ替わる又は前後のパルスが混ざるという問題が生じる。こうしたことから、特開平７−９５０２２号公報等が開示する技術は、パルスのエッジを遅延させることはできるものの、遅延時間を連続して高速に変化させることには適していない。即ち、遅延時間を連続して高速に変化させることが必須のジッタ発生に適したものではない。
【００１２】
一方、ランプ波形を用いたアナログ的方法では、ランプ波形と比較する基準電圧を変化させれば、遅延時間も連続的に変化させることができるが、上述の如くランプ波形を線形にするのが困難なために、ユーザが希望するとおりの正確な遅延時間を得ることができない。
【００１３】
また、図２に示す従来例では、第１遅延回路２での遅延時間ｔｄ１が、時点ｔ１〜ｔ２に係る入力パルスのパルス幅Ｐｗ１より短い場合には、アンド・ゲート４の出力に立ち上がりエッジを生じる。しかし、第１遅延回路２に第１遅延設定信号で設定される遅延時間が入力パルスのパルス幅Ｐｗ１より長い場合、例えば、図３ｉ）に示すｔｄ３だった場合を仮に想定すると、第１遅延回路２とバッファ１の出力の論理積を取っても、時点ｔ１からｔｄ３だけ遅れた時点においてアンド・ゲート４の出力には立ち上がりエッジが生じない。よって、第１遅延回路２に設定された遅延時間ｔｄ３が、ＳＲフリップフロップ６の出力信号の立ち上がりエッジの形では反映されないことになってしまう。これは、立ち下がりエッジに関しても同様である。
【００１４】
本発明は、こうした課題を解決しようとするもので、基準パルス列の各パルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方に対し、ユーザが設定した通りの正確な遅延時間を付加できると同時に、この遅延時間を連続して変更可能にすることで、パルスの各エッジに効果的にジッタを付加できるジッタ付加回路を提供しようとするものである。また、別の観点から見れば、同様の趣旨で各エッジにジッタを付加したパルス列を生成可能なジッタ付加パルス列生成方法を提供しようとするものである。更には、複数のパルスの内、所望のパルスにのみジッタが付加されたパルス列を生成する発明についても本願は開示する。
【００１５】
【課題を解決するための手段】
本発明のジッタ付加回路は、次のように構成される。遅延手段が複数あり、これらは基準パルス列の各パルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方を設定された遅延時間だけ遅延して出力可能となっている。信号合成手段は、複数の遅延手段の出力を合成して出力する。遅延時間設定手段は、複数の遅延手段夫々におけるパルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の遅延時間を設定する。スイッチ手段は、複数の遅延手段の１つにパルスを選択的に供給する。スイッチ制御手段は、複数の遅延手段のうちの遅延時間設定手段による遅延時間の設定が完了した遅延手段にパルスを選択的に供給するようスイッチ手段を制御する。そして、複数の遅延手段の夫々に異なる遅延時間を順次設定して用いることにより、基準パルス列に対して連続的に異なる遅延時間を付加する。
【００１６】
このとき、基準パルス列のパルスを遅延してスイッチ手段に供給する入力遅延手段を更に具えるようにしても良い。これによれば、スイッチ制御手段は、パルスをトリガとして利用して、スイッチ手段によるパルスの遅延手段への選択的供給を制御することができる。各遅延手段をパルスが通過している間は、遅延時間の設定変更をしないので、通過するパルスの順序が前後することはない。よって、複数ある遅延手段には複数の遅延素子を選択的に接続するデジタル式の遅延回路を用いても良い。更に、こうしたデジタル式の遅延回路を用いることとで、各エッジにユーザが設定する通りの正確な遅延を付加できるので、遅延時間設定手段により、時間に対する遅延時間の変化が所望の関数となる制御を行うことも可能となる。
【００１７】
遅延手段のより具体的構成としては、非反転及び反転出力を供給するバッファ回路と、非反転出力を受けて設定された遅延時間だけ遅延する第１遅延回路と、第１遅延回路の出力をワンショット・パルスに変換する第１ワンショット・パルス回路と、反転出力を受けて設定された遅延時間だけ遅延する第２遅延回路と、第２遅延回路の出力をワンショット・パルスに変換する第２ワンショット・パルス回路と、第１ワンショット・パルス回路の出力で第１ロジック状態になり第２ワンショット・パルス回路の出力で第２ロジック状態になる論理回路とで構成しても良い。この構成によれば、パルスの各エッジに加える遅延時間をパルス幅による制限を受けずに設定することが可能となる。
【００２１】
本発明は、更にジッタ付加方法を提供する。この方法は、複数の遅延手段の中から選択された第１の遅延手段に基準パルス列のパルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の遅延時間を設定するステップと、基準パルス列を第１の遅延手段で遅延して出力端子に供給するステップと、複数の遅延手段の中の第１の遅延手段以外から選択された第２の遅延手段に基準パルス列のパルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の遅延時間を設定ステップと、基準パルス列の供給先を第１の遅延手段から第２の遅延手段に切り替えるステップと、基準パルス列を第２の遅延手段で遅延して出力端子に供給するステップとを具えている。このとき、複数の遅延手段の夫々に設定する遅延時間を時間に対して連続的に変化させても良く、また、時間に対する遅延時間の変化が所望の関数となる制御を行うようにしても良い。
【００２２】
本発明の応用としては、基準パルス列の内の所望のパルスにのみジッタを有するパルス列を生成することもできる。複数の遅延手段は、供給されるパルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方を設定された遅延時間だけ遅延して出力可能となっている。パルス供給手段は、基準パルス列のデータを元にジッタを付加するパルスと、ジッタを付加しないパルスを複数の遅延手段に別々に供給する。遅延時間設定手段は、複数の遅延手段夫々におけるパルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の遅延時間を設定する。このとき、ジッタを付加しないパルスが供給された遅延手段の遅延時間は固定とする一方、ジッタを付加するパルスが供給された遅延手段の遅延時間の設定は順次変更するようにする。こうした複数の遅延手段から得られたパルス列を、信号合成手段は合成して出力するようにする。
【００２３】
本発明は、また、基準パルス列の一部分のパルスにのみジッタを有するパルス列の生成方法を提供する。この方法は、基準パルス列のデータを元にジッタを付加するパルスと、ジッタを付加しないパルスを別々に生成する第１ステップと、ジッタを付加するパルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方を設定された遅延時間だけ遅延する第２ステップと、ジッタを付加しないパルスと第２ステップで遅延されたパルスを合成する第３ステップとを具え、第１乃至第３ステップを繰り返す度に第２ステップにおける遅延時間を順次変更することを特徴とする。
【００２４】
【発明の実施の形態】
本発明によるジッタ付加回路は、基準となるパルス列が入力されたときに、このパルスのエッジの遅延時間を連続して高速且つ正確に変更可能とすることで、結果的にパルスのエッジにジッタを付加することを可能にしている。入力されるパルス列は、例えば、種々のデジタル回路で使用する正常な信号である。本発明のジッタ付加回路を用いてジッタを有するパルス列をこうしたデジタル回路（被試験デジタル回路）に供給することで、どの程度までのジッタであればそのデジタル回路が誤動作することがないかを調べるジッタ耐性試験を実施できる。尚、以下に述べる実施形態は、本発明の好ましい具体例であるから技術的に好ましい種々の限定が付されているが、本発明は以下の態様に限られるものではない。
【００２５】
図１は、本発明の実施形態の一例を示すブロック図である。図１には示さないものの、本発明のジッタ付加回路は、表示装置、キーボード、マウス、ＣＰＵ、ＲＡＭ、ハードディスクなど周知のマイクロプロセッサ・システムを有しており、本発明を実施するためのコンピュータ・プログラムは例えばハードディスクなどの記憶手段に記憶させておけば良い。
【００２６】
ジッタ付加の対象となる基準のパルス列は、入力遅延回路１０及びスイッチ制御回路１２に入力される。スイッチ制御回路１２は、切替ステートと非切替ステートの２つのステートがあり、後述のように切替ステートのときに入力パルスを受けると、その立ち上がりエッジでスイッチ１４を端子１４Ａから端子１４Ｂへ又は端子１４Ｂから端子１４Ａへと切り替る。よって、スイッチ１４は、スイッチ制御回路１２の制御に従って、第１遅延ブロック１６及び第２遅延ブロック１８のいずれか一方に入力パルス列を供給する。
【００２７】
第１遅延ブロック１６は、立ち上がりエッジ及び立ち下がりエッジの夫々を独立に設定した遅延時間だけ遅延して出力する回路である。第１バッファ２０は、スイッチ１４から入力パルス列を受け、非反転出力を第１遅延回路２２に供給し、反転出力を第２遅延回路２４に供給する。第１及び第２遅延回路２２及び２４の出力は、夫々第１及び第２ワンショット・パルス回路２６及び２８で、ワンショット・パルスに変換される。ＳＲフリップフロップ３０の出力は、第１ワンショット・パルス回路２６の出力でＨ（ハイ：第１ロジック状態）になり、第２ワンショット・パルス回路２８の出力でＬ（ロー：第２ロジック状態）になる。即ち、第１ワンショット・パルス回路２６の出力で立ち上がりエッジが決まり、第２ワンショット・パルス回路２８の出力で立ち下がりエッジが決まる。
【００２８】
図４は、第１遅延ブロック１６を構成する各要素における動作を示すタイミング・チャートである。ここに示す例においては、第１遅延回路２２は、図４ｄに示すように、バッファ２０の非反転出力をユーザが設定した遅延時間ｔｄ４だけ遅延させる。また、第２遅延回路２４は、図４ｆに示すように、バッファ２０の反転出力をユーザが設定した遅延時間ｔｄ５だけ遅延させる。よって、第１ワンショット・パルス回路２６は、時点ｔ１から時間ｔｄ４遅延した時点にワンショット・パルスを出力し（図４ｅ）、第２ワンショット・パルス回路２８は、時点ｔ２から時間ｔｄ５遅延した時点にワンショット・パルスを出力する（図４ｇ）。この結果、ＳＲフリップフロップ３０は、時点ｔ１から時間ｔｄ４遅延した時点で立ち上がり、時点ｔ２から時間ｔｄ５遅延した時点で立ち下がるパルスを出力する。別の見方によれば、時点ｔ１で立ち上がり、時点ｔ２で立ち下がるパルスが第１遅延ブロックに入力されると、時点ｔ１から時間だけｔｄ４遅延した時点で立ち上がり、時点ｔ２から時間だけｔｄ５遅延した時点で立ち下がるパルスに変換されると考えることもできる。
【００２９】
図３及び図４を参照しつつ、図２に示す従来例と本発明を比較すると、図２の従来例では、第１遅延回路２の出力とバッファ１の非反転出力の論理積をＳＲフリップフロップに入力していたため、遅延時間がパルス幅Ｐｗ１より長いｔｄ３になると、入力パルスがＬ（ロー）の位置で第１遅延回路の出力がＨになる条件の場合には、アンド・ゲート４の出力がＨ（ハイ）にならず、よって、時点ｔ１からｔｄ３だけ遅れた時点においてＳＲフリップフロップ６の出力がＨにならないという問題があった（図３ｉ）。しかし、図１に示す例では、第１遅延回路２２の出力が第１ワンショット・パルス回路でワンショット・パルスに変換されるため、遅延時間がパルス幅Ｐｗ１よりも長くなっても、ＳＲフリップフロップの出力は問題なく立ち上がりＨになる。これは、ＳＲフリップフロップの出力の立ち下がりに関しても同様である。このように、本発明では、ワンショット・パルス回路を採用したことで、パルス幅に関係なく遅延時間を設定可能にしている。ただし、遅延時間がパルス幅より短いものだけで充分な場合も多い。この場合には、図２に示す従来技術と同じく、ワンショット・パルス回路を利用しない回路を用いても良い。
【００３０】
遅延時間ｔｄ４及びｔｄ５は、遅延時間設定回路４４が第１遅延回路２２及び第２遅延回路２４に夫々設定する。設定データに応じて遅延時間が可変になる遅延回路については、上述の特開平７−９５０２２号公報の図３及び図４に開示のものを初めとして種々のものが知られている（特許文献２〜４など参照）。
【００３１】
第２遅延ブロック１８ついては、第１遅延ブロック１６と構成が同じなので、詳細な説明は省略する。本発明では、同じ構成の第１及び第２遅延ブロックを設けることで、一方の遅延ブロックにパルスを通過させている間に、他方の遅延ブロックの遅延時間の設定を変更している。即ち、１つの遅延ブロックを複数のパルスが通過するときだけを見れば、遅延時間の設定は変更されないので、遅延回路が複数段の遅延素子で構成したデジタル遅延回路の場合であっても、入力パルス列のパルスの順序を前後させることがない。しかも遅延ブロックの設定遅延時間を交互に変更することで、２つの遅延ブロックを全体として見れば、連続的且つ高速に遅延時間を変更できるようになるので、効果的にジッタを付加することが可能になる。
【００３２】
以下、本発明によるジッタ付加回路の切替動作について説明する。最初に、第１遅延ブロック１６をパルス列が流れている状態から、第２遅延ブロック１８に切り替える場合について説明する。ユーザがキーボード等のユーザ・インタフェースを通じ、遅延時間の切替と所望の遅延時間を設定すると、ＣＰＵを通じて遅延時間設定回路４４が第２遅延ブロック１８の第３及び第４遅延回路３４及び３６にパルスの立ち上がりエッジ及び立ち下がりエッジの遅延時間データを夫々設定する。遅延時間データの第３及び第４遅延回路３４及び３６への書込みが完了すると、遅延時間設定回路４４はスイッチ制御回路１２に書込み完了を知らせる。これによって、スイッチ制御回路１２は、非切替ステートから切替ステートに遷移する。切替ステートになったところでスイッチ制御回路１２がパルスの入力を受けると、スイッチ制御回路１２は、その最初の立ち上がりエッジでスイッチ１４を端子１４Ａ側から端子１４Ｂ側に切り替えて、入力パルスを第２遅延ブロック１８に供給できるようにスイッチ１４を制御する。スイッチ制御回路１２は、スイッチ１４の接続端子を端子１４Ａ側から端子１４Ｂ側に切り替た後に再度非切替ステートになる。
【００３３】
このとき注意すべき点は、入力遅延回路１０があるために、スイッチ１４を端子１４Ａ側から端子１４Ｂ側に切り替えるトリガとなった入力パルスは遅延し、スイッチ１４が端子１４Ａ側から端子１４Ｂ側に切り替わった後で、スイッチ１４を通過するということである。逆に言えば、このタイミングとなるように入力遅延回路１０の遅延時間が予め設定される。
【００３４】
こうして入力された基準パルス列は、第１遅延ブロック１６に供給されないようになり、遅延時間設定回路４４は第１遅延ブロック１６の第１及び第２遅延回路２２及び２４に次の遅延時間データを書き込む動作に移ることになる。しかし、スイッチ１４を切り替えた直後では、まだパルスが第１遅延ブロック１６に残っているので、遅延時間設定回路４４は第１遅延ブロック１６中のパルスが全て信号合成回路４６に出力されるタイミングまで、遅延時間データの第１及び第２遅延回路２２及び２４への書込み動作をしないように設定される。
【００３５】
遅延時間設定回路４４は、第１遅延ブロック１６の第１及び第２遅延回路２２及び２４への遅延時間データの書込みを完了すると、スイッチ制御回路１２に書込み完了を知らせ、スイッチ制御回路１２は、非切替ステートから切替ステートに遷移する。切替ステートになったところでスイッチ制御回路１２がパルスの入力を受けると、スイッチ制御回路１２は、その最初の立ち上がりエッジでスイッチ１４を端子１４Ｂ側から端子１４Ａ側に切り替えて、入力パルス列を第１遅延ブロック１６に供給できるようにスイッチ１４を制御する。スイッチ制御回路１２は、スイッチ１４の接続端子を端子１４Ｂ側から端子１４Ａ側に切り替えた後に再度非切替ステートになる。以下、上述の動作を繰り返す。
【００３６】
上述のようにして第１及び第２遅延ブロック１６及び１８に設定する遅延時間データを交互に変化させると共に、スイッチ１４の切り替えを繰り返し、入力パルスを供給する遅延ブロックを交互に切り替えると、出力されるパルスの各エッジに生じた遅延時間にもバラツキを生じさせることができる。即ち、結果として、出力パルスの各エッジにジッタを生じさせることができる。もちろん、遅延時間の設定を一定にすれば、ジッタのないパルスも出力できる。このように、本発明のジッタ付加回路は、設定次第で種々のジッタを含むパルスを出力できる。
【００３７】
スイッチ１４の切替インターバル（周期）によっては、第１及び第２遅延ブロック１６及び１８を流れるパルスの個数が１個となる場合もあるし、複数個となる場合もある。スイッチ１４の切替インターバルは、遅延時間データの各遅延回路へ書込みのタイミングも含めてＣＰＵで制御される。もちろん、こうしたＣＰＵの制御は、ユーザの設定に応じて行われる。
【００３８】
また、上述の例では、スイッチ制御回路１２は遅延時間設定回路４４から遅延時間データの書込み完了を知らせる信号を受けて、非切替ステートから切替ステートに遷移させている。しかし、非切替ステートから切替ステートに遷移させるタイミングは、ＣＰＵがスイッチ制御回路を直接制御することで行ってもよい。スイッチ制御回路１２が非切替ステートから切替ステートに遷移するタイミングは、遅延時間設定回路４４が次にパルスを通過させる遅延ブロックの各遅延回路に遅延時間データを書き込んだ後になることは間違いないが、遅延時間データの書込みを終えた直後である必要はなく、任意に設定した待ち時間があった後に切替ステートに遷移するようにしても良い。
【００３９】
第１及び第２遅延ブロック１６及び１８から出力された信号は、信号合成回路４６で合成され、出力端子４８に供給される。信号合成回路４６は、第１及び第２遅延ブロック１６及び１８の両方の出力を合成する回路で、図１では論理和回路で実現する例を示す。しかし、これに限らず図５に示すような排他的論理和でも良い。更に言えば、どの論理回路でも組み合わせを工夫することで、２つの入力に対して出力がＨ又はＬの２通りの出力を生成できるので、結局、論理合成はどのロジック回路を用いて行っても良い。なお、上述の説明においてロジック回路が負論理のときは、Ｈ及びＬの関係が逆になるので、Ｌを第１ロジック状態、Ｈを第２ロジック状態として考えれば良い。
【００４０】
上述の例では、２つの遅延ブロックを交互に使用しているが、２つに限らず、３つ以上とすることも可能である。この場合、スイッチ１４は、現在パルスが通過している遅延ブロックから、遅延時間の設定が完了した遅延ブロックへと選択的にパルスを供給するよう動作する。これによれば、ある遅延ブロックに関してその使用する順番が回ってくるまでの時間が相対的に長くなるので、その分だけ遅延時間データを書き込む時間を余計に取ることができ、結果として１つの遅延ブロックを使用する時間（インターバル）を短くできる。インターバルを短くできるということは、遅延時間の設定をそれだけ頻繁に変更可能になることになる。
【００４１】
図６は、本発明によりジッタ付加されたパルス列とジッタの遅延時間の関係を示す概念図である。横軸は時間軸であるが、ここでは同じ入力パルス列（Ｐ１、Ｐ２、Ｐ３のみ示す）がｎ回繰り返し入力され、異なる遅延時間で遅延されて出力されたパルス列がｎ回重ねて表示された状態を示すので、時間軸ｔｎとしている。各パルスの各エッジ部分にある斜線部分は、そこにジッタがあることを示す。縦軸は時間軸ｔであり、ここでは特に時間経過とともにパルスＰ１の立ち上がりエッジに関する遅延時間ｔｄ４がどのように変化するかを示している。
【００４２】
ジッタ付加回路に入力された基準パルス列は、第１遅延ブロック１６と第２遅延ブロック１８を交互に通過するが、遅延ブロック夫々を使用している期間（インターバル）Ｄ１ｋ及びＤ２ｋにおける立ち上がりエッジの遅延時間はそれぞれｔｄ４−１ｋ及びｔｄ４−２ｋと設定される。なお、図６中の添え字ｋは、任意の整数である。第１遅延ブロック１６と第２遅延ブロック１８それぞれのインターバルＤ１ｋ及びＤ２ｋは、上述の如く、他方ブロックでの遅延時間データ書込み時間を下回らない範囲でユーザが任意に設定できる。また、各ブロックの遅延時間ｔｄ４−１ｋ及びｔｄ４−２ｋもユーザが任意に設定できる。インターバルＤ１又はＤ２において、パルスは１個しか入力されないこともあるが、複数個入力されることもある。
【００４３】
ところで、図６に示す遅延時間ｔｄ４は、インターバル毎に不連続に（即ち、連続するインターバルに対して滑らかではなく、ステップ状に飛び飛びに）変化しているが、全体としてはおおよそ正弦波（点線で示す）に沿って変化していることがわかる。これは偶然ではなく、このように遅延時間が推移するよう設定しているからである。このとき、連続するインターバルに対する遅延時間の変化が表す波形を以下では遅延時間推移波形と呼び、遅延時間推移波形の細かな変化を無視し、全体の大きな変化を表す曲線を遅延時間推移概略曲線と呼ぶことにする。
【００４４】
遅延時間推移概略曲線は、図６に示す正弦波に限られるものでなく、三角波等種々のものがユーザの希望に応じて設定される。図７は、遅延時間推移概略曲線が三角波である場合の一例を示す。また、図８は、遅延時間推移概略曲線が更に他の関数曲線である場合の例を示す。遅延時間推移概略曲線を所望の関数曲線形状となるよう制御するには、第１及び第２遅延ブロックの切替時間と各遅延ブロックでの遅延時間を制御すればよく、こうした制御は本発明の回路を用いれば、ハードディスクに予め記憶させたコンピュータ・プログラムを用いて実現できる。なお、図６乃至図８では、第１遅延ブロックと第２遅延ブロックを同じインターバル（使用期間）で交互に切り替える例を示しているが、各ブロックのインターバルを毎回変えるように制御しても良い。これにより、更に複雑なジッタが付加可能になる。
【００４５】
図１０は、本発明によるジッタを付加したパルス列と基準パルス列の関係を時間軸上から比較した波形図である。基準パルス列の各パルスの立ち上がりエッジ及び立ち下がりエッジは、インターバル単位で遅延される。図１０ａは、インターバルの順番を時系列に示し、説明の便宜上、インターバル１、インターバル２のように各インターバルに時系列順に番号を付している。ここでは、インターバル５までしか示さないが、その後も同様である。図１０ｂは、各インターバルにおける立ち上がりエッジ及び立ち下がりエッジ夫々の設定された遅延時間をカッコ内にカンマで区切って示している。例えば、インターバル１におけるパルスの立ち上がりエッジの遅延時間は１０ｐｓ（ピコ秒）、立ち下がりエッジの遅延時間は２０ｐｓであることを示す。図１０ｃは、基準パルス列を示す。図１０ｄは、基準パルス列の各パルスの各エッジについて、インターバル毎に上述の設定した遅延時間を付加したジッタ付加パルス列を示す。
【００４６】
図１に示す回路例であれば、例えば、奇数番のインターバルについては第１遅延ブロック１６が各エッジに遅延を付加し、偶数番のインターバルについては第２遅延ブロック１８が各エッジに遅延を付加することで実現される。図１０では、各インターバルの長さが一定の例を示しているが、任意に変更しても良い。各インターバルの長さとエッジの遅延時間の組み合わせにより、種々のジッタを含むパルス列が生成可能となる。
【００４７】
図１０では示していないが、先に説明したように、連続するインターバルに対するパルスの各エッジの遅延時間の変化が所望の関数となるように設定しても良い。この場合では、遅延時間の設定をインターバル毎ではなく、例えば、使用する関数のパラメータで指定しても良い。即ち、ユーザは使用する関数（正弦波、三角波など）、周波数、振幅等を指定するようにして、インターバルの１つ１つに設定する各エッジの遅延時間については内蔵するＣＰＵが算出することにより、ユーザ自身が各インターバルでの遅延時間を直接設定しなくて良いようにしても良い。
【００４８】
ところで、図１０からわかるように、本発明によれば、各インターバル中のパルス列についてはそのパルスの順番が前後する恐れはない。しかし、隣接するインターバルの境界付近のパルスに関して、順序が前後する可能性がある。即ち、隣接する２つのインターバルにおいて、例えば、前のインターバルにおける立ち上がりエッジの遅延時間を長くし、後のインターバルにおける立ち上がりエッジの遅延時間を短くした場合などである。しかし、これは、前のインターバルにおける立ち上がりエッジの遅延時間を、後のインターバルにおけるそれに比べて極端に長くしないように制御することで防止できる。それは、例えば、上述したように連続するインターバルに対する遅延時間の変化を正弦波のような連続的に変化する関数とすることでも実現可能となる。
【００４９】
図１１は、本発明の他の実施形態の例を示すブロック図である。パルス供給（データ・パターン発生）回路１は、パルス列のデータを記憶するメモリ、回路動作の基準となるクロック発振回路、データを実際のパルス列信号として出力するためのドライブ回路等から構成されるもので、例えば、特公平７−９７１３０号公報に開示されているようなものを使用すれば良い。
【００５０】
図１１では、パルス供給回路１については、その主要機能のみを機能ブロック図の形で示している。また、図１２は、図１１の動作を説明する波形図である。
【００５１】
パルス供給回路１は、基準パルス列に対応するデータ０をメモリ２中に記憶している。ユーザが基準パルス列の一部のパルスにジッタをもつパルス列を生成したい場合には、表示装置、キーボード等のユーザ・インタフェース（図示せず）を通じて、部分ジッタ・モードを選択し、基準パルス列の複数のパルスからジッタを付加するパルスを選択することによって、ジッタが付加されるパルスが指定される。ジッタを付加するパルスの選択は、パルスを１個づつ選択しても良いが、基準パルス列のジッタを付加したい期間を指定し、その期間に含まれるパルスをジッタを付加するパルスとしても良い。
【００５２】
ジッタを付加するパルスが指定されると、図１２(i)〜(iii)に示すように、パルス供給回路１は、ジッタを付加しないパルスに対応するデータ１と、ジッタを付加するパルスに対応するデータ２とを、データ０を部分的にコピーすることによって生成する。これらデータ１及びデータ２は、第１及び第２ドライブ回路３及び４において実際のパルス信号に変換され、第１及び第２遅延ブロック１６及び１８のそれぞれに、基準パルス列の長さで定まる期間（周期）で繰り返し供給される。
【００５３】
ユーザが部分ジッタ・モードを選択した場合には、第１遅延ブロックに設定される遅延時間は複数周期に渡って固定となる。一方、第２遅延ブロックの第３及び第４遅延回路３４及び３６の遅延時間データは、順次書き換えられる。図１に示す回路（全体ジッタ・モード）と比較すると、部分ジッタ・モードの場合では、第１及び第２遅延ブロックを交互に切り替える動作がないので、第１遅延ブロック１６をパルス列が通過している間に、第２遅延ブロック１８の遅延時間データを書き換えるという動作はできない。しかし、第２遅延ブロック１８には、基準パルス列の一部分のパルスしか通過せず、しかもパルス供給回路１が供給するパルス列のデータが予めわかっているので、パルスの通過しない時間に第３及び第４遅延回路３４及び３６の遅延時間データを書き換えることができる。
【００５４】
第２遅延ブロック１８の遅延時間データを書き換えは、例えば、基準パルス列の長さで定まる期間（周期）毎に行う。よって、この周期毎に、図１２(iii)に示すパルス列の立ち上がりエッジ又は立ち下がりエッジの位置が変化し、複数の周期で見たときには、立ち上がりエッジ又は立ち下がりエッジにジッタが発生したパルスを得ることができる（図１２(iv)）。
【００５５】
ただし、ジッタを付加するパルスの隣接するパルス（図１２の例におけるパルスＢとパルスＤ）の間が時間的に充分に離れ、よってパルス１個毎に遅延時間データを書き換えることが可能であれば、パルス毎に遅延時間の設定を変えても良い。
【００５６】
第３及び第４遅延回路における遅延時間は、図６等において説明したように、時間に対して所望の関数となるように変化させても良いのは、上述と同様である。
【００５７】
信号合成回路４６は、第１及び第２遅延ブロック１６及び１８の出力を合成し、基準パルス列においてユーザが指定した所望のパルスにジッタを有するパルスを出力する（図１２(v)）。図１２では、信号合成回路４６にＯＲ回路を用いた例を示しているが、これに限るものではない。図１３は、基準パルス列を負論理とし、信号合成回路４６に排他的論理和を用いた例を示している。ジッタを付加しないパルスに対応するデータ１は負論理で生成する。一方、ジッタを付加するパルスに対応するデータ２は、データ０から反転して生成している。これを排他的論理和で合成すれば、図１３(v)に示す出力を得ることができる。即ち、立ち下がりと立ち上がりの順番でジッタを含むパルスを生成することもできる。
【００５８】
図１１においては、遅延ブロックが２つの例で説明してきたが、これに限るものではない。３つ以上の遅延ブロックを利用し、その内の１つの遅延ブロックに基準パルス列のジッタを付加しないパルスを供給し、他の遅延ブロックにジッタを付加するパルスを供給し、これら複数の遅延ブロックの出力を合成するようにしても良い。この場合、２つ以上の遅延ブロックにジッタを付加するパルスを供給するので、それぞれの遅延ブロックで付加するジッタ量を異なるものにすれば、更に複雑なジッタを含むパルス列が生成可能となる。例えば、ジッタを付加したい２つのパルスが近接しているために、同じ遅延ブロックでは遅延時間データの書き換えが間に合わない場合であっても、これらパルスを異なる遅延ブロックに供給し、それぞれに異なるジッタ量を付加し合成することで、隣接するパルスに異なる量のジッタを付加することが可能になる。
【００５９】
以上説明してきたように、本発明のジッタ付加回路によれば、遅延時間の設定をインターバル毎に連続的に変更しても、各インターバルにおいてはパルス列中のパルスの順番が前後することがない。よって、デジタル遅延回路を用いることが可能になるので、基準パルス列のパルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方に対し、所望のインターバル毎に、ユーザが設定した通りの遅延時間を正確に付加でき、複数のインターバルにおいて所望のジッタを付加できる。更に、ユーザが設定した通りの遅延時間をパルスの各エッジに付加できることから、連続するインターバルに対する遅延時間の変化、即ち、時間に対する遅延時間の変化を所望の関数となるよう制御することもできる。更には、特公平７−９７１３０号公報に記載されているような所望のパルス列を生成する装置と組み合わせ、周知のこうした装置で基準パルス列を生成し、本発明によって所望のジッタを付加したパルス列を生成することも可能になる。
【図面の簡単な説明】
【図１】本発明によるジッタ付加回路の実施形態の例を示すブロック図である。
【図２】従来の遅延回路の一例を示すブロック図である。
【図３】図２に示す従来例におけるタイミング・チャートである。
【図４】図１に示すジッタ付加回路の例のタイミング・チャートである。
【図５】信号合成回路の実施形態の他例を示す図である。
【図６】ジッタを付加されたパルスと遅延時間の推移を示す概念図である。
【図７】遅延時間推移波形の概略波形が三角波の場合の一例を示す図である。
【図８】遅延時間推移概略曲線が更に他の関数曲線である場合の例を示す図である。
【図９】デジタル遅延回路の等価回路を示すブロック図である。
【図１０】本発明によるジッタを付加したパルス列と基準パルス列の関係を時間軸上から比較した波形図である。
【図１１】本発明の他の実施形態の例を示すブロック図である。
【図１２】図１１における回路動作の一例を説明する波形図である。
【図１３】図１１における回路において、信号合成に排他的論理和を用いた場合の動作例を説明する波形図である。
【符号の説明】
１ パルス供給回路
２ メモリ
３ 第１ドライブ回路
４ 第２ドライブ回路
８ 入力端子
１０ 入力遅延回路
１２ スイッチ制御回路
１４ スイッチ
１４Ａ スイッチ端子Ａ
１４Ｂ スイッチ端子Ｂ
１６ 第１遅延手段（第１遅延ブロック）
１８ 第２遅延手段（第２遅延ブロック
２０ 第１バッファ
２２ 第１遅延回路
２４ 第２遅延回路
２６ 第１ワンショット・パルス回路
２８ 第２ワンショット・パルス回路
３０ 第１ＳＲフリップフロップ
３２ 第２バッファ
３４ 第３遅延回路
３６ 第４遅延回路
３８ 第３ワンショット・パルス回路
４０ 第４ワンショット・パルス回路
４２ 第２ＳＲフリップフロップ
４４ 遅延時間設定回路
４６ 信号合成回路
４８ 出力端子
Ｄ１ 第１遅延ブロックのインターバル（使用期間）
Ｄ２ 第２遅延ブロックのインターバル（使用期間）
ｔｄ 遅延時間
Ｐｗ パルス幅
【発明の属する技術分野】
本発明は、基準パルス列の各パルスのエッジに対してジッタを付加して出力できるジッタ付加回路及び方法並びにパルス列生成回路及び方法に関し、所望のジッタ量を正確に付加してパルスを出力できるジッタ付加回路及び方法並びにパルス列生成回路及び方法に関する。
【０００２】
【従来の技術】
【特許文献１】
特開平７−９５０２２号公報
【特許文献２】
特開平６−１１２７８５号公報
【特許文献３】
特開昭５１−７８６２４号公報
【特許文献４】
特開平６−１０４７０８号公報
【特許文献５】
特公平７−９７１３０号公報
【０００３】
デジタル信号処理が行われる回路においては、入力される複数のパルスの列（以下、パルス列と呼ぶ）が常に理想的な状態とは限らず、外部からのノイズなどによって、ジッタが生じてしまう場合もある。そこで、パルス列中のパルスにある程度のジッタが含まれていても、正常に動作できるように回路を設計しておく必要がある。そして回路の試作段階では、ジッタを含んだパルス列を実際に試作回路に流し、ジッタを含むパルス列が入力されても回路が正常に動作するか否かを検証しておくことも必要である。こうした試験をジッタ耐性試験と呼ぶ。
【０００４】
ジッタ耐性試験を行うには、ジッタを含んだ試験信号（パルス列）を用意する必要がある。この試験信号は、被試験デジタル回路に通常供給される正常なパルス列を基準（この意味で以下では基準パルス列と呼ぶ）として、これにジッタを付加して生成できれば、正常な信号と対比しながら試験できる点で効果的である。このとき、エッジにジッタを付加するには、具体的には、基準となるパルスのエッジに遅延を付加し、更にその遅延時間を連続的に可変させれば良い。
【０００５】
回路に入力されるパルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の遅延時間を可変させる技術については、例えば、特開平７−９５０２２号公報（特許文献１）に開示されており、図２はそのブロック図を示している。バッファ１は、入力パルス列を受けて非反転及び反転出力し、これら出力を遅延回路２及び３に夫々供給する。遅延回路２及び３での遅延時間は、第１及び第２遅延設定信号を受けて夫々独立に設定可能となっている。アンド・ゲート４は、遅延回路２の出力とバッファ１の非反転出力を受けて、これらの論理積をＳＲフリップフロップ６のＳ入力端子に供給する。また、アンド・ゲート５は、遅延回路３の出力とバッファ１の反転出力を受けて、これらの論理積をＳＲフリップフロップ６のＲ入力端子に供給する。よって、ＳＲフリップフロップ６の出力パルスの立ち上がりエッジのタイミングは、ＳＲフリップフロップ６のＳ入力端子への入力信号によって定まり、一方、立ち下がりエッジのタイミングはＲ入力端子への入力信号によって定まる。
【０００６】
図３は、図２に示す従来例のタイミング・チャートである。この図からわかるように、図２に示す従来例では、アンド・ゲート４の出力が、入力パルスが立ち上がる時点ｔ１に対してｔｄ１だけ遅延した時点で立ち上がり、これによってＳＲフリップフロップ６の出力の立ち上がりエッジを定めていることがわかる。また、アンド・ゲート５の出力が入力パルスの立ち下がる時点ｔ２に対してｔｄ２だけ遅延した時点で立ち上がり、これによってＳＲフリップフロップ６の出力の立ち下がりエッジを定めていることがわかる。これらの遅延時間ｔｄ１及びｔｄ２は、第１及び第２遅延設定信号によって夫々独立に設定される。
【０００７】
特許文献１の図３には、遅延回路２及び３の具体的な実施例として、ランプ波形を可変の基準電圧と比較することにより、遅延時間を変化させるアナログ的方法が開示されている。このとき、遅延回路における遅延時間は、ユーザが設定した通り正確で入力パルス列の幅広い周波数に対応可能であることが望ましい。しかし、このアナログ的方法では、特に高周波においてランプ波形を線形に形成するのは困難なため、高周波において所望通りの正確な遅延量を得るのは困難である。また、比較器におけるランダム・ジッタのため、小さな遅延量を正確に得るのが難しいという問題もある。
【０００８】
一方、特許文献１の図４には、複数段の遅延回路を選択的に接続することにより遅延時間を変化させるデジタル的方法が開示されている。このデジタル的方法では、各遅延回路の遅延時間を固定にすることで、入力パルス列の幅広い周波数に対して、正確な遅延時間を設定可能になる。また、各遅延回路の遅延時間を短くする一方、縦列接続する段数を多くすれば、遅延時間も比較的細かく且つ短い時間から長い時間まで幅広く設定可能になる。図９は、このデジタル遅延回路の等価回路のブロック図である。ここでは、遅延線ＤＬと結線ＳＬの対を４個縦列に並べ、これらを選択的に接続できる構造となっている。４個の遅延線ＤＬには、それぞれ固有の遅延時間があり、結線ＳＬでは遅延時間は生じない。そして、スイッチＳＷでいくつの遅延線ＤＬを接続するかによって、遅延時間を変化させることができる。
【０００９】
なお、これらの技術は、特開平６−１１２７８５号公報（特許文献２）にも同様なものが記載されている。また、ランプ波形を可変の基準電圧と比較することで遅延時間を変化させるアナログ的手法に関しては、更に出願日が前の特開昭５１−７８６２４号公報（特許文献３）及び特開平６−１０４７０８号公報（特許文献４）にも記載されている。
【００１０】
ところで、基準となるパルス列には、ＩＣパッケージなどが実際に出力するものを用いても良いが、この場合だと多数種類のパルス列を得ようとすれば、それだけ多数のＩＣパッケージを用意しなければならず、不便である。そこで、メモリに必要とするパルス列のデータを書き込んでおき、このデータからパルス列を生成する装置が開発されている。こうした装置は、例えば、特公平７−９７１３０号公報などに記載されている。
【００１１】
【発明が解決しようとする課題】
図９に示すようなデジタル遅延回路では、遅延時間を正確に設定可能なものの、設定する遅延時間をダイナミックに変化させた場合に次の問題が生じる。即ち、もし大きな遅延時間を設定した後に続けて小さな遅延時間を設定した場合、先に入力されたパルスが複数段ある遅延線ＤＬのどれかに残っていて、後から入力されたパルスが先に最後の遅延線の出力端子に達してしまい、入力パルスの順番が入れ替わる又は前後のパルスが混ざるという問題が生じる。こうしたことから、特開平７−９５０２２号公報等が開示する技術は、パルスのエッジを遅延させることはできるものの、遅延時間を連続して高速に変化させることには適していない。即ち、遅延時間を連続して高速に変化させることが必須のジッタ発生に適したものではない。
【００１２】
一方、ランプ波形を用いたアナログ的方法では、ランプ波形と比較する基準電圧を変化させれば、遅延時間も連続的に変化させることができるが、上述の如くランプ波形を線形にするのが困難なために、ユーザが希望するとおりの正確な遅延時間を得ることができない。
【００１３】
また、図２に示す従来例では、第１遅延回路２での遅延時間ｔｄ１が、時点ｔ１〜ｔ２に係る入力パルスのパルス幅Ｐｗ１より短い場合には、アンド・ゲート４の出力に立ち上がりエッジを生じる。しかし、第１遅延回路２に第１遅延設定信号で設定される遅延時間が入力パルスのパルス幅Ｐｗ１より長い場合、例えば、図３ｉ）に示すｔｄ３だった場合を仮に想定すると、第１遅延回路２とバッファ１の出力の論理積を取っても、時点ｔ１からｔｄ３だけ遅れた時点においてアンド・ゲート４の出力には立ち上がりエッジが生じない。よって、第１遅延回路２に設定された遅延時間ｔｄ３が、ＳＲフリップフロップ６の出力信号の立ち上がりエッジの形では反映されないことになってしまう。これは、立ち下がりエッジに関しても同様である。
【００１４】
本発明は、こうした課題を解決しようとするもので、基準パルス列の各パルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方に対し、ユーザが設定した通りの正確な遅延時間を付加できると同時に、この遅延時間を連続して変更可能にすることで、パルスの各エッジに効果的にジッタを付加できるジッタ付加回路を提供しようとするものである。また、別の観点から見れば、同様の趣旨で各エッジにジッタを付加したパルス列を生成可能なジッタ付加パルス列生成方法を提供しようとするものである。更には、複数のパルスの内、所望のパルスにのみジッタが付加されたパルス列を生成する発明についても本願は開示する。
【００１５】
【課題を解決するための手段】
本発明のジッタ付加回路は、次のように構成される。遅延手段が複数あり、これらは基準パルス列の各パルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方を設定された遅延時間だけ遅延して出力可能となっている。信号合成手段は、複数の遅延手段の出力を合成して出力する。遅延時間設定手段は、複数の遅延手段夫々におけるパルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の遅延時間を設定する。スイッチ手段は、複数の遅延手段の１つにパルスを選択的に供給する。スイッチ制御手段は、複数の遅延手段のうちの遅延時間設定手段による遅延時間の設定が完了した遅延手段にパルスを選択的に供給するようスイッチ手段を制御する。そして、複数の遅延手段の夫々に異なる遅延時間を順次設定して用いることにより、基準パルス列に対して連続的に異なる遅延時間を付加する。
【００１６】
このとき、基準パルス列のパルスを遅延してスイッチ手段に供給する入力遅延手段を更に具えるようにしても良い。これによれば、スイッチ制御手段は、パルスをトリガとして利用して、スイッチ手段によるパルスの遅延手段への選択的供給を制御することができる。各遅延手段をパルスが通過している間は、遅延時間の設定変更をしないので、通過するパルスの順序が前後することはない。よって、複数ある遅延手段には複数の遅延素子を選択的に接続するデジタル式の遅延回路を用いても良い。更に、こうしたデジタル式の遅延回路を用いることとで、各エッジにユーザが設定する通りの正確な遅延を付加できるので、遅延時間設定手段により、時間に対する遅延時間の変化が所望の関数となる制御を行うことも可能となる。
【００１７】
遅延手段のより具体的構成としては、非反転及び反転出力を供給するバッファ回路と、非反転出力を受けて設定された遅延時間だけ遅延する第１遅延回路と、第１遅延回路の出力をワンショット・パルスに変換する第１ワンショット・パルス回路と、反転出力を受けて設定された遅延時間だけ遅延する第２遅延回路と、第２遅延回路の出力をワンショット・パルスに変換する第２ワンショット・パルス回路と、第１ワンショット・パルス回路の出力で第１ロジック状態になり第２ワンショット・パルス回路の出力で第２ロジック状態になる論理回路とで構成しても良い。この構成によれば、パルスの各エッジに加える遅延時間をパルス幅による制限を受けずに設定することが可能となる。
【００２１】
本発明は、更にジッタ付加方法を提供する。この方法は、複数の遅延手段の中から選択された第１の遅延手段に基準パルス列のパルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の遅延時間を設定するステップと、基準パルス列を第１の遅延手段で遅延して出力端子に供給するステップと、複数の遅延手段の中の第１の遅延手段以外から選択された第２の遅延手段に基準パルス列のパルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の遅延時間を設定ステップと、基準パルス列の供給先を第１の遅延手段から第２の遅延手段に切り替えるステップと、基準パルス列を第２の遅延手段で遅延して出力端子に供給するステップとを具えている。このとき、複数の遅延手段の夫々に設定する遅延時間を時間に対して連続的に変化させても良く、また、時間に対する遅延時間の変化が所望の関数となる制御を行うようにしても良い。
【００２２】
本発明の応用としては、基準パルス列の内の所望のパルスにのみジッタを有するパルス列を生成することもできる。複数の遅延手段は、供給されるパルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方を設定された遅延時間だけ遅延して出力可能となっている。パルス供給手段は、基準パルス列のデータを元にジッタを付加するパルスと、ジッタを付加しないパルスを複数の遅延手段に別々に供給する。遅延時間設定手段は、複数の遅延手段夫々におけるパルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の遅延時間を設定する。このとき、ジッタを付加しないパルスが供給された遅延手段の遅延時間は固定とする一方、ジッタを付加するパルスが供給された遅延手段の遅延時間の設定は順次変更するようにする。こうした複数の遅延手段から得られたパルス列を、信号合成手段は合成して出力するようにする。
【００２３】
本発明は、また、基準パルス列の一部分のパルスにのみジッタを有するパルス列の生成方法を提供する。この方法は、基準パルス列のデータを元にジッタを付加するパルスと、ジッタを付加しないパルスを別々に生成する第１ステップと、ジッタを付加するパルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方を設定された遅延時間だけ遅延する第２ステップと、ジッタを付加しないパルスと第２ステップで遅延されたパルスを合成する第３ステップとを具え、第１乃至第３ステップを繰り返す度に第２ステップにおける遅延時間を順次変更することを特徴とする。
【００２４】
【発明の実施の形態】
本発明によるジッタ付加回路は、基準となるパルス列が入力されたときに、このパルスのエッジの遅延時間を連続して高速且つ正確に変更可能とすることで、結果的にパルスのエッジにジッタを付加することを可能にしている。入力されるパルス列は、例えば、種々のデジタル回路で使用する正常な信号である。本発明のジッタ付加回路を用いてジッタを有するパルス列をこうしたデジタル回路（被試験デジタル回路）に供給することで、どの程度までのジッタであればそのデジタル回路が誤動作することがないかを調べるジッタ耐性試験を実施できる。尚、以下に述べる実施形態は、本発明の好ましい具体例であるから技術的に好ましい種々の限定が付されているが、本発明は以下の態様に限られるものではない。
【００２５】
図１は、本発明の実施形態の一例を示すブロック図である。図１には示さないものの、本発明のジッタ付加回路は、表示装置、キーボード、マウス、ＣＰＵ、ＲＡＭ、ハードディスクなど周知のマイクロプロセッサ・システムを有しており、本発明を実施するためのコンピュータ・プログラムは例えばハードディスクなどの記憶手段に記憶させておけば良い。
【００２６】
ジッタ付加の対象となる基準のパルス列は、入力遅延回路１０及びスイッチ制御回路１２に入力される。スイッチ制御回路１２は、切替ステートと非切替ステートの２つのステートがあり、後述のように切替ステートのときに入力パルスを受けると、その立ち上がりエッジでスイッチ１４を端子１４Ａから端子１４Ｂへ又は端子１４Ｂから端子１４Ａへと切り替る。よって、スイッチ１４は、スイッチ制御回路１２の制御に従って、第１遅延ブロック１６及び第２遅延ブロック１８のいずれか一方に入力パルス列を供給する。
【００２７】
第１遅延ブロック１６は、立ち上がりエッジ及び立ち下がりエッジの夫々を独立に設定した遅延時間だけ遅延して出力する回路である。第１バッファ２０は、スイッチ１４から入力パルス列を受け、非反転出力を第１遅延回路２２に供給し、反転出力を第２遅延回路２４に供給する。第１及び第２遅延回路２２及び２４の出力は、夫々第１及び第２ワンショット・パルス回路２６及び２８で、ワンショット・パルスに変換される。ＳＲフリップフロップ３０の出力は、第１ワンショット・パルス回路２６の出力でＨ（ハイ：第１ロジック状態）になり、第２ワンショット・パルス回路２８の出力でＬ（ロー：第２ロジック状態）になる。即ち、第１ワンショット・パルス回路２６の出力で立ち上がりエッジが決まり、第２ワンショット・パルス回路２８の出力で立ち下がりエッジが決まる。
【００２８】
図４は、第１遅延ブロック１６を構成する各要素における動作を示すタイミング・チャートである。ここに示す例においては、第１遅延回路２２は、図４ｄに示すように、バッファ２０の非反転出力をユーザが設定した遅延時間ｔｄ４だけ遅延させる。また、第２遅延回路２４は、図４ｆに示すように、バッファ２０の反転出力をユーザが設定した遅延時間ｔｄ５だけ遅延させる。よって、第１ワンショット・パルス回路２６は、時点ｔ１から時間ｔｄ４遅延した時点にワンショット・パルスを出力し（図４ｅ）、第２ワンショット・パルス回路２８は、時点ｔ２から時間ｔｄ５遅延した時点にワンショット・パルスを出力する（図４ｇ）。この結果、ＳＲフリップフロップ３０は、時点ｔ１から時間ｔｄ４遅延した時点で立ち上がり、時点ｔ２から時間ｔｄ５遅延した時点で立ち下がるパルスを出力する。別の見方によれば、時点ｔ１で立ち上がり、時点ｔ２で立ち下がるパルスが第１遅延ブロックに入力されると、時点ｔ１から時間だけｔｄ４遅延した時点で立ち上がり、時点ｔ２から時間だけｔｄ５遅延した時点で立ち下がるパルスに変換されると考えることもできる。
【００２９】
図３及び図４を参照しつつ、図２に示す従来例と本発明を比較すると、図２の従来例では、第１遅延回路２の出力とバッファ１の非反転出力の論理積をＳＲフリップフロップに入力していたため、遅延時間がパルス幅Ｐｗ１より長いｔｄ３になると、入力パルスがＬ（ロー）の位置で第１遅延回路の出力がＨになる条件の場合には、アンド・ゲート４の出力がＨ（ハイ）にならず、よって、時点ｔ１からｔｄ３だけ遅れた時点においてＳＲフリップフロップ６の出力がＨにならないという問題があった（図３ｉ）。しかし、図１に示す例では、第１遅延回路２２の出力が第１ワンショット・パルス回路でワンショット・パルスに変換されるため、遅延時間がパルス幅Ｐｗ１よりも長くなっても、ＳＲフリップフロップの出力は問題なく立ち上がりＨになる。これは、ＳＲフリップフロップの出力の立ち下がりに関しても同様である。このように、本発明では、ワンショット・パルス回路を採用したことで、パルス幅に関係なく遅延時間を設定可能にしている。ただし、遅延時間がパルス幅より短いものだけで充分な場合も多い。この場合には、図２に示す従来技術と同じく、ワンショット・パルス回路を利用しない回路を用いても良い。
【００３０】
遅延時間ｔｄ４及びｔｄ５は、遅延時間設定回路４４が第１遅延回路２２及び第２遅延回路２４に夫々設定する。設定データに応じて遅延時間が可変になる遅延回路については、上述の特開平７−９５０２２号公報の図３及び図４に開示のものを初めとして種々のものが知られている（特許文献２〜４など参照）。
【００３１】
第２遅延ブロック１８ついては、第１遅延ブロック１６と構成が同じなので、詳細な説明は省略する。本発明では、同じ構成の第１及び第２遅延ブロックを設けることで、一方の遅延ブロックにパルスを通過させている間に、他方の遅延ブロックの遅延時間の設定を変更している。即ち、１つの遅延ブロックを複数のパルスが通過するときだけを見れば、遅延時間の設定は変更されないので、遅延回路が複数段の遅延素子で構成したデジタル遅延回路の場合であっても、入力パルス列のパルスの順序を前後させることがない。しかも遅延ブロックの設定遅延時間を交互に変更することで、２つの遅延ブロックを全体として見れば、連続的且つ高速に遅延時間を変更できるようになるので、効果的にジッタを付加することが可能になる。
【００３２】
以下、本発明によるジッタ付加回路の切替動作について説明する。最初に、第１遅延ブロック１６をパルス列が流れている状態から、第２遅延ブロック１８に切り替える場合について説明する。ユーザがキーボード等のユーザ・インタフェースを通じ、遅延時間の切替と所望の遅延時間を設定すると、ＣＰＵを通じて遅延時間設定回路４４が第２遅延ブロック１８の第３及び第４遅延回路３４及び３６にパルスの立ち上がりエッジ及び立ち下がりエッジの遅延時間データを夫々設定する。遅延時間データの第３及び第４遅延回路３４及び３６への書込みが完了すると、遅延時間設定回路４４はスイッチ制御回路１２に書込み完了を知らせる。これによって、スイッチ制御回路１２は、非切替ステートから切替ステートに遷移する。切替ステートになったところでスイッチ制御回路１２がパルスの入力を受けると、スイッチ制御回路１２は、その最初の立ち上がりエッジでスイッチ１４を端子１４Ａ側から端子１４Ｂ側に切り替えて、入力パルスを第２遅延ブロック１８に供給できるようにスイッチ１４を制御する。スイッチ制御回路１２は、スイッチ１４の接続端子を端子１４Ａ側から端子１４Ｂ側に切り替た後に再度非切替ステートになる。
【００３３】
このとき注意すべき点は、入力遅延回路１０があるために、スイッチ１４を端子１４Ａ側から端子１４Ｂ側に切り替えるトリガとなった入力パルスは遅延し、スイッチ１４が端子１４Ａ側から端子１４Ｂ側に切り替わった後で、スイッチ１４を通過するということである。逆に言えば、このタイミングとなるように入力遅延回路１０の遅延時間が予め設定される。
【００３４】
こうして入力された基準パルス列は、第１遅延ブロック１６に供給されないようになり、遅延時間設定回路４４は第１遅延ブロック１６の第１及び第２遅延回路２２及び２４に次の遅延時間データを書き込む動作に移ることになる。しかし、スイッチ１４を切り替えた直後では、まだパルスが第１遅延ブロック１６に残っているので、遅延時間設定回路４４は第１遅延ブロック１６中のパルスが全て信号合成回路４６に出力されるタイミングまで、遅延時間データの第１及び第２遅延回路２２及び２４への書込み動作をしないように設定される。
【００３５】
遅延時間設定回路４４は、第１遅延ブロック１６の第１及び第２遅延回路２２及び２４への遅延時間データの書込みを完了すると、スイッチ制御回路１２に書込み完了を知らせ、スイッチ制御回路１２は、非切替ステートから切替ステートに遷移する。切替ステートになったところでスイッチ制御回路１２がパルスの入力を受けると、スイッチ制御回路１２は、その最初の立ち上がりエッジでスイッチ１４を端子１４Ｂ側から端子１４Ａ側に切り替えて、入力パルス列を第１遅延ブロック１６に供給できるようにスイッチ１４を制御する。スイッチ制御回路１２は、スイッチ１４の接続端子を端子１４Ｂ側から端子１４Ａ側に切り替えた後に再度非切替ステートになる。以下、上述の動作を繰り返す。
【００３６】
上述のようにして第１及び第２遅延ブロック１６及び１８に設定する遅延時間データを交互に変化させると共に、スイッチ１４の切り替えを繰り返し、入力パルスを供給する遅延ブロックを交互に切り替えると、出力されるパルスの各エッジに生じた遅延時間にもバラツキを生じさせることができる。即ち、結果として、出力パルスの各エッジにジッタを生じさせることができる。もちろん、遅延時間の設定を一定にすれば、ジッタのないパルスも出力できる。このように、本発明のジッタ付加回路は、設定次第で種々のジッタを含むパルスを出力できる。
【００３７】
スイッチ１４の切替インターバル（周期）によっては、第１及び第２遅延ブロック１６及び１８を流れるパルスの個数が１個となる場合もあるし、複数個となる場合もある。スイッチ１４の切替インターバルは、遅延時間データの各遅延回路へ書込みのタイミングも含めてＣＰＵで制御される。もちろん、こうしたＣＰＵの制御は、ユーザの設定に応じて行われる。
【００３８】
また、上述の例では、スイッチ制御回路１２は遅延時間設定回路４４から遅延時間データの書込み完了を知らせる信号を受けて、非切替ステートから切替ステートに遷移させている。しかし、非切替ステートから切替ステートに遷移させるタイミングは、ＣＰＵがスイッチ制御回路を直接制御することで行ってもよい。スイッチ制御回路１２が非切替ステートから切替ステートに遷移するタイミングは、遅延時間設定回路４４が次にパルスを通過させる遅延ブロックの各遅延回路に遅延時間データを書き込んだ後になることは間違いないが、遅延時間データの書込みを終えた直後である必要はなく、任意に設定した待ち時間があった後に切替ステートに遷移するようにしても良い。
【００３９】
第１及び第２遅延ブロック１６及び１８から出力された信号は、信号合成回路４６で合成され、出力端子４８に供給される。信号合成回路４６は、第１及び第２遅延ブロック１６及び１８の両方の出力を合成する回路で、図１では論理和回路で実現する例を示す。しかし、これに限らず図５に示すような排他的論理和でも良い。更に言えば、どの論理回路でも組み合わせを工夫することで、２つの入力に対して出力がＨ又はＬの２通りの出力を生成できるので、結局、論理合成はどのロジック回路を用いて行っても良い。なお、上述の説明においてロジック回路が負論理のときは、Ｈ及びＬの関係が逆になるので、Ｌを第１ロジック状態、Ｈを第２ロジック状態として考えれば良い。
【００４０】
上述の例では、２つの遅延ブロックを交互に使用しているが、２つに限らず、３つ以上とすることも可能である。この場合、スイッチ１４は、現在パルスが通過している遅延ブロックから、遅延時間の設定が完了した遅延ブロックへと選択的にパルスを供給するよう動作する。これによれば、ある遅延ブロックに関してその使用する順番が回ってくるまでの時間が相対的に長くなるので、その分だけ遅延時間データを書き込む時間を余計に取ることができ、結果として１つの遅延ブロックを使用する時間（インターバル）を短くできる。インターバルを短くできるということは、遅延時間の設定をそれだけ頻繁に変更可能になることになる。
【００４１】
図６は、本発明によりジッタ付加されたパルス列とジッタの遅延時間の関係を示す概念図である。横軸は時間軸であるが、ここでは同じ入力パルス列（Ｐ１、Ｐ２、Ｐ３のみ示す）がｎ回繰り返し入力され、異なる遅延時間で遅延されて出力されたパルス列がｎ回重ねて表示された状態を示すので、時間軸ｔｎとしている。各パルスの各エッジ部分にある斜線部分は、そこにジッタがあることを示す。縦軸は時間軸ｔであり、ここでは特に時間経過とともにパルスＰ１の立ち上がりエッジに関する遅延時間ｔｄ４がどのように変化するかを示している。
【００４２】
ジッタ付加回路に入力された基準パルス列は、第１遅延ブロック１６と第２遅延ブロック１８を交互に通過するが、遅延ブロック夫々を使用している期間（インターバル）Ｄ１ｋ及びＤ２ｋにおける立ち上がりエッジの遅延時間はそれぞれｔｄ４−１ｋ及びｔｄ４−２ｋと設定される。なお、図６中の添え字ｋは、任意の整数である。第１遅延ブロック１６と第２遅延ブロック１８それぞれのインターバルＤ１ｋ及びＤ２ｋは、上述の如く、他方ブロックでの遅延時間データ書込み時間を下回らない範囲でユーザが任意に設定できる。また、各ブロックの遅延時間ｔｄ４−１ｋ及びｔｄ４−２ｋもユーザが任意に設定できる。インターバルＤ１又はＤ２において、パルスは１個しか入力されないこともあるが、複数個入力されることもある。
【００４３】
ところで、図６に示す遅延時間ｔｄ４は、インターバル毎に不連続に（即ち、連続するインターバルに対して滑らかではなく、ステップ状に飛び飛びに）変化しているが、全体としてはおおよそ正弦波（点線で示す）に沿って変化していることがわかる。これは偶然ではなく、このように遅延時間が推移するよう設定しているからである。このとき、連続するインターバルに対する遅延時間の変化が表す波形を以下では遅延時間推移波形と呼び、遅延時間推移波形の細かな変化を無視し、全体の大きな変化を表す曲線を遅延時間推移概略曲線と呼ぶことにする。
【００４４】
遅延時間推移概略曲線は、図６に示す正弦波に限られるものでなく、三角波等種々のものがユーザの希望に応じて設定される。図７は、遅延時間推移概略曲線が三角波である場合の一例を示す。また、図８は、遅延時間推移概略曲線が更に他の関数曲線である場合の例を示す。遅延時間推移概略曲線を所望の関数曲線形状となるよう制御するには、第１及び第２遅延ブロックの切替時間と各遅延ブロックでの遅延時間を制御すればよく、こうした制御は本発明の回路を用いれば、ハードディスクに予め記憶させたコンピュータ・プログラムを用いて実現できる。なお、図６乃至図８では、第１遅延ブロックと第２遅延ブロックを同じインターバル（使用期間）で交互に切り替える例を示しているが、各ブロックのインターバルを毎回変えるように制御しても良い。これにより、更に複雑なジッタが付加可能になる。
【００４５】
図１０は、本発明によるジッタを付加したパルス列と基準パルス列の関係を時間軸上から比較した波形図である。基準パルス列の各パルスの立ち上がりエッジ及び立ち下がりエッジは、インターバル単位で遅延される。図１０ａは、インターバルの順番を時系列に示し、説明の便宜上、インターバル１、インターバル２のように各インターバルに時系列順に番号を付している。ここでは、インターバル５までしか示さないが、その後も同様である。図１０ｂは、各インターバルにおける立ち上がりエッジ及び立ち下がりエッジ夫々の設定された遅延時間をカッコ内にカンマで区切って示している。例えば、インターバル１におけるパルスの立ち上がりエッジの遅延時間は１０ｐｓ（ピコ秒）、立ち下がりエッジの遅延時間は２０ｐｓであることを示す。図１０ｃは、基準パルス列を示す。図１０ｄは、基準パルス列の各パルスの各エッジについて、インターバル毎に上述の設定した遅延時間を付加したジッタ付加パルス列を示す。
【００４６】
図１に示す回路例であれば、例えば、奇数番のインターバルについては第１遅延ブロック１６が各エッジに遅延を付加し、偶数番のインターバルについては第２遅延ブロック１８が各エッジに遅延を付加することで実現される。図１０では、各インターバルの長さが一定の例を示しているが、任意に変更しても良い。各インターバルの長さとエッジの遅延時間の組み合わせにより、種々のジッタを含むパルス列が生成可能となる。
【００４７】
図１０では示していないが、先に説明したように、連続するインターバルに対するパルスの各エッジの遅延時間の変化が所望の関数となるように設定しても良い。この場合では、遅延時間の設定をインターバル毎ではなく、例えば、使用する関数のパラメータで指定しても良い。即ち、ユーザは使用する関数（正弦波、三角波など）、周波数、振幅等を指定するようにして、インターバルの１つ１つに設定する各エッジの遅延時間については内蔵するＣＰＵが算出することにより、ユーザ自身が各インターバルでの遅延時間を直接設定しなくて良いようにしても良い。
【００４８】
ところで、図１０からわかるように、本発明によれば、各インターバル中のパルス列についてはそのパルスの順番が前後する恐れはない。しかし、隣接するインターバルの境界付近のパルスに関して、順序が前後する可能性がある。即ち、隣接する２つのインターバルにおいて、例えば、前のインターバルにおける立ち上がりエッジの遅延時間を長くし、後のインターバルにおける立ち上がりエッジの遅延時間を短くした場合などである。しかし、これは、前のインターバルにおける立ち上がりエッジの遅延時間を、後のインターバルにおけるそれに比べて極端に長くしないように制御することで防止できる。それは、例えば、上述したように連続するインターバルに対する遅延時間の変化を正弦波のような連続的に変化する関数とすることでも実現可能となる。
【００４９】
図１１は、本発明の他の実施形態の例を示すブロック図である。パルス供給（データ・パターン発生）回路１は、パルス列のデータを記憶するメモリ、回路動作の基準となるクロック発振回路、データを実際のパルス列信号として出力するためのドライブ回路等から構成されるもので、例えば、特公平７−９７１３０号公報に開示されているようなものを使用すれば良い。
【００５０】
図１１では、パルス供給回路１については、その主要機能のみを機能ブロック図の形で示している。また、図１２は、図１１の動作を説明する波形図である。
【００５１】
パルス供給回路１は、基準パルス列に対応するデータ０をメモリ２中に記憶している。ユーザが基準パルス列の一部のパルスにジッタをもつパルス列を生成したい場合には、表示装置、キーボード等のユーザ・インタフェース（図示せず）を通じて、部分ジッタ・モードを選択し、基準パルス列の複数のパルスからジッタを付加するパルスを選択することによって、ジッタが付加されるパルスが指定される。ジッタを付加するパルスの選択は、パルスを１個づつ選択しても良いが、基準パルス列のジッタを付加したい期間を指定し、その期間に含まれるパルスをジッタを付加するパルスとしても良い。
【００５２】
ジッタを付加するパルスが指定されると、図１２(i)〜(iii)に示すように、パルス供給回路１は、ジッタを付加しないパルスに対応するデータ１と、ジッタを付加するパルスに対応するデータ２とを、データ０を部分的にコピーすることによって生成する。これらデータ１及びデータ２は、第１及び第２ドライブ回路３及び４において実際のパルス信号に変換され、第１及び第２遅延ブロック１６及び１８のそれぞれに、基準パルス列の長さで定まる期間（周期）で繰り返し供給される。
【００５３】
ユーザが部分ジッタ・モードを選択した場合には、第１遅延ブロックに設定される遅延時間は複数周期に渡って固定となる。一方、第２遅延ブロックの第３及び第４遅延回路３４及び３６の遅延時間データは、順次書き換えられる。図１に示す回路（全体ジッタ・モード）と比較すると、部分ジッタ・モードの場合では、第１及び第２遅延ブロックを交互に切り替える動作がないので、第１遅延ブロック１６をパルス列が通過している間に、第２遅延ブロック１８の遅延時間データを書き換えるという動作はできない。しかし、第２遅延ブロック１８には、基準パルス列の一部分のパルスしか通過せず、しかもパルス供給回路１が供給するパルス列のデータが予めわかっているので、パルスの通過しない時間に第３及び第４遅延回路３４及び３６の遅延時間データを書き換えることができる。
【００５４】
第２遅延ブロック１８の遅延時間データを書き換えは、例えば、基準パルス列の長さで定まる期間（周期）毎に行う。よって、この周期毎に、図１２(iii)に示すパルス列の立ち上がりエッジ又は立ち下がりエッジの位置が変化し、複数の周期で見たときには、立ち上がりエッジ又は立ち下がりエッジにジッタが発生したパルスを得ることができる（図１２(iv)）。
【００５５】
ただし、ジッタを付加するパルスの隣接するパルス（図１２の例におけるパルスＢとパルスＤ）の間が時間的に充分に離れ、よってパルス１個毎に遅延時間データを書き換えることが可能であれば、パルス毎に遅延時間の設定を変えても良い。
【００５６】
第３及び第４遅延回路における遅延時間は、図６等において説明したように、時間に対して所望の関数となるように変化させても良いのは、上述と同様である。
【００５７】
信号合成回路４６は、第１及び第２遅延ブロック１６及び１８の出力を合成し、基準パルス列においてユーザが指定した所望のパルスにジッタを有するパルスを出力する（図１２(v)）。図１２では、信号合成回路４６にＯＲ回路を用いた例を示しているが、これに限るものではない。図１３は、基準パルス列を負論理とし、信号合成回路４６に排他的論理和を用いた例を示している。ジッタを付加しないパルスに対応するデータ１は負論理で生成する。一方、ジッタを付加するパルスに対応するデータ２は、データ０から反転して生成している。これを排他的論理和で合成すれば、図１３(v)に示す出力を得ることができる。即ち、立ち下がりと立ち上がりの順番でジッタを含むパルスを生成することもできる。
【００５８】
図１１においては、遅延ブロックが２つの例で説明してきたが、これに限るものではない。３つ以上の遅延ブロックを利用し、その内の１つの遅延ブロックに基準パルス列のジッタを付加しないパルスを供給し、他の遅延ブロックにジッタを付加するパルスを供給し、これら複数の遅延ブロックの出力を合成するようにしても良い。この場合、２つ以上の遅延ブロックにジッタを付加するパルスを供給するので、それぞれの遅延ブロックで付加するジッタ量を異なるものにすれば、更に複雑なジッタを含むパルス列が生成可能となる。例えば、ジッタを付加したい２つのパルスが近接しているために、同じ遅延ブロックでは遅延時間データの書き換えが間に合わない場合であっても、これらパルスを異なる遅延ブロックに供給し、それぞれに異なるジッタ量を付加し合成することで、隣接するパルスに異なる量のジッタを付加することが可能になる。
【００５９】
以上説明してきたように、本発明のジッタ付加回路によれば、遅延時間の設定をインターバル毎に連続的に変更しても、各インターバルにおいてはパルス列中のパルスの順番が前後することがない。よって、デジタル遅延回路を用いることが可能になるので、基準パルス列のパルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方に対し、所望のインターバル毎に、ユーザが設定した通りの遅延時間を正確に付加でき、複数のインターバルにおいて所望のジッタを付加できる。更に、ユーザが設定した通りの遅延時間をパルスの各エッジに付加できることから、連続するインターバルに対する遅延時間の変化、即ち、時間に対する遅延時間の変化を所望の関数となるよう制御することもできる。更には、特公平７−９７１３０号公報に記載されているような所望のパルス列を生成する装置と組み合わせ、周知のこうした装置で基準パルス列を生成し、本発明によって所望のジッタを付加したパルス列を生成することも可能になる。
【図面の簡単な説明】
【図１】本発明によるジッタ付加回路の実施形態の例を示すブロック図である。
【図２】従来の遅延回路の一例を示すブロック図である。
【図３】図２に示す従来例におけるタイミング・チャートである。
【図４】図１に示すジッタ付加回路の例のタイミング・チャートである。
【図５】信号合成回路の実施形態の他例を示す図である。
【図６】ジッタを付加されたパルスと遅延時間の推移を示す概念図である。
【図７】遅延時間推移波形の概略波形が三角波の場合の一例を示す図である。
【図８】遅延時間推移概略曲線が更に他の関数曲線である場合の例を示す図である。
【図９】デジタル遅延回路の等価回路を示すブロック図である。
【図１０】本発明によるジッタを付加したパルス列と基準パルス列の関係を時間軸上から比較した波形図である。
【図１１】本発明の他の実施形態の例を示すブロック図である。
【図１２】図１１における回路動作の一例を説明する波形図である。
【図１３】図１１における回路において、信号合成に排他的論理和を用いた場合の動作例を説明する波形図である。
【符号の説明】
１ パルス供給回路
２ メモリ
３ 第１ドライブ回路
４ 第２ドライブ回路
８ 入力端子
１０ 入力遅延回路
１２ スイッチ制御回路
１４ スイッチ
１４Ａ スイッチ端子Ａ
１４Ｂ スイッチ端子Ｂ
１６ 第１遅延手段（第１遅延ブロック）
１８ 第２遅延手段（第２遅延ブロック
２０ 第１バッファ
２２ 第１遅延回路
２４ 第２遅延回路
２６ 第１ワンショット・パルス回路
２８ 第２ワンショット・パルス回路
３０ 第１ＳＲフリップフロップ
３２ 第２バッファ
３４ 第３遅延回路
３６ 第４遅延回路
３８ 第３ワンショット・パルス回路
４０ 第４ワンショット・パルス回路
４２ 第２ＳＲフリップフロップ
４４ 遅延時間設定回路
４６ 信号合成回路
４８ 出力端子
Ｄ１ 第１遅延ブロックのインターバル（使用期間）
Ｄ２ 第２遅延ブロックのインターバル（使用期間）
ｔｄ 遅延時間
Ｐｗ パルス幅
Claims (8)
- 基準パルス列のパルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方を設定された遅延時間だけ遅延して出力可能な複数の遅延手段と、
上記複数の遅延手段の出力を合成して出力する信号合成手段と、
上記複数の遅延手段夫々における上記パルスの上記立ち上がりエッジ及び上記立ち下がりエッジの少なくとも一方の遅延時間を設定する遅延時間設定手段と、
上記複数の遅延手段の１つに上記パルスを選択的に供給するスイッチ手段と、
上記複数の遅延手段のうちの上記遅延時間設定手段による上記遅延時間の設定が完了した遅延手段に上記パルスを選択的に供給するよう上記スイッチ手段を制御するスイッチ制御手段とを具え、
上記複数の遅延手段の夫々に異なる遅延時間を順次設定して用いることにより、上記基準パルス列に対して連続的に異なる遅延時間を付加することを特徴とするジッタ付加回路。 - 上記基準パルス列の上記パルスを遅延して上記スイッチ手段に供給する入力遅延手段を更に具え、
上記スイッチ制御手段が上記パルスをトリガとして上記スイッチ手段による上記パルスの上記遅延手段への選択的供給を制御することを特徴とする請求項１記載のジッタ付加回路。 - 上記遅延時間設定手段は、時間に対する上記遅延時間の変化が所望の関数となる制御を行うことを特徴とする請求項１又は２記載のジッタ付加回路。
- 上記遅延手段は、非反転及び反転出力を供給するバッファ回路と、上記非反転出力を受けて設定された遅延時間だけ遅延する第１遅延回路と、該第１遅延回路の出力をワンショット・パルスに変換する第１ワンショット・パルス回路と、上記反転出力を受けて設定された遅延時間だけ遅延する第２遅延回路と、該第２遅延回路の出力をワンショット・パルスに変換する第２ワンショット・パルス回路と、上記第１ワンショット・パルス回路の出力で第１ロジック状態になり上記第２ワンショット・パルス回路の出力で第２ロジック状態になる論理回路とを有することを特徴とする請求項１乃至３のいずれかに記載のジッタ付加回路。
- 複数の遅延手段の中から選択された第１の遅延手段に基準パルス列のパルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の遅延時間を設定するステップと、
上記基準パルス列を上記第１の遅延手段で遅延して出力端子に供給するステップと、
上記複数の遅延手段の中の上記第１の遅延手段以外から選択された第２の遅延手段に上記基準パルス列の上記パルスの上記立ち上がりエッジ及び上記立ち下がりエッジの少なくとも一方の遅延時間を設定するステップと、
上記基準パルス列の供給先を上記第１の遅延手段から上記第２の遅延手段に切り替えるステップと、
上記基準パルス列を上記第２の遅延手段で遅延して上記出力端子に供給するステップとを具え、
上記複数の遅延手段の夫々に異なる遅延時間を順次設定して用いることにより、上記基準パルス列に対して連続的に異なる遅延時間を付加することを特徴とするジッタ付加方法。 - 上記複数の遅延手段の夫々に設定する上記遅延時間を時間に対して変化させ、時間に対する上記遅延時間の変化が所望の関数となる制御を行うことを特徴とする請求項５記載のジッタ付加方法。
- 供給されるパルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方を設定された遅延時間だけ遅延して出力可能な複数の遅延手段と、
基準パルス列のデータを元にジッタを付加するパルスと、ジッタを付加しないパルスを上記複数の遅延手段に別々に供給するパルス供給手段と、
上記複数の遅延手段の出力を合成して出力する信号合成手段と、
上記複数の遅延手段夫々における上記パルスの上記立ち上がりエッジ及び上記立ち下がりエッジの少なくとも一方の遅延時間を設定する遅延時間設定手段とを具え、
上記ジッタを付加しないパルスが供給された上記遅延手段の上記遅延時間は固定とする一方、上記ジッタを付加するパルスが供給された上記遅延手段の上記遅延時間の設定は順次変更することを特徴とするパルス列生成回路。 - 基準パルス列のデータを元にジッタを付加するパルスと、ジッタを付加しないパルスを別々に生成する第１ステップと、
上記ジッタを付加するパルスの立ち上がりエッジ及び立ち下がりエッジの少なくとも一方を設定された遅延時間だけ遅延する第２ステップと、
上記ジッタを付加しないパルスと上記第２ステップで遅延されたパルスを合成する第３ステップとを具え、
第１乃至第３ステップを繰り返す度に上記第２ステップにおける上記遅延時間を順次変更することを特徴とするパルス列生成方法。
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