JP2006180520A - 個々のパルスの調節可能な開始時点および終了時点を有するパルス列を形成する方法とパルス発生器 - Google Patents

Abstract

【課題】個々のパルスの調節可能な開始時点および終了時点を有するパルス列を形成する改善された方法を提供する。
【解決手段】第１のクロック信号および第２のクロック信号それぞれ１つずつからなる組を提供し、１つの組の第１のクロック信号および第２のクロック信号の特性からタイミングベクトルに従い部分パルスを形成し、パルス列を部分パルスの重畳によって形成する。
【選択図】図３

Description

本発明は、個々のパルスの調節可能な開始時点および終了時点を有するパルス列を形成する方法とパルス発生器に関する。

異なる調節が可能な開始時点および終了時点を有するこの種のパルス列は例えばCDまたはＤＶＤを焼くための書込みパルス列として必要とされる。この用途において前述の時点は、パルス列の各パルスに対して書込みクロック信号の周期時間の１６分の１または６４分の１の精度でもって調節されなければならない。書込みクロック信号は冒頭で述べたような０番目のクロック信号に対応し、また例えば２．４ｎｓの周期時間を有する。これに関して１６倍の書込み速度でのＤＶＤ−Ｒ書込みストラテジにおいては、書込みクロック信号のクロック周期毎に１６段のパターンが必要とされ、このことは１５０ｐｓの時間的なパターンサイズをもたらす。この時間的な分解能でもって書込み信号の側縁を調節できなければならない。

原理的には、そのような時間的な分解能を冒頭で述べたような方法および回路の特徴を有するマルチプレクサ構造によって提供することができる。ここではそれ自体公知であることを前提とするそのようなマルチプレクサ構造は、書込みクロック信号から形成されるＭ個のクロックを出力回路に供給する。これに関して、書込みクロック信号の周期内で出力信号の変更が何度も必要とされる可能性があるので、複数のマルチプレクサが必要とされる。マルチプレクサ構造の欠点は、マルチプレクサを切り換えるための保護時間が必要とされ、回路は非同期的に動作し、選択された種々のクロックを用いてパルスをオン・オフする出力段を後置しなければならないことである。クロック周期内に複数のパルスが形成されるべき場合には煩雑な回路が必要とされる。さらには２つまたはそれ以上のパルスがクロック周期内で重畳されるべき場合には衝突ストラテジが必要とされる。

したがって本発明の課題は、上述の欠点が生じることなくパルス列の個々のパルスの開始時点および終了時点を前述の時間的な分解能でもって形成することができる、改善された方法および改善されたパルス発生器を提供することである。

方法に関する課題は、第１のクロック信号および第２のクロック信号それぞれ１つずつからなる組を提供し、１つの組の第１のクロック信号および第２のクロック信号の特性からタイミングベクトルに従い部分パルスを形成し、パルス列を部分パルスの重畳によって形成することによって解決される。

パルス発生器に関する課題は、０番目のクロック信号のための第１の入力側と別のクロック信号のための出力側とを有する位相制御ループが設けられており、さらにタイミングベクトル発生器が設けられており、第１のクロック信号および第２のクロック信号それぞれ１つずつからなる組を提供し、１つの組の第１のクロック信号および第２のクロック信号からタイミングベクトルに従い部分パルスを形成し、パルス列を部分パルスの重畳によって形成することによって解決される。

Ｍ個、例えば１６または６４個のクロック信号が必要とされる場合には、位相制御ループが相応に１６または６４であるＭ個の出力部を有する。

この構成の利点はパルス発生器の簡単な構造によりもたらされ、このような簡単な構造はそれ自体で利点を表す。必要とされるタイミングベクトルは０番目のクロック信号、すなわち例えば書込みクロック信号と同期して、また０番目のクロック信号の周波数でもって新たに生成される。各タイミングベクトルは別の全てのクロック信号の位相位置についての情報を包含する。部分パルスを形成して、この部分パルスを重畳する場合にのみ、全ての経路の同一の伝播時間を考慮する必要があり、この際各経路はクロック形成部から共通の出力側へと伸びている。

複数のパルスを、第１のクロック信号のクロック周期内でタイミングベクトルの相応の構成によって、例えばタイミングベクトルの成分のＯＲ結合によって形成することができる。さらにタイミングベクトル自体を時間に関してクリティカルでないよう形成することができる。したがって衝突ストラテジは伝送時間に関してクリティカルなパルス発生器の出力側において必要なのではなく、むしろ時間に関してクリティカルでないように形成することができるタイミングベクトルに組み込むことができる。

マルチプレクサからなる回路と異なり、マルチプレクサを切り換えるための保護時間も選択されたクロック信号をさらに処理するための付加的な出力回路も必要とされない。したがって、伝播時間補償についての要求もこの出力回路においては存在しない。

方法の構成に関して有利には、選択された組のクロック信号が一時的に等しく且つ一時的に等しくないことから所定の特性が生じる。

２進の０番目のクロック信号のデューティー比は典型的には５０％であるので、０番目のクロック信号のパルスの時間的な長さは周期時間の半分の長さと一致する。特性の前述の選択によって、部分パルスを形成する際には部分パルスのさらに短い長さを形成することができ、このことは０番目のクロック信号の周期内にある部分パルスの側縁の数の増加につながる。このことは結果として時間的な分解能、したがってパルス列の個々のパルスの開始時点及び終了時点を調節ができる精度を改善することができる。

さらに有利には、１つの組の２つのクロック信号の内の一方が反転され、反転されたクロック信号と反転されていないクロック信号が等しい期間として部分パルスの長さが決定される。

この構成は、短い期間を提供するための回路技術的にも簡単に実現できる可能性を提供する。この期間は２つのクロック信号の位相シフトに精確に一致する。

また有利には、反転されたクロック信号を反転されていないクロック信号およびタイミングベクトルの成分とＡＮＤ結合させることによって部分パルスが形成される。

３つの信号のＡＮＤ結合はタイミングベクトルに従い行われる部分パルスの形成の簡単な実現形態をもたらす。反転されたクロック信号と反転されていない別のクロック信号の結合は部分パルスの可能な長さを供給し、またベクトル成分との結合はいわばこの部分パルスがアクティブにされる、ないし選択されるか否かを決定する。

別の有利な構成は、０番目のクロック信号から形成されるＭ−１個の別のクロック信号において、１つの組のクロック信号が、０番目のクロック信号の周期時間の１／Ｍ倍よりも大きいか、これに等しい相互に関連する位相シフトを有する点で優れている。

この構成は、位相シフトが０番目のクロック信号の周期時間の１／Ｍ倍に等しい択一形態において、論理的に最短の長さの部分パルスを実現し、そのような部分パルスは同時にパルス列の個々のパルスの論理的に最短の長さに相当する。この論理的に最短の部分パルスは重畳することなく相互に隣接しており、このことは実際の重畳に際して場合によっては重畳の結果において最短の隙間を生じさせる可能性がある。したがって、部分パルスの最短の長さは問題にならない場合に関しては、より好適には比較的大きい位相シフト、すなわち１／Ｍのｉ倍を使用することができ、ここでｉ＝０，１，２，．．．Ｍ−１はクロック信号の番号を表す。この場合部分パルスの長さは同じ係数だけ延長され、このことは結果として種々の部分パルスの重畳を生じさせる。これによってそのような部分パルスの重畳の結果として隙間は回避される。１つの組の別のクロック信号との間の比較的大きな位相シフトは部分パルスの長さのみを変化させ、２つの部分パルス間の最小の位相シフトは変化させない。したがってパターンサイズの精細度は維持され続ける。

有利には、パルス発生器の共通の出力ノードに案内される対称的なＯＲ結合ツリー構造の２^ｎ個の入力側の数に等しくない数Ｍに関しては、ツリー構造の必要ではない入力側は論理的に０にセットされる。

この構成はＭそれぞれに関して対称的なＯＲ結合ツリー構造による部分パルスの重畳を可能にし、このことはパルス発生器の共通の出力ノードまでの全てのクロック信号を処理する際の同一の経路長を生じさせる。

別の有利な構成は、部分パルスの重畳がＯＲ結合によって行われる点で優れている。

この結合は、０番目のクロック信号の周期をＭ個の別のクロック信号への分割の精度によって達成される、タイミングベクトルに従い事前に選択された部分パルスからなる、時間的な分解能を有するパルス列の個々のパルスを構成する。

パルス発生器の構成に関して有利には、パルス発生器が１つの組の２つのクロック信号の内の一方を反転させ、また反転されたクロック信号と反転されていないクロック信号が等しい期間としての部分パルスの長さを決定する。

装置のこの構成に関しては、論理ゲートのような商用の構成要素に基づく回路技術的に簡単な実現可能性との関連において、方法の対応する構成と同様の利点がもたらされる。このことは同様に以下説明するパルス発生器の別の構成にも該当する。

別の有利な構成は、クロック信号を反転されたクロック信号およびタイミングベクトルの成分と結合させる少なくとも１つのＡＮＤゲートが設けられている点で優れている。

また有利には位相制御ループが、０番目のクロック信号の周期持続時間のｉ／Ｍ倍だけ０番目のクロック信号の位相に対してシフトされている位相をそれぞれ有するクロック信号のためのＭ個の出力側を備えたリング発振器を有し、ここでｉは０からＭ−１までのクロック信号の通し番号である。

別の構成ではＯＲゲートのツリー構造が設けられており、このツリー構造は各クロック信号に対してツリー構造の共通の出力側までの経路が存在するように、それぞれ２つのＡＮＤゲートからの出力信号を結合する第１のＯＲゲートを有し、２つのＯＲゲートの出力信号をそれぞれ相互に結合する別のＯＲゲートを有し、ここで各経路は同数のＯＲゲートを有する。

さらなる利点は以下の説明および添付の図面より明らかになる。
共通の出力側までの別のクロック信号の各々に対する、ここではいわば論理ゲートの数として表されている経路の長さが等しく、その結果伝播時間を補償するための措置は必要とされないことは言及するに値する。

前述の特徴およびさらに後述すべき特徴をそれぞれ提示した組み合わせでのみ使用できるのではなく、本発明の範囲を逸脱することなく他の組み合わせにおいても、または単独で使用することができると解釈される。

図１は位相制御ループ１２と，クロックおよびデータ発生器１４と、タイミングベクトル発生器１６と、パルス発生器１０の出力側において供給されるパルス列になるようにタイミングベクトルの成分を位相制御ループ１２の出力信号と結合させるブロック１８とを備えたパルス発生器１０を詳細に示す。クロックおよびデータ発生器１４は例えば記憶素子を備えたプログラム可能なコンピュータとして実現されており、０番目のクロック信号を位相制御ループ１２のクロック信号入力側２２に供給し、またデータ信号をタイミングベクトル発生器１６のデータ入力側２４に供給する。位相制御ループ１２は０番目のクロック信号から同相のクロック信号と、０番目のクロック信号の周波数をそれぞれ有し、且つ０番目のクロック信号の位相に対してそれぞれシフトされている位相を有する別のクロック信号とを形成する。

０番目のクロック信号およびＭ−１個の別のクロック信号はクロック信号コネクション２６．０，２６．１，．．．，２６．Ｍ−１を介してブロック１８に供給される。さらにブロック１８にはタイミングベクトル発生器１６によって形成されたタイミングベクトルのＭ個の成分がコネクション２８．０，２８．１，．．．，２８．Ｍ−１を介して供給される。０番目のクロック信号の周波数と位相結合されたＭ個のベクトル成分が伝送され、その結果Ｍ個の別個のベクトル成分を０番目のクロック信号の各周期に対して供給することができる。ベクトル成分の並列的な伝送の代わりに、直列的な伝送も対象となる。

ブロック１８は、供給されたクロック信号から第１のクロック信号および第２のクロック信号それぞれ１つずつからなる組を供給し、１つの組の第１のクロック信号および第２のクロック信号から供給されたベクトル成分に従い、したがってタイミングベクトルに従い部分パルスを形成し、さらに所望のパルス列を部分パルスの重畳によって形成し、パルス発生器の出力側２０に供給する機能を担う。パルス列の個々のパルスの開始時点及び終了時点の調節は図３及び図４を参照して以下においてさらに説明する。

しかしながら最初に図２を参照して位相制御ループ１２を説明する。この位相制御ループ１２はクロック信号入力側２２に印加される０番目のクロック信号から、この０番目のクロック信号に付加的に、０番目のクロック信号の周波数をそれぞれ有し、且つその位相は０番目のクロック信号の位相に対してそれぞれシフトされているＭ−１個の別のクロック信号を形成する。

位相制御ループ１２は先ず電圧制御発振器ＶＣＯ３０を有しており、この電圧制御発振器３０を例えば反転増幅器３２．０およびＭ−１個の別の増幅器３２．１，．．．，３２．Ｍ−１のチェーンからなるリング発振器として形成することができ、コネクション３４によってリングに閉じられる。増幅器３２．０，３２．１，．．．，３２．Ｍ−１のチェーンからなる増幅器の２つの増幅器の各間にはクロック信号コネクション２６．０，２６．１，．．．，２６．Ｍ−１がそれぞれ１つずつ接続されている。各増幅器３２．０，３２．１，．．．，３２．Ｍ−１は入力側に生じる信号レベル変化を遅延させて出力側に転送するので、クロック信号コネクション２６．０，２６．１，．．．，２６．Ｍ−１にはそれぞれが位相シフトされている全部でＭ個のクロック信号が供給される。

さらに位相制御ループ１２は位相／周波数比較器３６、充電ポンプ３８およびループフィルタ４０を有する。位相／周波数比較器３６は位相制御ループ１２の入力側２２に印加される０番目のクロック信号とリング共振器から出力結合されるフィードバック信号とを比較し、比較結果に依存して充電ポンプ３８によって行われるこの充電ポンプに集積されているコンデンサの充電または放電を制御する。充電と共に変化する容量を上回る電圧はループフィルタ４０によって平滑化され、ＶＣＯ３０を制御するために使用される。したがって閉じられている制御ループによって、クロック信号コネクション２６．０に供給されるクロック信号は、位相制御ループ１２の入力側２２に供給される０番目のクロック信号の周波数および位相で発振する。その他のＭ−１個のクロック信号は配置構成に基づきそれぞれシフトされている位相を有する同じ周波数で発振する。

位相制御ループ１２を異なる形態でも実現できると解釈される。しかしながら有利には、０番目のクロック信号のための入力側２２と、それぞれ０番目のクロック信号の周期時間のｉ／Ｍ倍だけ０番目のクロック信号の位相に対してシフトされている位相を有するクロック信号のためのＭ個の出力側とを有するように構成されており、ここでｉはｉ＝０からＭ−１までのクロック信号の通し番号である。したがってこのような特徴を備えたいわゆる遅延ロックループ（ＤＬＬ）を例えば本明細書において用いられる位相制御ループの概念に包含することもできる。

図３は０番目のクロック信号４２、別の全てのクロック信号を代表する１つの別のクロック信号４４、タイミングベクトル成分と共に表されている前述の信号からタイミングベクトルに従い形成される部分パルス４６，４８，．．．，５４、結果として生じるパルス列５６および時間的な分解能が示されているパターン６１の時間経過を示す。ここで図３は値Ｍ＝６４を基礎とする。０番目のクロック信号４２は周期時間Ｔおよび５０％のデューティー比を有する。別のクロック信号４４は図示されている事例においては第３のクロック信号であり、また相応に（（ｉ＝３）／６４）*Ｔの位相シフトｄｔを有する。位相シフトｄｔは０番目のクロック信号４２および反転された第３のクロック信号４４が等しい期間と精確に一致する。

相応に６４個のクロック信号ｃｋ０からｃｋ６３に関しては、ｉ，ｊ要素（０，１，．．．，６３）である例えば第１のクロック信号ｃｋｉおよび反転された第２のクロック信号ｃｋｊがそれぞれ１つずつ１つの組に統合されることによって全部で６４個の期間を形成することができ、ここで１つの組のｉおよびｊはそれぞれ３ｄｔだけシフトされたクロック信号の番号を表す。組は別のシフトの値、例えばｄｔ、ｄｔ２、５ｄｔなどによっても実現することができると解釈される。

図３においては反転された信号ｃｋｊは斜線によって目印が付けられている。図３において種々の組のクロック信号のＡＮＤ結合の結果は信号経過５６．０，５６．１，．．．，５６．６３として示されている。これらの信号経過５６．０，５６．１，．．．，５６．６３はそれぞれ長さｄｔの位相シフトされた部分パルスを有する。タイミングベクトルｅｎｗ＝（ｅｎｗ６３，ｅｎｗ６２，．．．，ｅｎｗ０）に従い信号ないし信号経過５６．０，５６．１，．．．，５６．６３から部分パルス４６，４８，．．．，５４が形成される。

図３においては２つのベクトル成分が０番目のクロック信号の連続する周期の連続する２つのタイミングベクトル５８，６０で不完全に示されている。明瞭にすることを目的として、タイミングベクトル５８の成分が付加的に信号経過５６．０，５６．１，．．．，５６．６３に示されている。期間ｄｔに属するベクトル成分が値１を有する場合には常に、部分パルス４６，４８，．．．，５４が形成される。これに対して値０を有するその他のベクトル成分に関しては部分パルスは形成されない。したがって部分パルス４６，４８，．．．，５４はこの実施形態において第１のクロック信号と反転された第２のクロック信号ならびにタイミングベクトル５８とのＡＮＤ結合によって形成される。

続いて部分パルス４６，４８，．．．，５４がパルス列５６に重畳され、このことは例えば部分パルス４６，４８，．．．，５４のＯＲ結合によって行われる。したがってパルス列５６の個々のパルス５７，５９の開始時点５７．ａ，５９．ａおよび終了時点５７．ｅ，５９．ｅを、信号経過５６．０，５６．１，．．．，５６．６３の連続する２つの部分パルスの開始時点または終了時点の間隔に相当する精度を用いて調節することができる。この間隔は０番目のクロック信号の周期時間Ｔの１／Ｍ倍に相当する時間的な分解能のパターンサイズを規定する。図３におけるパターン６１は相応に周期時間の６４分の１のパターンサイズを有する。

図４はクロック信号を相互に結合させ、またタイミングベクトルの成分を所望のパルス列に結合させる論理ゲートからなる構造６２を示す。ここで図４は明瞭にするためにＭ＝８を適用する。構造６２は図１のブロック１８に組み込まれており、パルス列を出力側２０に供給する。パルス列を形成するために構造６２はＭ＝８個のＡＮＤゲート６４，６６，．．．，７８を有し、これらのＡＮＤゲートはそれぞれクロック信号の１つの組の第１のクロック信号をクロック信号のこの組の第２のクロック信号およびタイミングベクトルの成分ｅｎ０，ｅｎ１．．．と結合させる。第２のクロック信号はクロック信号の反転によって形成される。

各クロック信号は反転されていない形態でも反転された形態でも使用され、この場合反転されていないクロック信号は反転によって生じるクロック信号とは異なるＡＮＤゲートに供給される。図３においても反転されたクロック信号は斜線によって目印が付けられている。０番目のクロック信号ｃｋ０は例えばＡＮＤゲート６４においてクロック信号ｃｋ３の反転された形態およびベクトル成分ｅｎ０と結合される。補完的に、反転された形態の０番目のクロック信号が反転されていないクロック信号ｃｋ５およびベクトル成分ｅｎ５と共にＡＮＤゲート７４によって結合される。相応のことがその他のクロック信号およびＡＮＤゲートに関しても該当する。

したがってＡＮＤゲート６４，６６，６８，７０，７２，７４，７６，７８の出力側には、使用されるタイミングベクトルにしたがい、図３に応じた部分パルスを有する信号の時間的な経過が生じる。これらの部分パルスはＯＲゲート８２，８４，．．．，９４からなるツリー構造８０によってパルス列に重畳され、これはＭ＝６４についての図３においてパルス列５６として示されている。ツリー構造８０は第１のＯＲゲート８２，８４，８６，８８を有し、それぞれがＡＮＤゲート６４，６６，６８，７０，７２，７４，７６，７８のうちの２つの出力信号を結合する。さらにこのツリー構造８０は別のＯＲゲート９０，９２，９４を有し、これらの別のＯＲゲートはＯＲゲート８２，８４，８６，８８，９０，９２のうちの２つの出力信号を各別のクロック信号に関してツリー構造８０の共通の出力側２０までの経路が存在するように相互に結合させ、この際各経路は同数のＯＲゲート８２，８４，８６，８８，９０，９２を有する。

本発明の特徴を備えたパルス発生器。 ０番目のクロック信号からＭ個の別のクロック信号を形成する位相制御ループ。 ０番目のクロック信号、別のクロック信号、これらの信号から本方法の実施例に従い形成されるタイミングベクトル成分が表されている部分パルス、結果として生じるパルス列、および時間的な分解能が示唆されているパターンの時間経過。 クロック信号を相互に結合させ、タイミングベクトル成分を所望のパルス列に結合させる論理ゲートからなるツリー構造。

Claims (12)

1. ０番目のクロック信号（４２）から、該０番目のクロック信号（４２）の周波数をそれぞれが有し、且つ該０番目のクロック信号（４２）の位相に対してシフトされている位相をそれぞれが有する別のクロック信号（４４）を形成する、個々のパルス（５７，５９）の調節可能な開始時点（５７．ａ，５９．ａ）および終了時点（５７．ｅ，５９．ｅ）を有するパルス列（５６）を形成する方法において、
   第１のクロック信号および第２のクロック信号それぞれ１つずつからなる組を提供し、１つの組の前記第１のクロック信号および前記第２のクロック信号の特性からタイミングベクトル（５８，６０）に従い部分パルス（４６，４８，５０，５２，５４）を形成し、前記パルス列（５６）を該部分パルス（４６，４８，５０，５２，５４）の重畳によって形成することを特徴とする、個々のパルスの調節可能な開始時点および終了時点を有するパルス列を形成する方法。
2. 所定の前記特性は、選択された組の前記クロック信号が一時的に等しく且つ一時的に等しくないことにより生じる、請求項１記載の方法。
3. 前記組の２つのクロック信号のうちの一方を反転させ、反転されたクロック信号と反転されていないクロック信号が等しい期間として部分パルス（４６，４８，５０，５２，５４）の長さ（ｄｔ）を決定する、請求項２記載の方法。
4. 前記反転されたクロック信号を前記反転されていないクロック信号および前記タイミングベクトル（５８，６０）の成分とＡＮＤ結合させることにより部分パルス（４６，４８，５０，５２，５４）を形成する、請求項３記載の方法。
5. 前記０番目のクロック信号（４２）から形成される別のクロック信号（４４）において、１つの組の前記クロック信号が、前記０番目のクロック信号（４２）の周期時間（Ｔ）の１／Ｍ倍よりも大きいか、これに等しい相互に関連する位相シフトを有する、請求項１から４までのいずれか１項記載の方法。
6. パルス発生器の共通の出力ノードに案内される対称的なＯＲ結合ツリー構造の２^ｎ個の入力側の数に等しくない数Ｍに関して、前記ツリー構造の必要ではない入力側を論理的に０にセットする、請求項５記載の方法。
7. 前記部分パルス（４６，４８，５０，５２，５４）の重畳を少なくとも１つのＯＲ結合（８２，８４，８６，８８，９０，９２，９４）により行う、請求項１から６までのいずれか１項記載の方法。
8. ０番目のクロック信号（４２）から、該０番目のクロック信号（４２）の周波数をそれぞれが有し、且つ該０番目のクロック信号（４２）の位相に対してシフトされている位相をそれぞれが有する別のクロック信号（４４）を形成するパルス発生器（１０）であって、
   該パルス発生器（１０）は前記クロック信号から個々のパルス（５７，５９）の調節可能な開始時点（５７．ａ，５９．ａ）および終了時点（５７．ｅ，５９．ｅ）を有する少なくとも１つのパルス列（５６）を形成する形式のパルス発生器（１０）において、
   前記０番目のクロック信号（４４）のための第１の入力側（２２）と前記別のクロック信号（４４）のための出力側とを有する位相制御ループ（１２）が設けられており、
   さらにタイミングベクトル発生器（１６）が設けられており、
   第１のクロック信号および第２のクロック信号それぞれ１つずつからなる組を提供し、１つの組の前記第１のクロック信号および前記第２のクロック信号からタイミングベクトル（５８，６０）に従い部分パルス（４６，４８，５０，５２，５４）を形成し、前記パルス列（５６）を該部分パルス（４６，４８，５０，５２，５４）の重畳によって形成することを特徴とする、パルス発生器（１０）。
9. 前記組の２つのクロック信号の内の一方を反転させ、反転されたクロック信号と反転されていないクロック信号が等しい期間として部分パルス（４６，４８，５０，５２，５４）の長さ（ｄｔ）を決定する、請求項８記載のパルス発生器（１０）。
10. 前記クロック信号を前記反転されたクロック信号および前記タイミングベクトルの成分（ｅｎ０，ｅｎ１，．．．，ｅｎ７）と結合させる少なくとも１つのＡＮＤゲート（６４，６６，６８，７０，７２，７４，７６，７８）が設けられている、請求項９記載のパルス発生器。
11. 前記位相制御ループ（１２）が、前記０番目のクロック信号（４２）の周期時間のｉ／Ｍ倍だけ該０番目のクロック信号（４２）の位相に対してシフトされている位相をそれぞれが有するクロック信号のためのＭ個の出力側を備えたリング発振器を有し、ここでｉは０からＭ−１までのクロック信号の通し番号である、請求項８から１０までのいずれか１項記載のパルス発生器。
12. それぞれ２つのＡＮＤゲート（６４，６６，６８，７０，７２，７４，７６，７８）からの出力信号を結合する第１のＯＲゲート（８２，８４，８６，８８）と、２つのＯＲゲート（８２，８４，８６，８８，９０，９２）からの出力信号をそれぞれ相互に結合する別のＯＲゲート（９０，９２，９４）とを備えた、ＯＲゲート（８２，８４，８６，８８，９０，９２）のツリー構造（８０）が設けられており、前記別のクロック信号の各々に対して該ツリー構造（８０）の共通の出力側（２０）までの経路が存在し、各経路は同数のＯＲゲート（８２，８４，８６，８８，９０，９２）を有する、請求項１１記載のパルス発生器（１０）。

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